KR19980046315A

KR19980046315A - Planarization method of semiconductor device

Info

Publication number: KR19980046315A
Application number: KR1019960064638A
Authority: KR
Inventors: 김상진
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1996-12-12
Filing date: 1996-12-12
Publication date: 1998-09-15

Abstract

본 발명은 반도체 소자의 평탄화 방법에 관한 것으로, BPSG막 또는 SOG막의 사용에 따른 불량의 발생을 방지하기 위하여 FBPSG막 또는 FPSG막을 이용하므로써 표면의 평탄도 및 절연 특성을 향상시킬 수 있도록 한 반도체 소자의 평탄화 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a planarization method of a semiconductor device, wherein the FBPSG film or FPSG film is used to prevent defects caused by the use of a BPSG film or an SOG film. It relates to a planarization method.

Description

Planarization method of semiconductor device

본 발명은 반도체 소자의 평탄화 방법에 관한 것으로, 특히 평탄도 및 절연 특성을 향상시킬 수 있는 반도체 소자의 평탄화 방법에 관한 것이다.The present invention relates to a planarization method of a semiconductor device, and more particularly, to a planarization method of a semiconductor device capable of improving flatness and insulation characteristics.

일반적으로 반도체 소자의 제조 공정에서 도전층은 이중 또는 다중 구조로 형성한다. 그러므로 도전층간의 절연 및 평탄화가 요구되는데, 그러면 종래 반도체 소자의 평탄화 방법을 설명하면 다음과 같다.In general, in the manufacturing process of a semiconductor device, the conductive layer is formed in a double or multiple structure. Therefore, insulation and planarization between conductive layers are required, and then the planarization method of the conventional semiconductor device will be described as follows.

종래에는 절연막이 형성된 실리콘 기판상에 하부 도전층을 형성하고 패터닝한 후 표면의 절연 및 평탄화를 위해 전체 상부면에 BPSG(Boro-phospho Silicate Glass)막을 도포한다. 그리고 상기 BPSG막을 플로우(Flow)시켜 표면을 평탄화시키는데, 상기 BPSG막은 막의 특성상 800 내지 1000℃의 고온에서만 플로우되기 때문에 하부층이 금속일 경우에는 상기 BPSG막을 사용하기 어려운 문제점을 갖는다. 만일 낮은 온도에서 플로우가 가능해지도록 상기 BPSG막내에 함유된 불순물의 농도를 증가시키게 되면 생성되는 B₂O₃또는 P₂O₅의 상호 작용에 의해 결정결함(Crystal Defect), 수분 등과의 결합으로 인해 금속층의 부식이 발생된다.Conventionally, after forming and patterning a lower conductive layer on a silicon substrate on which an insulating film is formed, a BOSG (Boro-phospho Silicate Glass) film is applied to the entire upper surface for insulation and planarization of the surface. In addition, the surface of the BPSG film is flattened by the flow of the BPSG film. However, since the BPSG film flows only at a high temperature of 800 to 1000 ° C., it is difficult to use the BPSG film when the lower layer is a metal. If the concentration of impurities contained in the BPSG film is increased to enable flow at low temperature, it may be due to the combination of crystal defect, moisture, etc. due to the interaction of B ₂ O ₃ or P ₂ O _{5 produced} . Corrosion of the metal layer occurs.

또한 다른 방법으로 상기 BPSG막대신 유동성이 양호한 SOG(Spin-On-Glass)막을 이용하거나 화학적 기계적 연마(Chemical Mechanical Polishing ; CMP) 방법을 이용하기도 하는데, 상기 SOG막을 이용하는 경우 상기 SOG막이 가지는 문제점(수분의 흡수, 광역 평탄화의 한계, 이동 전하의 전이 등)으로 인해 소자의 특성 열화가 초래된다.In another method, an SOG (Spin-On-Glass) film having a good fluidity or a chemical mechanical polishing (CMP) method may be used instead of the BPSG film. Absorption, limits of planar planarization, transfer of mobile charges, etc.) result in deterioration of device characteristics.

따라서 본 발명은 FBPSG막 또는 FPSG막을 이용하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 평탄화 방법을 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a planarization method of a semiconductor device that can solve the above disadvantages by using an FBPSG film or an FPSG film.

상기한 목적을 달성하기 위한 본 발명은 절연막이 형성된 실리콘 기판상에 도전층 패턴을 형성한 후 표면의 절연 및 평탄화를 위해 실시하는 반도체 소자의 평탄화 방법에 있어서, 상기 도전층 패턴을 포함하는 전체 상부면에 평탄화막 및 산화막을 순차적으로 형성한 후 화학적 기계적 연마 방법으로 상기 산화막을 평탄화시키는 것을 특징으로 하며, 상기 평탄화막은 FBPSG막 및 FPSG막중 어느 하나로 이루어진 것을 특징으로 한다. 또한 상기 FBPSG막은 TEOS, TMP, TMB 및 SiF₆를 소오스 가스로 이용한 플라즈마 강화 화학기상증착 방법으로 형성되며, 상기 소오스 가스중 상기 TMB의 비율은 30 내지 50%이고, 상기 TMP의 비율은 10 내지 30%인 것을 특징으로 한다.The present invention for achieving the above object is a planarization method of a semiconductor device performed for insulating and planarization of the surface after forming a conductive layer pattern on a silicon substrate with an insulating film, the entire upper portion including the conductive layer pattern The planarization film and the oxide film are sequentially formed on the surface, and then the oxide film is planarized by a chemical mechanical polishing method, and the planarization film is made of any one of an FBPSG film and an FPSG film. In addition, the FBPSG film is formed by a plasma enhanced chemical vapor deposition method using TEOS, TMP, TMB and SiF ₆ as the source gas, the ratio of the TMB in the source gas is 30 to 50%, the ratio of the TMP is 10 to 30 It is characterized by being%.

도 1A 및 도 1B는 본 발명에 따른 반도체 소자의 평탄화 방법을 설명하기 위한 소자의 단면도.1A and 1B are cross-sectional views of a device for explaining the planarization method of a semiconductor device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1 : 실리콘 기판2 : 절연막1 silicon substrate 2 insulating film

3 : 도전층 패턴4 : 평탄화막3: conductive layer pattern 4: planarization film

5 : 산화막5: oxide film

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 1A 및 1B는 본 발명에 따른 반도체 소자의 평탄화 방법을 설명하기 위한 소자의 단면도로서, 도 1A는 절연막(2)이 형성된 실리콘 기판(1)상에 도전층 패턴(3)을 형성한 후 도전층간의 절연 및 평탄화를 위하여 전체 상부면에 평탄화막(4)을 형성한 상태의 단면도로서, 이때 상기 평탄화막(4)으로는 FBPSG(Fluoro Boro Phospho Silicate Glass)막 또는 FPSG(Fluoro Phospho Silicate Glass)막을 이용한다. 여기서 상기 FBPSG막은 TEOS(Triethylorthosilicate), TMP(Trimethylphosphate), TMB(Trimethylborate) 및 SiF₆를 소오스 가스로 이용한 플라즈마 강화 화학기상증착(Plasma Enhanced CVD) 방법으로 형성하며, 이때 상기 SiF₆가스는 실리콘(Si)에 대한 불소(F)의 반응 비율이 3% 이하가 되도록 하고 상기 TMP 및 TMB의 반응비율은 충분히 증가시킨다. 예를 들어 현재 사용되는 FBPSG막의 경우 전체 불순물의 비율이 TMB의 경우 13 내지 17%, TMP의 경우 6 내지 9%인데 비해 본 발명에 사용되는 FBPSG막의 경우 상기 TMB는 30 내지 50%, TMP는 10 내지 30% 정도가 되도록 종래보다 증가시켜서 증착한다. 그러면 상기 FBPSG막내에는 붕소(B)와 인(P)의 상호 작용을 방지하는 역할을 하는 불소(F)가 함유되기 때문에 불순물의 농도를 증가(즉, 붕소(B) 및 인(P)이 15Wt% 이상 함유됨)시킬 수 있고, 따라서 저온에서도 플로우가 가능해져 하부층이 금속일 경우에도 평탄화막으로 사용할 수 있게 된다.1A and 1B are cross-sectional views of a device for explaining the planarization method of a semiconductor device according to the present invention. FIG. 1A is a conductive film pattern 3 formed on a silicon substrate 1 on which an insulating film 2 is formed. A cross-sectional view of a state in which a planarization film 4 is formed on the entire upper surface for insulation and planarization between layers. Use a membrane. The FBPSG film is formed by plasma enhanced CVD using TEOS (Triethylorthosilicate), TMP (Trimethylphosphate), TMB (Trimethylborate) and SiF ₆ as a source gas, wherein the SiF ₆ gas is silicon (Si). The reaction ratio of fluorine (F) to c) is 3% or less, and the reaction ratio of TMP and TMB is sufficiently increased. For example, the ratio of total impurities in the currently used FBPSG membrane is 13 to 17% in the case of TMB, and 6 to 9% in the case of TMP, whereas the TBP is 30 to 50% and the TMP is 10 in the case of the FBPSG membrane used in the present invention. The deposition rate is increased from the conventional so that it is about 30%. Then, since the FBPSG film contains fluorine (F), which serves to prevent interaction between boron (B) and phosphorus (P), the concentration of impurities is increased (that is, 15 Wt of boron (B) and phosphorus (P) is increased. % Or more), so that flow can be performed even at low temperatures, so that the lower layer can be used as a planarization film.

도 1B는 상기 평탄화막(14)상에 산화막(5)을 형성한 후 화학적 기계적 연마방법으로 상기 산화막(5)을 평탄화시킨 상태의 단면도로서, 상기 FBPSG막내에 함유된 인(P)에 의한 게터링(Gattering) 효과로 인해 상기 연마 공정시 이동 전하가 포획(Capturing)되고 양호한 매립 특성을 얻을 수 있게 된다.FIG. 1B is a cross-sectional view of the oxide film 5 formed on the planarization film 14 and then the oxide film 5 is planarized by chemical mechanical polishing, and the phosphorus P contained in the FBPSG film Due to the Gattering effect, mobile charges are captured during the polishing process and good buried characteristics can be obtained.

상술한 바와 같이 본 발명에 의하면 BPSG막 또는 SOG막의 사용에 따른 불량의 발생을 방지하기 위하여 FBPSG막 또는 FPSG막을 이용하므로써 표면의 평탄도 및 절연 특성이 향상된다. 또한 화학적 기계적 연마 방법에 의한 평탄화 공정시 이동전하의 전이를 방지하여 소자의 특성 향상은 물론 공정 불안 등의 문제를 해소할 수 있다. 그리고 고집적 고속화에 따라 소자의 동작 전압이 감소되는 추세에서 본 발명에 이용되는 FBPSG막은 낮은 유전상수를 갖기 때문에 금속층간 유전률을 증가시켜 RC 지연으로 인한 소자의 동작 속도 저하가 방지되는 효과를 얻을 수 있다.As described above, according to the present invention, the surface flatness and the insulation characteristics are improved by using the FBPSG film or the FPSG film in order to prevent the occurrence of defects caused by the use of the BPSG film or the SOG film. In addition, by preventing the transfer of mobile charge during the planarization process by the chemical mechanical polishing method, it is possible to solve problems such as improvement of device characteristics and process anxiety. In addition, since the FBPSG film used in the present invention has a low dielectric constant due to a high integration speed, the FBPSG film used in the present invention has a low dielectric constant, thereby increasing the dielectric constant between metal layers, thereby preventing the device operation speed decrease due to the RC delay. .

Claims

In the planarization method of a semiconductor element which forms a conductive layer pattern on the silicon substrate in which the insulating film was formed, and performs for insulation and planarization of a surface,

And sequentially forming a planarization film and an oxide film on the entire upper surface including the conductive layer pattern, and then planarizing the oxide film by a chemical mechanical polishing method.

The method of claim 1,

And the planarization film is made of any one of an FBPSG film and an FPSG film.

The method of claim 2,

The FBPSG film is formed by plasma enhanced chemical vapor deposition using TEOS, TMP, TMB and SiF ₆ as the source gas.

The method of claim 3, wherein

The ratio of the TMB in the source gas is 30 to 50% and the ratio of the TMP is 10 to 30%.