KR19980041872A - 유브이 레이저를 사용하는 박막 회로의 고유의 확실한 수리공정 - Google Patents
유브이 레이저를 사용하는 박막 회로의 고유의 확실한 수리공정 Download PDFInfo
- Publication number
- KR19980041872A KR19980041872A KR1019970045111A KR19970045111A KR19980041872A KR 19980041872 A KR19980041872 A KR 19980041872A KR 1019970045111 A KR1019970045111 A KR 1019970045111A KR 19970045111 A KR19970045111 A KR 19970045111A KR 19980041872 A KR19980041872 A KR 19980041872A
- Authority
- KR
- South Korea
- Prior art keywords
- repair
- layer
- strap
- thin film
- pad
- Prior art date
Links
- 230000008439 repair process Effects 0.000 title claims abstract description 102
- 239000010409 thin film Substances 0.000 title claims abstract description 42
- 238000000034 method Methods 0.000 claims abstract description 58
- 239000002184 metal Substances 0.000 claims abstract description 34
- 229910052751 metal Inorganic materials 0.000 claims abstract description 34
- 239000004020 conductor Substances 0.000 claims abstract description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 19
- 238000001465 metallisation Methods 0.000 claims abstract description 15
- 230000007547 defect Effects 0.000 claims abstract description 13
- 230000001678 irradiating effect Effects 0.000 claims abstract description 5
- 238000001459 lithography Methods 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 claims description 76
- 230000002950 deficient Effects 0.000 claims description 21
- 238000012360 testing method Methods 0.000 claims description 18
- 239000002344 surface layer Substances 0.000 claims description 13
- 230000008859 change Effects 0.000 claims description 8
- 238000007747 plating Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 230000008569 process Effects 0.000 claims description 3
- 230000007812 deficiency Effects 0.000 claims description 2
- 238000011835 investigation Methods 0.000 claims 1
- 239000000758 substrate Substances 0.000 description 16
- 239000000919 ceramic Substances 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000005272 metallurgy Methods 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 239000011449 brick Substances 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000013100 final test Methods 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/485—Adaptation of interconnections, e.g. engineering charges, repair techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5382—Adaptable interconnections, e.g. for engineering changes
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/225—Correcting or repairing of printed circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49126—Assembling bases
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 규정된 스트랩 수리선을 갖는 다층 박막(MLTF) 구조물 및 다층 박막 구조물에서 상호접속을 수리하고/하거나 공학적 변화(EC)를 만드는 방법을 제공한다. 본 방법은 구조물의 상부 금속층에 인접한 박막층에서 MLTF에서의 상호접속 결점을 결정하고, 포토레지스트, 리소그래피 및 첨가 또는 삭제하는 금속화 기술을 사용하여 일련의 직교하는 X 도선 및 Y 도선을 포함하는 상부 표면 금속화를 규정하고, 포토툴을 사용하여 포토레지스트를 선택적으로 조사하여 상호접속을 수리하고/하거나 EC를 만드는데 필요한 상부 표면 스트랩 접속을 규정하고, 상부 표면 금속화를 형성하는 것을 포함한다.
Description
본 발명은 다층 박막(MLTF) 구조물을 함유하는 멀티칩 모듈(MCM)과 같은 전자 패키지, 더욱 특히 전자 구조물에서 공학적 변화(EC)를 만들고/만들거나 MLTF 구조물에서 결점있는 전기적 접속을 수리하는 방법 및 수리법에 의해 제조된 MLTF 구조물 및 전자 소자에 관한 것이다.
박막 전자 소자는 컴퓨터에서와 같은 고성능 경량 시스템, 텔레커뮤니케이션, 군용 및 소비자용의 매력있는 실장(packaging) 해법을 제공한다. 반도체 산업 협회(Semiconductor Industry Association, SIA)는 2000년대에는 시계 주파수가 200MHz 내지 1GHz 범위일 것으로 예측하고 있으며, 박막 실장의 사용은 계속해서 증가할 것이다. 박막은 고밀도의 상호접속을 제공하지만, 박막의 제조 공정은 전형적으로 공정에 의해 야기된 결점 때문에 많은 비작동 상호접속 및 결과적으로 낮은 소자 생산율을 제공한다. 제품의 질 및 신뢰성을 확보하고 결점없는 전자 패키지를 확보하고자, 결점있는 상호접속을 수리하여 이의 기능을 보장하는 것이 요구된다.
패키지 상호접속은 시스템의 다양한 부품들을 상호접속하는데 사용되는 다층의 상호접속으로 구성된다. MLTF의 모든 층을 제조한 후, 결점없는 상호접속으로부터 결점있는 상호접속을 분리하고자 패키지의 상부 표면에 최종 테스트를 실시하여 상호접속 및 패키지의 기능을 보장한다. 완전한 기능을 수행하는 패키지는 임의의 결점있는 상호접속을 가질 수 없으므로, 완전한 기능을 수행하지 않는 패키지는 버려지거나(수반되는 고비용 때문에 박막 패키지의 경우는 실행가능하지 않음) 결점있는 상호접속이 수리될 수 있다. 따라서, 수리는 박막 패키지를 위한 매력있는 해법을 제시한다.
과거에는, 미국 특허 제 5,243,140 호에 개시되어 있는 직접 배전 공학적 변화(Direct Distribution Engineering Change, DDEC)와 같은 수리법을 사용함으로써, MLTF 구조물의 상부 표면상에 고정된 금속 배치도(layout)상에서 일련의 '첨가(add)' 및 '삭제(delete)' 수리 조작을 행하였다. 일반적으로, 수리법은 정렬하여 배열된 두 개의 교정 패드(pad), 둘 이상의 직접 배전 구조물, 신호 패드 및 둘 이상의 직접 배전 구조물 사이로 뻗은 도선(conductor)을 사용한다.
미국 특허 제 4,254,445 호에서, LSI 칩용 모듈은 패드 세트의 직교 배열 및 많은 칩을 위한 팬 아웃(fan-out) 금속화를 포함한다. 칩의 면 및 팬 아웃 영역에 평행하게 놓여지는 것은 팬 아웃에 인접한 패드에서 종결되는 수개의 평행한 예비제조된 박막 공학적 변화(EC) 상호접속선이다. 패드는 짧은 플라이 와이어(fly wire)에 의해 팬 아웃이 EC 패드에 최소의 교차를 가지고 임의적으로 접속할 수 있도록 배열된다.
미국 특허 제 4,489,364 호는 모듈의 표면 아래에 묻힌 많은 EC선을 포함하는 칩을 갖는 모듈을 개시한다. EC 선은 주기적으로 인터럽트(interrupt)되어, 레이저 삭제를 허용하는 좁은 연결부를 포함하는 덤벨(dumbbell) 모양의 패드에 의해 비아(via)가 접속되는 칩의 각각의 세트 사이에서 모듈의 위쪽 표면까지 뻗어있는 한 세트의 비아를 제공한다. 팬 아웃 패드는 플라이 와이어에 의해 패드에 접속될 수 있다.
미국 특허 제 5,220,490 호 및 제 5,224,022 호는 상부 금속 배선을 개인화함(수리하지 않음)으로써 행해진 커스텀(custom) 상호접속을 개시하고 있다. 커스텀화할 수 있는 회로는 가깝게 이격된 LSI 회로를 상호접속할 수 있는, 직교하는 고밀도의 X 및 Y 도선을 갖는다.
상기 특허는 참고로서 본원에 인용된다.
비아, 패드 및 접속하는 도선 스트랩(strap)을 사용하는 많은 상호접속을 함유하는 전형적인 박막 구조물이 단면도인 도 1에 숫자 (10)으로서 도시되어 있다. 이 구조물은 배선을 함유하는 세라믹 물질(MCM-D/C)과 같은 기판(도시되지 않음)상에 전형적으로 탑재된다. MLTF 구조물은 전력판(벽돌) 또는 포착면 (19), 메쉬 1 면 (11), X 배선층 (12), Y 배선층 (13), 기저판 메쉬 2 층 (14) 및 상부 표면 야금(TSM) 면 (15)로 구성된다. 상부 표면 야금(TSM) 면은 비아 (16), 상응하는 패드 (17) 및 칩을 박막 패키지에 접속시키는 비아-패드 스트랩 도선 (18)을 함유한다. 상부 표면 야금면은 또한 하기에 설명되는 바와 같이 결점있는 상호접속을 교정하거나 EC를 만들기 위한 수리 와이어를 함유한다.
도 1의 전형적인 MCM 및 TSM 금속화면 (15)의 부분 평면도를 나타내는 도 2는 점선 (27)에 의해 둘러싸인 하나의 칩 영역, 비아 (16) 및 칩 접속 패드 (17)(예: C4패드로서 공지된 조절된 붕괴형(collapse) 칩 접속 패드)을 도시하는데, 임의의 경우 비아는 MLTF 구조물에서 입출력(I/O)에 대한 접속을 나타내고 기판을 지지하며, C4패드는 칩을 박막 기판에 접속시키는 C4볼을 지지하는 마이크로소켓(microsocket)을 나타낸다. 도면에서 볼 수 있듯이, C4패드 (17)은 비아 (16)으로부터 오프셋되는데, 이것은 수리된 와이어에 여전히 접속된 결점있는 상호접속의 존재에 기인하여 발생할 수 있는 임의의 불연속성을 확실히 제거하기 위해, 고성능 기계에서 선호된다. 도면에서, C4패드는 결점없는 상호접속을 위한 접속을 제공하는 도선 스트랩 (18)에 의해 비아에 접속된다. 통상적으로 스트랩은 TSM의 제조동안 마스크(mask)에 의해 생성되고, 상호접속에 결점이 있는 경우 C4패드로부터 결점있는 상호접속을 단선하기 위해 레이저 삭제 조작이 필요하다. 하기에 더욱 상세히 설명되는 바와 같이, 비아 (16a) 및 (16b)는 결점있는 상호접속의 부분임이 밝혀졌고, 사용되지 않아야 한다. 상응하는 패드 (17a) 및 (17b)는 각각 스트랩 (18R) 및 (18R')에 의해 수리선 (30R) 및 (30R')에 접속됨이 보여진다.
따라서, 종래 기술의 문제점 및 결함을 고려하여, 다층 박막을 함유하는 MCM과 같은 전자 소자에서 상호접속을 수리하고/하거나 공학적 변화를 만드는 방법을 제공하는 것이 본 발명의 목적이다.
본 발명의 또다른 목적은 세라믹 기판, 적층 기판, 유전 기판 또는 다른 기판의 상부상에 사용되는 다층 박막을 함유하는 전자 소자에서 상호접속을 수리하고/하거나 EC를 만드는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 본 발명의 방법을 사용하여 제조된 수리선 및/또는 EC선을 갖는 MLTF 구조물을 제공하는 것이다.
본 발명의 또다른 목적은 본 발명의 방법을 사용하여 제조된 수리선 및/또는 EC선을 갖는 MLTF 구조물을 함유하는 멀티칩 모듈을 제공하는 것이다.
본 발명의 또다른 목적 및 잇점은 본 명세서로부터 일부 명확해지고 일부 확실해질 것이다.
신규하다고 생각되는 본 발명의 구조체 및 본 발명의 소자 특성은 첨부된 청구범위에 의해 상세하게 설명된다. 도면들은 단지 설명하기 위함이며, 비율에 맞게 그려지지 않는다. 그러나, 구성 및 조작 방법 둘다에 대해서 본 발명 자체는 수반되는 도면과 관련하여 언급된 상세한 설명을 참조하여 가장 잘 이해될 수 있다:
도 1은 본 발명의 방법에 의해 수리될 수 있는 다층 박막 구조물 전자 소자의 측단면도이다.
도 2는 MLTF의 상부 표면 및 본 발명의 수리법을 사용한 수리 배선을 도시하는 MCM의 부분적인 평면도이다.
도 3 내지 9는 본 발명의 방법에 의해 다층 박막 구조물을 수리하는데 사용될 수 있는 일련의 단계들을 도시한 측단면도이다.
도 10은 직교하는 X 및 Y 수리 도선의 교차를 도시한 다층 박막 구조물 전자 소자의 부분적인 측단면도이다.
당해 기술분야의 숙련자에게 명백할 상기 목적 및 다른 목적들은 본 발명에 의해 달성되는데, 본 발명은 MCM-C(세라믹 기판), MCM-D(비전도 기판) 및 MCL-L(적층 기판)과 같은 멀티칩 모듈(MCM)상에 다층 박막(MLTF) 구조물을 도포함으로써 MCM을 제조하는데 전형적으로 사용되는 MLTF 구조물에서의 상호접속을 수리하는 방법에 관한 것으로, 상부 표면층에 인접한 층까지 한층씩 쌓아 MLTF를 제조하고, MLTF 구조물의 상부 표면층에 인접한 그 아래의 박막 층에서의 상호접속 결점을 결정하고, 바람직하게는 상부 표면층상에 최선의 금속선 루트를 결정하는 컴퓨터화된 알고리듬을 사용하여 덮이지 않은 결함부 및/또는 목적하는 EC에 기초하여 결점있는 상호접속을 수리하는데 필요한 상부 표면 접속을 규정하고, 포토레지스트(photoresist) 기술에 의해 상부 표면 금속화 및 직교하는 복수의 X-Y 수리선을 형성하는 상부 표면층을 규정하고, 금속 접속 선 스트랩에 의해 X 수리선 및/또는 Y 수리선에 수리가 필요한 비아의 패드를 접속시키고, 덮이지 않은 결함부 및/또는 목적하는 금속 접속선을 한정하는데 요구되는 EC에 기초하여 포토레지스트 층을 조사함으로써 금속 접속 선 스트랩에 의해 접속된 X 및/또는 Y 수리선을 목적하는 패드에 접속시키고, 현상하고, 상부 표면 금속화 층을 도금하는 것을 포함한다.
광범위하게 언급하면, MLTF가 TSM 층에 인접한 그 아래의 박막 층에 형성된 후, 임의의 결점있는 상호접속을 결정하기 위해 전기 테스트가 수행된다. 상호접속 결점은 배선의 개방 또는 단락에 기인하여 발생할 수 있다. 간단한 용량(capacitance) 테스트 또는 다른 이러한 테스트법을 사용하여 결점있는 상호접속과 결점없는 상호접속간을 구별할 수 있다. 입출력(I/O) 회로에서의 임의의 개방 또는 전력-기저판 단락은 치명적인 결점이고 수리될 수 없다는 것을 인지하는 것이 중요하다. 이어, 규정된 비아를 갖는 폴리이미드 또는 유사한 유전 물질을 도포하고, 금속 전도성 층을 도포하고, 포토레지스트 층을 도포하고, 예를 들면 고정된 마스크를 사용하여 C4패드, 비아 포착 패드, 바람직하게는 칩 풋프린트(footprint) 영역 안쪽 및 바깥쪽 모두에 위치하고 칩 영역간을 통과하는 직교하는 복수의 X-Y 도선 및 패드를 비아 위치에 접속하는 전도성 스트랩을 규정함으로써 유사하게 상부 표면 야금면을 형성한다. 바람직하게는, 패드와 상응하는 결점있는 비아 상호접속 사이에 도선 스트랩이 없도록 결점있는 상호접속이 단리된다. 결정된 상호접속 데이터를 사용하여, 결점있는 비아의 패드를 다른 패드에 접속시킴으로써 소자를 수리하기 위해 상부 표면상에 필요한 스트랩은 금속 선 수리 스트랩을 조사하는 포토툴(phototool)을 사용하여 규정되고, 이어 포토레지스트가 현상되고, 완전한 상부 표면 야금이 도금된다.
각각의 결점 및/또는 만들어진 공학적 변화에 대해, 결점있는 패드로부터 수리 위치까지의 수리선은 X 선 및/또는 Y 선에 대한 제 1 수리 스트랩이고, 각각의 결점있는 비아를 수리하거나 각각의 공학적 변화를 만드는데 사용되는 단일(개별적인) 도선이다. 제 2 수리 스트랩은 X 선 및/또는 Y 선을 접속한 제 1 수리 스트랩으로부터 목적하는 패드까지 접속하는데 필요하다. X 수리선 및 Y 수리선은 회로 경로를 재형성하거나 결점있는 패드를 목적하는 수리 패드에 접속하는 포토툴을 사용함으로써 간단한 방법으로 상호접속된다. 이어, 포토레지스트는 현상되고, 완전한 상부 표면 야금이 도금된다.
본 발명의 또다른 측면에서, 본 발명의 제안된 방법은 또한 공학적 변화(EC)를 수행하기 위해 사용될 수 있다. EC는 시스템 수준에서 변화를 만드는 제품에서 필요로 된다. 이 방법에서, 기판에 묻히고 C4패드에 접속된 EC 와이어를 갖는 EC에 대해 주로 C4패드를 사용함으로써 EC를 혼입할 수 있다. 수리법을 사용하여 본래 접속하는 비아와 C4패드 사이의 스트랩을 단선하거나 삭제하고, 현상 및 금속화를 위해 스트랩을 X 선 및/또는 Y 선에 노출시키고, 이어 수리 스트랩이 상기에 설명된 바와 같이 규정된 EC C4패드에 접속된다. EC는 미국 특허 제 5,243,140 호에 개시되고 도시되어 있다.
본 발명의 바람직한 실시양태를 설명함에 있어서, 본원에서는 유사한 숫자가 발명의 유사한 구조체를 나타내는 도 1 내지 10을 참조할 것이다. 본 발명의 구조체가 반드시 도면에서 비율대로 도시되지는 않는다.
소정 개수의 층을 갖는 임의의 MLTF 구조물에 대해 수리법을 사용할 수 있다. 도 1은 일반적으로 (10)으로서 보여지는 MLTF 구조물의 단면도를 도시하며, 이 경우 구조물은 5개의 금속층(11 내지 14 및 19) 및 금속 TSM 층 (15)로 이루어진다. TSM 층은 칩 접속 패드, 비아, 비아-패드 접속 스트랩 및 수리 구조물과 같은 구조체를 함유한다. 5개의 금속 층들은 하기와 같다:
제 1 층: 포착 패드 (19)
제 2 층: 메쉬 1 (11)
제 3 층: X 배선면 (12)
제 4 층: Y 배선면 (13)
제 5 층: 메쉬 2 (14)
층 (11) 내지 (14)는 상응하는 유전층 (11b), (12b), (13b) 및 (14b)에 비아 (11a), (12a), (13a) 및 (14a)를 포함하고, 유전체의 상부 및 비아 (11c), (12c), (13c) 및 (14c)에 금속선을 포함한다. 도시되지 않은 다른 MLTF 배선 또한 당해 기술분야에 잘 공지된 각각의 층상에 있다. 패드, 스트랩 및 비아는 층끼리 상호접속하고, 상부 표면 (15)상에서 끝나는 상호접속을 형성한다. 상부면 (15)는 비아 (16), 패드 (17), 스트랩 (18) 및 직교하는 복수의 X 도선 (30R) 및 Y 도선 (31R)(도시되지 않음)을 포함한다. 이들 상호접속중 일부는 결점이 있을 수 있고, 본 발명의 방법을 사용하여 수리될 필요가 있다.
사용되는 수리법은 상부 표면층 (15)에 인접한 그 아래의 층인 MLTF 층 (14)에서의 결점에 대한 전기 테스트 및/또는 점검, 및 규정된 직교하는 X 및 Y 도선의 상부 표면상에서의 사용에 기초를 둔다. 테스트 데이터를 사용하여 도선을 금속 도금 수리 스트랩에 의해 결점있는 비아의 패드에 접속하여 박막(구조물)의 상부 표면 (15)상에서 포토툴과 같은 조사 장치를 조절한다. 테스트 데이터는 결점있는 비아의 패드로부터 X 도선 및/또는 Y 도선까지 수리 스트랩을 규정하는데 사용된다. 포토툴은 테스트 데이터를 분석하고 TSM면에 대해 필요한 최선의 또는 가장 유용한 수리 배치를 결정하는 알고리듬과 함께 사용된다. 전도체 층 및 포토레지스트 층의 도포 후, 알고리듬에 의해 제어되는 포토툴을 전형적으로 X-Y 방향으로 상부 표면 (15)에 걸쳐 이동시켜, 목적하는 수리 스트랩 접속을 형성하는 레지스트를 조사한다. 또한, 포토툴을 사용하여 패드, 비아 등을 규정하나, 비용을 고려하여 이들중 많은 것이 일반적으로 고정된 마스크를 사용하여 행해진다. 포토툴은 전형적으로 UV 또는 전자 빔 공급원, 셔터 및 다양한 구경을 갖는 집광 렌즈 및 축소 렌즈를 포함하고, 조사 영역, 조사량 및 조사 위치의 조절을 촉진하는 데이터 시스템을 갖는다.
직교하는 복수의 X 및 Y 도선은 상호접속된 장치로부터의 모든 신호 패드의 접근을 허용하고, 기판상의 모든 장치에의 접근을 허용하는 방식으로 생성된다. X 및 Y 도선이 그들의 연속성을 깨지 않고 교차하도록 하기 위해, 이들중 하나(전형적으로 Y선)가 상부 표면 및 그 아래의 층(14)(메쉬 2) 둘다를 사용하여 제조된다. X선이 Y선을 교차하는데 필요한 모든 지점에서, 각각의 말단의 비아를 통해 TSM에 접속되는 서브웨이(subway) 방식으로 Y선이 X선 아래쪽으로 통과한다. 단면이 도 10에서 개략적으로 도시된다. 따라서, TSM에 인접한 메쉬 층 (14)은 전력 배전 및 패키지 기능에 의해 요구되는 비아 상호접속뿐만 아니라 수리선 연속성 및 직교성을 허용하는 서브웨이 구조체를 함유한다.
도 2는 점선 (27)에 의해 둘러싸인 한 개의 칩 및 본 발명의 방법을 사용하는 전형적인 수리법 및 EC법을 도시하는 전형적인 다층 박막 구조물의 부분적인 상면도를 도시한다. 칩에 접속하기 위해 C4볼을 지지하는 결점없는 비아 (16) 및 이에 상응하는 C4패드 (17)는 L-형태로 도시되는 비아 접속 스트랩 (18)에 의해 전기적으로 접속된다. C4패드 (17)은 바람직하게는 비아 (16)으로부터 오프셋되어, 스트랩이 수리선에 접속되지 않도록 스트랩을 첨가 또는 삭제함으로써 결점있는 박막 또는 세라믹 회로를 단선하는 것을 촉진한다. 비아 (16a)는 테스트에 의해 결점있음이 감지되었고, 바람직하게는 어느 스트랩도 이에 상응하는 패드 (17a)에 접속되도록 제조되지 않았다. 패드 (17a) 및 비아 (16a)를 접속하는 스트랩 (18a)(도시되지 않음)가 제조된 경우, 스트랩 (18a)를 레이저 삭제 기술에 의해 삭제하여 패드 (17a)로부터 결점있는 비아 (16a)를 단선할 수 있다. 예를 들면, 포토툴 방법을 사용하여, C4패드 (17a)로부터 X 수리선 (30R)까지 접속하는 것으로 도시된 수리 스트랩 (18R)을 형성시키고, C4패드 (17b)로부터 X 수리선 (30R')까지 접속하는 것으로 도시된 수리 스트랩 (18R')을 형성시켜 결점있는 (16a) 및 (16b) 비아 상호접속을 수리한다. 수리선 (30R) 및 (30R')로부터 목적하는 패드(도시되지 않음)까지, 그로부터 바로 또는 하나 이상의 상호접속된 Y선 (31R) 및/또는 하나 이상의 X선 (30R)과 연결해서, 유사한 수리 스트랩 접속이 이루어질 것이다.
일반적으로, 수리법은 하기와 같은 일련의 단계들을 포함한다:
1. 도 1에서 도시하는 바와 같이, 패드, 스트랩, 비아 등과 같은 배선 패턴을 포함하는 포착면 (19)상에 박막층 (11), (12), (13) 및 (14)를 만들되, 바람직하게는 다음층을 만들기 전에 각 층에서 개방 및 단락에 대한 테스트를 한다. 통상적으로 각 층은 하기와 같이 만든다. 폴리이미드 또는 에폭시와 같은 유전 물질층 (11b)를 도포하고, 추가의 상호접속을 위해 비아 (11a)를 규정한다. 시드(seed) 도금층을 그 상부상에 도포하고, 이어 포토레지스트 물질을 도포하고 조사하여 배선 패턴을 규정한다. 현상시킨 후, 구리와 같은 금속을 전기 도금하여 (11c)로서 도시되는 배선을 형성한다. 이어, 포토레지스트 물질 및 시드 층을 벗긴다. 이것은 일반적으로 리소그래피(lithography) 또는 포토리소그래피(photolithography) 방법이라 불리며, 당해 기술분야에 잘 공지된 바와 같은(예: 본원에 참고로 인용된 미국 특허 제 5,258,236 호에 개시되어 있음) 첨가 또는 삭제하는 금속화 방법으로 사용될 수 있다. 박막 구조물이 완성될 때까지 각 층에 대해 이 방법을 계속한다. 각 층에서 면간의 단락/개방은 현존하는 툴을 사용하여 수리될 수 있다. 예를 들면, 당해 분야에 공지된 첨가 또는 삭제방법등 임의의 도금법을 사용할 수 있다.
2. 5개의 층을 갖는 구조물을 형성한 후, 메쉬 2 면 (14)(도 1)을 테스트하여 상호접속 결점(예: 신호선/비아 개방/단락)이 생겼는지를 평가한다. 수리될 필요가 있는 회로가 박막 회로 또는 세라믹(기판) 회로인지를 결정한다.
3. 바람직하게는 고정된 마스크를 사용하여 다른 층들에 대해 상부 표면층 (15)를 형성하고, 도 2에 도시되듯이 모든 비아 위치에 C4패드 및 비아 접속 스트랩, 및 일련의 X-Y 도선 (30R), (30R'), (31R) 및 (31R')을 각각 갖는 상부 표면층 (15)를 조사한다. 결점있는 비아 상호접속에 대해 접속 스트랩을 형성하지 않는 것이 바람직하나, 이것이 비용상 가장 효율적인 방법은 아니며, 고정된 마스크를 사용하여 스트랩을 형성하고, 결점있는 회로와 관련된 스트랩을 레이저 삭제하는 것이 바람직하다. TSM 구조체의 모두를 함유하는 고정된 마스크 패턴의 조사에 이어, 전기적 테스트의 결과에 따라 수리 영역을 별도로 조사한다. 이것은 수리가 필요한 회로를 규정하고, 결점있는 비아의 C4패드를 X 도선 (30R) 및/또는 Y 도선 (31R)에 접촉시키는데 필요한 도선 수리 스트랩을 정하기 위해 포토레지스트를 선택적으로 조사함으로써 행해져 MLTF 소자를 수리하거나 EC를 만든다. 예를 들면, 도 2에서 도시되듯이, 각각의 결점있는 비아 (16a) 및 (16b)의 현존하는 패드 (17a) 및 (17b)는 스트랩 (18R) 및 (18R')에 의해 X 도선 (30R) 및 (30R')에 접속되어 결점있거나 불필요한 비아 (16a) 및 (16b)에 대해 수리하거나 또는 EC를 만든다. 다른 X선 (30R) 및 Y선 (31R)은 명료하게 하기 위해 도시되어 있지 않다. 이러한 제 2의 조사가 완료된 후, 포토레지스트는 표준 방법으로 현상되어 완전한 배선 이미지를 제공하고, 충분한 기능을 복구하기 위해 결점있는 스트랩 레이저 단선 조작만을 필요로 한다.
도 3 내지 9와 관련하여, 본 발명의 수리법이 첨가적인 금속 도금 공정에 대해 설명될 수 있다. 도 3에서, 도 1의 다층 박막 기판이 메쉬 2면 (14)까지 완성되어 복합물 (26)으로서 개략적으로 도시된다. 이어, 기판 (26)은 폴리이미드 층 (15b)와 같은 유전 물질로 도포되고, 비아 (16a)가 레이저 박리 또는 포토리소그래피에 의해 규정된다. 비아 (16a)는 수리를 필요로 하는 배선 접속을 나타내는 것으로 도시된다. 도 10에서 도시되듯이, 비아는 또한 형성되어, X 및 Y 수리선이 가로지르는(교차하는) 직교 Y 수리선에 대해 서브웨이 접속을 제공한다. 이러한 서브웨이 및 서브웨이 비아는 도 3 내지 9에서는 명료하게 하기 위해 도시되지 않는다. 도 4에서, 2500Å에서 Cr/Cu와 같은 얇은 금속성 도금 전도체 층 (23)을 유전층 (15b) 및 비아 (16a)에 도포한다. 도 5는 금속층 (23)에 두꺼운 포지티브 포토레지스트 물질 (24)의 도포함을 도시한다. 도 6은 직교하는 X 수리선 (30R) 및 (30R') 및 현상되지 않는 레지스트 영역 (24a), (24b) 및 (24c)를 조사하고 규정하고자, 마스크를 통해 포토레지스트 층 (24)를 조사하는 것을 도시한다. 직교하는 Y 수리선 (31)은 명료하게 하기 위해 도면에 도시되지 않는다. 고정된 구조물, 즉 칩 접속 패드 (17a), 비아 (16a) 및 스트랩 선 (18a) 또한 영역 (24) 및 수리선 (30R) 및 (30R')와 동시에 마스크를 통해 조사된다. 도 6에 있어서, 아래에 인접한 층을 테스트함으로써 결정된 데이터를 사용하여 비아 (16a)가 결점이 있고, 수리 스트랩 선이 패드 (17a)로부터 X 도선 (30R)까지 필요하다는 것이 결정된다. 영역 (24b)는 현상되는 동안 (24b)를 용해되지 않을 부분에서 용해될 부분으로 변화시키는 포토툴을 사용하여 조사된다. 포토레지스트 (24)는 포지티브 포토레지스트이고, 도 7에서 도시되듯이 현상될 때 금속 표면 (23)상에 포지티브 이미지 (24a) 및 (24c)만을 남긴다. 따라서, (24a) 및 (24c)는 도금되지 않아야 하는 전자 소자의 상부 표면 (15)상의 영역을 나타낸다. 이어, 고정된 마스크 패턴으로 이루어진 완전한 조사된 이미지 및 수리 스트랩이 함께 현상된다.
도 8은 금속 도금(구리와 같은) 및 이어 포토레지스트 영역 (24a) 및 (24c)의 제거 후의 도 7에 도시된 기판을 도시한다. 도 8에서 도시되듯이, 스트랩 (18a), 비아 (16a), 도선 (30R) 및 (30R'), 수리 스트랩 (24b)(수리 스트랩 (18R)로서 도시됨) 및 패드 (17a)가 구조물의 상부 표면상에 형성된다. 본래의 스트랩 (18a)가 도 9에서와 같이 레이저 삭제되고, 도금 전도체 층 (23)은 각 수리선 (30R) 및 (30R'), 수리 스트랩 (18R) 및 패드 (17a) 아래의 전도체 층 (23)을 남기고 비보호된 영역으로부터 에칭(etch)되었다. 결점있는 비아 (16a)가 단리되고, 패드 (17a)가 수리 스트랩 (18R)에 의해 X 수리선 (30R)에 접속된다. 도선 (30R)은 전형적으로 다른 X 및/또는 Y 수리선에 접속되고, 하기에 설명되듯이 수리선으로부터 포토툴을 사용하여 형성된 패드까지 수리 스트랩에 의해 모듈상의 목적하는 패드 위치에서 끝날 것이다.
도 10은 직교하는 X 및 Y 수리 도선이 상부 표면층상에서 교차하는, 사용된 MLTF 회로를 도시한다. 물론, X 및 Y선은 수리 경로를 규정하기 위해 X선 및 Y선을 접속할 필요가 있는 경우를 제외하고는 서로와 접속할 수 없다. 따라서, 도 2에 도시된 교차영역 (34)가 도 10에 도시되며, 이것은 Y 배선면 (13) 및 메쉬 2층 (14)를 포함한다. 서브웨이 (32)가 비아, 패드 등과 같이, 금속화를 형성하는 하기에 설명된 기술에 의해 층 (14)상에 형성된다. 비아 (33)은 또한 층 표면 (15)와 접속되도록 형성된다. 상부 표면 야금이 표면 (15)상에 형성될 때, Y선 (31R) 및 X선 (30R)이 도시되듯이 도금된다. Y선 (31R)이 선들이 교차하는 X선 (30R)과 접촉하지 않도록 하기 위해, Y선 (31R)은 (35) 및 (36) 지점에서 인터럽트되고, 비아 (33)에 의해 서브웨이 (32)에 접속된다. 따라서, Y선 (31R)은 직교하는 X 연속선 (30R)과 접촉하지 않고 전기적으로 연속된다.
본 발명이 특정 바람직한 실시양태와 관련하여 구체적으로 설명되지만, 상기 상세한 설명에 비추어 많은 선택, 변형 및 변화들이 당해 기술분야의 숙련자에게 명백할 것임이 뚜렷하다. 그러므로, 첨부된 청구범위는 본 발명의 실질적인 범주 및 의미내에 속하는 임의의 이러한 선택, 변형 및 변화들을 포함할 것으로 생각된다.
본 발명의 방법에 따라, 다층 박막을 함유하는 전자 소자에서 결점있거나 원치 않는 상호접속을 수리하거나 공학적 변화를 만들 수 있다.
Claims (15)
- 다층 박막 구조물(multilayer thin film structure)에 있어서,① 금속 배선을 갖는 유전체,② 비아 상호접속(via interconnection),③ 비아, 칩 접속 패드, 비아-패드 접속 스트랩, 직교하는 복수의 X 도선과 Y 도선을 갖는 상부 표면층,④ 표면층에 인접한 그 아래의 층에서 상호접속 결점을 테스트함으로써 규정되는 금속 스트랩 수리선(metal strap repair line)-이때, 상기 스트랩 수리선은 결점있거나 원치 않는 비아 상호접속을 갖는 칩 접속 패드를 X 도선 및/또는 Y 도선에 접속시키고, X 도선 및/또는 Y 도선의 다른 말단을 다른 패드 및/또는 비아에 접속시켜 회로를 형성하고 결점있는 상호접속을 수리하고/하거나 공학적 변화(engineering change)를 만든다-을 포함하는 일련의 층들로 이루어진, 다층 박막 구조물.
- 제 1 항에 있어서,스트랩 수리선이 리소그래피(lithography)에 의해 형성되는 구조물.
- 제 2 항에 있어서,첨가 또는 삭제하는 금속화를 사용하여 수리선을 형성하는 구조물.
- 제 3 항에 있어서,상부 표면층상에서 포토레지스트(photoresist) 물질을 조사함으로써 리소그래피 공정을 수행하여 목적하는 금속 스트랩 수리선 패턴을 형성하는 구조물.
- 제 1 항에 있어서,복수의 다층 박막 구조물을 사용하여 멀티칩 모듈 전자 패키지(multichip module electronic package)를 만들고, X 및/또는 Y 금속 도선이 결점있거나 원치 않는 비아 상호접속의 칩 접속 패드를 패키지의 하나 이상의 칩 위치에서 접속시키는 구조물.
- 제 1 항의 구조물의 제조방법에 있어서,① 구조물의 상부 표면 금속층에 인접한 다층 박막 구조물을 형성하는 단계;② 상부 표면 금속층에 인접한 층을 전기적으로 테스트하고/하거나 점검하고, 결점있는 상호접속을 결정하는 단계;③ 결점있는 상호접속을 수리하고/하거나 공학적 변화를 만드는데 필요한 금속선 경로를 결정하는 단계;④ 직교하는 복수의 X 도선과 Y 도선을 포함하는 상부 표면층을 형성하고, 그위에 금속 스트랩 수리선을 규정하는 단계;⑤ 상부 표면층 상에 비아, 비아-패드 접속 스트랩, 칩 접속 패드, 금속 수리 스트랩 선 및/또는 공학적 변화 스트랩 선을 형성하는 단계(이때, 스트랩 수리선은 칩 접속 패드로부터 X 도선 및 Y 도선까지 존재하되, 접속된 X 도선 및/또는 Y 도선의 다른 말단이 규정된 수리 스트랩 선에 의해 상부 표면층상의 목적하는 패드 또는 비아에 접속된다)를 포함하는, 제 1 항의 구조물의 제조방법.
- 제 6 항에 있어서,테스트 데이터를 분석하고 필요한 수리 배선 및/또는 공학적 변화 배선을 결정하는 알고리듬(algorithm)에 의해 제어되는 포토툴(phototool) 조사에 의해 금속 수리선 및/또는 공학적 변화선을 규정하는 방법.
- 제 7 항에 있어서,테스트 데이터를 분석하고, 필요한 수리 접속 스트랩을 결정하고, 스트랩 선 삭제 조작을 필요로 하지 않는 알고리듬에 의해 제어되는 포토툴 조사에 의해 비아 접속 스트랩 및 수리선 및/또는 공학적 변화선을 규정하는 방법.
- 제 6 항에 있어서,상부 표면 금속층을 형성한 후, 추가 도선을 첨가하지 않고 구조물을 수리하고/하거나 공학적 변화를 만드는 방법.
- 제 6 항에 있어서,삭제 또는 첨가하는 금속화 기술을 사용하여 상부 표면 금속 구조체를 형성하는 방법.
- 다층 박막 구조물의 상호접속을 수리하거나 구조물에 공학적 변화를 만드는 방법에 있어서,① 상부 층에 인접한 층까지 한층씩 쌓아 다층 박막 구조물 층을 형성하는 단계,② 상부 층에 인접한 층을 테스트하고/거나 점검하여 다층 박막 구조물에서 상호접속 결점을 결정하는 단계,③ 유전체를 포함하고, 비아, 패드, 비아-패드 스트랩 접속선 금속화, 직교하는 복수의 X 도선과 Y 도선을 규정하는 상부 층을 형성하는 단계,④ 상부 층에 인접한 층을 테스트함으로써 수득된 다층 박막 구조물의 결정된 결점에 따라, 스트랩 수리선에 의해 패드를 형성된 X 도선 및/또는 Y 도선의 한 말단에 상호접속시킴으로써 수리가 필요한 하나의 패드 또는 패드들을 목적하는 하나의 패드 또는 패드들에 접속하는데 필요한 수리 스트랩을 상부 표면상에 규정하는 단계(이때, X선 및/또는 Y선의 다른 말단은 수리 스트랩에 의해 패드 및/또는 비아에 접속되어 결점을 고치고/고치거나 공학적 변화를 만든다),⑤ 상부 표면 상에 금속화 및 수리선을 형성하는 단계를 포함하는,도금된 금속 배선을 갖는 유전체 층, 비아 상호접속, 아래의 층에 상호접속하는 비아와 스트랩에 의해 비아에 접속된 상응하는 칩 접속 패드를 갖는 상부층을 포함하는 일련의 층들로 이루어진 다층 박막 구조물의 상호접속을 수리하거나 구조물에 공학적 변화를 만드는 방법.
- 제 11 항에 있어서,테스트 데이터를 분석하고 다층 박막 구조물에 필요한 수리 스트랩 배선을 결정하는 알고리듬에 의해 제어되는 포토툴을 사용하여 수리 스트랩을 규정하는 방법.
- 제 12 항에 있어서,금속층을 도포하고, 포토레지스트층을 도포하고, 마스크를 사용하여 비아, 패드, 비아-패드 접속 스트랩, X 도선과 Y 도선을 규정하고, 포토툴을 사용하여 수득된 데이터를 사용하는 알고리듬에 기초하여 레지스트층을 조사함으로써 수리 스트랩 선을 규정하고, 레지스트를 현상하고, 현상된 구조물을 도금함으로써, 상부 유전층상에 금속화 및 수리선을 형성하는 방법.
- 제 11 항에 있어서,고정된 마스크를 사용하여, 수리 스트랩이 아닌 상부 표면 금속화를 형성하는 방법.
- 제 11 항에 있어서,각 박막층을 제조한 후, 이 층을 테스트하고/하거나 점검하여 면간의 결점을 결정하고 다음 층이 형성되기 전에 이러한 임의의 결점을 수리하는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/743,405 US6541709B1 (en) | 1996-11-01 | 1996-11-01 | Inherently robust repair process for thin film circuitry using uv laser |
| US8/743,405 | 1996-11-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980041872A true KR19980041872A (ko) | 1998-08-17 |
| KR100233362B1 KR100233362B1 (ko) | 1999-12-01 |
Family
ID=24988655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970045111A KR100233362B1 (ko) | 1996-11-01 | 1997-08-30 | 유브이 레이저를 사용하는 박막 회로의 고유의 확실한 수리공정 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6541709B1 (ko) |
| KR (1) | KR100233362B1 (ko) |
| TW (1) | TW407357B (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11090858B2 (en) | 2014-03-25 | 2021-08-17 | Stratasys Ltd. | Method and system for fabricating cross-layer pattern |
| US11191167B2 (en) | 2015-03-25 | 2021-11-30 | Stratasys Ltd. | Method and system for in situ sintering of conductive ink |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6277728B1 (en) | 1997-06-13 | 2001-08-21 | Micron Technology, Inc. | Multilevel interconnect structure with low-k dielectric and method of fabricating the structure |
| US6472239B2 (en) * | 2001-04-02 | 2002-10-29 | Micron Technology, Inc. | Method for fabricating semiconductor components |
| US6916670B2 (en) * | 2003-02-04 | 2005-07-12 | International Business Machines Corporation | Electronic package repair process |
| US7096451B2 (en) * | 2003-09-09 | 2006-08-22 | International Business Machines Corporation | Mesh plane generation and file storage |
| US7544304B2 (en) * | 2006-07-11 | 2009-06-09 | Electro Scientific Industries, Inc. | Process and system for quality management and analysis of via drilling |
| US7886437B2 (en) | 2007-05-25 | 2011-02-15 | Electro Scientific Industries, Inc. | Process for forming an isolated electrically conductive contact through a metal package |
| US7943862B2 (en) * | 2008-08-20 | 2011-05-17 | Electro Scientific Industries, Inc. | Method and apparatus for optically transparent via filling |
| US8101962B2 (en) * | 2009-10-06 | 2012-01-24 | Kuang Hong Precision Co., Ltd. | Carrying structure of semiconductor |
| US8343781B2 (en) * | 2010-09-21 | 2013-01-01 | International Business Machines Corporation | Electrical mask inspection |
| US9583401B2 (en) | 2014-02-12 | 2017-02-28 | International Business Machines Corporation | Nano deposition and ablation for the repair and fabrication of integrated circuits |
| CN103972242B (zh) * | 2014-04-22 | 2016-12-28 | 京东方科技集团股份有限公司 | 一种阵列基板、显示装置及阵列基板的制作方法 |
| JP6219227B2 (ja) | 2014-05-12 | 2017-10-25 | 東京エレクトロン株式会社 | ヒータ給電機構及びステージの温度制御方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4254445A (en) | 1979-05-07 | 1981-03-03 | International Business Machines Corporation | Discretionary fly wire chip interconnection |
| US4489364A (en) | 1981-12-31 | 1984-12-18 | International Business Machines Corporation | Chip carrier with embedded engineering change lines with severable periodically spaced bridging connectors on the chip supporting surface |
| US4480288A (en) | 1982-12-27 | 1984-10-30 | International Business Machines Corporation | Multi-layer flexible film module |
| US5224022A (en) | 1990-05-15 | 1993-06-29 | Microelectronics And Computer Technology Corporation | Reroute strategy for high density substrates |
| EP0481703B1 (en) * | 1990-10-15 | 2003-09-17 | Aptix Corporation | Interconnect substrate having integrated circuit for programmable interconnection and sample testing |
| US5220490A (en) | 1990-10-25 | 1993-06-15 | Microelectronics And Computer Technology Corporation | Substrate interconnect allowing personalization using spot surface links |
| US5258236A (en) | 1991-05-03 | 1993-11-02 | Ibm Corporation | Multi-layer thin film structure and parallel processing method for fabricating same |
| US5243140A (en) | 1991-10-04 | 1993-09-07 | International Business Machines Corporation | Direct distribution repair and engineering change system |
| US5757079A (en) * | 1995-12-21 | 1998-05-26 | International Business Machines Corporation | Method for repairing defective electrical connections on multi-layer thin film (MLTF) electronic packages and the resulting MLTF structure |
-
1996
- 1996-11-01 US US08/743,405 patent/US6541709B1/en not_active Expired - Fee Related
-
1997
- 1997-07-08 TW TW086109620A patent/TW407357B/zh not_active IP Right Cessation
- 1997-08-30 KR KR1019970045111A patent/KR100233362B1/ko not_active IP Right Cessation
-
1998
- 1998-07-13 US US09/114,790 patent/US6427324B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11090858B2 (en) | 2014-03-25 | 2021-08-17 | Stratasys Ltd. | Method and system for fabricating cross-layer pattern |
| US11904525B2 (en) | 2014-03-25 | 2024-02-20 | Stratasys Ltd. | Method and system for fabricating cross-layer pattern |
| US11191167B2 (en) | 2015-03-25 | 2021-11-30 | Stratasys Ltd. | Method and system for in situ sintering of conductive ink |
Also Published As
| Publication number | Publication date |
|---|---|
| TW407357B (en) | 2000-10-01 |
| KR100233362B1 (ko) | 1999-12-01 |
| US6427324B1 (en) | 2002-08-06 |
| US6541709B1 (en) | 2003-04-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5747095A (en) | Method for repairing defective electrical connections on multi-layer thin film (MLTF) electronic packages | |
| KR100233362B1 (ko) | 유브이 레이저를 사용하는 박막 회로의 고유의 확실한 수리공정 | |
| US9059070B2 (en) | Electronic system modules and method of fabrication | |
| US5262719A (en) | Test structure for multi-layer, thin-film modules | |
| KR910001422B1 (ko) | 다중칩 모듈 구조체 | |
| JPH0230165A (ja) | 選別可能な複数の電力用半導体チップの製造方法 | |
| US5544018A (en) | Electrical interconnect device with customizeable surface layer and interwoven signal lines | |
| US6262579B1 (en) | Method and structure for detecting open vias in high density interconnect substrates | |
| EP0536075A1 (en) | Direct distribution repair and engineering change system | |
| KR100264303B1 (ko) | 반도체 기판용 배전 배선 시스템 및 엔지니어링 변경 방법 | |
| US6235544B1 (en) | Seed metal delete process for thin film repair solutions using direct UV laser | |
| US20070180420A1 (en) | Designing a circuit apparatus with multiple propagation speeds of signals | |
| US3753046A (en) | Multi-layer printed circuit board | |
| Miracky et al. | Technologies for rapid prototyping of multi-chip modules | |
| US6002267A (en) | In-line voltage plane tests for multi-chip modules | |
| KR100353311B1 (ko) | 전기적으로 절연된 지지물 상에 적어도 2개의 배선레벨을 형성하는 방법 | |
| SE458248B (sv) | Saett foer tillverkning av ett moensterkort samt anordning foer anvaendning vid tillverkning av moensterkort | |
| US11996335B2 (en) | Manufacturing method of semiconductor device | |
| Deshpande et al. | High-density interconnect technology for VAX 9000 system | |
| Tewksbury et al. | The legacy of WSI research in MCM test/repair strategies | |
| US6899543B2 (en) | Test structure for determining the electrical loadability of contacts | |
| Miracky et al. | Rapid prototyping of multi-chip modules | |
| Schaper et al. | Design of the Interconnected Mesh Power System (IMPS) MCM Topology | |
| Turner et al. | Process characterization and yield assessment in hybrid wafer scale integration | |
| KR0184929B1 (ko) | 인쇄 회로 기판,그보수 및 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |