KR19980039369A - Power-Off Discharge Circuit of LCD - Google Patents

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Abstract

이 발명은 액정 표시 장치(LCD : Liquid Crystal Display)의 파워 오프 Von 방전 회로(Power-Off Von discharging circuit)에 관한 것으로서, 파워 오프 상태를 감지하기 위한 회로와 상기 감지 회로에 의해 스위칭 상태가 결정되는 트랜지스터를 포함하며, 파워 오프 직후 상기 트랜지스터의 턴온에 의해 액정 패널 상의 게이트 온 전압이 인가되는 라인과 실질적으로 연결되어 있는 게이트 온 단자의 전압이 급속히 방전되도록 하며, 이로 인해 파워 오프 직후에 패널 상에서 게이트 온 전압이 최종적으로 인가되고 있던 화소 라인에 의한 화상이 천천히 사라지는 문제점을 제거하며, 상기 화소 라인에 속하는 화소가 직류 스트레스에 의해 열화되는 것을 방지한다.The present invention relates to a power-off von discharging circuit (LCD) of a liquid crystal display (LCD), wherein a switching state is determined by a circuit for sensing a power-off state and the sensing circuit. A transistor, wherein the voltage of the gate-on terminal, which is substantially connected to the line to which the gate-on voltage on the liquid crystal panel is applied by the turn-on of the transistor immediately after the power-off, is rapidly discharged, so that the gate on the panel immediately after the power-off This eliminates the problem of slowly disappearing the image due to the pixel line to which the on voltage was finally applied, and prevents the pixels belonging to the pixel line from being degraded by the direct current stress.

Description

액정 표시 장치의 파워 오프 방전 회로Power-off discharge circuit of liquid crystal display

이 발명은 액정 표시 장치(LCD : Liquid Crystal Display)의 파워 오프 Von 방전 회로(Power-Off Von discharging circuit)에 관한 것으로서, 더욱 상세하게 말하자면 전단 게이트 패널 구조를 가지는 박막 트랜지스터(TFT : Thin Film Transistor) 액정 표시 장치에서 파워 오프시 액정 패널에 충전되어 있는 게이트-온 전압(Von)을 효과적으로 방전시키기 위한 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-off von discharging circuit (LCD) of a liquid crystal display (LCD), and more particularly, to a thin film transistor (TFT) having a shear gate panel structure. The present invention relates to a circuit for effectively discharging a gate-on voltage (Von) charged in a liquid crystal panel during power off in a liquid crystal display.

박막 트랜지스터 액정 표시 장치에서는 하나의 화소(pixel)가 하나의 박막 트랜지스터, 상기 박막 트랜지스터에 연결된 액정 커패시터(liquid crystal capacitor) 및 유지 커패시터(storage capacitor)로 구성된다. 상기 박막 트랜지스터는 스위치로 작용하며, 상기 트랜지스터의 턴온 상태에서는 계조 전압에 의해 상기 액정 커패시터가 충전된다. 상기 유지 커패시터는 액정 커패시터와 병렬로 연결되어 있어서, 상기 트랜지스터의 턴오프 상태에서 액정 커패시터에 충전된 전압이 누설되는 것을 방지한다. 여기서, 상기 박막 트랜지스터를 턴온시키는 데 필요한 전압을 게이트-온 전압이라 하고 턴오프시키는 데 필요한 전압을 게이트-오프 전압이라 하는데, 실제로, 게이트-온 전압은 20V이상이고, 게이트-오프 전압은 -7V이하이다. 상기 게이트 온/오프 전압은 액정 패널이 대형화하고, 고정세화할수록 보다 큰 값이 요구된다. 이러한 박막 트랜지스터에서는 액정 커패시터에 충전되어 있는 전압에 의해 투과율이 제어되며, 이로 인해 색의 표시가 이루어진다.In a thin film transistor liquid crystal display, one pixel includes one thin film transistor, a liquid crystal capacitor and a storage capacitor connected to the thin film transistor. The thin film transistor functions as a switch, and the liquid crystal capacitor is charged by the gray voltage in the turn-on state of the transistor. The sustain capacitor is connected in parallel with the liquid crystal capacitor to prevent leakage of the voltage charged in the liquid crystal capacitor in the turn-off state of the transistor. Here, the voltage required to turn on the thin film transistor is referred to as a gate-on voltage and the voltage required to turn off is referred to as a gate-off voltage. In practice, the gate-on voltage is 20V or more and the gate-off voltage is -7V. It is as follows. The larger the gate on / off voltage is, the larger the liquid crystal panel is and the higher the definition, the higher the value. In such a thin film transistor, the transmittance is controlled by the voltage charged in the liquid crystal capacitor, and thus color display is performed.

이하, 첨부된 도면을 참조하여 일반적인 전단 게이트의 패널 구조를 가지는 박막 트랜지스터 액정 표시 장치를 설명한다.Hereinafter, a thin film transistor liquid crystal display device having a panel structure of a general shear gate will be described with reference to the accompanying drawings.

도1에 도시되어 있듯이, 상기 일반적인 액정 표시 장치는 타이밍 제어회로(1), 게이트 구동회로(2), 소스 구동회로(3), 계조 전압 발생기(4), 액정 패널(5), 게이트 온/오프 발생기로 구성된다.As shown in FIG. 1, the general liquid crystal display includes a timing control circuit 1, a gate driving circuit 2, a source driving circuit 3, a gray voltage generator 4, a liquid crystal panel 5, a gate on / Off generator.

상기 타이밍 제어회로(1)는 색신호(RGB), 동기신호(Hsync, Vsync) 및 클럭신호(CLK)를 입력받도록 연결되며, 상기 회로(1)의 출력은 게이트 구동회로(2)와 소스 구동회로(3)에 제공된다. 계조 전압 발생기(4)의 출력은 소스 구동회로(3)에 제공되도록 연결되며, 게이트 온/오프 전압 발생기(6)에서 출력되는 게이트 온/오프 전압(Von, Voff)은 게이트 구동회로(6)에 제공되도록 연결된다. 액정 패널(5)은 다수의 게이트 라인(G0∼Gn)과 이에 각각 수직으로 교차하는 다수의 데이타 라인(D1∼Dm)으로 구성된다. 게이트 구동회로(2)는 상기 각 게이트 라인과 연결되며, 소스 구동회로(3)는 상기 각 데이타 라인과 연결된다. 액정 패널(5)을 보다 상세하게 살펴보면, 각 게이트 라인과 데이타 라인이 교차하는 영역에는 하나의 박막 트랜지스터, 하나의 유지 커패시터(Cst) 및 하나의 액정 커패시터(Cp)가 존재한다. 상기 박막 트랜지스터의 게이트는 게이트 라인과 연결되며, 소스는 대응하는 데이타 라인에 연결되며, 드레인에는 액정 커패시터(Cp)와 유지 커패시터(Cst)가 병렬로 연결된다. 액정 커패시터의 다른 단자는 공통전극에 연결되며, 유지 커패시터의 다른 단자는 전단의 게이트 라인에 연결된다. 따라서, 액정 커패시터의 양단 전압은 공통 전극 전압과 대응하는 데이타 라인 전압에 의해 결정되며, 유지 커패시터의 양단 전압은 대응하는 데이타 라인 전압과 전단의 게이트 라인 전압에 의해 결정된다. 특히, 전단 게이트 구조를 가지는 액정 패널에서는 첫 번째 게이트 라인(G0)에 화소가 연결되어 있지 않다. 전단 게이트 연결 구조는 별도의 라인에 의해 유지 커패시터가 연결되는 독립 배선 방식에 비해 개구율이 높아지는 장점을 가지므로, 널리 적용되고 있다.The timing control circuit 1 is connected to receive a color signal RGB, a synchronization signal Hsync, Vsync, and a clock signal CLK, and the output of the circuit 1 is a gate driving circuit 2 and a source driving circuit. Provided in (3). The output of the gradation voltage generator 4 is connected to be provided to the source driving circuit 3, and the gate on / off voltages Von and Voff output from the gate on / off voltage generator 6 are connected to the gate driving circuit 6. Is connected to provide. The liquid crystal panel 5 is composed of a plurality of gate lines G0 to Gn and a plurality of data lines D1 to Dm perpendicularly crossing each other. The gate driving circuit 2 is connected to each of the gate lines, and the source driving circuit 3 is connected to each of the data lines. Looking at the liquid crystal panel 5 in more detail, one thin film transistor, one storage capacitor Cst, and one liquid crystal capacitor Cp exist in an area where each gate line and data line cross each other. A gate of the thin film transistor is connected to a gate line, a source is connected to a corresponding data line, and a liquid crystal capacitor Cp and a sustain capacitor Cst are connected in parallel to a drain. The other terminal of the liquid crystal capacitor is connected to the common electrode, and the other terminal of the sustain capacitor is connected to the gate line of the front end. Thus, the voltage across the liquid crystal capacitor is determined by the data line voltage corresponding to the common electrode voltage, and the voltage across the storage capacitor is determined by the corresponding data line voltage and the gate line voltage at the front end. In particular, in the liquid crystal panel having the front gate structure, no pixel is connected to the first gate line G0. The shear gate connection structure is widely applied since the opening ratio is higher than the independent wiring method in which the sustain capacitor is connected by a separate line.

타이밍 제어회로(1)는 색신호(RGB), 동기신호(Hsync, Vsync) 및 클럭신호(CLK)를 이용하여 색신호의 타이밍을 제어하며, 구동회로(2, 3)를 동작시키기 위한 제어신호를 생성한다. 계조 전압 발생기(4)와 게이트 온/오프 전압 발생기(6)는 각각 다수의 계조 전압과 게이트 온/오프 전압을 생성한다. 상기 다수의 계조 전압은 소스 구동회로(3)에 제공되며, 게이트 온/오프 전압은 게이트 구동회로(2)에 제공된다. 게이트 구동회로(2)는 게이트 온/오프 전압 및 타이밍 제어회로(1)에서 출력되는 신호를 이용하여 각 게이트 라인이 순차적으로 1 수평 주사 시간 동안 턴온되도록 하는 게이트 구동 전압을 생성하며, 상기 생성된 게이트 구동 전압을 각 게이트 라인에 인가한다. 여기서, 1 수평 주사 시간은 하나의 게이트 라인에 연결된 모든 화소에 데이타 구동 전압을 인가하는데 소비되는 시간이다. 소스 구동회로(3)는 각 데이타 라인에 대하여 타이밍 제어회로(1)로부터 출력되는 색신호에 따라 계조 전압 중 하나를 선택하며, 선택된 전압을 대응하는 데이타 라인에 인가한다. 이어서, 상기 각 데이타 라인 전압들은 턴온 상태인 게이트 라인에 연결되어 있는 1행의 화소에 기록된다.The timing control circuit 1 controls the timing of the color signals using the color signals RGB, the synchronization signals Hsync and Vsync, and the clock signal CLK, and generates a control signal for operating the driving circuits 2 and 3. do. The gray voltage generator 4 and the gate on / off voltage generator 6 generate a plurality of gray voltages and gate on / off voltages, respectively. The plurality of gray voltages are provided to the source driving circuit 3 and the gate on / off voltage is provided to the gate driving circuit 2. The gate driving circuit 2 uses the gate on / off voltage and the signal output from the timing control circuit 1 to generate a gate driving voltage that sequentially turns on each gate line for one horizontal scanning time. A gate drive voltage is applied to each gate line. Here, one horizontal scanning time is a time spent for applying the data driving voltage to all the pixels connected to one gate line. The source driving circuit 3 selects one of the gradation voltages according to the color signals output from the timing control circuit 1 for each data line, and applies the selected voltage to the corresponding data line. Each of the data line voltages is then written to one row of pixels connected to the gate line which is turned on.

도2는 상기 전단 게이트 패널 구조를 가지는 박막 트랜지스터 액정 표시 장치에 적용되는 게이트 구동 전압의 일례를 도시한 것이다.2 illustrates an example of a gate driving voltage applied to the thin film transistor liquid crystal display device having the front gate panel structure.

도2를 참조하면, 임의의 한 게이트 라인(Gn-1)은 1 프레임 중 1수평 주사 시간 동안 턴온되고, 나머지 구간에서는 턴오프됨을 알 수 있다. 또한, 각 게이트 라인은 순차적으로 턴온된다.Referring to FIG. 2, it can be seen that any one gate line Gn-1 is turned on for one horizontal scan time in one frame and is turned off in the remaining period. In addition, each gate line is sequentially turned on.

게이트 온/오프 상태일 때 액정 패널에서의 동작을 보다 상세하게 설명한다.The operation in the liquid crystal panel in the gate on / off state will be described in more detail.

예를 들어, 도1에서 게이트 라인(G1)에 게이트 온 전압이 인가되고, 나머지 게이트 라인에 게이트 오프 전압이 인가될 때, 게이트 라인(G1)에 연결되어 있는 1행의 박막 트랜지스터가 모두 턴온된다. 이어서, 소스 구동회로(3)로부터 데이타 라인(D1∼Dm)을 통해 제공되는 데이타 구동 전압은 상기 턴온된 박막 트랜지스터를 경유하여 액정 커패시터(Cp1)와 유지 커패시터(Cst1)에 인가된다. 이로 인해, 액정 커패시터(Cp1)는 데이타 구동 전압과 공통 전극 전압 사이의 차이에 해당하는 전압에 의해 충전되며, 유지 커패시터(Cst1)는 데이타 구동 전압과 전단 게이트 라인(G0)의 게이트 오프 전압과의 차이에 해당하는 전압에 의해 충전된다. 또한, 게이트 라인(G1)에 인가되고 있는 게이트 온 전압에 의해 상기 게이트 라인(G1)에 연결되어 있는 다음 행의 유지 커패시터(Cst2)도 충전된다. 게이트 오프 구간에서는 상기 유지 커패시터(Cst2)의 양단 전압이 액정 커패시터(Cp2)의 전압보다 크고, 이로 인해 액정 커패시터(Cp2)는 전하를 계속 공급받으므로, 액정 커패시터(Cp2)는 게이트 온 때 인가된 전압을 유지시킬 수 있다.For example, in FIG. 1, when the gate-on voltage is applied to the gate line G1 and the gate-off voltage is applied to the remaining gate lines, all the thin film transistors of one row connected to the gate line G1 are turned on. . Subsequently, a data driving voltage provided from the source driving circuit 3 through the data lines D1 to Dm is applied to the liquid crystal capacitor Cp1 and the sustain capacitor Cst1 via the turned on thin film transistor. As a result, the liquid crystal capacitor Cp1 is charged by a voltage corresponding to the difference between the data driving voltage and the common electrode voltage, and the sustain capacitor Cst1 is connected with the gate driving voltage of the front gate line G0 and the data driving voltage. It is charged by the voltage corresponding to the difference. In addition, the sustain capacitor Cst2 of the next row connected to the gate line G1 is also charged by the gate-on voltage applied to the gate line G1. In the gate-off period, the voltage across the sustain capacitor Cst2 is greater than the voltage of the liquid crystal capacitor Cp2. As a result, the liquid crystal capacitor Cp2 is continuously supplied with the charge, so that the liquid crystal capacitor Cp2 is applied when the gate is turned on. Voltage can be maintained.

이 상태에서 사용자가 파워 스위치를 오프시키거나 정전 등의 이유로 외부 전원이 차단(power off)될 경우, 액정 패널 내의 유지 커패시터와 액정 커패시터에 충전되어 있던 전하가 완전히 방전하는 데는 약간의 시간이 걸린다. 이것은 전원이 차단되면 박막 트랜지스터가 턴오프되어 드레인 단자가 플로팅(floating) 상태로 되기 때문에 유지 커패시터와 액정 커패시터의 충전 전하가 자연적으로 방전하는 것에 기인한다. 이에 따라, 사용자가 전원 공급을 차단하더라도 완만한 전하 방전에 의해 화면이 천천히 사라지는 문제점이 있다. 또한, 상기 전원 차단 직후에 액정 커패시터에 직류 전압이 소정 시간 작용함으로써 액정이 열화될 수도 있다.In this state, when the user turns off the power switch or the external power is turned off due to a power failure or the like, it takes some time to completely discharge the charges stored in the sustain capacitor and the liquid crystal capacitor in the liquid crystal panel. This is due to the natural discharge of the charge charges of the holding capacitor and the liquid crystal capacitor since the thin film transistor is turned off when the power supply is turned off, causing the drain terminal to float. Accordingly, even if the user cuts off the power supply, the screen slowly disappears due to the gentle charge discharge. In addition, the liquid crystal may deteriorate due to the DC voltage acting on the liquid crystal capacitor for a predetermined time immediately after the power is cut off.

상기와 같은 문제점을 해결하기 위하여, 본 출원인에 의해 대한 민국 특허 출원 제95-29444호(출원일자 : 1995년 9월 7일)로 박막 트랜지스터 액정 표시 장치의 화면 지움 회로와 그 구동방법이 출원된 바 있다.In order to solve the above problems, Korean patent application No. 95-29444 (filed date: September 7, 1995) by the present applicant has applied for the screen erasing circuit and the driving method of the thin film transistor liquid crystal display device There is a bar.

상기 박막 트랜지스터 액정 표시 장치의 화면 지움 회로와 그 구동방법은 파워 오프가 되자마자 게이트 온/오프 전압 발생기의 게이트 오프 단자의 전압을 급속히 방전시킨다. 파워 온 상태에서 상기 게이트 오프 단자는 게이트 구동회로의 스위칭에 의해 액정 패널 내의 게이트 라인과 실질적으로 연결되어 있다. 예를 들어, 400개의 게이트 라인이 존재할 경우, 399개의 게이트 라인에는 게이트 오프 전압이 인가되고, 1개의 게이트 라인에는 게이트 온 전압이 인가된다. 상기 특허는 파워 오프 직후에 게이트 오프 단자의 전압을 방전시킴으로써 패널의 유지 커패시터와 액정 커패시터에 충전되어 있던 전하를 급속히 제거하기 위한 것이다.The screen erasing circuit of the thin film transistor liquid crystal display and its driving method rapidly discharge the voltage of the gate off terminal of the gate on / off voltage generator as soon as the power is turned off. In the power-on state, the gate off terminal is substantially connected to the gate line in the liquid crystal panel by switching of the gate driving circuit. For example, when 400 gate lines exist, a gate off voltage is applied to 399 gate lines, and a gate on voltage is applied to one gate line. The patent is for rapidly removing the charges charged in the sustain capacitor and the liquid crystal capacitor of the panel by discharging the voltage at the gate off terminal immediately after the power off.

그런데, 상기 종래의 특허는 파워 오프 직전에 게이트 오프 전압이 인가되고 있던 게이트 라인에 연결되는 액정 커패시터와 유지 커패시터에 의한 충전 전하를 제거할 수가 있다. 따라서, 파워 오프 직전에 게이트 온 전압이 인가되고 있던 화소에서는 여전히 화면이 늦게 사라질 뿐만 아니라 직류 스트레스에 의한 열화가 발생하는 문제점이 있다.By the way, the conventional patent can remove the charge charge by the liquid crystal capacitor and the sustain capacitor connected to the gate line to which the gate off voltage was applied immediately before the power off. Accordingly, there is a problem that the screen still disappears late and the degradation due to the DC stress occurs in the pixel to which the gate-on voltage is applied immediately before the power-off.

그러므로, 이 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 파워 오프시 게이트 온 전압이 인가되고 있던 게이트 라인의 전압을 급속히 충전시킬 수 있는 액정 표시 장치의 파워 오프 방전 회로를 제공하는 데 그 목적이 있다.Therefore, the present invention has been made to solve the above-described problems, and an object thereof is to provide a power-off discharge circuit of a liquid crystal display device capable of rapidly charging a voltage of a gate line to which a gate-on voltage has been applied during power-off. There is this.

도1은 종래의 액정 표시 장치의 구성도.1 is a block diagram of a conventional liquid crystal display device.

도2는 상기 도1에 도시된 액정 표시 장치를 구동하기 위한 게이트 라인 전압의 일례를 도시하는 파형도.Fig. 2 is a waveform diagram showing an example of a gate line voltage for driving the liquid crystal display shown in Fig. 1;

도3은 이 발명의 제1실시예에 따른 파워 오프 Von 방전 회로가 적용된 액정 표시 장치의 구성도.3 is a configuration diagram of a liquid crystal display device to which a power-off Von discharge circuit according to the first embodiment of the present invention is applied.

도4는 이 발명의 제1실시예에 따른 파워 오프 Von 방전 회로의 상세 회로도.4 is a detailed circuit diagram of a power-off Von discharge circuit according to the first embodiment of this invention.

도5는 상기 도4의 회로에 도시된 주요 지점 전압의 파형도.Fig. 5 is a waveform diagram of the main point voltage shown in the circuit of Fig. 4;

도6은 이 발명의 제2실시예에 따른 파워 오프 Von 방전 회로의 상세 회로도.Fig. 6 is a detailed circuit diagram of a power-off Von discharge circuit according to the second embodiment of this invention.

도7은 상기 도6의 회로에 도시된 주요 지점 전압의 파형도이다.FIG. 7 is a waveform diagram of the main point voltage shown in the circuit of FIG.

이 발명에 따른 파워 오프 방전 회로는 전단 게이트 연결 구조를 가지는 액정 패널을 포함하는 액정 표시 장치에 적용된다. 상기 액정 패널은 다수의 게이트 라인과 이에 교차하는 다수의 데이타 라인으로 구성되며, 상기 각 게이트 라인과 데이타 라인이 교차하는 영역에는 화소가 형성되어 있다. 상기 화소는 박막 트랜지스터, 액정 커패시터, 유지 커패시터로 구성된다. 박막 트랜지스터의 게이트는 대응하는 게이트 라인에 연결되며, 소스는 대응하는 데이타 라인에 연결되며, 액정 커패시터와 유지 커패시터의 어느 한 단자는 상기 박막 트랜지스터의 드레인에 공통으로 연결된다. 액정 커패시터의 다른 단자는 공통 전극에 연결되며, 유지 커패시터의 다른 단자는 전단의 게이트 라인에 연결된다.The power-off discharge circuit according to the present invention is applied to a liquid crystal display including a liquid crystal panel having a shear gate connection structure. The liquid crystal panel includes a plurality of gate lines and a plurality of data lines crossing the gate lines, and pixels are formed in regions where the gate lines and the data lines cross each other. The pixel includes a thin film transistor, a liquid crystal capacitor, and a sustain capacitor. A gate of the thin film transistor is connected to a corresponding gate line, a source is connected to a corresponding data line, and either terminal of the liquid crystal capacitor and the sustain capacitor is commonly connected to the drain of the thin film transistor. The other terminal of the liquid crystal capacitor is connected to the common electrode, and the other terminal of the holding capacitor is connected to the gate line of the front end.

이러한 액정 표시 장치는 게이트 온 및 게이트 오프 단자를 가지는 게이트 온/오프 전압 발생기, 상기 전압 발생기의 게이트 온 및 게이트 오프 단자와 연결됨과 동시에 상기 액정 패널의 각 게이트 라인과 연결되는 게이트 구동회로를 포함한다. 상기 게이트 온/오프 전압 발생기는 게이트 온 전압과 게이트 오프 전압을 생성하여 상기 단자에 제공하며, 상기 게이트 구동회로는 소정 제어신호에 따라 각 게이트 라인에 대하여 상기 게이트 온 또는 오프 전압 중 하나를 선택하며, 선택된 전압을 대응하는 게이트 라인에 인가한다. 이때, 제어 신호는 각 게이트 라인이 순차적으로 턴온되도록 미리 결정된다.The liquid crystal display includes a gate on / off voltage generator having gate on and gate off terminals, and a gate driving circuit connected to the gate on and gate off terminals of the voltage generator and simultaneously to each gate line of the liquid crystal panel. . The gate on / off voltage generator generates and provides a gate on voltage and a gate off voltage to the terminal, and the gate driving circuit selects one of the gate on and off voltages for each gate line according to a predetermined control signal. The selected voltage is applied to the corresponding gate line. At this time, the control signal is predetermined so that each gate line is sequentially turned on.

상기한 목적을 달성하기 위하여, 이 발명에 따른 파워 오프 방전 회로는 드레인이 상기 게이트 온/오프 전압 발생기의 게이트 온 단자에 연결되고, 소스가 접지되어 있는 트랜지스터와 상기 트랜지스터의 게이트에 바이어스 전압을 제공하는 파워 오프 감지회로를 포함한다.In order to achieve the above object, in the power off discharge circuit according to the present invention, a drain is connected to a gate on terminal of the gate on / off voltage generator, and a bias voltage is provided to a transistor having a source grounded and a gate of the transistor. It includes a power off detection circuit.

상기 파워 오프 감지회로는 파워 온 상태에서는 상기 트랜지스터를 턴오프시키기 위한 바이어스 전압을 생성하며, 파워 오프 상태에서는 상기 트랜지스터를 턴온시키기 위한 바이어스 전압을 생성한다. 따라서, 파워 오프 상태에서는 상기 트랜지스터가 상기 파워 오프 감지회로에 의해 턴온됨으로써 게이트 온 단자의 전압이 상기 트랜지스터 및 접지에 의해 형성되는 전류 경로를 통해 급속히 방전된다.The power off sensing circuit generates a bias voltage for turning off the transistor in a power on state, and generates a bias voltage for turning on the transistor in a power off state. Therefore, in the power-off state, the transistor is turned on by the power-off sensing circuit so that the voltage of the gate-on terminal is rapidly discharged through the current path formed by the transistor and the ground.

이 발명의 일 특징에 따르면, 상기 파워 오프 감지 회로는 애노드에 제1전압이 연결된 다이오드와 일단이 상기 다이오드의 캐소드에 연결되고, 타단이 제2전압에 연결되는 커패시터로 구성된다. 상기 다이오드와 커패시터의 접점은 상기 트랜지스터의 게이트에 연결된다. 상기 다이오드의 문턱전압(threshold voltage)을 Vth1, 상기 트랜지스터의 문턱전압을 Vth2라 할 때, 상기 제1전압은 (Vth1+Vth2)보다 작은 것이 바람직하며, 상기 제2전압은 [제1전압-(Vth1+Vth2)]보다 작은 것이 바람직하다. 또한, 상기 제1전압으로는 접지 또는 음의 전압이 바람직하다. 이러한 조건에서 파워 온 상태인 경우에는 상기 다이오드와 커패시터의 접점의 전위는 제1전압에서 상기 다이오드의 문턱전압(Vth1)만큼 강하된 전압이다. 따라서, 상기 트랜지스터가 엔모스(NMOS : N-type Metal Oxide Semiconductor)인 경우에는 상기 접점의 전위에 의해 상기 트랜지스터가 턴오프된다. 또한, 상기 커패시터는 상기 접점의 전위와 제2전압의 차이에 해당하는 전압에 의해 충전된다. 이 때, 전원이 차단되면, 상기 제1전압 및 제2전압의 값은 0이 된다. 커패시터는 양단 전압을 유지하려는 속성이 있으므로, 상기 접점의 전위는 최소한 문턱전압 Vth2보다 큰 값이 된다. 이에 따라, 문턱전압(Vth2)보다 큰 상기 접점의 전위에 의해 상기 트랜지스터는 턴온되며, 게이트 온 단자의 전압은 급속히 방전될 수 있다.According to one feature of the invention, the power off detection circuit is composed of a diode having a first voltage connected to the anode and one end connected to the cathode of the diode and the other end connected to the second voltage. The contact of the diode and the capacitor is connected to the gate of the transistor. When the threshold voltage of the diode is Vth1 and the threshold voltage of the transistor is Vth2, the first voltage is preferably smaller than (Vth1 + Vth2), and the second voltage is [first voltage- ( Vth1 + Vth2)]. In addition, the first voltage is preferably ground or a negative voltage. In the power-on state under these conditions, the potential of the contact between the diode and the capacitor is a voltage dropped by the threshold voltage Vth1 of the diode at the first voltage. Thus, when the transistor is an N-type metal oxide semiconductor (NMOS), the transistor is turned off by the potential of the contact. In addition, the capacitor is charged by a voltage corresponding to the difference between the potential of the contact point and the second voltage. At this time, when the power is cut off, the values of the first voltage and the second voltage become zero. Since the capacitor has a property to maintain the voltage at both ends, the potential of the contact is at least greater than the threshold voltage Vth2. Accordingly, the transistor is turned on by the potential of the contact greater than the threshold voltage Vth2, and the voltage of the gate-on terminal can be rapidly discharged.

이 발명의 다른 특징에 따르면, 상기 파워 오프 감지회로는 입력단자, 출력단자, 양의 전압 단자(positive voltage terminal) 및 접지단자를 구비한 반전기, 상기 반전기의 입력단자와 양의 전압 단자 사이에 연결된 저항 및 상기 반전기의 양의 전압 단자와 접지단자 사이에 연결된 커패시터로 구성된다. 상기 반전기의 입력단자에는 전원 전압(supply voltage)이 인가되며, 상기 반전기의 출력단자는 상기 트랜지스터의 게이트에 연결된다. 상기 반전기는 전원 전압이 로우레벨일 경우에는 양의 전압 단자의 전압을 출력단자에 제공하며, 전원 전압이 하이레벨일 경우에는 접지 레벨을 출력단자에 제공한다. 파워 온 상태에서 상기 전원 전압은 하이레벨이며, 파워 오프 상태에서는 상기 전원 전압은 로우레벨이다. 따라서, 파워 온 상태에서는 상기 반전기의 출력단자 전압이 접지 레벨이 되며, 파워 오프 상태에서는 양의 전압 단자의 전압이 된다. 파워 온 상태에서는 반전기의 출력이 접지레벨이므로, 상기 트랜지스터는 계속 턴오프된다. 상기 양의 전압 단자의 전압은 상기 전원 전압이 상기 저항 및 커패시터에 의해 결정되는 시정수(time constant)만큼 지연된 값이다. 만약, 파워 온 상태에서 파워 오프 상태로 변화하면, 전원 전압이 로우레벨로 되며, 상기 양의 전압 단자에서는 상기 시정수에 의해 결정되는 시간만큼 하이레벨의 전원 전압이 유지된 후 로우레벨로 떨어진다. 상기 전원 전압이 로우레벨로 떨어지고 상기 양의 전압 단자에서는 하이레벨이 유지되고 있는 동안에는, 상기 반전기는 하이레벨인 상기 양의 전압 단자의 전압을 출력한다. 이에 따라, 상기 반전기에서 출력되는 전압은 상기 트랜지스터를 턴온시키며, 게이트 온 전압은 상기 트랜지스터를 통해 방전될 수 있다.According to another feature of the invention, the power off detection circuit has an input terminal, an output terminal, an inverter having a positive voltage terminal and a ground terminal, between the input terminal and the positive voltage terminal of the inverter And a resistor connected to the capacitor and a capacitor connected between the positive voltage terminal of the inverter and the ground terminal. A supply voltage is applied to the input terminal of the inverter, and the output terminal of the inverter is connected to the gate of the transistor. The inverter provides the output terminal with the voltage of the positive voltage terminal when the power supply voltage is low level, and provides the ground level to the output terminal when the power supply voltage is high level. In the power-on state, the power supply voltage is high level, and in the power-off state, the power supply voltage is low level. Therefore, the output terminal voltage of the inverter becomes the ground level in the power-on state, and the voltage of the positive voltage terminal in the power-off state. Since the output of the inverter is at ground level in the power-on state, the transistor continues to turn off. The voltage at the positive voltage terminal is a value at which the power supply voltage is delayed by a time constant determined by the resistor and the capacitor. If the power-on state changes from the power-on state to the power-off state, the power supply voltage becomes low level, and at the positive voltage terminal, the power supply voltage of the high level is maintained for the time determined by the time constant and then falls to the low level. While the power supply voltage falls to the low level and the high level is maintained at the positive voltage terminal, the inverter outputs the voltage of the positive voltage terminal which is high level. Accordingly, the voltage output from the inverter turns on the transistor, and the gate on voltage may be discharged through the transistor.

아래에서 도면을 참조한 실시예의 설명을 통해 이 발명의 목적, 특징 및 원리가 보다 명백하게 이해될 것이다.The objects, features and principles of this invention will become more clearly understood from the following description of the embodiments with reference to the drawings.

도3은 이 발명의 제1실시예에 따른 파워 오프 방전 회로가 적용된 액정 표시 장치의 구성도이고,3 is a configuration diagram of a liquid crystal display device to which a power-off discharge circuit according to the first embodiment of the present invention is applied;

도4는 이 발명의 제1실시예에 따른 파워 오프 방전 회로의 상세 회로도이고,4 is a detailed circuit diagram of a power-off discharge circuit according to the first embodiment of the present invention;

도5는 상기 도4의 회로에 도시된 주요 지점 전압의 파형도이고,5 is a waveform diagram of a main point voltage shown in the circuit of FIG.

도6은 이 발명의 제2실시예에 따른 파워 오프 방전 회로의 상세 회로도이고,6 is a detailed circuit diagram of a power-off discharge circuit according to the second embodiment of this invention,

도7은 상기 도6의 회로에 도시된 주요 지점 전압의 파형도이다.FIG. 7 is a waveform diagram of the main point voltage shown in the circuit of FIG.

먼저, 도3 내지 도5를 참조하여 이 발명의 제1실시예를 상세히 설명한다.First, the first embodiment of this invention will be described in detail with reference to FIGS.

도3에 도시되어 있듯이, 이 발명의 제1실시예에 따른 파워 오프 방전 회로가 적용된 액정 표시 장치는, 타이밍 제어회로(1), 게이트 구동회로(2), 소스 구동회로(3), 계조 전압 발생기(4), 액정 패널(5), 게이트 온/오프 전압 발생기(6) 및 파워 오프 방전회로(7)로 구성된다.As shown in Fig. 3, the liquid crystal display device to which the power-off discharge circuit according to the first embodiment of the present invention is applied includes a timing control circuit 1, a gate drive circuit 2, a source drive circuit 3, and a gray voltage. Generator 4, liquid crystal panel 5, gate on / off voltage generator 6, and power-off discharge circuit 7;

상기 구성요소 중 도1에 도시된 액정 표시 장치의 구성요소와 동일한 것에 대해서는 상기 도1에서 사용한 것과 동일한 도면부호가 표기되어 있다.The same reference numerals as those used in FIG. 1 denote the same elements as those of the liquid crystal display shown in FIG. 1.

이미 설명된 바와 같이, 액정 패널(5)은 전단 게이트 연결 구조이며, 이 발명의 제1실시예에 따른 파워 오프 방전 회로(7)는 게이트 온/오프 전압 발생기(6)와 게이트 구동회로(2) 사이의 게이트 온 단자에 연결되어 있다.As described above, the liquid crystal panel 5 has a front gate connection structure, and the power-off discharge circuit 7 according to the first embodiment of the present invention has a gate on / off voltage generator 6 and a gate driving circuit 2. Is connected to the gate-on terminal.

도4는 상기 도3의 파워 오프 방전 회로(7)를 보다 상세하게 도시한 것이다.FIG. 4 shows the power off discharge circuit 7 of FIG. 3 in more detail.

도4를 참조하면, 파워 오프 방전 회로(7)는 트랜지스터(T1), 다이오드(D1) 및 커패시터(C1)로 구성된다. 상기 트랜지스터(T1)는 엔모스(NMOS : N-type Metal Oxide Semiconductor)이며, 드레인이 상기 게이트 온 단자에 연결되며, 소스는 접지되어 있다. 다이오드(D1)의 애노드에는 제1전압(Va)이 인가되고, 캐소드는 상기 트랜지스터(T1)의 게이트에 연결된다. 상기 커패시터(C1)의 일단에는 제2전압(Vb)이 인가되고, 타단은 상기 다이오드(D1)의 캐소드와 상기 트랜지스터(T1)의 게이트의 접점(N1)에 연결된다. 상기 다이오드(D1)의 문턱 전압을 Vth1, 상기 트랜지스터(T1)의 문턱 전압을 Vth2라고 가정한다.4, the power-off discharge circuit 7 is composed of a transistor T1, a diode D1, and a capacitor C1. The transistor T1 is an N-type metal oxide semiconductor (NMOS), a drain is connected to the gate-on terminal, and a source is grounded. A first voltage Va is applied to the anode of the diode D1, and a cathode is connected to the gate of the transistor T1. A second voltage Vb is applied to one end of the capacitor C1, and the other end is connected to a contact point N1 of the cathode of the diode D1 and the gate of the transistor T1. Assume that the threshold voltage of the diode D1 is Vth1 and the threshold voltage of the transistor T1 is Vth2.

다음으로, 도4 및 도5를 참조하여 이 발명의 제1실시예에 따른 파워 오프 방전 회로의 동작을 설명한다.4 and 5, the operation of the power-off discharge circuit according to the first embodiment of the present invention will be described.

파워 온 상태일 때, 상기 접점(N1)의 전위는 상기 트랜지스터(T1)의 문턱 전압(Vth2)보다 작아야 한다. 이것은 파워 온 상태에서는 트랜지스터(T1)에 의한 게이트 온 단자에서의 방전이 일어나지 않도록 상기 트랜지스터가 턴오프되어야 하기 때문이다. 파워 온 상태에서의 접점(N1)의 전위는 Va-Vth1으로 표현되므로, Va - Vth1 Vth2의 수식이 성립한다. 따라서, Va Vth1 + Vth2의 식이 만족되어야 한다.In the power-on state, the potential of the contact N1 should be smaller than the threshold voltage Vth2 of the transistor T1. This is because, in the power-on state, the transistor must be turned off so that discharge at the gate-on terminal by the transistor T1 does not occur. Since the potential of the contact N1 in the power-on state is represented by Va-Vth1, the equation of Va-Vth1 Vth2 holds. Therefore, the expression Va Vth1 + Vth2 must be satisfied.

또한, 파워 오프 상태에서는 상기 제2전압(Vb)이 접지레벨로 되므로, 상기 접점(N1)의 전위는 파워 온 상태에서 커패시터(C1)의 양단에 충전되어 있던 전압이 된다. 이러한 동작을 통상 전하 펌핑(charge pumping)이라고 부른다. 파워 오프 상태에서는 상기 트랜지스터(T1)가 턴온되어야 하므로, 파워 온 상태에서 상기 커패시터의 양단 전압은 상기 트랜지스터(T1)의 문턱 전압(Vth2)보다 더 커야 한다. 이를 수식으로 표현하면 아래와 같다.In addition, in the power-off state, since the second voltage Vb becomes the ground level, the potential of the contact point N1 becomes the voltage charged at both ends of the capacitor C1 in the power-on state. This operation is commonly referred to as charge pumping. Since the transistor T1 needs to be turned on in the power off state, the voltage across the capacitor should be greater than the threshold voltage Vth2 of the transistor T1 in the power on state. If this is expressed as a formula, it is as follows.

(Va - Vth1) - Vb Vth2, 이 수식을 다시 쓰면,(Va-Vth1)-Vb Vth2, if you rewrite this formula,

Vb Va - (Vth1 + Vth2)로 표현된다.It is expressed as Vb Va − (Vth1 + Vth2).

위와 같은 바이어스 조건을 만족시키기 위하여, 이 발명의 제1실시예에서는 제1전압은 접지레벨(0V), 제2전압은 -10V로 가정하였다. 여기서, 문턱전압(Vth1, Vth2)은 통상적으로 0.7V인 것으로 간주된다.In order to satisfy the above bias condition, in the first embodiment of the present invention, it is assumed that the first voltage is the ground level (0V) and the second voltage is -10V. Here, the threshold voltages Vth1 and Vth2 are typically considered to be 0.7V.

파워 온 상태에서는 다이오드(D1)가 턴온되며, 커패시터(C1)는 접점(N1)의 전위와 제2전압(Vb)간의 차이에 해당하는 전압을 유지한다. 도5에 도시된 바와 같이 접점(N1)의 전위(VN1)는 -0.7V이다. 상기 -0.7V는 트랜지스터(T1)를 턴오프시키며, 게이트 온 단자의 전압(Von)은 게이트 구동회로(2)에 제공된다.In the power-on state, the diode D1 is turned on, and the capacitor C1 maintains a voltage corresponding to the difference between the potential of the contact point N1 and the second voltage Vb. As shown in Fig. 5, the potential V N1 of the contact N1 is -0.7V. The -0.7V turns off the transistor T1, and the voltage Von of the gate-on terminal is provided to the gate driving circuit 2.

이 상태에서 외부 전원이 차단되는 파워 오프 상태에 돌입하면, 제2전압(Vb)은 접지레벨(0V)로 되며, 전하 펌핑에 의해 접점(N1)의 전위(VN1)는 커패시터(C1)의 양단 전압이 된다. 상기 커패시터(C1)의 양단 전압은 파워 온 상태에서 접점(N1)의 전위(VN1)와 제2전압(Vb) 간의 차이이므로, -0.7 - (-10) = 9.3V가 된다.In this state, when the external power is turned off, the second voltage Vb becomes the ground level (0V), and the potential V N1 of the contact point N1 is changed by the charge pumping to the capacitor C1. It becomes the voltage at both ends. Since the voltage across the capacitor C1 is a difference between the potential V N1 of the contact N1 and the second voltage Vb in the power-on state, the voltage becomes -0.7-(-10) = 9.3V.

도5를 참조하면, 파워 오프 직후 제2전압(Vb)은 접지레벨(0V)로 되고, 접점(N1)의 전위(VN1)는 9.3V가 됨을 알 수 있다. 상기 9.3V는 커패시터(C1)의 자연 방전에 의해 서서히 감소한다.Referring to FIG. 5, immediately after the power-off, the second voltage Vb becomes the ground level 0V, and the potential V N1 of the contact N1 becomes 9.3V. The 9.3V is gradually decreased by the natural discharge of the capacitor C1.

따라서, 상기 9.3V의 게이트 전압에 의해 트랜지스터(T1)는 턴온되며, 도5에 도시된 게이트 온 단자의 전압(Von)은 급속히 방전한다.Accordingly, the transistor T1 is turned on by the gate voltage of 9.3 V, and the voltage Von of the gate-on terminal shown in FIG. 5 rapidly discharges.

이상 설명된 이 발명의 제1실시예는 미리 가정된 제1 및 제2전압과 커패시터의 전하 펌핑을 이용한 파워 오프 감지 회로를 개시하고 있다. 상기 파워 오프 감지 회로는 이 발명에서 요구하는 바이어스 조건을 트랜지스터에 제공한다. 상기 트랜지스터가 파워 오프 직후에 턴온됨으로써 게이트 온 단자의 전압이 급속히 방전될 수 있다.The first embodiment of the present invention described above discloses a power-off sensing circuit using charge pumping of the first and second voltages and capacitors assumed in advance. The power off sensing circuit provides the transistor with the bias condition required by this invention. Since the transistor is turned on immediately after the power off, the voltage of the gate-on terminal can be rapidly discharged.

다음으로, 상기 도6 및 도7을 참조하여 이 발명의 제2실시예에 따른 파워 오프 방전 회로(8)를 설명한다.Next, the power-off discharge circuit 8 according to the second embodiment of the present invention will be described with reference to Figs. 6 and 7.

이 발명의 제2실시예에 따른 파워 오프 방전 회로(8)도 상기 제1실시예와 마찬가지로 도3의 게이트 온/오프 전압 발생기(6)와 게이트 구동회로(2) 사이의 게이트 온 단자에 연결된다.The power off discharge circuit 8 according to the second embodiment of the present invention is also connected to the gate on terminal between the gate on / off voltage generator 6 and the gate driving circuit 2 of FIG. 3 similarly to the first embodiment. do.

상기 도6을 참조하면, 이 발명의 제2실시예에 따른 파워 오프 방전 회로(8)는, 피모스(PMOS : P-type Metal Oxide Semiconductor) 트랜지스터(T2), 두 엔모스 트랜지스터(T3, T4), 세 저항(R1, R2, R3) 및 두 커패시터(C2, C3)로 구성된다.Referring to FIG. 6, the power-off discharge circuit 8 according to the second embodiment of the present invention includes a PMOS P-type transistor T2, two NMOS transistors T3, and T4. ), Three resistors (R1, R2, R3) and two capacitors (C2, C3).

상기 두 트랜지스터(T2, T3)는 씨모스 인버터(CMOS inverter : Complementary Metal Oxide Semiconductor inverter)를 구성한다. 상기 두 트랜지스터(T2, T3)는 각 드레인과 게이트가 서로 연결되어 있다. 상기 두 트랜지스터(T2, T3)의 공통 게이트는 입력단이며 공통 드레인은 출력단이다. 상기 입력단에는 전원 전압(Vcc)이 인가되며, 이 전압(Vcc)은 시스템에서 통상적으로 사용되고 있는 5V이다. 상기 트랜지스터(T2)의 소스와 입력단 사이에는 저항(R1)이 연결되며, 상기 트랜지스터(T3)의 소스는 접지되어 있다. 상기 트랜지스터(T2)의 소스와 접지 사이에는 커패시터(C2)가 연결된다. 트랜지스터(T4)의 드레인은 게이트 온 단자와 게이트 구동회로(2) 사이의 접점(N2)에 저항(R3)을 매개로 하여 연결되며, 소스는 접지된다. 상기 트랜지스터(T4)의 게이트와 접지 사이에는 커패시터(C3)가 연결되며, 상기 두 트랜지스터(T2, T3)의 공통 드레인과 상기 트랜지스터(T4)의 게이트 사이에는 저항(r2)이 연결된다.The two transistors T2 and T3 form a CMOS inverter (Complementary Metal Oxide Semiconductor inverter). Each of the two transistors T2 and T3 has a drain and a gate connected to each other. The common gate of the two transistors T2 and T3 is an input terminal and the common drain is an output terminal. A power supply voltage Vcc is applied to the input terminal, which is 5V commonly used in the system. A resistor R1 is connected between the source and the input terminal of the transistor T2, and the source of the transistor T3 is grounded. A capacitor C2 is connected between the source of the transistor T2 and ground. The drain of the transistor T4 is connected to the contact N2 between the gate on terminal and the gate driving circuit 2 via the resistor R3, and the source is grounded. A capacitor C3 is connected between the gate of the transistor T4 and ground, and a resistor r2 is connected between the common drain of the two transistors T2 and T3 and the gate of the transistor T4.

이 발명의 제2실시예에서는 상기 트랜지스터(T2)의 문턱 전압을 -1.5V, 상기 트랜지스터(T3, T4)의 문턱 전압을 1.5V로 가정하였다.In the second embodiment of the present invention, it is assumed that the threshold voltage of the transistor T2 is -1.5V and the threshold voltages of the transistors T3 and T4 are 1.5V.

이 발명의 제2실시예에서는 파워 오프 상태를 전원 전압(VCC), 반전기 및 저항-커패시터 회로를 이용하여 감지하기 위한 파워 오프 검출 방식이 적용되었다.In the second embodiment of the present invention, a power off detection scheme for detecting a power off state using a power supply voltage VCC, an inverter, and a resistor-capacitor circuit is applied.

외부 전원이 정상적으로 공급되고 있는 파워 온 상태에서는 상기 전원 전압(VCC)이 5V이다. 입력단(Vin)에 인가되는 5V에 의해 반전기의 트랜지스터(T3)는 턴온되며, 출력단(Vout) 전위는 접지레벨(0V)이 된다. 상기 0V의 전위는 트랜지스터(T4)를 턴오프시키며, 게이트 온 단자의 전압은 방전되지 않고 게이트 구동회로(2)에 제공된다.In the power-on state where the external power is normally supplied, the power supply voltage VCC is 5V. The transistor T3 of the inverter is turned on by 5V applied to the input terminal Vin, and the potential of the output terminal Vout becomes the ground level (0V). The potential of 0V turns off the transistor T4, and the voltage of the gate-on terminal is provided to the gate driving circuit 2 without being discharged.

이 상태에서 파워 오프 상태로 돌입하면, 전원 전압(VCC)이 접지레벨(0V)로 떨어진다. 저항(R1) 및 커패시터(C2)는 직렬 RC 회로를 구성하므로, 전원 전압(VCC)은 두 소자(R1, C2)의 접점에서 저항값(resistance) 및 커패시턴스(capacitance)에 의해 결정되는 시정수만큼 지연된 후 나타난다. 그 다음에는 커패시터(C2)에 충전되어 있던 전압이 자연적으로 방전된다. 도7을 참조하면, 전원 전압(VCC)은 파워 오프 직후에 급격히 접지레벨(0V)로 떨어지며, 저항(R1)과 커패시터(C2)의 접점의 전위(Vc)는 파워 오프 시점에서 상기 시상수에 의해 결정되는 시간(t1) 동안 5V를 유지하다가 서서히 떨어진다.When the system enters the power-off state in this state, the power supply voltage VCC drops to the ground level 0V. Since resistor R1 and capacitor C2 constitute a series RC circuit, the power supply voltage VCC is equal to the time constant determined by the resistance and capacitance at the contacts of the two elements R1 and C2. Appears after a delay. Then, the voltage charged in the capacitor C2 is naturally discharged. Referring to FIG. 7, the power supply voltage VCC suddenly drops to the ground level (0V) immediately after the power-off, and the potential Vc of the contact point of the resistor R1 and the capacitor C2 is changed by the time constant at the power-off time point. It keeps 5V for the time t1 which is determined, and then falls slowly.

상기 시간(t1)동안에는 트랜지스터(T2)의 게이트-소스 전압이 -5V이고, 상기 게이트-소스 전압이 문턱전압보다 작으므로, 트랜지스터(T2)가 턴온된다. 이에 따라, 두 트랜지스터(T2, T3)의 공통 드레인 전압은 상기 접점의 전위(Vc)가 된다. 상기 공통 드레인 전압은 커패시터(C3)를 충전시키며, 상기 저항(R2)과 커패시터(C3)의 접점의 전위(Vd)는 4V까지 상승한다. 여기서, 4V까지 상승하는 것은 저항(R2)에 의해 접점의 전위(Vc)가 일부 강하되기 때문이다. 상기 접점의 전위(Vd)가 시간에 따라 변화하는 파형이 도7에 도시되어 있다. 상기 시간 구간(t1)에서 상기 접점(Vd)의 전위가 트랜지스터(T4)의 문턱 전압인 1.5V를 초과하는 순간, 상기 트랜지스터(T4)는 턴온된다. 즉, 상기 접점의 전위(Vd)가 1.5V보다 높은 구간에서는 상기 트랜지스터(T4)는 항상 턴온된다. 상기 트랜지스터(T4)의 턴온에 의해 게이트 온 단자의 전압은 급속히 방전되며, 접점(N2)의 전위는 도7에 도시된 바와 같이 급속히 떨어진다.During the time t1, the transistor T2 is turned on because the gate-source voltage of the transistor T2 is -5V and the gate-source voltage is smaller than the threshold voltage. Accordingly, the common drain voltage of the two transistors T2 and T3 becomes the potential Vc of the contact. The common drain voltage charges the capacitor C3, and the potential Vd of the contact of the resistor R2 and the capacitor C3 rises to 4V. The reason why the voltage rises to 4V is because the potential Vc of the contact portion is partially lowered by the resistor R2. A waveform in which the potential Vd of the contact changes with time is shown in FIG. The transistor T4 is turned on at the moment when the potential of the contact point Vd exceeds 1.5V, the threshold voltage of the transistor T4. In other words, the transistor T4 is always turned on in a section in which the potential Vd of the contact is higher than 1.5V. By the turn-on of the transistor T4, the voltage of the gate-on terminal is rapidly discharged, and the potential of the contact N2 drops rapidly as shown in FIG.

상기 시간 구간(t1)이 지나면, 도7에 도시된 바와 같이, 커패시터(C2)의 방전에 의해 접점의 전위(Vc)는 서서히 떨어진다. 이 때에도 접점의 전위(Vc)가 1.5V보다 크면 게이트-소스 전압이 -1.5V보다 작으므로 트랜지스터(T2)가 턴온된다. 상기 트랜지스터(T2)가 턴온인 동안에는 접점의 전위(Vd)가 접점의 전위(Vc)와 거의 유사하게 변화한다. 따라서, 접점의 전위(Vd)도 시간 구간(t1)이 지나면 4V에서 서서히 떨어진다.After the time period t1 passes, the potential Vc of the contact gradually falls due to the discharge of the capacitor C2, as shown in FIG. At this time, if the potential Vc of the contact is larger than 1.5V, the transistor T2 is turned on because the gate-source voltage is smaller than -1.5V. While the transistor T2 is turned on, the potential Vd of the contact varies substantially similar to the potential Vc of the contact. Therefore, the potential Vd of the contact also gradually falls at 4V after the time interval t1.

상기 접점의 전위(Vc)가 1.5V보다 더 낮아지면, 트랜지스터(T2)는 턴오프되며, 커패시터(C3)의 양단 전압은 자연적으로 방전된다. 상기 접점의 전위(Vc)가 1.5V보다 더 큰 구간(t2)은 커패시터(C3)와 저항(R2)의 시정수에 의해 결정된다. 즉, 게이트 온 단자의 전압을 완전히 방전시키는 데 필요한 시간이 결정되면, 이 시간보다 더 오랫동안 트랜지스터(T4)가 턴온되어야 한다. 그리고, 상기 트랜지스터(T4)의 턴온시간은 상기 저항(R2)과 커패시터(C3)에 의해 결정되는 시정수에 의해 조정될 수 있다.When the potential Vc of the contact is lower than 1.5V, the transistor T2 is turned off, and the voltage across the capacitor C3 is naturally discharged. The period t2 of which the potential Vc of the contact is greater than 1.5V is determined by the time constants of the capacitor C3 and the resistor R2. That is, if the time required to completely discharge the voltage of the gate-on terminal is determined, the transistor T4 should be turned on for longer than this time. The turn-on time of the transistor T4 may be adjusted by a time constant determined by the resistor R2 and the capacitor C3.

상기 제2실시예에 따른 파워 오프 방전 회로는 파워 오프 상태에서만 트랜지스터(T4)를 턴온시켜 게이트 온 단자의 전압이 방전되도록 한다.The power-off discharge circuit according to the second embodiment turns on the transistor T4 only in the power-off state to discharge the voltage of the gate-on terminal.

한편, 상기 제2실시예에서 두 트랜지스터(T2, T3)의 공통 드레인 단자는 트랜지스터(T4)의 게이트에 직접 연결될 수도 있다. 이 경우, 트랜지스터(T4)의 턴온 시간은 저항(R1)과 커패시터(C2)에 의해 결정되는 시정수에 의해 조정될 수 있다.Meanwhile, in the second embodiment, the common drain terminal of the two transistors T2 and T3 may be directly connected to the gate of the transistor T4. In this case, the turn-on time of the transistor T4 may be adjusted by the time constant determined by the resistor R1 and the capacitor C2.

이상에서와 같이 설명된 바와 같이, 이 발명에 따른 파워 오프 방전 회로는 파워 오프 상태를 감지하여 파워 오프 직후에 게이트 온 단자의 전압이 급속히 방전되도록 한다. 따라서, 이 발명이 적용되는 액정 표시 장치는 파워 오프 후에 게이트 온 전압이 최종적으로 인가된 패널상의 화소라인에 의한 화상이 천천히 사라지는 것을 방지할 수 있다. 또한, 이 발명에 따른 파워 오프 방전 회로는 파워 오프 직후에 상기 패널 상에 잔류하는 게이트 온 전압을 급속히 방전시킴으로써 직류 스트레스에 의한 액정의 열화를 예방할 수 있다.As described above, the power-off discharge circuit according to the present invention detects the power-off state so that the voltage of the gate-on terminal is rapidly discharged immediately after the power-off. Therefore, the liquid crystal display device to which the present invention is applied can prevent the image caused by the pixel line on the panel to which the gate-on voltage is finally applied after the power-off is slowly disappeared. In addition, the power-off discharge circuit according to the present invention can prevent the deterioration of the liquid crystal due to direct current stress by rapidly discharging the gate-on voltage remaining on the panel immediately after the power-off.

Claims (16)

게이트 온 단자를 가지는 게이트 온/오프 전압 발생기를 포함하는 액정 표시 장치에 있어서, 게이트, 소스 및 드레인을 가지며, 드레인이 상기 게이트 온 단자에 연결되고, 소스가 접지되며, 게이트 전압에 따라 턴온 또는 턴오프되는 트랜지스터, 애노드에 제1전압이 인가되고, 캐소드는 상기 트랜지스터의 게이트에 연결되는 다이오드 및 일 단자에 제2전압이 인가되고, 타 단자는 상기 다이오드의 캐소드와 상기 트랜지스터의 게이트 사이의 접점에 연결되는 커패시터를 포함하며, 파워 온 상태에서는 상기 접점의 전위에 의해 트랜지스터가 턴오프되고, 파워 오프 상태에서는 상기 접점의 전위에 의해 트랜지스터가 턴온되는, 파워 오프 방전 회로.A liquid crystal display comprising a gate on / off voltage generator having a gate on terminal, the liquid crystal display having a gate, a source, and a drain, the drain being connected to the gate on terminal, the source being grounded, and being turned on or off depending on the gate voltage. The transistor is turned off, a first voltage is applied to the anode, the cathode is a diode connected to the gate of the transistor and a second voltage is applied to one terminal, the other terminal is connected to the contact between the cathode of the diode and the gate of the transistor. And a capacitor connected, wherein the transistor is turned off by the potential of the contact in the power-on state, and the transistor is turned on by the potential of the contact in the power-off state. 제1항에 있어서, 상기 트랜지스터는 엔모스인, 파워 오프 방전 회로.The power off discharge circuit of claim 1, wherein the transistor is an NMOS. 제2항에 있어서, 상기한 트랜지스터의 문턱 전압을 제1문턱 전압, 상기 다이오드의 문턱 전압을 제2문턱 전압이라고 할 때, 파워 온 상태에서 상기 제1전압은 (제1문턱 전압 + 제2문턱 전압)보다 더 작은 값을 가지고, 상기 제2전압은 (제1전압 - 제1문턱 전압 - 제2문턱 전압)보다 더 작은 값을 가지며, 파워 오프 상태에서 상기 제1전압 및 제2전압은 접지레벨로 되는, 파워 오프 방전 회로.The method of claim 2, wherein when the threshold voltage of the transistor is referred to as a first threshold voltage and the threshold voltage of the diode as a second threshold voltage, the first voltage is (first threshold voltage + second threshold) in a power-on state. Voltage), and the second voltage has a smaller value than the first voltage-the first threshold voltage-the second threshold voltage, and in the power-off state, the first voltage and the second voltage are grounded. Power-off discharge circuit which becomes level. 다수의 게이트 라인을 가지며, 상기 각 게이트 라인에 1행의 화소가 연결되며, 상기 각 화소의 유지 커패시터는 전단의 게이트 라인에 연결되는 액정 패널, 게이트 온/오프 전압을 생성하며, 상기 전압을 출력하기 위한 게이트 온 단자와 게이트 오프 단자를 가지는 게이트 온/오프 전압 발생기, 상기 게이트 온/오프 전압 발생기에서 출력되는 게이트 온/오프 전압을 입력받아, 소정의 제어신호에 따라 각 게이트 라인에 대하여 상기 게이트 온 또는 오프 전압을 선택하며, 상기 선택된 전압을 각 게이트 라인에 인가하는 게이트 구동회로 및 게이트, 소스 및 드레인을 가지며, 드레인이 상기 게이트 온 단자에 연결되고, 소스가 접지되며, 게이트 전압에 따라 턴온 또는 턴오프되는 트랜지스터,애노드에 제1전압이 인가되고, 캐소드는 상기 트랜지스터의 게이트에 연결되는 다이오드 및 일 단자에 제2전압이 인가되고, 타 단자는 상기 다이오드의 캐소드와 상기 트랜지스터의 게이트 사이의 접점에 연결되는 커패시터를 포함하며, 파워 온 상태에서는 상기 접점의 전위에 의해 트랜지스터가 턴오프되고, 파워 오프 상태에서는 상기 접점의 전위에 의해 트랜지스터가 턴온되는 파워 오프 방전 회로를 포함하는, 액정 표시 장치.It has a plurality of gate lines, one row of pixels are connected to each gate line, the holding capacitor of each pixel generates a liquid crystal panel, a gate on / off voltage connected to the gate line of the front end, and outputs the voltage A gate on / off voltage generator having a gate on terminal and a gate off terminal for receiving the gate on / off voltage output from the gate on / off voltage generator, and the gate for each gate line according to a predetermined control signal Selects an on or off voltage, has a gate driving circuit and a gate, a source, and a drain for applying the selected voltage to each gate line, a drain is connected to the gate on terminal, a source is grounded, and is turned on according to a gate voltage Or a transistor that is turned off, a first voltage is applied to the anode, and a cathode of the transistor A second voltage is applied to a diode connected to the gate and one terminal, and the other terminal includes a capacitor connected to a contact between the cathode of the diode and the gate of the transistor. In a power-on state, the transistor is connected by a potential of the contact. And a power off discharge circuit in which the transistor is turned on by the potential of the contact in the power off state. 제4항에 있어서, 상기 파워 오프 방전 회로의 트랜지스터는 엔모스인, 액정 표시 장치.The liquid crystal display device according to claim 4, wherein the transistor of the power-off discharge circuit is NMOS. 제5항에 있어서, 상기한 트랜지스터의 문턱 전압을 제1문턱 전압, 상기 다이오드의 문턱 전압을 제2문턱 전압이라고 할 때, 파워 온 상태에서 상기 제1전압은 (제1문턱 전압 + 제2문턱 전압)보다 더 작은 값을 가지고, 상기 제2전압은 (제1전압 - 제1문턱 전압 - 제2문턱 전압)보다 더 작은 값을 가지며, 파워 오프 상태에서 상기 제1전압 및 제2전압은 접지레벨로 되는, 액정 표시 장치.The method of claim 5, wherein when the threshold voltage of the transistor is referred to as a first threshold voltage and the threshold voltage of the diode as a second threshold voltage, the first voltage is (first threshold voltage + second threshold) in a power-on state. Voltage), and the second voltage has a smaller value than the first voltage-the first threshold voltage-the second threshold voltage, and in the power-off state, the first voltage and the second voltage are grounded. The liquid crystal display device which becomes a level. 게이트 온 단자를 가지는 게이트 온/오프 전압 발생기를 포함하는 액정 표시 장치에 있어서, 게이트, 소스 및 드레인을 가지며, 드레인이 상기 게이트 온 단자에 연결되고, 소스가 접지되며, 게이트 전압에 따라 턴온 또는 턴오프되는 트랜지스터, 입력단, 출력단, 전원단 및 접지단을 가지며, 입력단에 전원 전압이 인가되고, 상기 출력단은 상기 트랜지스터의 게이트에 연결되며, 상기 전원 전압의 상태에 따라 전원단 또는 접지단의 전원을 출력단에 제공하는 반전기, 상기 반전기의 입력단과 전원단 사이에 연결되는 제1저항 및 상기 반전기의 전원단과 접지단 사이에 연결되는 제1커패시터를 포함하며, 파워 온 상태에서 상기 전원 전압은 하이레벨이고, 파워 오프 상태에서 상기 전원 전압은 로우레벨이며, 파워 오프 순간 상기 전원 전압은 소정 시간 지연된 후 상기 전원단에 전달되므로, 파워 오프 직후 상기 반전기의 전원단 전압은 출력단에 제공되어 상기 트랜지스터를 턴온시키는, 파워 오프 방전 회로.A liquid crystal display comprising a gate on / off voltage generator having a gate on terminal, the liquid crystal display having a gate, a source, and a drain, the drain being connected to the gate on terminal, the source being grounded, and being turned on or off depending on the gate voltage. It has a transistor, an input terminal, an output terminal, a power supply terminal and a ground terminal that is turned off, a power supply voltage is applied to an input terminal, and the output terminal is connected to a gate of the transistor, and according to the state of the power supply voltage, An inverter provided to an output terminal, a first resistor connected between an input terminal and a power supply terminal of the inverter, and a first capacitor connected between a power supply terminal and a ground terminal of the inverter; High power level, the power supply voltage is low level in the power-off state, the power supply instantaneous power supply voltage is a predetermined time; After opened, they are passed to the power supply terminal, the power source terminal voltage of the inverter immediately after the power-off is provided in the output stage to turn on the transistor, the power-off the discharge circuit. 제7항에 있어서, 상기 지연 시간은 상기 제1저항 및 제1커패시터에 의한 시정수에 따라 결정되는, 파워 오프 방전 회로.8. The power-off discharge circuit of claim 7, wherein the delay time is determined in accordance with a time constant by the first resistor and the first capacitor. 제7항에 있어서, 상기한 반전기는, 소스가 상기 전원단에 연결되고, 게이트는 상기 입력단에 연결되며, 드레인은 상기 출력단에 연결되는 피모스 트랜지스터 및 소스가 상기 접지단에 연결되고, 게이트는 상기 입력단에 연결되며, 드레인은 상기 출력단에 연결되는 엔모스 트랜지스터로 구성되는, 파워 오프 방전 회로.The PMOS transistor of claim 7, wherein the source is connected to the power supply terminal, the gate is connected to the input terminal, the drain is connected to the output terminal, and the source is connected to the ground terminal. And an drain of the NMOS transistor connected to the input terminal. 제7항에 있어서, 상기 반전기의 출력단과 상기 트랜지스터의 게이트 사이에 연결되는 제2저항 및 일 단이 접지되고, 타단이 상기 제2저항과 상기 트랜지스터의 게이트 사이의 접점에 연결되며, 상기 반전기의 출력단 전압에 의해 충전되는 제2커패시터를 부가하여 포함하는, 파워 오프 방전 회로.The semiconductor device of claim 7, wherein a second resistor connected to the output terminal of the inverter and a gate of the transistor is connected to the ground, and the other end is connected to a contact between the second resistor and the gate of the transistor. And a second capacitor charged by the output terminal voltage of electricity. 제10항에 있어서, 파워 오프 직후 상기 트랜지스터의 턴온 시간은 상기 제2저항 및 제2커패시터에 의한 시정수에 의해 결정되는, 파워 오프 방전 회로.The power off discharge circuit according to claim 10, wherein the turn-on time of the transistor immediately after the power-off is determined by a time constant by the second resistor and the second capacitor. 다수의 게이트 라인을 가지며, 상기 각 게이트 라인에 1행의 화소가 연결되며, 상기 각 화소의 유지 커패시터는 전단의 게이트 라인에 연결되는 액정 패널, 게이트 온/오프 전압을 생성하며, 상기 전압을 출력하기 위한 게이트 온 단자와 게이트 오프 단자를 가지는 게이트 온/오프 전압 발생기, 상기 게이트 온/오프 전압 발생기에서 출력되는 게이트 온/오프 전압을 입력받아, 소정의 제어신호에 따라 각 게이트 라인에 대하여 상기 게이트 온 또는 오프 전압을 선택하며, 상기 선택된 전압을 각 게이트 라인에 인가하는 게이트 구동회로 및 게이트, 소스 및 드레인을 가지며, 드레인이 상기 게이트 온 단자에 연결되고, 소스가 접지되며, 게이트 전압에 따라 턴온 또는 턴오프되는 트랜지스터, 입력단, 출력단, 전원단 및 접지단을 가지며, 입력단에 전원 전압이 인가되고, 상기 출력단은 상기 트랜지스터의 게이트에 연결되며, 상기 전원 전압의 상태에 따라 전원단 또는 접지단의 전원을 출력단에 제공하는 반전기, 상기 반전기의 입력단과 전원단 사이에 연결되는 제1저항 및 상기 반전기의 전원단과 접지단 사이에 연결되는 제1커패시터를 포함하며, 파워 온 상태에서 상기 전원 전압은 하이레벨이고, 파워 오프 상태에서 상기 전원 전압은 로우레벨이며, 파워 오프 순간 상기 전원 전압은 소정 시간 지연된 후 상기 전원단에 전달되므로, 파워 오프 직후 상기 반전기의 전원단 전압은 출력단에 제공되어 상기 트랜지스터를 턴온시키는 파워 오프 방전 회로를 포함하는, 액정 표시 장치.It has a plurality of gate lines, one row of pixels are connected to each gate line, the holding capacitor of each pixel generates a liquid crystal panel, a gate on / off voltage connected to the gate line of the front end, and outputs the voltage A gate on / off voltage generator having a gate on terminal and a gate off terminal for receiving the gate on / off voltage output from the gate on / off voltage generator, and the gate for each gate line according to a predetermined control signal Selects an on or off voltage, has a gate driving circuit and a gate, a source, and a drain for applying the selected voltage to each gate line, a drain is connected to the gate on terminal, a source is grounded, and is turned on according to a gate voltage Or has a transistor, an input, an output, a power, and a ground that are turned off, Is applied, and the output terminal is connected to the gate of the transistor, the inverter for supplying the power of the power terminal or ground terminal to the output terminal according to the state of the power supply voltage, the second terminal is connected between the input terminal and the power terminal of the inverter And a first capacitor connected between a resistor and a power terminal of the inverter and a ground terminal, wherein the power voltage is high level in a power-on state, the power voltage is low level in a power-off state, And a power supply voltage is transmitted to the power supply terminal after a predetermined time delay, so that a power supply voltage of the inverter immediately after the power-off is provided to an output terminal and includes a power-off discharge circuit for turning on the transistor. 제12항에 있어서, 상기 지연 시간은 상기 제1저항 및 제1커패시터에 의한 시정수에 따라 결정되는, 액정 표시 장치.The liquid crystal display device of claim 12, wherein the delay time is determined according to a time constant by the first resistor and the first capacitor. 제12항에 있어서, 상기한 파워 오프 방전 회로의 반전기는, 소스가 상기 전원단에 연결되고, 게이트는 상기 입력단에 연결되며, 드레인은 상기 출력단에 연결되는 피모스 트랜지스터; 및13. The apparatus of claim 12, wherein the inverter of the power-off discharge circuit comprises: a PMOS transistor having a source connected to the power supply terminal, a gate connected to the input terminal, and a drain connected to the output terminal; And 소스가 상기 접지단에 연결되고, 게이트는 상기 입력단에 연결되며, 드레인은 상기 출력단에 연결되는 엔모스 트랜지스터로 구성되는, 액정 표시 장치.And a source connected to the ground terminal, a gate connected to the input terminal, and a drain connected to the output terminal. 제12항에 있어서, 상기 파워 오프 방전 회로는, 상기 반전기의 출력단과 상기 트랜지스터의 게이트 사이에 연결되는 제2저항 및 일 단이 접지되고, 타단이 상기 제2저항과 상기 트랜지스터의 게이트 사이의 접점에 연결되며, 상기 반전기의 출력단 전압에 의해 충전되는 제2커패시터를 부가하여 포함하는, 액정 표시 장치.The method of claim 12, wherein the power-off discharge circuit, the second resistor and one end connected between the output terminal of the inverter and the gate of the transistor is grounded, the other end between the second resistor and the gate of the transistor And a second capacitor connected to the contact and charged by the output terminal voltage of the inverter. 제15항에 있어서, 파워 오프 직후 상기 트랜지스터의 턴온 시간은 상기 제2저항 및 제2커패시터에 의한 시정수에 의해 결정되는, 액정 표시 장치.The liquid crystal display device according to claim 15, wherein a turn-on time of the transistor immediately after the power-off is determined by a time constant by the second resistor and the second capacitor.
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