KR19980036770A - Morse Control Thyristor and Manufacturing Method Thereof - Google Patents
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Abstract
모스 제어형 사이리스터에서 모스 채널 구조를 개선한 모스 제어형 사이리스터 및 그 제조방법이 개시되어 있다.Disclosed are a MOS controlled thyristor having an improved MOS channel structure in a MOS controlled thyristor and a method of manufacturing the same.
본 발명은, P1-N1-P2-N2 접합으로 이루어진 사이리스터 영역, 및 상기 사이리스터 영역의 N2 반도체층과 상기 사이리스터 영역의 P2 반도체층의 표면에 상기 N2 반도체층으로부터 이격 형성된 N+ 반도체층을 각각 소스층 및 드레인층으로 하는 엔모스 트랜지스터 영역으로 구성된 모스 제어형 사이리스터에 있어서, 상기 엔모스 트랜지스터의 게이트가 상기 소스층 및 드레인층 사이에 형성된 복수개의 트렌치 구조를 갖는 것을 특징으로 한다.The present invention provides a thyristor region consisting of a P1-N1-P2-N2 junction, and N2 of the thyristor region. The N2 on the surface of the semiconductor layer and the P2 semiconductor layer of the thyristor region In a MOS-controlled thyristor composed of an NMOS transistor region having an N + semiconductor layer spaced apart from a semiconductor layer as a source layer and a drain layer, respectively, a gate structure of the NMOS transistor includes a plurality of trench structures formed between the source layer and the drain layer. It is characterized by having.
따라서, 본 발명은 모스 채널 폭을 증가시켜 채널 저항을 감소시킴으로써 모스 제어형 사이리스터의 전력 용량을 향상시키는 효과가 있다.Therefore, the present invention has the effect of improving the power capacity of the MOS controlled thyristor by increasing the MOS channel width to reduce the channel resistance.
Description
본 발명은 모스 제어형 사이리스터 및 그 제조방법에 관한 것으로서, 특히 트렌치형 모스 채널 구조를 갖는 모스 제어형 사이리스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS controlled thyristor and a method of manufacturing the same, and more particularly, to a MOS controlled thyristor having a trench type MOS channel structure and a method of manufacturing the same.
최근에 전력용 스위칭 소자의 전력용량과 구동성을 향상시키기 위하여 절연 게이트 바이폴라 트랜지스터(IGBT), 모스 제어형 사이리스터 등이 제안되어 왔다.Recently, insulated gate bipolar transistors (IGBTs), MOS-controlled thyristors, and the like have been proposed to improve power capacity and driveability of power switching devices.
모스 채널을 온-오프시켜 사이리스터의 전류 흐름을 제어하는 모스 제어형 사이리스터는 절연 게이트 바이폴라 트랜지스터에 비해 높은 전류 밀도를 실현할 수 있고 스위칭 특성이 우수한 반면, 소자의 안전 동작 영역이 작으며 오프시 다이나믹 래치업 현상이 발생하여 제어 가능한 전류용량이 작은 단점이 있다.The MOS-controlled thyristors, which control the current flow through the thyristors by turning the MOS channels on and off, can achieve higher current densities and better switching characteristics than isolated gate bipolar transistors, while the device has a small safe operating area and dynamic latch-up when off. There is a disadvantage that the phenomenon occurs because the controllable current capacity is small.
일반적으로 모스 제어형 사이리스터는 사이리스터 영역, 사이리스터 전류 제어 영역 및 제어된 전류를 받아들이는 캐소드 영역으로 나뉘어진다.Generally, MOS controlled thyristors are divided into a thyristor region, a thyristor current control region, and a cathode region which receives a controlled current.
도 1 을 참조하면, 종래의 모스 제어형 사이리스터에서 N+P-N-N+P+로 이루어진 사이리스터 영역(10)에서 발생한 사이리스터 래치업 전류는 제 1 모스 트랜지스터 영역(12)의 N 모스 채널에 의해 그 흐름이 제어되는데, N 모스 채널 온 상태에서 래치업 전류는 캐소드(24)를 통해 출력된다.Referring to FIG. 1, the thyristor latch-up current generated in the thyristor region 10 formed of N + PN-N + P + in the conventional MOS-controlled thyristors is flowed by the N MOS channel of the first MOS transistor region 12. Controlled, the latch-up current is output through the cathode 24 in the N MOS channel on state.
모스 제어형 사이리스터의 동작을 자세히 살펴 보면, 채널 오프 상태에서 사이리스터 영역(10)은 순방향 블록킹 모드로 동작하여 P- 반도체층(22)과 N- 드리프트층(20) 간의 PN 접합에 의해 전류의 흐름이 방해된다. 채널이 온 상태가 되고 사이리스터의 애노드에 전압이 인가되면 제 1 및 제 2 엔모스 트랜지스터 영역(12,14)의 N 모스 채널이 동시에 온 상태가 되어 전자가 흐를 수 있는 통로가 형성되고 제 2 엔모스 트랜지스터 영역(14)의 모스 채널을 통과한 전자는 사이리스터 영역의 PNP 바이폴라 트랜지스터의 N- 드리프트층(20)으로 흘러 구동 전류를 공급하게 된다.Looking at the operation of the Morse-controlled thyristors in detail, in the channel off state, the thyristor region 10 operates in the forward blocking mode so that current flows due to the PN junction between the P-semiconductor layer 22 and the N-drift layer 20. Is disturbed. When the channel is turned on and a voltage is applied to the anode of the thyristor, the NMOS channels of the first and second NMOS transistor regions 12 and 14 are turned on at the same time to form a passage through which electrons can flow. Electrons passing through the MOS channel of the MOS transistor region 14 flow to the N-drift layer 20 of the PNP bipolar transistor of the thyristors region to supply the driving current.
애노드로부터 주입되어 N- 드리프트 영역(20)을 통과한 홀 전류는 N+ 플로팅 이미터(26) 영역 하부의 P- 반도체층(22)을 통해 캐소드층(24)으로 전도되는데, 이 상태에서 사이리스터는 절연 게이트 바이폴라 트랜지스터와 동일한 특성으로 동작하게 된다.The hole current injected from the anode and passing through the N- drift region 20 is conducted to the cathode layer 24 through the P- semiconductor layer 22 under the N + floating emitter 26 region, in which state the thyristor It operates with the same characteristics as the insulated gate bipolar transistor.
P- 반도체층(22)으로 흐르는 전류가 점점 증가하여 P- 반도체층(22)과 N+ 플로팅 이미터층(26) 간의 PN 접합에 0.7 볼트의 전위차가 형성되면 사이리스터 영역(10)의 NPN 및 PNP 트랜지스터가 활성화되어 사이리스터가 래치업되어 사이리스터 고유의 동작 특성을 나타낸다.When the current flowing to the P- semiconductor layer 22 gradually increases to form a potential difference of 0.7 volts at the PN junction between the P- semiconductor layer 22 and the N + floating emitter layer 26, the NPN and PNP transistors of the thyristor region 10 are formed. Is activated and the thyristor is latched up to exhibit the characteristic operation of the thyristor.
모스 제어형 사이리스터에서 N+ 플로팅 이미터층(26) 영역으로부터 전도된 사이리스터 전류는 제 1 모스 트랜지스터 영역(12)의 모스 채널을 통하여 캐소드층(24)에 전도되므로 모스 채널을 온-오프함으로써 전류의 흐름을 제어하게 되는데, 이때 채널 영역에서 발생하는 전압 강하에 의해 전류량이 감소하게 된다.In the MOS-controlled thyristors, the thyristor current conducted from the N + floating emitter layer 26 region is conducted to the cathode layer 24 through the MOS channel of the first MOS transistor region 12, thereby turning on and off the MOS channel. In this case, the amount of current decreases due to the voltage drop occurring in the channel region.
채널 영역에서의 전압 강하는 전체 소자에서 발생하는 전압 강하의 60% 이상을 차지하게 되므로 모스 제어형 사이리스터의 순방향 전압 강하를 낮추기 위해서는 채널 저항을 작게 유지하는 것이 필요하다.Since the voltage drop in the channel region accounts for more than 60% of the voltage drop generated in the entire device, it is necessary to keep the channel resistance small to reduce the forward voltage drop of the MOS controlled thyristor.
채널 저항을 저하시키기 위해서는 채널 길이를 감소시키고 채널 폭을 증가시켜야 하는데, 반도체칩의 고집적화에 따라 단위 면적당 소자 수가 증가하여 모스 채널 폭도 감소하게 되므로 종래의 모스 제어형 사이리스터에서는 채널 저항이 크게 증가하여 사이리스터의 특성을 저하시키는 문제점이 있었다.In order to reduce the channel resistance, the channel length must be reduced and the channel width must be increased. As the integration of semiconductor chips increases, the number of devices per unit area increases and the MOS channel width decreases. There was a problem of deteriorating characteristics.
본 발명의 목적은 모스 채널 저항을 감소시켜 사이리스터의 전력 용량을 증가시킬 수 있는 구조를 가진 모스 제어형 사이리스터 및 그 제조방법을 제공하는 데 있다.An object of the present invention is to provide a MOS controlled thyristors having a structure that can reduce the MOS channel resistance to increase the power capacity of the thyristors and a method of manufacturing the same.
상기 목적을 달성하기 위한 본 발명의 모스 제어형 사이리스터는, P1-N1-P2-N2 접합으로 이루어진 사이리스터 영역, 및 상기 사이리스터 영역의 N2 반도체층과 상기 사이리스터 영역의 P2 반도체층의 표면에 상기 N2 반도체층으로부터 이격 형성된 N+ 반도체층을 각각 소스층 및 드레인층으로 하는 엔모스 트랜지스터 영역으로 구성된 모스 제어형 사이리스터에 있어서, 상기 엔모스 트랜지스터의 게이트가 상기 소스층 및 드레인층 사이에 형성된 복수개의 트렌치 구조를 갖는 것을 특징으로 한다.Morse-controlled thyristors of the present invention for achieving the above object, the thyristor region consisting of a P1-N1-P2-N2 junction, and the N2 of the thyristor region The N2 on the surface of the semiconductor layer and the P2 semiconductor layer of the thyristor region In a MOS-controlled thyristor composed of an NMOS transistor region having an N + semiconductor layer spaced apart from a semiconductor layer as a source layer and a drain layer, respectively, a gate structure of the NMOS transistor includes a plurality of trench structures formed between the source layer and the drain layer. It is characterized by having.
또한, 상기 목적을 달성하기 위한 본 발명의 모스 제어형 사이리스터 제조방법은, 사이리스터 영역에서 전도된 전류를 모스 채널을 통하여 캐소드 영역으로 전도하는 모스 제어형 사이리스터를 제조하는 방법에 있어서, 고농도 P형 반도체 기판에 저농도 N형 반도체층을 형성하는 단계; 상기 저농도 N형 반도체층의 표면 영역에 선택적으로 P형 반도체층을 형성하는 단계; 상기 P형 반도체층의 표면 영역에 선택적으로 고농도 N형 반도체층을 형성하는 단계; 상기 고농도 N형 반도체층 영역에 복수개의 트렌치를 형성하는 단계; 상기 결과물의 표면에 게이트 유전막을 형성하는 단계, 상기 유전막 표면에 게이트 도전막을 침적하는 단계; 상기 도전막을 선택적으로 제거하여 상기 트렌치 영역 및 상기 고농도 N형 반도체층과 접합된 상기 P형 반도체층의 상부 영역에 도전막 게이트전극을 형성하는 단계; 및 층간절연막을 침적하고 금속배선공정을 실시하여 금속전극을 형성하는 단계를 구비함을 특징으로 한다.In addition, the method of manufacturing the MOS-controlled thyristors of the present invention for achieving the above object, in the method of manufacturing a MOS-controlled thyristors for conducting the current conducted in the thyristor region to the cathode region through the MOS channel, to a high concentration P-type semiconductor substrate Forming a low concentration N-type semiconductor layer; Selectively forming a P-type semiconductor layer in a surface region of the low concentration N-type semiconductor layer; Selectively forming a high concentration N-type semiconductor layer in the surface region of the P-type semiconductor layer; Forming a plurality of trenches in the high concentration N-type semiconductor layer region; Forming a gate dielectric layer on the surface of the resultant, and depositing a gate conductive layer on the surface of the dielectric layer; Selectively removing the conductive film to form a conductive film gate electrode in an upper region of the P-type semiconductor layer bonded to the trench region and the high concentration N-type semiconductor layer; And depositing an interlayer insulating film and performing a metal wiring process to form a metal electrode.
도 1 은 종래의 모스 제어형 사이리스터의 구조를 나타내는 개략적인 단면도.1 is a schematic cross-sectional view showing the structure of a conventional Morse-controlled thyristor.
도 2 는 본 발명의 모스 제어형 사이리스터의 구조를 나타내는 개략적인 단면도.2 is a schematic cross-sectional view showing the structure of a Morse-controlled thyristor of the present invention.
도 3 내지 도 6 은 본 발명의 모스 제어형 사이리스터의 제조방법을 설명하기 위한 단면도.3 to 6 are cross-sectional views for explaining a method of manufacturing a Morse control thyristor of the present invention.
*도면의 주요 부분에 대한 부호 설명** Description of symbols on the main parts of the drawings *
10 : 사이리스터 영역 14 : 제 1 엔모스 트랜지스터 영역10 thyristor region 14 first NMOS transistor region
14 : 제 2 엔모스 트랜지스터 영역16,40 : P+ 반도체 기판14 second NMOS transistor region 16,40 P + semiconductor substrate
18,42 : N+ 버퍼층20,44 : N- 드리프트층18,42: N + buffer layer 20,44: N- drift layer
22 : P- 반도체층24,50 : N+ 캐소드층22: P- semiconductor layer 24, 50: N + cathode layer
26 : N+ 플로팅 이미터층28,54 : 게이트산화막26: N + floating emitter layer 28, 54: gate oxide film
30,58 : 제 1 게이트전극 32,60 : 제 2 게이트전극30,58: first gate electrode 32,60: second gate electrode
34 : 층간 절연막36 : 금속전극34 interlayer insulating film 36 metal electrode
46 : P- 반도체층48 : P+ 반도체층46: P- semiconductor layer 48: P + semiconductor layer
52 : N+ 플로팅 이미터층56 : 폴리실리콘막52: N + floating emitter layer 56: polysilicon film
62 : 실리콘산화막62: silicon oxide film
이하, 본 발명의 구체적인 실시예를 나타내는 첨부된 도면을 참조하여 더욱 상세히 설명한다.Hereinafter, with reference to the accompanying drawings showing a specific embodiment of the present invention will be described in more detail.
도 2 를 참조하면, 본 발명의 모스 제어형 사이리스터는 PNPN 접합으로 이루어진 사이리스터 영역(10)과 트렌치 형태의 채널 구조를 가진 제 1 엔모스 트랜지스터 영역(12) 그리고 평면 채널 구조를 가진 제 2 엔모스 트랜지스터 영역(14)으로 구성되어 있다.Referring to FIG. 2, the MOS controlled thyristor according to the present invention includes a thyristor region 10 formed of a PNPN junction, a first NMOS transistor region 12 having a trench-type channel structure, and a second NMOS transistor having a planar channel structure. The area 14 is comprised.
상기 사이리스터 영역(10)은 P+ 반도체층(16), N+ 버퍼층(18), N- 드리프트층(20), P- 반도체층(22) 및 N+ 플로팅 이미터층(26)으로 구성되고, 상기 제 1 엔모스 트랜지스터 영역은 N+ 캐소드층(24) 및 N+ 플로팅 이미터층(26)을 각각 드레인층 및 소스층으로 하며, 상기 제 2 엔모스 트랜지스터 영역(14)은 상기 N+ 플로팅 이미터층(26) 및 상기 N- 드리프트층(20)을 각각 소스층 및 드레인층으로 하여 구성되어 있다.The thyristor region 10 is composed of a P + semiconductor layer 16, an N + buffer layer 18, an N- drift layer 20, a P- semiconductor layer 22, and an N + floating emitter layer 26. The NMOS transistor region has an N + cathode layer 24 and an N + floating emitter layer 26 as a drain layer and a source layer, respectively, and the second NMOS transistor region 14 includes the N + floating emitter layer 26 and the The N-drift layer 20 is comprised as a source layer and a drain layer, respectively.
도 3 내지 도 6 을 참조하여 본 발명의 모스 제어형 사이리스터 제조방법을 설명하면, 먼저 P+ 반도체 기판(40)의 표면에 N+ 버퍼층(42)과 N- 드리프트층(44)을 에피텍셜 방법으로 성장시킨 다음, 통상의 사진 및 이온주입 공정으로 N- 드리프트층(44)의 표면 영역에 선택적으로 P 반도체층(46)과 P+ 반도체층(48)을 형성하여 도 3 과 같은 구조를 형성한다.Referring to FIGS. 3 to 6, a method for manufacturing a MOS thyristor according to the present invention will be described. First, an N + buffer layer 42 and an N-drift layer 44 are grown on the surface of a P + semiconductor substrate 40 by an epitaxial method. Next, a P semiconductor layer 46 and a P + semiconductor layer 48 are selectively formed on the surface region of the N-drift layer 44 by a general photo and ion implantation process to form a structure as shown in FIG. 3.
상기 P 반도체층(46)과 P+ 반도체층(48)의 표면 영역에, 도 4 에 도시된 바와 같이, 서로 이격된 2 개의 N+ 반도체층을 형성하게 되는데, 상기 P+ 반도체층(48)과 상기 P 반도체층(46)에 걸쳐 형성된 N+ 반도체층은 후속 공정으로 완성되는 제 1 모스 트랜지스터 구조의 드레인층이 되어 전체 모스 제어형 사이리스터의 캐소드층(50)이 되며 상기 P 반도체층(46) 표면 영역에만 형성된 N+ 반도체층은 플로팅 이미터층(52)으로서 상기 제 1 모스 트랜지스터의 소스층을 이루게 된다.In the surface region of the P semiconductor layer 46 and the P + semiconductor layer 48, as shown in FIG. 4, two N + semiconductor layers spaced apart from each other are formed. The P + semiconductor layer 48 and the P The N + semiconductor layer formed over the semiconductor layer 46 becomes a drain layer of the first MOS transistor structure to be completed in a subsequent process to form the cathode layer 50 of the entire MOS control type thyristor, and is formed only in the surface area of the P semiconductor layer 46. The N + semiconductor layer forms the source layer of the first MOS transistor as the floating emitter layer 52.
도 5a 및 도 5b를 참조하면, 상기 캐소드층(50)과 플로팅 이미터층(52)이 형성된 반도체 기판에 사진 및 식각 공정으로 상기 캐소드층(50)과 플로팅 이미터층(52) 사이에 상기 N- 드리프트층(44) 영역까지 도달하는 복수개의 트렌치를 형성한 후 약 1000Å 정도의 게이트산화막(54)을 성장시킨 다음, 약 3000Å 정도의 N+ 폴리실리콘막(56)을 침적하여 상기 트렌치를 채우게 되는데, 도 5b 는 도 5a 의 A-A 선을 따라 절단한 단면을 나타내는 도면이다.Referring to FIGS. 5A and 5B, the N− is formed between the cathode layer 50 and the floating emitter layer 52 by a photolithography and etching process on a semiconductor substrate on which the cathode layer 50 and the floating emitter layer 52 are formed. After forming a plurality of trenches reaching the drift layer 44 region, a gate oxide film 54 of about 1000 GPa is grown, and an N + polysilicon film 56 of about 3000 GPa is deposited to fill the trench. FIG. 5B is a diagram illustrating a cross section taken along line AA of FIG. 5A.
도 6 을 참조하면, 게이트 사진 공정으로 상기 캐소드층(50)과 플로팅 이미터층(52) 간의 상부에 침적된 상기 폴리실리콘막(56)과 상기 플로팅 이미터층(52)과 상기 N- 드리프트층(44) 간의 상부에 침적된 상기 폴리실리콘막(56)을 마스킹한 후 상기 폴리실리콘막(56)을 식각하여 제 1 및 제 2 폴리실리콘 게이트 전극(58,60)을 형성하여 상기 캐소드층(50), 플로팅 이미터층(52) 및 상기 제 1 폴리실리콘 게이트 전극(58)으로 이루어진 제 1 모스 트랜지스터 구조와 상기 플로팅 이미터층(52), N- 드리프트층(44) 및 상기 제 2 폴리실리콘 게이트 전극(60)으로 이루어진 제 2 모스 트랜지스터 구조를 형성한 다음, 층간절연막으로써 실리콘 산화막(62)을 침적한다.Referring to FIG. 6, the polysilicon layer 56, the floating emitter layer 52, and the N-drift layer deposited on the upper surface of the cathode layer 50 and the floating emitter layer 52 are formed by a gate photo process. After masking the polysilicon layer 56 deposited on top of the interlayer 44, the polysilicon layer 56 is etched to form first and second polysilicon gate electrodes 58 and 60 to form the cathode layer 50. ), A first MOS transistor structure consisting of a floating emitter layer 52 and the first polysilicon gate electrode 58 and the floating emitter layer 52, an N-drift layer 44, and the second polysilicon gate electrode After forming the second MOS transistor structure made of 60, the silicon oxide film 62 is deposited as an interlayer insulating film.
이후 통상의 금속 배선 공정으로 금속 전극을 형성하여, 도 2 와 같은 본 발명의 모스 제어형 사이리스터를 완성한다.After that, a metal electrode is formed by a conventional metal wiring process, thereby completing the MOS control type thyristor of the present invention as shown in FIG. 2.
상기와 같은 본 발명의 모스 제어형 사이리스터의 동작을 살펴 보면, 제 1 및 제 2 엔모스 트랜지스터(12,14)의 채널이 온 상태가 되고 사이리스터(10)의 애노드에 전압이 인가되면 제 2 모스 트랜지스터(14)의 모스 채널을 통과한 전자는 사이리스터 영역의 PNP 바이폴라 트랜지스터의 N- 드리프트층(20)으로 흘러 구동 전류를 공급하게 된다.Referring to the operation of the MOS control type thyristor according to the present invention, when the channels of the first and second NMOS transistors 12 and 14 are turned on and a voltage is applied to the anode of the thyristor 10, the second MOS transistor is used. Electrons having passed through the MOS channel of (14) flow to the N-drift layer 20 of the PNP bipolar transistor in the thyristor region to supply the driving current.
애노드로부터 주입되어 N- 드리프트 영역(20)을 통과한 홀 전류는 N+ 플로팅 이미터(26) 영역 하부의 P- 반도체층(22)을 통해 캐소드층(24)으로 전도되는데, 이 상태에서 모스 제어형 사이리스터는 절연 게이트 바이폴라 트랜지스터와 동일한 특성으로 동작하게 된다.The hole current injected from the anode and passing through the N- drift region 20 is conducted to the cathode layer 24 through the P- semiconductor layer 22 under the N + floating emitter 26 region, in which state of the MOS control type Thyristors operate with the same characteristics as insulated gate bipolar transistors.
P-반도체층(22)으로 흐르는 전류가 점점 증가하여 P- 반도체층(22)과 N+ 플로팅 이미터층(26) 간의 PN 접합에 0.7 볼트의 전위차가 형성되면 사이리스터 영역(10)의 NPN 및 PNP 트랜지스터가 활성화되어 사이리스터가 래치업되어 사이리스터 고유의 동작 특성을 나타낸다.When the current flowing to the P-semiconductor layer 22 gradually increases to form a potential difference of 0.7 volts at the PN junction between the P- semiconductor layer 22 and the N + floating emitter layer 26, the NPN and PNP transistors of the thyristor region 10 are formed. Is activated and the thyristor is latched up to exhibit the characteristic operation of the thyristor.
모스 제어형 사이리스터에서 N+ 플로팅 이미터층(26) 영역으로부터 전도된 사이리스터 전류는 제 1 모스 트랜지스터 영역(12)의 모스 채널을 통하여 캐소드층(24)에 전도되므로 모스 채널을 온-오프함으로써 그 흐름이 제어된다.In a MOS-controlled thyristor, the thyristor current conducted from the N + floating emitter layer 26 region is conducted to the cathode layer 24 through the MOS channel of the first MOS transistor region 12, so that the flow is controlled by turning the MOS channel on and off. do.
상기와 같이 동작하는 본 발명의 모스 제어형 사이리스터에서 상기 제 1 모스 트랜지스터(12)의 채널은 트렌치 형태를 갖고 있기 때문에 채널 폭이 크게 증가하여 채널 저항이 크게 감소하므로 채널 영역에서의 전압 강하가 감소하게 된다.In the MOS-controlled thyristor of the present invention operating as described above, since the channel of the first MOS transistor 12 has a trench shape, the channel width is greatly increased and the channel resistance is greatly reduced, thereby reducing the voltage drop in the channel region. do.
따라서, 본 발명은 모스 제어형 사이리스터의 전력 용량을 향상시킬 수 있는 효과가 있다.Therefore, the present invention has the effect of improving the power capacity of the Morse-controlled thyristor.
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