KR19980034235A - 반도체 장치의 금속 배선 및 그의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 집적회로의 배선에 관한 것으로, 반도체 기판에 형성된 도전성 영역에 콘택되어 주(主)배선으로 사용되는 도전성 물질의 제 1 전도층과 상기 제 1 전도층상에 그와 다른 도전성 물질로 이루어진 제 2 전도층을 포함하여 이루어져 다음의 효과를 갖는다.
첫째, 주배선상에 베리어층을 형성하므로 고저항 영역인 접속홀 배선 영역에서 도4와 같이 배선의 단면적이 증가하므로 베리어층을 하부에 형성하였을 경우에 발생하는 저항 증가 현상을 없애 금속 배선의 저항 특성을 향상시키는 효과가 있다.
둘째, 베리어층을 주배선의 상측에 형성하여 ARC와 션트 패스의 역할을 하므로 공정을 단순화할 수 있다.
물론, 베리어층의 형성 공정 역시 기존의 물리적 증착법으로 할 수 있으므로 공정을 단순화할 수 있다.
셋째, 베리어층을 두껍게 형성하는 것이 가능하여 금속 배선의 일렉트로마이그레이션 특성을 좋게 할 수 있다.

Description

반도체 장치의 금속 배선 및 그의 형성 방법
본 발명은 반도체 집적회로의 배선에 관한 것으로, 특히 주(主)배선층상에 베리어 물질로된 상부 션트 패스(Shunt path)층이 적층되는 배선 구조로 하여 배선의 저항과 신뢰성을 개선한 반도체 장치의 금속 배선 및 그의 형성 방법에 관한 것이다.
일반적으로 알루미늄과 그 합금박막은 전기전도도가 높고, 건식 식각에 의한 패턴 형성이 용이하며 실리콘 산화막과의 접착성이 우수한 동시에 비교적 가격이 저렴하므로 반도체 회로의 배선 재료로서 널리 사용되어 왔다.
그러나 집적 회로의 집적도가 증가함에 따라 소자의 크기가 감소하고 배선이 미세화, 다층화되므로 토폴로지(Topology)를 갖는 부분이나 콘택이나 비아(Via) 등의 접속홀 내부에서 단차피복성(Stepcoverge)이 중요하게 되었다.
금속 배선 형성 방법으로 스퍼터링(Sputerring)을 적용하면 상기와 같이 굴곡을 갖는 부분에서는 쉐도우 효과(Shadow Effect)에 의하여 부분적으로 배선막의 두께가 얇게 형성되며, 특히 종횡비가 1 이상인 접속홀에서 더욱 심각하게 나타난다.
따라서 이러한 물리적 증착방법 대신에 균일한 두께로 배선막을 증착할 수 있는 화학 기상 증착법이 도입되어 텅스텐막을 저압 화학 기상 증착법(LPCVD)으로 형성함으로써 단차피복성을 개선하는 연구가 진행되었으나 텅스텐 배선막은 알루미늄 배선막에 비하여 비저항(Resistivity)이 2배 이상 되므로 배선막으로서의 적용이 어렵다.
따라서 접속홀에 매몰층(Plug)를 형성하는 방법이 개발되어 있다.
이에 대하여 화학 기상 증착법으로 알루미늄을 위주로 하는 배선막을 형성하게 되면 단차피복성이 개선되는 동시에 사진식각(Lithography and Etch)공정 등 기존의 스퍼터링에 의한 알루미늄 배선막 기술의 주변 관련 공정과의 연속성을 유지할 수 있으므로 유리하다.
DMAH(Dimethylalumiumhydride)나 DMEAA(Dimethylethylaminalane) 등의 소오스 가스를 이용하여 알루미늄 전도선을 형성하는 경우에 있어서도 절연막 위에서는 알루미늄막의 핵생성을 위한 인큐베이션(Incubation)시간이 길므로 전면증착을 위해서는 Ti/TiN 등의 베리어 물질을 콜리메이터(Collimator)를 이용한 스퍼터링이나 CVD법으로 형성하여 알루미늄막의 핵생성층으로서 적용할 필요가 있다.
이하, 첨부된 도면을 참고하여 종래 기술에 따른 반도체 장치의 금속 배선 형성에 관하여 설명하면 다음과 같다.
도1은 종래 기술의 금속 배선의 구조 단면도이다.
종래 기술의 반도체 장치의 금속 배선은 실리콘 기판(1)상에 형성된 소오스/드레인 등의 불순물 확산층 또는 금속 배선층 등의 도전성 영역(2)과, 상기 도전성 영역(2)상에 접속홀(4)을 갖고 전표면에 형성된 절연막(3)층과, 상기 접속홀(4)의 측면을 포함하는 도전성 영역(2)의 표면 그리고 절연막(3)층의 표면에 형성되는 제 1 전도층(5)과, 상기 제 1 전도층(5)상의 제 2 전도층(26)으로 구성된다.
이때, 상기의 제 1 전도층(5)은 주배선으로 사용되는 제 2 전도층(5)을 Cu나 알루미늄막을 사용하여 형성할 경우에 불순물 확산 방지와 핵생성층으로서의 역할을 하기 위한 베리어층이다.
이들과 같은 베리어층은 주(主)배선 물질이 실제 사용중에 신뢰성이 악화되어 SM(Stress migration)이나 EM(electromigration) 등의 현상에 의하여 파괴되므로서 더 이상 전도선으로서 작용할 수 없을 때 전류를 흐르게 할 수 있는 션트 패스(Shunt path)의 역할을 하게 된다.
종래 기술의 반도체 장치의 금속 배선에 있어서 금속 배선(전도선)으로 알루미늄 또는 Cu 등을 사용할 경우에 불순물의 확산 방지와 핵생성층으로서의 역할을 위하여 접속홀을 형성한 후에 전도성을 갖는 베리어층을 반드시 형성하게되는데 이와 같은 베리어층 형성에 있어서는 다음과 같은 문제점이 있다.
접속홀의 밑면과 측면에서의 단차 피복성(Stepcoverage)을 확보하기 위하여 콜리메이터 스퍼터링이나 CVD 공정을 적용해야 하므로 공정이 복잡하고 재현성 및 가공성이 떨어져 공정 진행상 매우 불리하다.
또한, 소자가 집적화되면 접속홀의 크기가 점차 감소하므로 전체 전도선의 단면적을 고려해보면 접속홀 부분에 있어서 베리어층이 차지하는 부피 비율의 증가가 커지는 것을 알 수 있다.
이는 금속 배선의 저항 증가를 뜻하므로 그만큼 소자의 특성을 저하시키게 된다.
본 발명은 상기와 같은 종래 기술의 반도체 장치의 금속 배선의 문제점을 해결하기 위하여 안출한 것으로, 주(主)배선층상에 베리어 물질로된 상부 션트 패스(Shunt path)층이 적층되는 배선 구조로 하여 배선의 저항과 신뢰성을 개선한 반도체 장치의 금속 배선 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도1은 종래 기술의 금속 배선의 구조 단면도
도2는 본 발명에 따른 금속 배선의 구조 단면도
도3a 내지 도3d는 본 발명에 따른 금속 배선의 공정 단면도
도4는 본 발명에 따른 금속 배선의 단면적 증가를 나타낸 구성도
* 도면의 주요부분에 대한 부호의 설명 *
21 : 실리콘 기판22 : 도전성 영역
23 : 절연막24 : 접속홀
25 : 제 1 전도층26 : 제 2 전도층
본 발명의 반도체 장치의 금속 배선은 반도체 기판에 형성된 도전성 영역에 콘택되어 주(主)배선으로 사용되는 도전성 물질의 제 1 전도층과 상기 제 1 전도층상에 그와 다른 도전성 물질로 이루어진 제 2 전도층을 포함하여 이루어지는 것을 특징으로 하고, 본 발명의 반도체 장치의 금속 배선 형성 방법은 반도체 기판에 도전성 영역을 형성하는 공정과, 상기 도전성 영역을 포함하는 전면에 절연막을 형성하는 공정과, 상기 절연막을 선택적으로 식각하여 상기 도전성 영역이 노출되도록 콘택홀을 형성하는 공정과, 상기 노출된 도전성 영역 그리고 콘택홀의 측면을 포함하는 절연막의 전면을 습식 또는 건식으로 표면 처리하여 그들의 표면에 미세 입자층을 형성하는 공정과, 상기 콘택홀이 완전 매립되도록 도전성 물질을 사용하여 절연막상에 제 1 전도층을 형성하는 공정과, 상기 제 1 전도층상에 또다른 도전성 물질을 사용하여 제 2 전도층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 장치의 금속 배선에 관하여 상세히 설명하면 다음과 같다.
도2는 본 발명에 따른 금속 배선의 구조 단면도이고, 도3a 내지 도3d는 본 발명에 따른 금속 배선의 공정 단면도이다.
본 발명의 금속 배선은 스퍼터링 등의 물리적 증착법이나 CVD 공정으로 형성한 주(主)배선의 표면에 베리어층을 형성한 것이다.
상기와 같은 본 발명의 반도체 장치의 금속 배선 구조는 도2에서와 같이, 실리콘 기판(21)상에 형성된 하층 금속 배선 또는 소오스/드레인의 불순물 확산 영역 등의 도전성 영역(22)과, 상기 도전성 영역(22)상에 접속홀(24)을 갖고 형성되는 절연막(23)과, 상기 접속홀(24)의 측면을 포함하는 절연막(23)의 전표면과 노출된 도전성 영역(22)상에 형성되는 Cl-또는 Al의 미세입자층ⓐ과, 상기 미세입자층ⓐ이 형성된 도전성 영역(22)을 완전 매립하고 절연막(23)의 표면에 형성되는 제 1 전도층(25)과, 상기 제 1 전도층(25)상에 형성되는 제 2 전도층(26)으로 구성된다.
상기와 같은 본 발명에 따른 반도체 장치의 금속 배선은 하부의 제 1 전도층(25)이 접속홀을 통하여 하층 금속 배선 또는 소오스/드레인의 불순물 확산 영역 등의 도전성 영역에 직접 접속되고 베리어층으로 사용되는 상부의 제 2 전도층(26)은 션트 패스로서 상기의 제 1 전도층(25)상에 형성되는 구조이다.
상기와 같은 구조를 갖는 본 발명에 따른 반도체 장치의 금속 배선의 공정순서는 다음과 같다.
먼저, 도3a에서와 같이, 소오스/드레인의 불순물 확산 영역 또는 하층 금속배선 등의 도전성 영역(22)을 갖는 실리콘 기판(21)상에 실리콘 산화막 등의 절연막(23)을 형성한다.
그리고 상기의 절연막(23)을 선택적으로 식각하여 상기의 전도성 영역(22)이 노출되도록 접속홀(24)을 형성한다.
이어, 도3b에서와 같이, 상기의 노출된 전도성 영역(22), 접속홀(24)의 측면을 포함하는 절연막(23)의 표면에 건식 또는 습식의 표면 처리를 한다.
이때의 건식 표면 처리는 Cl 플라즈마 또는 AlH3플라즈마를 이용하여 100℃~200℃ 온도 및 5~15W의 조건으로 1분 이내의 표면 처리 공정을 전면에 실시하는 것을 포함한다.
그리고 습식 표면 처리는 Al 또는 Cu 등의 금속이 용해되어 있거나 희석된 HF 또는 HCl 등의 약산 또는 약 알카리 용액을 스프레이 열분해(Spray pyrolysis) 또는 침적법을 이용하여 표면 처리 하는 것을 포함한다.
이때, 습식 표면 처리는 CuCl 또는 AlCl3를 포함하는 용액을 사용하여 표면 처리를 하는 것도 가능하다.
상기와 같은 건식 또는 습식의 표면 처리에 의하여 상기의 노출된 전도성 영역(22), 접속홀(24)의 측면을 포함하는 절연막(23)의 표면에는 Cl-또는 Al 미세입자층ⓐ이 형성된다.
금속 배선을 W, Al 이나 Cu와 같은 도전성 물질을 CVD 방법으로 형성하는 경우에는 절연막 위에서는 성장이 일어나지 않으므로 전도층뿐만이 아니라 실리콘 산화막과 같은 절연막위에서도 성장이 일어나도록 하기 위해서는 접속홀을 형성하여 하부에 선택적으로 금속층이나 불순물 확산층과 같은 전도층을 노출시킨후 별도의 전도성 표면 처리 단계를 적용할 필요가 있다.
이어, 도3c에서와 같이, 상기 미세 입자층ⓐ이 형성된 전도성 영역(22)을 포함하는 전면에 도전성 물질을 스퍼터링과 같은 물리적 증착법 또는 저압 화학 기상 증착법 등으로 제 1 전도층(25)을 형성한다.
이때, 상기의 제 1 전도층(25)을 형성하기 위한 도전성 물질로서는 Cu 또는 Ag 등의 저저항의 물질을 사용한다.
특히, CVD 공정에 의한 Al막을 사용할 경우에는 MOCVD장치를 이용하는데 그 공정 조건은 다음과 같다.
유기금속소스가스로는 DMEAA(Dimethylethyamine alane) 즉, [(CH3)2(CH3CH2)N]AlH3를 사용하고 압력은 0.5~5torr, 유량은 100~1000sccm, 온도는 130~170℃가 되도록 하여 형성한다.
이때, 유기금속소스가스는 버블러를 이용하여 캐리어 가스를 사용하여 장치내로 혼입시킨다.
그리고 CVD 공정에 의한 Cu막을 사용할 경우에는 소스가스로 (hfac)Cu(TMVS) 즉, hexafluroacetylacetonate Cu trimethylvinylsilane와 같은 액체 소스나 Cu(hfac)2등과 같은 고체 소스를 사용하여 MOCVD로 형성한다.
이어, 도3d에서와 같이, 상기 제 1 전도층(25)상에 베리어층으로서 Ti/TiN 등의 전도성 물질을 스퍼터링 등의 물리적 증착법으로 100~2000Å의 두께로 제 2 전도층(26)을 사용한다.
상기의 베리어층으로 사용되는 제 2 전도층(26)은 ARC와 션트 패스의 두가지 역할을 하게 된다.
또한 베리어층은 제 1 전도층(25)이 알루미늄 또는 알루미늄 합금막인 경우에 표면 원자 이동을 감소시킨다.
이후 감광막 마스크를 이용하여 선택적으로 제 2 전도층(26)과 제 1 전도층(25)을 차례로 식각하여 금속 배선의 패턴을 완성하게 된다.
상기와 같은 본 발명의 반도체 장치의 금속 배선은 베리어층을 주배선상에 형성한 것으로, 접속홀(24)과 같은 저항이 높은 배선 영역에서 베리어층을 배제하고 저저항의 도전 물질로만 접속홀(24)을 매립할 수 있으므로 금속 배선의 저항이 증가하는 것을 억제할 수 있다.
그리고 도전 물질상에 별도의 ARC(Anti-Reflective Coating)를 형성할 때 처럼 콜리메이터나 CVD 방법을 적용하지 않더라도 기존의 스퍼터링과 같은 물리적 증착법을 사용하여 비교적 두껍게 형성함으로써 션트 패스의 역할을 동시에 할 수 있다.
본 발명의 반도체 장치의 금속 배선은 콘택이나 비아홀의 절연막의 노출된 하부 전도층을 건식 및 습식에 의한 표면 처리를 한후 도전성 물질을 사용하여 상부 전도층을 형성하고 그위에 베리어층을 형성하므로 다음과 같은 효과가 있다.
첫째, 주배선상에 베리어층을 형성하므로 고저항 영역인 접속홀 배선 영역에서 도4에서와 같이 배선의 단면적이 증가하므로 베리어층을 하부에 형성하였을 경우에 발생하는 저항 증가 현상을 없애 금속 배선의 저항 특성을 향상시키는 효과가 있다.
둘째, 베리어층을 주배선의 상측에 형성하여 ARC와 션트 패스의 역할을 하므로 공정을 단순화할 수 있다.
물론, 베리어층의 형성 공정 역시 기존의 물리적 증착법으로 할 수 있으므로 공정을 단순화할 수 있다.
셋째, 베리어층을 두껍게 형성하는 것이 가능하여 금속 배선의 일렉트로마이그레이션 특성을 좋게 할 수 있다.

Claims (17)

  1. 반도체 기판에 형성된 도전성 영역에 콘택되어 주(主)배선으로 사용되는 도전성물질의 제 1 전도층과 상기 제 1 전도층상에 그와 다른 도전성물질로 이루어진 제 2 전도층을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 금속 배선.
  2. 제1항에 있어서, 도전성 영역은 불순물 확산층인 것을 특징으로 하는 반도체 장치의 금속 배선.
  3. 제1항에 있어서, 도전성 영역은 금속층인 것을 특징으로 하는 반도체 장치의 금속 배선.
  4. 제1항에 있어서, 제 1 전도층은 저저항의 물질로서 Al, Cu 또는 Ag이거나 이들의 화합물인 것을 특징으로 하는 반도체 장치의 금속 배선.
  5. 제1항에 있어서, 베리어 물질의 제 2 전도층은 Ti 또는 TiN 또는 이들의 적층 구조인 것을 특징으로 하는 반도체 장치의 금속 배선.
  6. 반도체 기판에 도전성 영역을 형성하는 공정과,
    상기 도전성 영역을 포함하는 전면에 절연막을 형성하는 공정과,
    상기 절연막을 선택적으로 식각하여 상기 도전성 영역이 노출되도록 콘택홀을 형성하는 공정과,
    상기 노출된 도전성 영역 그리고 콘택홀의 측면을 포함하는 절연막의 전면을 습식 또는 건식으로 표면 처리하여 그들의 표면에 미세 입자층을 형성하는 공정과,
    상기 콘택홀이 완전 매립되도록 도전성 물질을 사용하여 절연막상에 제 1 전도층을 형성하는 공정과,
    상기 제 1 전도층상에 또다른 도전성 물질을 사용하여 제 2 전도층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  7. 제6항에 있어서, 도전성 영역은 불순물 확산 영역인 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  8. 제6항에 있어서, 도전성 영역은 불순물 확산 영역인 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  9. 제6항에 있어서, 건식의 표면 처리는 Cl 플라즈마 또는 AlH3플라즈마를 이용하여 100℃~200℃ 온도 및 5~15W의 조건으로 1분 이내로 실시하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  10. 제6항에 있어서, 습식 표면 처리는 Al 또는 Cu 등의 금속이 용해되어 있거나 희석된 HF 또는 HCl 등의 약산 또는 약 알카리 용액을 스프레이 열분해 또는 침적법을 이용하여 표면 처리하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  11. 제6항에 있어서, 습식 표면 처리는 CuCl 또는 AlCl3를 포함하는 용액을 사용하여 표면 처리를 하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  12. 제6항에 있어서, 제 1 전도층은 저저항물질인 Al, Cu 또는 Ag 또는 이들의 화합물을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  13. 제12항에 있어서, MOCVD 장치를 이용한 Al 막에 의한 제 1 전도층의 형성은 유기금속소스가스로는 DMEAA를 사용하고 압력은 0.5~5torr, 유량은 100~1000sccm, 온도는 130~170℃가 되도록 하여 형성하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  14. 제12항에 있어서, CVD 공정으로 Cu막을 사용한 제 1 전도층의 형성은 소스가스로 (hfac)Cu(TMVS)와 같은 액체 소스나 Cu(hfac)2등과 같은 고체 소스를 사용하여 MOCVD로 형성하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  15. 제6항에 있어서, 제 2 전도층은 ARC와 전기적인 션트 패스로도 이용되는 베리어 물질층으로 두껍게 형성하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  16. 제15항에 있어서, 베리어 물질층은 Ti 또는 TiN를 사용하거나 이들의 적층 구조로 형성하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  17. 제15항에 있어서, 베리어 물질층은 스퍼터링 등의 물리적 증착법으로 100~2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
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