KR19980034208A - Test logic selection circuit - Google Patents

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Abstract

본 발명은 테스트 로직 선택 회로에 관한 것으로서, 특히 한정된 수의 핀을 가지는 마이크로 컨트롤러의 테스트 로직 선택 회로에 관한 것이다. 본 발명은 한정된 수의 핀을 가지는 마이크로 컨트롤러(MICROCONTROLLER)에 있어서, 제1 및 제2 테스트 신호에 응답하여 정상 동작 모드, 테스트 모드, 및 롬리스 모드 중 어느 하나가 선택되는 마이크로 컨트롤러 본체 및 외부에서 입력되는 소정의 테스트핀 신호, 리셋 신호, 및 입력핀 신호에 응답하여 상기 제1 및 제2 테스트 신호를 발생하는 테스트 로직 선택 회로를 구비하는 것을 특징으로 하여, 테스트핀에 인가되는 외부 전압을 전원 전압으로 한정함으로서 게이트 산화물의 손상을 방지할 수 있다.The present invention relates to a test logic selection circuit, and more particularly, to a test logic selection circuit of a microcontroller having a finite number of pins. The present invention relates to a microcontroller having a finite number of pins, in which the microcontroller main body and the exterior are selected from any one of a normal operation mode, a test mode, and a rodless mode in response to the first and second test signals. And a test logic selection circuit configured to generate the first and second test signals in response to a predetermined test pin signal, a reset signal, and an input pin signal, wherein the external voltage applied to the test pin is supplied. By limiting the voltage, damage to the gate oxide can be prevented.

Description

테스트 로직 선택 회로Test logic selection circuit

본 발명은 테스트 로직 선택 회로에 관한 것으로서, 특히 한정된 수의 핀을 가지는 마이크로 컨트롤러의 테스트 로직 선택 회로에 관한 것이다.The present invention relates to a test logic selection circuit, and more particularly, to a test logic selection circuit of a microcontroller having a finite number of pins.

일반적으로 마이크로 컨트롤러 제조 공정에 있어서, 칩을 제조한 후 제품에 대한 기능적인 면과 특성 등을 평가하여 제품을 선별한다. 제품을 평가하는 모드는 다음과 같은 것들이 있다.In general, in the microcontroller manufacturing process, products are selected by evaluating functional aspects and characteristics of the product after manufacturing the chip. The modes for evaluating the product are as follows.

첫번째가 통상의 테스트 모드(이하, 테스트 모드라 함)로서, 제품이 가지는 기능에 대해 직류 전압의 레벨, 교류 전압의 주기, 기타 메모리의 성능 등을 테스트 장비와의 통신을 통해 측정하여 평가하는 것이다.The first is a normal test mode (hereinafter referred to as a test mode), in which the function of the product is measured by evaluating the level of the DC voltage, the cycle of the AC voltage, and the performance of other memories through communication with the test equipment. .

두번째는 롬리스(ROMLESS) 모드로서, 상기 테스트 모드와 비슷한 것이나, 롬(LOM)을 제외한 다른 부분에 대하여 제품의 기능을 측정하고 평가하는 방법이다.The second is the ROMLESS mode, which is similar to the above test mode, but is a method of measuring and evaluating the function of the product for other parts except for the ROM.

그리고 진단 모드 (DIAGONASTIC MODE)를 들 수 있다. 이는 상기 테스트 모드나 롬리스 모드에서 사용된 혹은 사용될 입출력 포트에 대해서 측정 평가하는 방법이다.And the diagnostic mode (DIAGONASTIC MODE). This is a method of measuring and evaluating input / output ports used or to be used in the test mode or the romless mode.

통상적으로 제품에 대한 테스트를 효율적으로 수행하기 위해서는 상기에 기재한 방법 중에서 테스트 모드와 롬리스 모드, 혹은 테스트 모드와 진단 모드를 사용하여 진행하는 것이 필요하다. 본 발명에서는 설명의 편의상 테스트 모드와 롬리스 모드를 사용하는 경우를 가정하고 설명한다. 일반적으로 마이크로 컨트롤러 본체는 상기 두가지 모드를 포함하는 테스트 회로를 내장하고 있다. 그러므로 마이크로 컨트롤러에는 상기 마이크로 컨트롤러 본체에 내장되어 있는 두가지 이상의 모드 중 소정의 모드를 선택하는 회로가 필요하다. 따라서 테스트와 관련하여 별도의 핀을 추가하여야 한다. 그러나 제품의 경쟁력과 관련하여 추가되는 핀 수를 최소로 한정한다.In general, in order to efficiently test a product, it is necessary to proceed using a test mode and a romless mode, or a test mode and a diagnostic mode among the methods described above. In the present invention, it is assumed that the test mode and the ROMless mode are used for convenience of description. In general, the microcontroller main body includes a test circuit including the two modes. Therefore, the microcontroller needs a circuit for selecting a predetermined mode among two or more modes built in the microcontroller main body. Therefore, additional pins should be added for the test. However, in terms of product competitiveness, the number of added pins is limited to a minimum.

도 1은 종래 기술의 테스트 로직 선택 회로가 포함된 블락도이다. 도 1을 참조하면, 종래 기술이 포함된 마이크로 컨트롤러는 본체(10)와 상기 본체(10)의 테스트 방법 선택을 위한 테스트 로직 선택 회로(101) 및 시스템 리셋(RESET)을 위한 리셋 블락(30)으로 이루어 진다. 상기 테스트 로직 선택 회로(10)는 테스트 모드를 선택하는 제1 테스트 신호인 TEST1 와 롬리스 모드(또는 진단 모드)를 선택하는 테스트 신호인 TEST2를 발생한다. 그리고 상기 TEST1은 본체(10)의 테스트 모드(TEST_M)에 인가되고, 상기 TEST2는 본체(10)의 롬리스 모드(ROMLESS_M)에 인가된다. 종래 기술의 테스트 로직 선택 회로(201)의 특징은 테스트핀 신호인 TEST와 리셋 신호인 /RESET가 입력되는데, 궁극적으로 상기 TEST의 레벨에 의해 테스트 로직이 선택된다.1 is a block diagram including a test logic selection circuit of the prior art. Referring to FIG. 1, the microcontroller including the related art includes a main body 10, a test logic selection circuit 101 for selecting a test method of the main body 10, and a reset block 30 for system reset. Is done. The test logic selection circuit 10 generates TEST1, which is a first test signal for selecting a test mode, and TEST2, which is a test signal for selecting a loomless mode (or a diagnostic mode). The TEST1 is applied to the test mode TEST_M of the main body 10, and the TEST2 is applied to the ROMLESS_M of the main body 10. Characteristic of the test logic selection circuit 201 of the prior art is a test pin signal TEST and a reset signal / RESET is input, ultimately the test logic is selected by the level of the TEST.

즉, 상기 테스트핀 신호인 TEST의 레벨이 접지 전압 VSS일 때는, 정상 모드가 선택된다. 그리고 상기 테스트핀 신호인 TEST의 레벨이 전원 전압 VDD일 때는 테스트 모드(TEST1)가 선택되며, 상기 테스트핀 신호인 TEST의 레벨이 전원 전압 VDD 보다 높은 전압일 때는 롬리스 모드(TEST2)가 선택된다.That is, when the level of the test pin signal TEST is the ground voltage VSS, the normal mode is selected. The test mode TEST1 is selected when the level of the test pin signal TEST is the power supply voltage VDD. The test mode signal TEST2 is selected when the level of the test pin signal TEST is higher than the power supply voltage VDD. .

이를 정리하면, 표 1과 같다. 이때 접지 전압은 0V 이고, 전원 전압은 5V 이다.In summary, it is shown in Table 1. At this time, the ground voltage is 0V and the power supply voltage is 5V.

종래 기술에서의 테스트핀 전압에 따른 테스트 로직 선택의 예Example of test logic selection according to test pin voltage in the prior art 테스트핀(TEST)Test Pin (TEST) 선택 로직Selection logic 0 V0 V 정상 모드Normal mode 5 V5 V 테스트 모드(TEST_M)Test mode (TEST_M) 9 V9 V 롬리스 모드(ROMLESS_M)ROMLESS MODE (ROMLESS_M)

그러나 종래와 같은 테스트 로직 선택 회로는 게이트 산화물에 높은 전계가 형성될 수 있다는 문제점이 발생한다. 특히 반도체의 집적도가 높아질수록 게이트 산화물의 두께가 점점 얇아지게 된다. 이에 따라서, 게이트 산화물의 항복 전압(BREAK DOWN VOLTAGE)도 점점 낮아져 내부 소자가 손상을 입게된다.However, the conventional test logic selection circuit has a problem that a high electric field can be formed in the gate oxide. In particular, as the degree of integration of semiconductors increases, the thickness of the gate oxide becomes thinner and thinner. As a result, the breakdown voltage (BREAK DOWN VOLTAGE) of the gate oxide is gradually lowered, thereby damaging the internal device.

따라서, 본 발명의 목적은 테스트를 위한 최소의 추가핀을 가지며, 테스트 핀에 전원 전압보다 높은 전압을 인가하지 않는 테스트 로직 선택 회로를 제공하는 것이다.It is therefore an object of the present invention to provide a test logic selection circuit having a minimum additional pin for testing and which does not apply a voltage higher than the supply voltage to the test pin.

도 1은 종래 기술의 테스트 로직 선택 회로가 포함된 마이크로 컨트롤러의 블락도를 나타낸 도면이다.1 is a block diagram of a microcontroller including a test logic selection circuit of the related art.

도 2는 본 발명의 테스트 로직 선택 회로가 포함된 마이크로 컨트롤러의 블락도를 나타낸 도면이다.2 is a block diagram of a microcontroller including the test logic selection circuit of the present invention.

도 3은 본 발명의 테스트 로직 선택 회로의 실시예를 나타낸 도면이다.3 illustrates an embodiment of a test logic selection circuit of the present invention.

도 4는 본 발명의 테스트 로직 선택 회로의 실시예와 관련된 타이밍도를 나타낸 도면이다.4 is a timing diagram associated with an embodiment of a test logic selection circuit of the present invention.

상기 목적을 달성하기 위한 본 발명은 한정된 수의 핀을 가지는 마이크로 컨트롤러(MICROCONTROLLER)에 있어서, 제1 및 제2 테스트 신호에 응답하여 정상 동작 모드, 테스트 모드, 및 롬리스 모드 중 어느 하나가 선택되는 마이크로 컨트롤러 본체 및 외부에서 입력되는 소정의 테스트핀 신호, 리셋 신호, 및 입력핀 신호에 응답하여 상기 제1 및 제2 테스트 신호를 발생하는 테스트 로직 선택 회로를 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a microcontroller having a limited number of pins, in which one of a normal operation mode, a test mode, and a ROMLESS mode is selected in response to the first and second test signals. And a test logic selection circuit configured to generate the first and second test signals in response to a predetermined test pin signal, a reset signal, and an input pin signal input from the microcontroller main body and externally.

이어서, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 여기서 각 도면에 대하여 동일한 부호와 숫자가 동일한 회로임을 나타낸다.Next, embodiments of the present invention will be described in detail with reference to the accompanying drawings. Here, the same reference numerals and numerals indicate the same circuit for each drawing.

도 2는 본 발명의 테스트 로직 선택 회로가 포함된 마이크로 컨트롤러의 블락도를 나타낸 도면이다. 도 2를 참조하면, 종래 기술과 마찬 가지로 본 발명이 포함된 마이크로 컨트롤러도 본체(10)와 상기 본체(10)의 테스트 로직 선택을 위한 테스트 로직 선택 회로(201) 및 시스템 리셋(RESET)을 위한 리셋 블락(30)으로 이루어 진다. 상기 테스트 로직 선택 회로(10)는 테스트 모드를 선택하는 제1 테스트 신호인 TEST1 와 롬리스 모드(또는 진단 모드)를 선택하는 테스트 신호인 TEST2를 발생한다. 그리고 상기 TEST1은 본체(10)의 테스트 모드(TEST_M)에 인가되고, 상기 TEST2는 본체(10)의 롬리스 모드(ROMLESS_M)에 인가된다. 그러나 본 발명의 테스트 로직 선택 회로(201)의 특징은 테스트핀 신호인 TEST 와 리셋 신호인 /RESET 뿐만 아니라, 입력핀 신호인 Vin 이 입력 신호로 인가되는 것이다. 여기에서 상기 /RESET은 기존의 시스템 리셋을 위한 핀의 신호이며, 상기 Vin은 데이터나 어드레스 입출력을 위한 핀의 신호이다. 따라서, 테스트를 위하여 기존 핀 이외에 다시 본 발명의 테스트 로직 선택 회로를 위해 추가되는 핀은 없다.2 is a block diagram of a microcontroller including the test logic selection circuit of the present invention. Referring to FIG. 2, as in the prior art, the microcontroller including the present invention also includes a main body 10, a test logic selecting circuit 201, and a system reset for selecting test logic of the main body 10. It is made of a reset block 30 for. The test logic selection circuit 10 generates TEST1, which is a first test signal for selecting a test mode, and TEST2, which is a test signal for selecting a loomless mode (or a diagnostic mode). The TEST1 is applied to the test mode TEST_M of the main body 10, and the TEST2 is applied to the ROMLESS_M of the main body 10. However, the characteristic of the test logic selection circuit 201 of the present invention is that the test pin signal TEST and the reset signal / RESET as well as the input pin signal Vin are applied as the input signal. Here, / RESET is a signal of a pin for a conventional system reset, and Vin is a signal of a pin for data or address input and output. Thus, there is no pin added for the test logic selection circuit of the present invention in addition to the existing pins for testing.

도 3은 본 발명의 테스트 로직 선택 회로(201)의 실시예를 나타낸 도면이다. 도 3을 참조하면, 상기 테스트 로직 선택 회로(201)는 외부에서 입력되는 소정의 테스트핀 신호, 리셋 신호, 및 입력핀 신호에 응답하여 제1 및 제2 테스트(TEST) 신호를 발생한다. 그리고 상기 테스트 로직 선택 회로(201)는 상기 입력핀 신호인 Vin을 반전시키는 제1 반전 수단(301)과, 상기 리셋 신호인 /RESET 신호를 반전시키는 제2 반전 수단(303)과, 상기 테스트핀 신호인 TEST를 반전시키는 제3 반전 수단(305)와 상기 제3 반전 수단(305)의 출력(N307) 신호를 반전시키는 제4 반전 수단(309)를 구비한다. 그리고 상기 테스트 로직 선택 회로(201)는 상기 제2 반전 수단(303)의 출력(N311) 신호와 상기 제3 반전 수단(305)의 출력(N307) 신호를 입력으로 하는 제1 논리곱 수단(313)과, 상기 제1 반전 수단(301)의 출력(N315) 신호를 입력로 하고 상기 제1 논리곱 수단(313)의 출력(N317) 신호를 클락 입력 신호로 하는 D 플립 플럽(D flip-flops)(319)를 구비한다. 그리고 상기 테스트 로직 선택 회로(201)는 상기 제4 반전 수단(309)의 출력(N321) 신호와 상기 D 플립 플럽(319)의 출력(N323) 신호를 입력으로 하여 상기 제2 테스트 신호인 TEST2를 출력하는 제2 논리곱 수단(325)와, 상기 제4 반전 수단(309)의 출력(N321) 신호와 상기 D 플립 플럽(319)의 반전 출력(N327) 신호를 입력으로 하여 상기 제1 테스트 신호인 TEST1을 출력하는 제3 논리곱 수단(329)을 구비한다. 본 발명의 실시예에서는 상기 제1, 제2, 제3 및 제4 반전 수단(301,303,305,309)은 모두 인버터로 하였다. 그리고 상기 제1, 제2 및 제3 논리곱 수단(313,325,329)은 모두 앤드 게이트로 하였다.3 is a diagram illustrating an embodiment of a test logic selection circuit 201 of the present invention. Referring to FIG. 3, the test logic selection circuit 201 generates first and second test signals in response to a predetermined test pin signal, a reset signal, and an input pin signal. The test logic selection circuit 201 includes first inverting means 301 for inverting Vin, which is the input pin signal, second inverting means 303 for inverting the / RESET signal, which is the reset signal, and the test pin. And third inverting means 305 for inverting the signal TEST and fourth inverting means 309 for inverting the output N307 signal of the third inverting means 305. The test logic selection circuit 201 is a first logical multiplication unit 313 which receives an output N311 signal of the second inversion unit 303 and an output N307 signal of the third inversion unit 305. ) And a D flip-flops having the output N315 signal of the first inverting means 301 as an input and the output N317 signal of the first AND product 313 being a clock input signal. (319). The test logic selection circuit 201 receives the output N321 signal of the fourth inverting means 309 and the output N323 signal of the D flip flop 319 as input signals, and receives the TEST2 which is the second test signal. The first test signal by inputting the second logical multiplication means 325, the output N321 signal of the fourth inversion means 309, and the inverted output N327 signal of the D flip flop 319. And a third AND function 329 for outputting TEST1. In the embodiment of the present invention, the first, second, third and fourth inverting means 301, 303, 305 and 309 are all inverters. The first, second, and third AND products 313, 325, and 329 are all AND gates.

본 발명의 테스트 로직 선택 회로(201)의 특징은 테스트핀의 신호인 TEST와 리셋 신호인 /RESET 및 입력핀 신호 Vin 가 입력되고, 궁극적으로 상기 TEST의 레벨과 상기 Vin의 레벨의 조합에 의해 테스트 로직이 선택된다는 것이다.A characteristic of the test logic selection circuit 201 of the present invention is that the test pin signal TEST and the reset signal / RESET and the input pin signal Vin are inputted, and ultimately, the test is performed by a combination of the level of the TEST and the level of the Vin. The logic is selected.

즉, 상기 테스트핀 신호인 TEST가 비활성화하고 상기 리셋 신호인 /RESET가 비활성화할 때는, 상기 입력핀 신호인 Vin의 상태에 관계없이 정상 동작 모드가 선택된다. 그리고 상기 테스트핀 신호 TEST가 활성화하고 상기 리셋 신호인 /RESET가 활성화하며 상기 입력핀 신호의 상태가 로우일 때, 상기 롬리스 모드가 선택된다. 그리고 상기 테스트핀 신호인 TEST가 활성화하고 상기 리셋 신호가 활성화하며 상기 입력핀 신호 Vin의 상태가 하이일 때, 상기 테스트 모드가 선택된다.That is, when the test pin signal TEST is inactivated and the reset signal / RESET is inactivated, the normal operation mode is selected regardless of the state of the input pin signal Vin. When the test pin signal TEST is activated, the reset signal / RESET is activated, and the state of the input pin signal is low, the ROMless mode is selected. When the test pin signal TEST is activated, the reset signal is activated, and the state of the input pin signal Vin is high, the test mode is selected.

이를 정리하면, 표 2와 같다. 이때 접지 전압은 0V 이고, 전원 전압은 5V 이다.In summary, it is shown in Table 2. At this time, the ground voltage is 0V and the power supply voltage is 5V.

본 발명의 테스트 로직 선택 회로에 따른 로직 선택 예Example of logic selection according to the test logic selection circuit of the present invention 테스트핀(TEST)Test Pin (TEST) 입력핀(Input)Input pin 선택 모드Selection mode 0 V0 V 0 V0 V 정상 동작 모드Normal operating mode 0 V0 V 5 V5 V 정상 동작 모드Normal operating mode 5 V5 V 0 V0 V 롬리스 모드(ROMLESS_M)ROMLESS MODE (ROMLESS_M) 5 V5 V 5 V5 V 테스트 모드(TEST_M)Test mode (TEST_M)

본 발명의 테스트 로직 선택 회로의 실시예와 관련된 타이밍도의 도면은 도 4 이다. 도 4를 참조하면, 마이크로 컨트롤러를 테스트 하기 위해서는 우선 마이크로 컨트롤러의 리셋 구간에서 테스트핀 신호인 TEST를 로우로 유지한다. 이때 리셋 신호인 /RESET가 로우로 액티브 되면 상기 제 1 논리곱 수단(313)의 출력(N317) 신호가 하이(HIGH)로 액티브되어 테스트 로직을 결정하는 상기 입력핀 신호 Vin의 데이터를 점검한다. 상기 Vin는 시스템 리셋 신호인 /RESET가 로우로 액티브된 후 부터 하이로 인액티브되기 전까지의 구간 중의 한순간 까지만 데이터를 유지하고 있으면, 상기 테스트 로직 선택 회로는 정상적으로 동작한다. 이는 상기 D 플립 플럽(319)의 클락 신호(N317)가 일단 액티브되면, 상기 Vin 데이터를 점검하여 그 결과를 래치하기 때문이다. 그리고 래치한 결과가 테스트 로직을 선택하게 된다.4 is a diagram of a timing diagram associated with an embodiment of a test logic selection circuit of the present invention. Referring to FIG. 4, in order to test the microcontroller, first, the test pin signal TEST is kept low in the reset period of the microcontroller. At this time, when / RESET, which is a reset signal, is activated low, the output N317 signal of the first AND product 313 is activated HIGH to check the data of the input pin signal Vin that determines the test logic. If the Vin maintains data only for a period of time from the time when the system reset signal / RESET is activated low to before being activated high, the test logic selection circuit operates normally. This is because once the clock signal N317 of the D flip flop 319 is activated, the Vin data is checked and the result is latched. The latched result then selects the test logic.

본 발명에서는 상기 입력핀 신호 Vin 의 상태가 하이이면 TEST1이 액티브 되어 통상적인 테스트 모드가 진행된다. 그리고 상기 입력핀 신호 Vin 의 상태가 로우이면 TEST2가 액티브 되어 롬리스 모드가 진행된다. 그리고 제품의 테스트를 하지 않는 경우에는 상기 테스트 핀의 입력 신호인 TEST가 로우 상태로 유지되어 정상 동작을 수행한다.In the present invention, when the state of the input pin signal Vin is high, TEST1 is activated to proceed with the normal test mode. When the state of the input pin signal Vin is low, TEST2 is activated and the ROMless mode is performed. When the product is not tested, TEST, which is an input signal of the test pin, is kept low to perform normal operation.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.

상기와 같은 테스트 로직 선택 회로에 의하여 테스트핀에 인가되는 외부 전압을 전원 전압으로 한정함으로서 게이트 산화물의 손상을 방지할 수 있다.Damage to the gate oxide can be prevented by limiting the external voltage applied to the test pin to the power supply voltage by the test logic selection circuit as described above.

Claims (9)

한정된 수의 핀을 가지는 마이크로 컨트롤러(MICROCONTROLLER)에 있어서,In a microcontroller (MICROCONTROLLER) with a finite number of pins, 제1 및 제2 테스트 신호에 응답하여 정상 동작 모드, 테스트 모드, 및 롬리스 모드 중 어느 하나가 선택되는 마이크로 컨트롤러 본체; 및A microcontroller body in which any one of a normal operation mode, a test mode, and a ROMLESS mode is selected in response to the first and second test signals; And 외부에서 입력되는 소정의 테스트핀 신호, 리셋 신호, 및 입력핀 신호에 응답하여 상기 제1 및 제2 테스트 신호를 발생하는 테스트 로직 선택 회로를 구비하는 것을 특징으로 하는 마이크로 컨트롤러.And a test logic selection circuit configured to generate the first and second test signals in response to a predetermined test pin signal, a reset signal, and an input pin signal input from an external source. 제1 항에 있어서, 상기 테스트핀 신호가 비활성화하고 상기 리셋 신호가 비활성화하고 상기 입력핀 신호의 상태에 로우일 때, 정상 동작 모드가 선택되는 것을 특징으로 하는 마이크로 컨트롤러.2. The microcontroller of claim 1, wherein a normal operating mode is selected when the test pin signal is inactive and the reset signal is inactive and low in the state of the input pin signal. 제1 항에 있어서, 상기 테스트핀 신호가 비활성화하고 상기 리셋 신호가 비활성화하고 상기 입력핀 신호의 상태에 하이일 때, 상기 정상 동작 모드가 선택되는 것을 특징으로 하는 마이크로 컨트롤러.The microcontroller according to claim 1, wherein the normal operation mode is selected when the test pin signal is inactive, the reset signal is inactive, and the state of the input pin signal is high. 제1 항에 있어서, 상기 테스트핀 신호가 활성화하고 상기 리셋 신호가 활성화하고 상기 입력핀 신호의 상태가 로우일 때, 상기 롬리스 모드가 선택되는 것을 특징으로 하는 마이크로 컨트롤러.The microcontroller according to claim 1, wherein the loomless mode is selected when the test pin signal is activated, the reset signal is activated, and the state of the input pin signal is low. 제1 항에 있어서, 상기 테스트핀 신호가 활성화하고 상기 리셋 신호가 활성화하고 상기 입력핀 신호의 상태가 하이일 때, 상기 테스트 모드가 선택되는 것을 특징으로 하는 마이크로 컨트롤러.The microcontroller according to claim 1, wherein the test mode is selected when the test pin signal is activated, the reset signal is activated, and the state of the input pin signal is high. 제1 항에 있어서, 상기 테스트 로직 선택 회로는The circuit of claim 1, wherein the test logic selection circuit is 상기 입력핀 신호를 반전시키는 제1 반전 수단;First inverting means for inverting the input pin signal; 상기 리셋 신호를 반전시키는 제2 반전 수단;Second inverting means for inverting the reset signal; 상기 테스트핀 신호를 반전시키는 제3 반전 수단;Third inverting means for inverting the test pin signal; 상기 제3 반전 수단의 출력 신호를 반전시키는 제4 반전 수단;Fourth inverting means for inverting the output signal of the third inverting means; 상기 제2 반전 수단의 출력 신호와 상기 제3 반전 수단의 출력 신호를 입력으로 하는 제1 논리곱 수단;First logical product means for inputting an output signal of said second inverting means and an output signal of said third inverting means; 상기 제1 반전 수단의 출력 신호를 입력로 하고 상기 제1 논리곱 수단의 출력 신호를 클락 입력 신호로 하는 D 플립 플럽( D flip-flops);A D flip-flops for inputting the output signal of the first inverting means and the output signal of the first AND product as a clock input signal; 상기 제4 반전 수단의 출력 신호와 상기 D 플립 플럽의 출력 신호를 입력으로 하여 상기 제2 테스트 신호를 출력하는 제2 논리곱 수단; 및Second logical multiplication means for outputting the second test signal by inputting the output signal of the fourth inverting means and the output signal of the D flip flop; And 상기 제4 반전 수단의 출력 신호와 상기 D 플립 플럽의 반전 출력 신호를 입력으로 하여 상기 제1 테스트 신호를 출력하는 제3 논리곱 수단을 구비하는 것을 특징으로 하는 마이크로 컨트롤러.And a third AND function for outputting the first test signal by inputting the output signal of the fourth inverting means and the inverted output signal of the D flip flop. 외부에서 입력되는 소정의 테스트핀 신호, 리셋 신호, 및 입력핀 신호에 응답하여 제1 및 제2 테스트(TEST) 신호를 발생하는 테스트 로직 선택 회로에 있어서,A test logic selection circuit for generating first and second test signals in response to a predetermined test pin signal, a reset signal, and an input pin signal, which are input from an external device, 상기 입력핀 신호를 반전시키는 제1 반전 수단;First inverting means for inverting the input pin signal; 상기 리셋 신호를 반전시키는 제2 반전 수단;Second inverting means for inverting the reset signal; 상기 테스트핀 신호를 반전시키는 제3 반전 수단;Third inverting means for inverting the test pin signal; 상기 제3 반전 수단의 출력 신호를 반전시키는 제4 반전 수단;Fourth inverting means for inverting the output signal of the third inverting means; 상기 제2 반전 수단의 출력 신호와 상기 제3 반전 수단의 출력 신호를 입력으로 하는 제1 논리곱 수단;First logical product means for inputting an output signal of said second inverting means and an output signal of said third inverting means; 상기 제1 반전 수단의 출력 신호를 입력로 하고 상기 제1 논리곱 수단의 출력 신호를 클락 입력 신호로 하는 D 플립 플럽( D flip-flops);A D flip-flops for inputting the output signal of the first inverting means and the output signal of the first AND product as a clock input signal; 상기 제4 반전 수단의 출력 신호와 상기 D 플립 플럽의 출력 신호를 입력으로 하여 상기 제2 테스트 신호를 출력하는 제2 논리곱 수단; 및Second logical multiplication means for outputting the second test signal by inputting the output signal of the fourth inverting means and the output signal of the D flip flop; And 상기 제4 반전 수단의 출력 신호와 상기 D 플립 플럽의 반전 출력 신호를 입력으로 하여 상기 제1 테스트 신호를 출력하는 제3 논리곱 수단을 구비하는 것을 특징으로 하는 테스트 로직 선택 회로.And a third AND function for outputting the first test signal by inputting the output signal of the fourth inverting means and the inverted output signal of the D flip flop. 제7 항에 있어서, 상기 제1, 제2, 제3 및 제4 반전 수단은 인버터인 것을 특징으로 하는 테스트 로직 선택 회로8. The test logic selection circuit of claim 7, wherein the first, second, third and fourth inverting means are inverters. 제7 항에 있어서, 상기 제1, 제2 및 제3 논리곱 수단은 앤드 게이트인 것을 특징으로 하는 테스트 로직 선택 회로8. The test logic selection circuit of claim 7, wherein the first, second and third AND products are end gates.
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KR100434480B1 (en) * 1997-08-11 2004-07-16 삼성전자주식회사 Micro controller having a small number of test pins, especially using other usage except the test as a test pin

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