KR19980029257A

KR19980029257A - Semiconductor memory device

Info

Publication number: KR19980029257A
Application number: KR1019960048503A
Authority: KR
Inventors: 권국환; 박희철
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-10-25
Filing date: 1996-10-25
Publication date: 1998-07-25
Also published as: KR100197575B1

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 본 발명의 목적은 라이트 인에이블시간과 라이트 리커버리의 활성화시간을 유동적으로 변화시킬 수 있는 반도체 메모리 장치를 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 반도체 메모리 장치는 외부클럭에 응답하여 라이트 인에이블신호를 제공하는 라이트 펄스 발생기와; 상기 외부클럭에 응답하여, 상기 외부클럭의 한 주기에서 상기 라이트 인에이블신호가 활성화되는 시간을 뺀 시간동안 활성화되는 라이트 리커버리신호를 제공하는 라이트 리커버리 펄스 발생기와; 상기 라이트 인에이블신호와 데이타 신호에 응답하여 선택된 메모리 셀과 접속된 비트라인쌍을 디벨롭시키고, 상기 라이트 리커버리신호에 응답하여 상기 디벨롭된 비트라인쌍을 제1레벨로 모아주는 드라이버를 구비함을 특징으로 한다.The present invention relates to a semiconductor memory device, and an object of the present invention is to provide a semiconductor memory device capable of fluidly changing a write enable time and an activation time of a write recovery. According to the technical idea for achieving the above object, the semiconductor memory device includes a write pulse generator for providing a write enable signal in response to an external clock; A light recovery pulse generator configured to provide a light recovery signal that is activated during a period of the external clock minus a time when the light enable signal is activated in response to the external clock; And a driver for developing a bit line pair connected to a selected memory cell in response to the write enable signal and a data signal, and collecting the developed bit line pair to a first level in response to the write recovery signal. It is characterized by.

Description

Semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로, 라이트 리커버리 시간을 외부 클럭에 따라 조절하기 위한 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device for adjusting a write recovery time according to an external clock.

최근, 반도체 메모리의 속도가 점점 빨라지고, 사이클 시간이 점점 짧아지게 됨에 따라 라이트(Write), 리드(Read) 그리고 라이트동작의 종료후 리드동작의 시작점까지의 구간에서의 라이트 리커버리(Write Recovery) 동작에 영향을 주게되고, 이중에서 특히 디바이스의 사이클 시간을 좌우하는 라이트 리커버리의 속도가 전체칩의 사이클 시간을 결정짓게 된다. 따라서, 사이클 시간을 빠르게 하기 위해서는 이 라이트 리커버리의 시간을 빠르게 하는 것이 중요하다.Recently, as the speed of a semiconductor memory becomes faster and the cycle time becomes shorter, a write recovery operation is performed in a section from write, read, and the end of the write operation after the end of the write operation. The speed of the write recovery, which affects the cycle time of the device, among other things, determines the cycle time of the entire chip. Therefore, in order to speed up the cycle time, it is important to speed up the time of this light recovery.

도 1은 종래기술의 실시예에 따라 라이트 동작 및 라이트 리커버리 동작을 수행하기 위해 요구되는 회로도이고, 도 2는 도 1에 대한 출력타이밍도이다.FIG. 1 is a circuit diagram required to perform a write operation and a write recovery operation according to an embodiment of the prior art, and FIG. 2 is an output timing diagram of FIG. 1.

도 1을 참조하면, 메모리 셀(103)의 비트라인쌍 BL,을 프리차아지시키기 위한 피모오스 트랜지스터들(101,102)과, 이 비트라인쌍 BL,과 데이타 라인쌍 L1, L2사이에 접속되어 두 경로사이를 선택적으로 연결해주는 Y-패스(104)와, 외부클럭 XCK에 응답하여 라이트 인에이블신호 ψWE를 출력하는 라이트 펄스 발생기(105)와, 이 라이트 인에이블신호 ψWE에 응답하여 반전된 펄스인 라이트 리커버리신호를 제공하는 펄스발생기(지연회로(110)와 인버어터(111,113) 및 SHDK트(112)로 구성된 회로)와, 데이타신호 DIN,와 상기 라이트 인에이블신호 ψWE에 각기 응답하여 대응되는 데이타 라인 L1,L2에 출력신호를 제공하는 낸드게이트들(106,108) 및 인버어터들(107,109)과, 상기 라이트 리커버리신호에 응답하여 상기 데이타 라인 L1,L2을 등화시키는 피모오스 트랜지스터(116)와, 이 두 라인 L1,L2를 전원전압레벨로 프리차아지시키기 위한 피모오스 트랜지스터(114, 115)와, 이 두 라인 L1,L2에 공급되는 신호를 증폭하기 위한 센스앰프(118)로 구성된다.Referring to FIG. 1, a bit line pair BL of a memory cell 103, PMOS transistors 101 and 102 for precharging the bit line pair, and the bit line pair BL, A Y-pass 104 connected between the data line pair L1 and L2 and selectively connecting the two paths, and a write pulse generator 105 for outputting the write enable signal? WE in response to the external clock XCK, The light recovery signal, which is a pulse inverted in response to the write enable signal ψWE A pulse generator (a circuit composed of a delay circuit 110, inverters 111 and 113, and an SHDK 112), and a data signal DIN, And NAND gates 106 and 108 and inverters 107 and 109 which provide an output signal to corresponding data lines L1 and L2 in response to the write enable signal ψWE, respectively. In response to the PMOS transistor 116 for equalizing the data lines L1 and L2, the PMOS transistors 114 and 115 for precharging the two lines L1 and L2 to a power supply voltage level, and the two lines L1. And a sense amplifier 118 for amplifying the signal supplied to L2.

도 1과 도 2를 연관시켜 동작을 살펴보면, 라이트 동작시 상기 외부클럭신호 XCK를 입력으로 하여 라이트 인에이블신호 ψWE를 라이트 펄스 발생기(105)에서 출력하고 라이트 인에이블신호 ψWE가 활성화되는 기간동안 비트라인쌍 BL,를 디벨롭(Develope)시켜 셀에 데이타를 기입하게 되고, 라이트 동작이 종료되면, 그 종료되는 신호에 응답하여 비트라인쌍 BL,를 모아주는 신호인를 출력하여 비트라인쌍 BL,을 모아준다. 그리하여 그 다음 리드동작시 비트라인쌍 BL,이 데이타에 따라 잘 디벨롭될 수 있게 유지를 해준다. 여기서 라이트 인에이블신호 ψWE와 라이트 리커버리신호는 그 스피드와 펄스폭이 미리 고정되어 있고, 또한 사이클 시간이 줄어들거나 늘어나도 변하지 않는다. 따라서, 사이클 시간이 줄어들 경우에는 라이트 동작이 끝나고 리드동작으로 넘어갈때에 비트라인쌍 BL,이 제대로 모아지지 않는 상태에서 리드 동작이 되므로 페일(Fail)이 발생하게 되고, 사이클 시간이 늘어날 경우에는 라이트 인에이블신호 ψWE와 라이트 리커버리신호가 고정되어 있어 어느 정도의 시간만 라이트되고 라이트 리커버리시간이 되므로 전체 사이클중 라이트동작과 라이트 리커버리동작을 수행하는 시간을 제외한 나머지 시간을 낭비하게 된다. 즉 라이트 리커버리 시간은 길면 길수록 유리한데 그 나머지 시간을 라이트 리커버리 시간으로 쓰지 못하고 낭비하는 것이 되어 전체적으로 사이클 시간을 개선하는데는 한계가 있다.Referring to FIG. 1 and FIG. 2, the write enable signal ψWE is output from the write pulse generator 105 using the external clock signal XCK as the input during the write operation, and the bit is enabled for the period during which the write enable signal ψWE is activated. Line pair BL, After the write operation is completed, data is written to the cell. When the write operation is completed, the bit line pair BL, Is a signal that collects Outputs a bit line pair BL, To collect. Thus, in the next read operation, the bit line pair BL, It keeps you well developed according to this data. Here, the write enable signal ψWE and the light recovery signal The speed and pulse width are fixed in advance and do not change even if the cycle time decreases or increases. Therefore, when the cycle time is reduced, the bit line pair BL, In this state, the read operation is performed in a state where it is not properly collected, causing a failure. When the cycle time increases, the write enable signal ψWE and the write recovery signal are increased. Is fixed so that only a certain amount of time is lit and the light recovery time This wastes time except for the time of performing the light operation and the light recovery operation during the entire cycle. That is, the longer the light recovery time is, the more advantageous it is, but the remaining time is not used as the light recovery time, and thus there is a limit in improving the overall cycle time.

본 발명의 목적은 라이트 인에이블시간과 라이트 리커버리의 활성화시간을 유동적으로 변화시킬 수 있는 반도체 메모리 장치를 제공함에 있다.An object of the present invention is to provide a semiconductor memory device capable of flexibly changing the write enable time and the activation time of the write recovery.

본 발명의 다른 목적은 외부 클럭신호의 주기의 변화에 따라 라이트 인에이블신호와 라이트 리커버리신호가 일정비율로 변화시킬 수 있는 반도체 메모리 장치를 제공함에 있다.Another object of the present invention is to provide a semiconductor memory device in which the write enable signal and the write recovery signal can be changed at a constant rate according to a change in the period of the external clock signal.

도 1은 종래기술에 따라 라이트 리커버리 시간을 확보하기 위해 요구되는 개략적인 회로도.1 is a schematic circuit diagram required to ensure a light recovery time according to the prior art.

도 2는 도 1에 대한 출력 타이밍도.2 is an output timing diagram for FIG. 1.

도 3은 본 발명의 실시예에 따라 라이트 리커버리 시간을 확보하기 위해 요구되는 개략적인 회로도.3 is a schematic circuit diagram required to secure a light recovery time according to an embodiment of the present invention.

도 4는 도 3에 대한 출력 타이밍도.4 is an output timing diagram for FIG. 3.

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In addition, it should be noted that like elements and parts in the drawings represent the same numerals wherever possible.

도 3은 본 발명의 실시예에 따라 라이트 리커버리 동작을 수행하기 위해 요구된느 회로도이고, 도 4는 도 3에 대한 출력 타이밍도이다.FIG. 3 is a circuit diagram required for performing a write recovery operation according to an embodiment of the present invention, and FIG. 4 is an output timing diagram for FIG. 3.

도 3을 참조하여 구성을 살펴보면, 종래와 비교하여 크게 달라진 점은 위상동기루프(Phase Locked Loop)를 이용한 제1 및 제2펄스 발생기(301,302)를 사용한다는 점이다. 이 위상동기루프는 입력되는 신호의 변화에 따라 그에 상응하는 펄스를 출력한다는 것이다. 드라이버(303)은 상기 제1 및 제2펄스 발생기(301,302)로 부터 각기 출력되는 φWE와및 데이타신호 DIN,에 응답하여 대응되는 데이타라인 L1, L2를 활성화시킨다. 이 드라이버(303)를 구성하는 낸드게이트들(106,108)과 인버어터들(107,109) 및 피모오스 트랜지스터들(114)(116)은 외부로 부터 입력되는 신호에 응답하여 종래와 동일한 동작을 수행한다.Looking at the configuration with reference to Figure 3, the major difference from the prior art is that it uses the first and second pulse generators (301,302) using a phase locked loop (Phase Locked Loop). This phase locked loop outputs a corresponding pulse according to the change of the input signal. The driver 303 and φWE output from the first and second pulse generators 301 and 302, respectively. And data signals DIN, In response, the corresponding data lines L1 and L2 are activated. The NAND gates 106 and 108, the inverters 107 and 109, and the PMOS transistors 114 and 116 constituting the driver 303 perform the same operation as the conventional one in response to a signal input from the outside.

도 3과 도4를 참조하여 동작을 살펴보면, 상기 제1펄스 발생기(301)로 부터 출력되는 라이트 인에이블신호 φWE가 활성화되는 동안 라이트동작을 수행하고, 제2펄스 발생기로 부터 출력되는 라이트 리커버리 신호가 활성화되는 구간동안 라이트 리커버리를 수행한다. 여기서 라이트 인에이블신호 φWE와 라이트 리커버리신호는 그 스피드와 펄스폭이 미리 정해지는 것이 아니라 사이클 주기의 변화에 따라 유동적으로 변할 수 있다. 예를 들어 도 4에서 보는 바와 같이 전체 사이클 시간이 T1이라고 할때 라이트 인에이블신호 φWE가 활성화되는 구간을 뺀 구간동안 라이트 리커버리신호를 발생시키므로 전체 사이클에서 어떠한 시간도 손실없이 라이트동작과 라이트 리커버리 동작을 수행할 수 있게 된다. 여기서 사이클 시간 T1이 변한다해도 라이트 리커버리 신호가 활성화되는 시간이 그 변화된 비율만큼 변화하므로 전체 라이트 리커버리시간을 개선시킬 수 있다.Referring to FIGS. 3 and 4, the write operation is performed while the write enable signal φWE output from the first pulse generator 301 is activated, and the write recovery signal output from the second pulse generator is performed. Light recovery is performed during the interval where is activated. Here, the light enable signal φWE and the light recovery signal The speed and pulse width are not predetermined but can be changed flexibly according to the change of the cycle period. For example, as shown in FIG. 4, when the total cycle time is T1, the light recovery signal during the subtracting period where the light enable signal φWE is activated. This allows the write operation and the write recovery operation to be performed without losing any time in the entire cycle. Even if the cycle time T1 changes, the write recovery signal Since the time at which is activated changes by the changed ratio, the overall light recovery time can be improved.

한편, 본 발명에서 라이트 인에이블신호 φWE에 의해 라이트 동작이 수행되고, 라이트 리커버리신호에 의해 라이트 리커버리동작을 수행하는 것은 종래기술에서와 마찬가지로 동일하다. 여기서, 위상동기루프를 이용하여 라이트 리커버리동작을 개선시킬 수 있는 또 하나의 방법은 라이트 인에이블신호 φWE가 활성화되는 구간을 고정하는 것이 아니라 라이트 인에이블신호 φWE와 라이트 리커버리신호를 전체 사이클 시간 T1에 대해 일정한 비율로 분주하여 발생시키는 방법이다. 전체 사이클 시간 T1에 대해서 φWE :의 비율로 정해지면 사이클 시간이 짧아지거나 늘어남에 따라 그 비율이 일정하므로 그 펄스폭이 유동적으로 변하여 타이밍의 손실없이 라이트와 라이트 리커버리를 수행할 수 있어 전체적인 사이클 시간을 개선할 수 있고, 라이트 리커버리 때문에 사이클 시간이 제한받는 것을 개선할 수 있다.Meanwhile, in the present invention, the write operation is performed by the write enable signal φWE, and the write recovery signal is performed. Performing the light recovery operation by the same as in the prior art. Here, another method of improving the light recovery operation by using the phase synchronization loop is not fixing the section in which the light enable signal φWE is activated, but the light enable signal φWE and the light recovery signal. Is generated by dispensing at a constant rate relative to the total cycle time T1. ΦWE for total cycle time T1: If the ratio is set, the ratio is constant as the cycle time is shortened or increased, so the pulse width is changed flexibly so that light and light recovery can be performed without losing timing, and the overall cycle time can be improved. It is possible to improve that the cycle time is limited.

전술한 바와 같이, 본 발명은 라이트 인에이블시간과 라이트 리커버리의 활성화시간을 유동적으로 변화시킬 수 있는 이점을 가진다. 또한, 본 발명은 외부 클럭신호의 주기의 변화에 따라 라이트 인에이블신호와 라이트 리커버리신호가 일정비율로 변화시킬 수 있는 이점을 가진다.As described above, the present invention has the advantage that the light enable time and the activation time of the light recovery can be changed flexibly. In addition, the present invention has an advantage that the write enable signal and the write recovery signal can be changed at a constant rate according to the change of the period of the external clock signal.

Claims

A semiconductor memory device, comprising: a write pulse generator providing a write enable signal in response to an external clock; and a time subtracting a time in which the write enable signal is activated in one cycle of the external clock in response to the external clock; A write recovery pulse generator providing an activated write recovery signal, and a bit line pair connected to a selected memory cell in response to the write enable signal and a data signal, and developing the bit recovery pair in response to the write recovery signal. And a driver for collecting the bit line pairs to a first level.

The semiconductor memory device of claim 1, wherein the write pulse generator is a circuit using a phase-locked loop that operates in response to the external clock.

The semiconductor memory device as claimed in claim 2, wherein the write recovery pulse generator is a circuit using a phase locked loop that operates in response to the external clock.

The logic circuit of claim 1, wherein the driver comprises a logic circuit unit configured to provide a high level and a low level pulse to a pair of bit lines corresponding to the write enable signal and the data signal, and the bit in response to the write recovery signal. And an equalizer for equalizing the line pairs to the power supply voltage level.

5. The logic circuit of claim 4, wherein the logic circuit unit comprises first and second NAND gates that respectively input the write enable signal and the data signal, and inverters connected to output terminals of the first and second NAND gates, respectively. A semiconductor memory device, characterized in that consisting of.

The semiconductor memory device of claim 1, wherein the first level is a high level.