KR19980028505A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 C모스 트랜지스터의 래치업 현상을 방지하기 위한 반도체 장치 및 그 제조방법이 개시된다. 개시된 본 발명은 C모스 트랜지스터의 래치 업 현상을 방지하기 위한 BILLI 구조를 갖는 반도체 소자의 제조방법에 있어서, N웰을 감싸며, P웰의 역할을 하는 P형의 매몰층을 형성시, 소정 각도만큼 기울여서, P형의 불순물을 주입하여므로서, 연속적인 P형의 매몰층이 형성된다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 C모스 트랜지스터의 래치 업(latch up) 현상을 방지할 수 있는 BILLI(buried implanted layer for lateral isolation) 구조를 갖는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, C모스는 N모스 또는 P 모스의 단일 소자에 비하여, 전력 소모가 적고, 공정 마진이 크며, 소프트 에러가 작은 장점을 갖는다.
이와같은 장점을 갖는 C 모스는 래치 업 이라 불리는 기생 회로가 발생하여, 심할 경우, 칩이 파괴되는 문제점을 지니고 있다.
이에 대하여 보다 자세히 설명하자면, C모스는 공통된 반도체 기판에 서로 다른 웰 즉, N웰 및 P웰이 형성된 가운데, N웰 내에는 P모스가 형성되고, P웰 내에는 N모스가 형성되어, 동작하게 되는 소자이다. 그러나, 이러한 C 모스는 N웰과 P웰이 접하여진 부분과, 웰내의 모스 트랜지스터의 접합 영역사이에 기생 바이폴라 트랜지스터가 형성되어, C모스의 구동시 원하지 않는 바이폴라 트랜지스터가 동작되어, 칩이 파괴되거나, 시스템이 고장나게 되는 문제점이 발생되었다.
종래에는 이러한 현상을 방지하기 위하여, N웰이 P형의 매몰층에 의하여 둘러싸여지고, 동시에 P형의 매몰층이 P웰의 역할을 하여, 래치업 현상을 방지할 수 있는 BILLI 구조가 제안되었다.
종래의 BILLI 구조는 제 1A 도에 도시된 바와 같이, 필드 산화막(10)이 구비된 P형의 반도체 기판(1) 상부에 N웰 예정 영역이 노출되도록 제 1 마스크 패턴(2)이 형성되고, 노출된 반도체 기판에 N웰 형성용 불순물(3)이 비교적 높은 에너지로, 이온 주입된다. 그 후에, N웰 형성용 불순물층(3)을 주입하였던 에너지보다 더 높은 에너지 범위 바람직하게는 1.5 MeV 이상의 에너지로 P형 불순물 예를들어, B11 이온을 반도체 기판내로 깊숙히 이온 주입하여, P형의 매몰층이(4) 형성된다. 이 공정에서, 제 1 마스크 패턴(2)의 두께에 의하여, 제 1B 도에 도시된 바와 같이, P형의 매몰층(4)은 제 1 마스크 패턴(2)의 두께 정도의 단차를 갖게된다.
이때, P형의 매몰층(4)은 N웰(3) 주변을 감싸도록 형성되어, 래치업 현상을 방지하게 되고, 동시에 P웰의 역할을 수행하므로써, 별도의 P웰 형성 공정이 배제된다.
그후의 공정에 대하여, 도면에 도시되지는 않았지만. 필드 산화막을 형성하는 공정, 게이트 전극을 형성하는 공정 및 접합 영역을 형성하는 일련의 공정이 진행되어, 최적화된 N웰 및 P웰에 C모스 트랜지스터가 형성된다.
그러나, 상기와 같은 종래의 방법에 따르면, P형의 매몰층(4)은, 포토 리소그라피 공정에 의하여 형성된 N웰 형성용 제 1 마스크 패턴(2)이 형성된 상태에서, 이온 주입에 의하여 형성된다. 이때, 제 1 마스크 패턴(2)의 수직 경계면은 기판과 수직의 형태로 형성되고, P형의 매몰층을 형성하기 위한 이온 주입시, 이온 주입 방향은 기판 표면과 수직으로 주입되므로, 마스크 패턴의 수직 경계면 하단에는 P형의 매몰층(4)이 단절되는 문제점이 발생하게 된다. 이와같이 매몰층이 단절되면, N웰(3)부분이 매몰층에 의하여 둘러싸여지지 않으므로, 여전히 래치 업 현상이 발생되어, C 모스 트랜지스터의 특성을 열화시키게 되는 문제점이 발생하였다.
따라서, 본 발명은 상기한 본 발명의 목적을 달성하기 위한 것으로, 본 발명은, P형의 매몰층을 형성하기 위한 이온 주입 공정시, P형의 불순물을 소정 각도만큼 틸트하여 이온 주입하므로서, 연속적인 P형 매몰층을 형성할 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
도 1A 및 도 1B는 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2A 및 도 2B는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 반도체 기판2 : 제 1 마스크 패턴
3 : N웰4 : P형 매몰층
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 필드 산화막을 구비한 반도체 기판상에 N웰 예정 영역이 노출되도록 제 1 마스크 패턴을 형성하는 단계; 제 1 마스크 패턴으로 부터 노출된 반도체 기판에 N웰을 형성하는 단계; 상기 제 1 마스크 패턴을 통과할 만큼의 에너지 범위로 결과물 전면에 P형의 불순물을 이온 주입하는 단계; 및 상기 제 1 마스크 패턴을 제거하는 단계를 포함하며, 상기 P형의 불순물을 이온 주입하는 단계에서, P형의 불순물은 소정 각도 만큼 좌측으로 기울여서 이온 주입하는 것을 특징으로 한다.
본 발명에 의하면, C모스 트랜지스터의 래치 업 현상을 방지하기 위한 BILLI 구조를 갖는 반도체 소자의 제조방법에 있어서, N웰을 감싸며, P웰의 역할을 하는 P형의 매몰층을 형성시, 소정 각도만큼 기울여서, P형의 불순물을 주입하여 주므로서, 연속적인 P형의 매몰층이 형성되고, 이로써, C모스 트랜지스터의 래치 업 현상이 방지된다.
[실시예]
이하, 첨부한 도면에 의거하여, 본 발명의 실시예를 자세히 설명하도록 한다.
첨부한 도면 제 2A 도 및 제 2B 도는 본 발명의 반도체 소자의 제조방법을 설명하기 위한 단면도로서, 도면을 참조하여 본 발명을 설명하면, 제 2A 도에 도시된 바와 같이, 반도체 기판(1) 바람직하게는 P형의 실리콘 기판의 소자 분리 예정 영역상에 필드 산화막(10)이 선택적 산화 방식에 의하여 형성되고, 이어서, 반도체 기판(1)의 N웰 예정 영역이 노출되도록 반도체 기판(1) 상부에 공지된 포토리소그라피 공정에 의하여, 마스크 패턴(2)이 형성된다. 그 후에, N웰 형성용 불순물 이온 바람직하게는 P31 이온이 노출된 반도체 기판내로 주입되어, N웰(3)이 형성된다.
그리고나서, 제 2B 도에 도시된 바와 같이, N웰(3)이 형성된 반도체 기판내에 C모스 래치업 현상을 방지하기 위한 N웰 보호층 및 P웰을 동시에 형성하기 위하여, N웰(3)을 형성하기 위한 불순물의 이온 주입 에너지 보다 더 큰 에너지 예를들어 1.5 내지 2MeV의 에너지로, P형의 불순물 바람직하게는 B11 이온을 이온 주입한다. 이때, 상기의 마스크 패턴(2) 하단에서, P형의 매몰층의 단층을 방지하기 위하여, 이온 주입 각도를 마스크 패턴의 수직 단부를 기준으로 하여 좌측으로 약 7 도 내지 45°정도 기울여서 이온주입함으로써, 연속적인 P형 매몰층(4)이 형성된다.
이후의 공정에 대하여는 도면에 도시되지 않았지만, C모스 트랜지스터를 구성하는 통상의 공정 예를들어, 문턱 전압 조절층 형성공정, 게이트 전극 형성 공정, 접합 영역 형성 공정 및 금속 배선 공정등을 진행하여, 래치업이 없는 C모스 트랜지스터가 형성된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, C모스 트랜지스터의 래치 업 현상을 방지하기 위한 BILLI 구조를 갖는 반도체 소자의 제조방법에 있어서, N웰을 감싸며, P웰의 역할을 하는 P형의 매몰층을 형성시, 소정 각도만큼 기울여서, P형의 불순물을 주입하여므로써, 연속적인 P형의 매몰층이 형성되고, 이로써, C모스 트랜지스터의 래치 업 현상이 방지된다.
Claims (3)
- 필드 산화막이 구비된 반도체 기판상에 N웰 예정 영역이 노출되도록 제 1 마스크 패턴을 형성하는 단계;제 1 마스크 패턴으로 부터 노출된 반도체 기판에 N웰을 형성하는 단계;상기 제 1 마스크 패턴을 통과할 만큼의 에너지 범위로 결과물 전면에 P형의 매몰층을 형성하기 위한 불순물을 이온 주입하는 단계; 및상기 제 1 마스크 패턴을 제거하는 단계를 포함하며, 상기 P형의 불순물을 이온 주입하는 단계에서, P형의 불순물은 소정 각도 만큼 좌측으로 기울여서 이온 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 P형의 불순물은 마스크 패턴의 수직 단부를 기준으로 좌측으로, 7 내지 45°만큼 기울여서 이온 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 이온 주입 단계에서, 이온 주입을 하기 위한 에너지는 1.5 내지 2MeV 인 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1019960047567A KR100235619B1 (ko) | 1996-10-22 | 1996-10-22 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
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| KR1019960047567A KR100235619B1 (ko) | 1996-10-22 | 1996-10-22 | 반도체 소자의 제조방법 |
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| KR19980028505A true KR19980028505A (ko) | 1998-07-15 |
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Country Status (1)
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 1996-10-22 KR KR1019960047567A patent/KR100235619B1/ko not_active IP Right Cessation
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| KR100235619B1 (ko) | 1999-12-15 |
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