KR19980026721A

KR19980026721A - Manufacturing method of capacitor

Info

Publication number: KR19980026721A
Application number: KR1019960045261A
Authority: KR
Inventors: 김상현
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1996-10-11
Filing date: 1996-10-11
Publication date: 1998-07-15
Also published as: KR100198656B1

Abstract

본 발명은 커패시터의 제조방법에 관한 것으로, 특히 고집적 반도체 소자에 적합한 대용량 커패시터를 제조하는데 적당하도록 한 커패시터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor, and more particularly, to a method of manufacturing a capacitor suitable for manufacturing a large capacity capacitor suitable for a highly integrated semiconductor device.

이를 위한 본 발명의 커패시터 제조방법은 기판을 포함한 전면에 콘택홀을 갖는 제1, 제2절연막을 형성하는 공정과; 상기 제2절연막에 도핑된 제1도전층과 제3절연막을 차례로 형성하는 공정과; 상기 제1도전층과 제3절연막을 커패시터가 형성될 부분만 남도록 선택적으로 제거하는 공정과; 상기 제1도전층 및 제3절연막 측면에 제2도전층 측벽을 형성하는 공정과; 상기 제3절연막을 제거하는 공정과; 상기 제1, 제2도전층을 포함한 기판 전면에 도핑되지 않는 제3도전층을 형성하는 공정과; 상기 제3도전층을 열처리하여 HSG-Si을 형성하는 공정과; 상기 제2절연막을 제거함과 동시에 제2절연막 상에 형성된 HSG-Si을 선택적으로 제거하는 공정을 포함하여 이루어짐을 특징으로 한다.The capacitor manufacturing method of the present invention for this purpose comprises the steps of forming a first, a second insulating film having a contact hole on the front surface including a substrate; Sequentially forming a first conductive layer and a third insulating layer doped in the second insulating layer; Selectively removing the first conductive layer and the third insulating layer so that only a portion where a capacitor is to be formed remains; Forming sidewalls of the second conductive layer on side surfaces of the first conductive layer and the third insulating layer; Removing the third insulating film; Forming an undoped third conductive layer on the entire surface of the substrate including the first and second conductive layers; Heat-treating the third conductive layer to form HSG-Si; And removing the HSG-Si formed on the second insulating layer while simultaneously removing the second insulating layer.

Description

Manufacturing method of capacitor

일반적으로 디램(DRAM)은 MOS기술을 이용하여 만들어지며 대용량, 저전력 그리고 보통 정도의 동작속도를 갖는 메모리 소자이다.In general, DRAM is a memory device made using MOS technology and has a large capacity, low power, and a moderate operating speed.

플립프롭에 정보가 저장되어 있는 SRAM과는 달리 디램은 작은 MOS 용량에 1과 0으로 충전되며, 일정시간이 지난후에 기억내용이 방전되므로 메모리 셀을 재충전 하여야 한다.Unlike SRAMs that store information on flip-flops, DRAMs are charged with 1s and 0s in small MOS capacities, and memory cells must be recharged after a certain amount of time.

이것을 디램이 리프레쉬 동작이라고 하며, 각각의 메모리 셀은 적어도 2에서 10nS 간격으로 리프레쉬 되어야 한다. 그렇지 않으면 데이타는 소실된다.This is called DRAM refresh operation, and each memory cell must be refreshed at least 2 to 10 nS intervals. Otherwise the data is lost.

또한, 디램이 고집적화 되면서 커패시터의 크기는 감소하는 반면, 셀당 필요로 하는 축전용량은 거의 변하지 않고 있다.In addition, as the DRAM is highly integrated, the size of the capacitor decreases, while the capacitance required per cell is hardly changed.

따라서 커패시터의 축전용량을 높이기 의해 전극의 단면적을 증가시켜야 하고 그중에서도 고진공 열처리를 이용한 HSG(Hemispherical-ground) 실리콘을 전극에 형성하는 방법이 연구되어 있다.Therefore, it is necessary to increase the cross-sectional area of the electrode by increasing the capacitance of the capacitor. Among them, a method of forming a HSG (Hemispherical-ground) silicon on the electrode using high vacuum heat treatment has been studied.

종래의 LPCVD 장비를 이용하여 형성하는 HSG-Si 박막은 크게 2가지 목적으로 이용되어져 왔다.HSG-Si thin films formed using conventional LPCVD equipment have been largely used for two purposes.

그중 하나는 포토(Photo) 공정에서 포토레지스트 패터닝시 반사율이 큰 하부막에 의한 빛의 난반사를 막기 위한 ARC(Anti Reflection Coating)막으로 사용된다. 이때 HSG-Si 박막의 하부는 반사율이 큰 질화막 또는 산화막 등이었다.One of them is used as an anti-reflection coating (ARC) film to prevent diffuse reflection of light by the lower layer having high reflectance during photoresist patterning in a photo process. At this time, the lower portion of the HSG-Si thin film was a nitride film or an oxide film having a large reflectance.

또 다른 하나는 HSG-Si 박막을 커패시터의 전극에 이용하여 표면적을 증가시켜 전하의 충전용량을 늘리는 목적으로 사용되어져 왔다.Another has been used for the purpose of increasing the charge capacity of the charge by increasing the surface area by using the HSG-Si thin film as the electrode of the capacitor.

이중에서 HSG-Si 박막을 이용하여 커패시터를 형성하는 것은 여러가지 문제점이 있어서 쉽게 이용되지 못하고 특수한 장치를 사용해서만이 가능하다고 알려져 있다. 또한 종래의 일반적인 장비를 사용할 경우, 불순물이 함유된 폴리 실리콘과 같은 전도막위에서는 HSG-Si 박막이 형성되지 않는 문제점이 있어서 실용화에 어려움이 있었다.It is known that the formation of the capacitor using the HSG-Si thin film is not easily used due to various problems, and is possible only by using a special device. In addition, when using a conventional general equipment, there is a problem that the HSG-Si thin film is not formed on the conductive film, such as polysilicon containing impurities, there was a difficulty in practical use.

또한, 비정질 실리콘을 열처리 하여 다결정 실리콘 박막을 제작하는 경우 P(Phophorus)을 고농도로 도핑(doping)하면 P가 실리콘 결정 핵의 발생을 억제하여 HSG-Si의 사이즈가 커지게 된다. 반면에 도핑되지 않는(undope) 비정질 실리콘 박막의 경우는 P를 도핑한 박막보다 상대적으로 많은 결정 핵이 발생되어 결정화가 이루어져서 HSG-Si의 사이즈가 감소하게 된다.In addition, when a polycrystalline silicon thin film is manufactured by heat-treating amorphous silicon, doping of P (Phophorus) at a high concentration (Phophorus) increases the size of HSG-Si by suppressing the generation of silicon crystal nuclei. On the other hand, in the case of an undoped amorphous silicon thin film, more crystal nuclei are generated than the thin film doped with P, resulting in crystallization, thereby reducing the size of HSG-Si.

이하, 첨부된 도면을 참조하여 종래의 커패시터의 제조방법에 대하여 설명하면 다음과 같다.Hereinafter, a manufacturing method of a conventional capacitor will be described with reference to the accompanying drawings.

도 1a 내지 도 1f는 종래의 커패시터의 제조방법을 나타낸 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a conventional capacitor.

먼저, 도 1a에 도시한 바와 같이 반도체 기판(1)상의 선택영역에 필드 산화막(2)을 형성하여 활성영역을 정의한 후 활성영역상에 복수개의 게이트 전극(3)을 형성한다.First, as shown in FIG. 1A, a field oxide film 2 is formed in a selected region on a semiconductor substrate 1 to define an active region, and then a plurality of gate electrodes 3 are formed on the active region.

이때, 상기 게이트 전극(3) 하부에 게이트 절연막이 형성되어 있다.In this case, a gate insulating layer is formed under the gate electrode 3.

그리고 상기 게이트 전극(3)을 마스크로 이용하여 기판(1)내에 소오스/드레인 불순물 영역을 형성한다.A source / drain impurity region is formed in the substrate 1 using the gate electrode 3 as a mask.

이어, 도 1b에 도시한 바와 같이 상기 게이트 전극(3)을 포함한 기판(1) 전면에 제1절연층(4)을 형성하고, 소오스 영역 상측의 상기 제1절연막(4)을 선택적으로 제거한 후, 제1폴리 실리콘(5)을 형성하고 패터닝 한다. 이때, 제1폴리실리콘층(5)은 비트라인이다. 그리고 상기 제1폴리 실리콘층(5)상에 평탄화용 제2절연막(6)을 형성한다.Subsequently, as shown in FIG. 1B, the first insulating layer 4 is formed on the entire surface of the substrate 1 including the gate electrode 3, and the first insulating layer 4 is selectively removed above the source region. The first polysilicon 5 is formed and patterned. At this time, the first polysilicon layer 5 is a bit line. A planarization second insulating film 6 is formed on the first polysilicon layer 5.

이어서, 도 1c에 도시한 바와 같이 포토리소그래피(Photolithography) 공정을 이용하여 드레인 영역상의 기판(1)이 노출되도록 제1, 제2절연막(4)(6)을 일정폭으로 제거하여 콘택홀을 형성하고, 상기 콘택홀을 포함한 기판(1) 전면에 제2폴리 실리콘층(7)을 형성하고 평탄화 한후, 상기 제2폴리 실리콘층(7)상에 제3절연막(8)을 형성한다.Subsequently, as shown in FIG. 1C, the first and second insulating layers 4 and 6 are removed with a predetermined width so as to expose the substrate 1 on the drain region using a photolithography process to form a contact hole. After the second polysilicon layer 7 is formed and planarized on the entire surface of the substrate 1 including the contact hole, a third insulating layer 8 is formed on the second polysilicon layer 7.

이어, 도 1d에 도시한 바와 같이 상기 제3절연막(8)을 포함한 전면에 포토레지스트(도면에 도시하지 않았음)을 증착하고 패터닝 한후, 포토레지스트를 마스크로 하여 상기 제2폴리 실리콘층(7)과 제3절연막(8)을 일정폭으로 패터닝한다.Subsequently, as shown in FIG. 1D, a photoresist (not shown) is deposited and patterned on the entire surface including the third insulating layer 8, and then the second polysilicon layer 7 is formed using the photoresist as a mask. ) And the third insulating film 8 are patterned to a predetermined width.

그리고 상기 포토레지스트를 제거하고, 제2절연막(6)을 포함한 제3절연막(8)상에 제3폴리 실리콘층(9)을 형성하고 에치백 공정을 이용하여 제2폴리 실리콘층(7)과 제3절연막(8) 측면에 제3폴리 실리콘 측벽(9)을 형성한다.The photoresist is removed, a third polysilicon layer 9 is formed on the third insulating layer 8 including the second insulating layer 6, and the second polysilicon layer 7 is formed using an etch back process. A third polysilicon sidewall 9 is formed on the side of the third insulating film 8.

이어서, 도 1e에 도시한 바와 같이 상기 제3절연막(8)을 제거하고 상기 제2, 제3폴리 실리콘층(7)(9)상에 비정질 실리콘(10)을 형성한다.Subsequently, as shown in FIG. 1E, the third insulating layer 8 is removed and amorphous silicon 10 is formed on the second and third polysilicon layers 7 and 9.

이어, 도 1f에 도시한 바와 같이 상기 제2, 제3폴리 실리콘층(7)(9) 및 비정질 실리콘(10)에 세정장비를 이용하여 표면을 세정하고 초고진공 상태에서 열처리하여 HSG-Si(10a)을 형성하여 커패시터의 하부전극을 형성한다.Subsequently, as shown in FIG. 1F, the surface of the second and third polysilicon layers 7 and 9 and the amorphous silicon 10 are cleaned by using a cleaning apparatus and heat-treated in an ultra-high vacuum state to obtain HSG-Si ( 10a) is formed to form the lower electrode of the capacitor.

다른 방법으로는 LPCVD 방법에 의하여 비정질 실리콘(10) 및 제2, 제3폴리 실리콘층(7)(9)의 전이온도에서 비정질 실리콘(10)을 형성한 후, 동일온도에서 열처리하여 HSG-Si(10a)을 형성하여 커패시터의 하부전극을 형성한다.Alternatively, the amorphous silicon 10 is formed at the transition temperature of the amorphous silicon 10 and the second and third polysilicon layers 7 and 9 by LPCVD, and then heat-treated at the same temperature to form HSG-Si. 10a is formed to form the lower electrode of the capacitor.

또 다른 방법으로는 비정질 실리콘(10)을 형성한 후, 미량의 Si₂H₆가스를 흘려, 제2, 제3폴리 실리콘층(7)(9) 표면에 결정핵이 될 시드(seed)을 형성하여 초고진공 상태에서 열처리를 하여 HSG-Si(10a)을 형성하여 커패시터의 하부전극을 형성한다.In another method, after the amorphous silicon 10 is formed, a small amount of Si ₂ H ₆ gas is flowed into the second and third polysilicon layers 7 and 9 to seed seeds that will become crystal nuclei. Heat treatment in an ultra-high vacuum state to form HSG-Si (10a) to form a lower electrode of the capacitor.

상기와 같은 종래의 커패시터 제조방법에 있어서는 다음과 같은 문제점이 있다.The conventional capacitor manufacturing method as described above has the following problems.

커패시터의 크기가 감소하고 고집적화 될수록 축전용량을 높이기 위해 HSG-Si을 커패시터 하부전극에 형성하면 전극 면적이 2배까지 증가하지만 초고진공 상태에서 열처리 및 Si₂H₆사용 또는 폴리 실리콘층의 표면을 세정하기 위한 특수장비를 이용해야 한다. 따라서 초고진공 상태에서 Si₂H₆를 사용한 열처리 프로세스(Process)를 진행하므로 양산성이 크게 떨어지고, 기존장비와는 다른 고가의 특수장비 및 Si₂H₆가스를 이용해야 하는 제약 때문에 다량생산이 불가능했다.As the size of the capacitor decreases and the degree of integration increases, the formation of HSG-Si on the capacitor lower electrode increases the area of the electrode in order to increase the capacitance, but the area of the electrode increases by 2 times, but the heat treatment and the use of Si ₂ H ₆ or the surface of the polysilicon layer are cleaned in the ultra-high vacuum state. Use special equipment to Therefore, since the heat treatment process using Si ₂ H ₆ is carried out in the ultra-high vacuum state, mass productivity is greatly reduced, and mass production is impossible due to the restriction of using expensive special equipment and Si ₂ H ₆ gas unlike other existing equipment. did.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 커패시터 하부전극에 기존의 LPCVD 장비를 이용하여 HSG-Si을 형성하여 축전용량을 증대 및 양산성을 높이는데 그 목적이 있다.The present invention has been made to solve the above problems is to form a HSG-Si using a conventional LPCVD equipment on the lower electrode of the capacitor to increase the storage capacity and increase the mass production.

도 1a 내지 도 1f는 종래의 커패시터의 제조방법을 나타낸 공정 단면도1A to 1F are cross-sectional views illustrating a method of manufacturing a conventional capacitor.

도 2a 내지 도 2j는 본 발명의 커패시터의 제조방법을 나타낸 공정 단면도2A to 2J are cross-sectional views illustrating a method of manufacturing the capacitor of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

20:반도체 기판21:필드 산화막20: semiconductor substrate 21: field oxide film

22:게이트 전극23:제1절연막 측벽22: gate electrode 23 sidewalls of the first insulating film

24:제2절연막25:콘택홀24: second insulating film 25: contact hole

26:제1폴리 실리콘층27:제3절연막26: first polysilicon layer 27: third insulating film

28:제4절연막29:제5절연막28: fourth insulating film 29: fifth insulating film

30:제6절연막 측벽31:제1비정질 실리콘30: sixth insulating film sidewall 31: first amorphous silicon

32:제7절연막33:제2폴리 실리콘층32: seventh insulating film 33: second polysilicon layer

33a:제2폴리 실리콘층 측벽34:제2비정질 실리콘33a: second polysilicon layer sidewall 34: second amorphous silicon

34a:HSG-Si35:유전체 막34a: HSG-Si35: dielectric film

36:제3폴리 실리콘층36: third polysilicon layer

본 발명의 커패시터 제조방법은 기판을 포함한 전면에 콘택홀을 갖는 제1, 제2절연막을 형성하는 공정과; 상기 제2절연막에 도핑된 제1도전층과 제3절연막을 차례로 형성하는 공정과; 상기 제1도전층과 제3절연막을 커패시터가 형성될 부분만 남도록 선택되도록 제거하는 공정과; 상기 제1도전층 및 제3절연막 측면에 제2도전층 측벽을 형성하는 공정과; 상기 제3절연막을 제거하는 공정과; 상기 제1, 제2도전층을 포함한 기판 전면에 도핑되지 않는 제3도전층을 형성하는 고정과; 상기 제3도전층을 열처리하여 HSG-Si을 형성하는 공정과; 상기 제2절연막을 제거함과 동시에 제2절연막 상에 형성된 HSG-Si을 선택적으로 제거하는 공정을 포함하여 이루어짐을 특징으로 한다.The capacitor manufacturing method of the present invention comprises the steps of forming a first, a second insulating film having a contact hole on the front surface including a substrate; Sequentially forming a first conductive layer and a third insulating layer doped in the second insulating layer; Removing the first conductive layer and the third insulating layer so that only portions where capacitors are to be formed remain selected; Forming sidewalls of the second conductive layer on side surfaces of the first conductive layer and the third insulating layer; Removing the third insulating film; Fixing to form an undoped third conductive layer on the entire surface of the substrate including the first and second conductive layers; Heat-treating the third conductive layer to form HSG-Si; And removing the HSG-Si formed on the second insulating layer while simultaneously removing the second insulating layer.

상기와 같은 본 발명의 커패시터 제조방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.The capacitor manufacturing method of the present invention as described above will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2j는 본 발명의 커패시터의 제조방법을 나타낸 공정 단면도이다.2A to 2J are cross-sectional views illustrating a method of manufacturing the capacitor of the present invention.

먼저, 도 2a에 도시한 바와 같이 반도체 기판(20)상의 선택영역에 필드 산화막(21)을 형성하여 활성영역을 정의한 후 활성영역상에 복수개의 게이트 전극(22)을 형성한다.First, as shown in FIG. 2A, a field oxide film 21 is formed in a selected region on the semiconductor substrate 20 to define an active region, and then a plurality of gate electrodes 22 are formed on the active region.

이때, 게이트 전극(22) 하부에는 게이트 절연막이 형성되어 있다.At this time, a gate insulating film is formed under the gate electrode 22.

그리고 상기 게이트 전극(22)을 마스크로 하여 기판(20)내에 소오스/드레인 불순물 영역을 형성한다.A source / drain impurity region is formed in the substrate 20 using the gate electrode 22 as a mask.

이어, 도 2b에 도시한 바와 같이 상기 게이트 전극(22)상에 제1절연막을 형성한 후, 게이트 전극(22) 측면에 제1절연막 측벽(23)을 형성한다. 그리고 게이트 전극(22)을 포함한 기판(20) 전면에 제2절연막(24)을 형성하고 소오스 영역 상측의 상기 제2절연막(24)을 선택적으로 제거하여 콘택홀(25)을 형성한다.Subsequently, as shown in FIG. 2B, a first insulating film is formed on the gate electrode 22, and then a first insulating film sidewall 23 is formed on the side of the gate electrode 22. A second insulating layer 24 is formed on the entire surface of the substrate 20 including the gate electrode 22, and the contact hole 25 is formed by selectively removing the second insulating layer 24 above the source region.

이어서, 도 2c에 도시한 바와 같이 콘택홀(25)을 포함한 제2절연막(24)상에 제1폴리 실리콘층(26)을 형성하고 소오스 영역 상측에만 남도록 패터닝 하여 비트라인을 형성한다.Subsequently, as shown in FIG. 2C, the first polysilicon layer 26 is formed on the second insulating layer 24 including the contact hole 25 and patterned so as to remain only above the source region to form a bit line.

이어, 도 2d에 도시한 바와 같이 제2절연막(24)을 포함한 제1폴리 실리콘층(26)상에 평탄화용 제3, 제4, 제5절연막(27)(28)(29)을 차례로 형성한다. 이때, 제4절연막(28)은 질화막을 사용하며, 후 공정에서 제5절연막(29)을 제거할때 완충용으로 사용한다.Next, as shown in FIG. 2D, planarization third, fourth, and fifth insulating layers 27, 28, and 29 are sequentially formed on the first polysilicon layer 26 including the second insulating layer 24. do. In this case, the fourth insulating film 28 uses a nitride film and is used as a buffer when the fifth insulating film 29 is removed in a later step.

이어서, 도 2e에 도시한 바와 같이 드레인 영역상의 기판(20)이 노출되도록 제2, 제3, 제4, 제5절연막(24)(27)(28)(29)을 일정폭으로 제거하여 콘택홀을 형성한 후, 상기 콘택홀을 포함한 제5절연막(29)상에 제6절연막을 형성한다. 그리고 건식식각을 이용하여 콘택홀내의 측면에만 남도록 건식식각을 이용하여 제6절연막 측벽(30)을 형성한다.Next, as shown in FIG. 2E, the second, third, fourth, and fifth insulating films 24, 27, 28, and 29 are removed to have a predetermined width so as to expose the substrate 20 on the drain region. After the hole is formed, a sixth insulating layer is formed on the fifth insulating layer 29 including the contact hole. The sixth insulating layer sidewall 30 is formed by using dry etching so that only the side of the contact hole remains by using dry etching.

이때, 제6절연막 측벽(30)은 질화막을 사용한다.In this case, a nitride film is used as the sixth insulating film sidewall 30.

이어, 도 2f에 도시한 바와 같이 콘택홀을 포함한 기판(20) 전면에 LPCVD 장비를 이용하여 도핑된 제1비정질 실리콘(31)을 형성하고 평탄화 한후, 상기 제1비정질 실리콘(31)상에 제7절연막(32)을 형성한다.Subsequently, as shown in FIG. 2F, the doped first amorphous silicon 31 is formed and planarized on the entire surface of the substrate 20 including the contact hole by using the LPCVD equipment, and then the first amorphous silicon 31 is formed on the first amorphous silicon 31. 7 An insulating film 32 is formed.

이어서, 도 2g에 도시한 바와 같이 제7절연막(32)을 포함한 전면에 감광막(도면에 도시하지 않았음)을 증착하고 커패시터가 형성된 부분에만 남도록 일정폭으로 패터닝한 후, 상기 감광막을 마스크로 하여 상기 제1비정질 실리콘(31)과 제7절연막(32)을 제거한다.Subsequently, as shown in FIG. 2G, a photoresist film (not shown) is deposited on the entire surface including the seventh insulating film 32 and patterned to a predetermined width so as to remain only at the portion where the capacitor is formed, and then the photoresist film is used as a mask. The first amorphous silicon 31 and the seventh insulating layer 32 are removed.

그리고 상기 감광막을 제거하고 상기 제5절연막(29)을 포함한 제7절연막(32)상에 제2폴리 실리콘층(33)을 형성한다.The photoresist layer is removed, and a second polysilicon layer 33 is formed on the seventh insulating layer 32 including the fifth insulating layer 29.

이어, 도 2h에 도시한 바와 같이 상기 제2폴리 실리콘층(33)을 에치백 공정을 이용하여 제1비정질 실리콘(31)과 제7절연막(32) 측면에 제2폴리 실리콘 측벽(33a)을 형성한 후, 상기 제7절연막(32)을 제거하여 실린더 모양의 커패시터 스토리지 노드(capacitor storage node)을 형성한다. 그리고 상기 제1비정질 실리콘(31) 및 제2폴리 실리콘 측벽(33a)의 표면을 세정한다.Subsequently, as shown in FIG. 2H, the second polysilicon sidewall 33a is formed on the side surfaces of the first amorphous silicon 31 and the seventh insulating layer 32 using the etchback process. After formation, the seventh insulating layer 32 is removed to form a cylindrical capacitor storage node. The surfaces of the first amorphous silicon 31 and the second polysilicon sidewall 33a are cleaned.

이어서, 도 2i에 도시한 바와 같이 상기 제1비정질 실리콘(31) 및 제2폴리 실리콘 측벽(33a)상에 LPCVD 장비를 이용하여 도핑되지 않는 제2비정질 실리콘(34)을 얇게 형성한다.Subsequently, as shown in FIG. 2I, the undoped second amorphous silicon 34 is thinly formed on the first amorphous silicon 31 and the second polysilicon sidewall 33a by using LPCVD equipment.

이때, 제2비정실 실리콘(34)의 두께는 100~150Å로 형성한다.At this time, the thickness of the second amorphous silicon 34 is formed to 100 ~ 150Å.

이어, 도 2j에 도시한 바와 같이 상기 제2비정질 실리콘(34) 형성 후, 인-시츄(In-Situ)로 감압시키고, 상기 제2비정질 실리콘(34)을 형성한 온도보다 더 높은 온도로 열처리 하여 HSG-Si(34a)을 형성한 후, 상기 제5절연막(29)상의 HSG-Si(34a)의 경계면에 HF액을 침투시켜 제5절연막(29)을 제거함과 동시에 제5절연막(29)상에 형성된 HSG-Si(34a)을 선택적으로 제거하여 커패시터의 하부전극을 형성한다.Subsequently, as shown in FIG. 2J, after the formation of the second amorphous silicon 34, the pressure is reduced in-situ, and the heat treatment is performed at a temperature higher than the temperature at which the second amorphous silicon 34 is formed. After the HSG-Si 34a is formed, the HF liquid penetrates the interface of the HSG-Si 34a on the fifth insulating layer 29 to remove the fifth insulating layer 29 and at the same time the fifth insulating layer 29. The HSG-Si 34a formed on the substrate is selectively removed to form the lower electrode of the capacitor.

이때, HSG-Si(34a) 형성하기 위한 제2비정질 실리콘(34)의 열처리 온도는 630~640℃이고, 제5절연막(29)상에 형성된 HSG-Si(34a)을 제거하므로 스토리지 노드간의 전기적 분리를 얻을 수 있다.At this time, the heat treatment temperature of the second amorphous silicon 34 to form the HSG-Si (34a) is 630 ~ 640 ℃, and removes the HSG-Si (34a) formed on the fifth insulating film 29, the electrical between storage nodes Separation can be obtained.

그리고 커패시터의 하부전극상에 유전물질을 증착하여 유전체막(35)을 형성하고, 상기 유전체막(35)상에 제3폴리 실리콘층(36)을 형성하여 커패시터의 상부 전극을 형성한다.A dielectric material is deposited on the lower electrode of the capacitor to form the dielectric film 35, and a third polysilicon layer 36 is formed on the dielectric film 35 to form the upper electrode of the capacitor.

여기서 P가 도핑된 비정질 실리콘 박막상에 도핑되지 않는 비정질 실리콘을 얇게 형성하여 열처리 하는 경우, 도핑되지 않는 비정질 실리콘층에서 결정핵 형성이 빨라 상부 박막에서부터 결정의 성장이 일어나게 된다.In this case, when P is doped to form a thin layer of amorphous silicon, which is not doped on the amorphous silicon thin film, the formation of crystal nuclei is faster in the undoped amorphous silicon layer, so that crystal growth occurs from the upper thin film.

보편적으로 HSG-Si 박막을 형성하기 위해서는 비정질 실리콘 박막의 표면에서부터 박막의 내부방향으로 결정의 성장이 일어나야 하는 것이 필수조건이므로 상부에는 도핑되지 않는 비정질 실리콘층, 하부에는 도핑된 비정질 실리콘층으로 이루어져 있고, 도핑되지 않는 실리콘 박막의 도핑은 결정화 열처리중에 하부의 도핑된 실리콘 박막으로부터 P의 공급이 이루어지므로 오토-도핑(Auto-dopeing)되어 전극으로서의 사용에는 전혀 문제가 없다.In general, in order to form HSG-Si thin film, it is essential to grow crystals from the surface of the amorphous silicon thin film to the inner direction of the thin film. Therefore, it is composed of an undoped amorphous silicon layer at the top and a doped amorphous silicon layer at the bottom. The doping of the undoped silicon thin film is auto-doped since P is supplied from the lower doped silicon thin film during the crystallization heat treatment, so there is no problem in use as an electrode.

이상에서 설명한 바와 같이 본 발명의 커패시터의 제조방법에 있어서는 다음과 같은 효과가 있다.As described above, the method of manufacturing the capacitor of the present invention has the following effects.

특수장비를 이용하지 않고 기존의 일반장비를 이용하여 HSG-Si 박막을 형성하므로 경제적이고, 양산성을 높일 수가 있다.Since HSG-Si thin film is formed by using existing general equipment without using special equipment, it is economical and mass production can be improved.

Claims

Forming a first and a second insulating film having contact holes on the entire surface including the substrate;

Sequentially forming a first conductive layer and a third insulating layer doped in the second insulating film;

Selectively removing a third insulating film in the first conductive layer so that only a portion where a capacitor is to be formed remains;

Forming sidewalls of the second conductive layer on side surfaces of the first conductive layer and the third insulating layer;

Removing the third insulating film;

Forming an undoped third conductive layer on the entire surface of the substrate including the first and second conductive layers;

Heat-treating the third conductive layer to form HSG-Si;

And removing the HSG-Si formed on the second insulating layer simultaneously with removing the second insulating layer.

The method of claim 1,

And forming a sidewall of the nitride film using dry etching on the side of the contact hole.

The method of claim 1,

The second insulating film is an oxide film, and using a HF solution to remove the second insulating film and HSG-Si capacitor manufacturing method.

The method according to claim 1 or 3,

The first insulating film is a nitride film, the method of manufacturing a capacitor, characterized in that it is used as a buffer for removing the second insulating film and HSG-Si.

The method of claim 1,

A method of manufacturing a capacitor, wherein the first and third conductive layers are made of amorphous silicon.

The method of claim 1,

The first and third conductive layer is a capacitor manufacturing method, characterized in that formed using the LPCVD equipment.

The method of claim 1,

The thickness of the third conductive layer is a manufacturing method of the capacitor, characterized in that 100 ~ 150Å.

The method of claim 1,

When the heat treatment of the third conductive layer to form HSG-Si when the heat treatment during the capacitor manufacturing method characterized in that the temperature is 630 ~ 640 ℃.