KR19980026196A - 불휘발성 반도체 메모리 장치 및 그 제조방법법 - Google Patents
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Abstract
본 발명은 전기적으로 소거 및 프로그램 가능 불휘발성 반도체 메모리 장치에 관한 것으로, 메모리셀영역의 메모리 트랜지스터와 연결된 주변회로영역의 선택트랜지스터를 제조하기 위한 방법에 관한 것으로서 선택트랜지스터의 채널폭의 증가없이도 식각공정시 활성영역의 피팅을 방지하며 셀어레이 면적이 축소된 선택트랜지스터를 제조할 수 있는 효과가 있다.
Description
본 발명은 전기적으로 소거 및 프로그램 가능 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 낸드 구조로된 셀들을 가지는 전기적으로 소거 및 프로그램 가능 불휘발성 반도체 메모리 장치에 관한 것이다.
최근의 콤퓨터 또는 마이크로 프로세서에 의해 제어되는 여러 장치들은 고밀도의 전기적으로 소거 및 프로그램 가능 불휘발성 메모리 장치(이하 이이피롬이라 칭함)의 개발을 요구하고 있다. 더우기, 휴대용 콤퓨터 또는 노오트북 크기의 바테리 전원 콤퓨터 시스템에서 보조 메모리 장치로서 회전 자기 디스크를 가지는 하드 디스크 장치를 사용하는 것은 상대적으로 넓은 면적을 점유하기 때문에 그러한 시스템의 설계자들은 보다 작은 면적을 점유하는 고밀도, 고성능의 이이피롬의 개발에 큰 흥미를 가지고 있다. 고밀도 이이피롬을 달성하기 위해서는 메모리 셀들이 점유하는 면적을 줄이는 것이 주로 중요한 과제이다. 그러한 과제를 해결하기 위하여 셀당 선택트랜지스터의 갯수와 비트라인과의 접속개구들의 갯수를 줄일 수 있는 낸드 구조로 된 셀들을 가지는 이이피롬이 개발되어 왔다. 그러한 낸드 구조셀은 1988년에 발행된 IEDM, 페이지 412내지 415에서 제목 NEW DEVICE TECHNOLOGIES FOR 5V ONLY 4Mb EEPROM WITH NAND STRUCTURE CELL하에 개시되어 있다. 이 낸드구조셀(이하 낸드셀 유닛 또는 낸드셀이라 칭함)은 드레인이 대응 비트라인에 접속개구를 통해 접속된 제 1선택트랜지스터와, 소오스가 공통소오소라인에 접속된 제 2선택트랜지스터와, 상기 제 1선택트랜지스터의 소오스와 상기 제 2선택트랜지스터의 드레인 사이에 채널이 직렬로 접속된 8개의 메모리 트랜지스터들로 구성되어 있다. 낸드셀 유닛은 피형 반도체 기판상에 형성되고 각각의 메모리 트랜지스터는 그 소오스와 드레인영역 사이에 채널 영역상에 게이트산화막을 개재하여 형성된 플로팅게이트와, 층간절연막을 통하여 이 플로팅게이트 상에 형성된 제어게이트를 가지고 있다. 이 낸드셀 유닛내에 선택된 메모리 트랜지스터를 프로그램하기 위해서는 이 셀유닛내의 모든 메모리 트랜지스터들을 일시에 소거시킨 후 프로그래밍 동작이 행해진다. 한편, 이러한 메모리 트랜지스터들을 선택하기 위한 선택트랜지스터들은 메모리 트랜지스터의 게이트구조와 동일한 구조를 가지지만 데이타 저장을 위한 플로팅 게이트를 필요로 하지 않고 전기적으로 하나의 층을 가지는 폴리실리콘층을 가진다. 즉, 제 1폴리실리콘층(플로팅게이트층)과 제 2폴리실리콘층(콘트롤 또는 제어게이트층)을 서로 전기적으로 접속시켜 하나의 게이트 구조를 이루는 공정이 필요하다. 종래의 이러한 공정은 버팅콘택(butting contact)을 메모리 셀내의 필드산화막(또는 비활성영역) 상에 형성하여 제 1폴리실리콘층과 제 2폴리실리콘층을 서로 전기적으로 접속시켜 주거나, 층간절연막을 선택 식각하여 제 1및 제 2폴리실리콘층을 접속시켜주는 방법이 있다. 하기의 설명에서는 상술한 두가지의 공정 즉, 메모리 트랜지스터(또는 메모리 셀) 공정 진행상 선택트랜지스터의 구현방법을 개시하며 이에 도출된 문제점을 파악하고자 한다.
도 1 내지 도 5는 종래 기술의 일실시예에 따른 이이피롬셀 및 선택트랜지스터를 가지는 불휘발성 반도체 메모리 장치의 제조방법을 보인 도면이다. 상술한 버팅콘택을 통하여 선택트랜지스터를 공정 진행상에서 구현하기 위한 제조방법을 보인 도면이다. 도면을 차례로 참조하자면, 통상의 국부산화막형성 공정으로 단결정 실리콘 기판 표면상에 메모리 셀과 선택트랜지스터가 형성될 활성영역과 이들의 소자절연을 위한 비활성영역인 필드산화막을 형성하고, 노출된 활성영역 상에 게이트산화막을 약 15∼150㎚ 성장하여 형성한다. 이때, 실질적으로 상기 필드산화막은 게이트산화막 성장 과정동안 그 두께가 어느정도 증가한다. 사진공정과 식각공정인 포토리소그래피 공정을 통하여 메모리 트랜지스터가 형성될 부분의 상기 게이트산화막을 제거하고 다시 터널산화막과 제 1폴리실리콘층을 형성한다. 상기 터널산화막은 약 10㎚의 두께를 가지며 트랜지스터의 드레인을 통하여 파울로 노르드하임 전자에 의해 상기 제 1폴리실리콘층에 데이타가 저장된다. 도 1의 인용부호 4는 활성영역이며, 6은 비활성영역인 필드산화막 부분이다. 상술한 과정에서 처럼 선택트랜지스터 형성부분 즉, 주변회로영역상에는 게이트산화막이 메모리 셀영역상에는 터널산화막이 형성되고 각각 산화막상에는 제 1폴리실리콘층이 형성되어 있다. 다시 포토리소그래피공정을 통하여 메모리셀영역 비활성영역 6상 일부분의 제 1 폴리실리콘층을 선택적으로 제거한다. 인용부호 8은 비활성영역 6상에 제 1폴리실리콘층이 일부 제거한 평면도이다. 도 2를 참조하자면, 층간절연막을 형성하기 위하여 제 1폴리실리콘층 상에 산화막을 형성한 후 연속공정으로 질화막을 침적하고 다시 로에서 산화공정을 통하여 산화막/질화막/산화막의 삼중의 층간절연막을 형성한다. 이후 결과물 전면에 제 2폴리실리콘층과 실리사이드층을 차례로 침적하여 형성한다. 포토리소그래피 공정을 통하여 메모리 셀내의 게이트가 형성될 부분을 제외한 부분의 상기 실리사이드층, 제 2폴리실리콘층, 층간절연막, 제 1폴리실리콘층을 차례로 연속 식각하여 제거한다. 인용부호 10a∼10n은 제어게이트층과 실리사이드층이 형성된 워드라인이며 메모리 셀영역상에 위치하며, 이와 평행하며 메모리 셀영역 상하에 주변회로영역의 선택트랜지스터가 형성될 스트링 선택라인 12가 위치한다. 이 스트링 선택라인 12는 비활성영역 6상에 버팅콘택을 형성하기 위한 돌출된 패턴 16을 가진다. 상기 결과후, 포토리소그래피 공정을 통하여 버팅콘택이 형성될 부분을 포함한 패턴 17부분의 실리사이드층, 제 2폴리실리콘을 식각한다. 도 3을 참조하자면, 상기 결과물에 평탄화를 위한 절연층, 예로 BPSG를 데포지션하고 포토리소그래피공정으로 콘택을 형성한다. 이때, 상기 버팅콘택이 형성될 부분 16 또한 식각한다. 따라서, 패턴 16부분의 실리사이드층, 제 2폴리실리콘, 층간절연막을 식각하여 제 1폴리실리콘이 드러나게 한다. 즉, 패턴 16부분은 BPSG의 콘택홀을 중심으로 상부의 실리사이드층과 제 1폴리실리콘층이 드러난다. 도 4를 참조하면, 상기 과정으로 인한 버팅콘택홀이 형성된 부분 18을 보인다. 도 5를 참조하면, 결과물에 메탈을 데포지션하고 포토리소그래피공정으로 메탈패턴을 형성한다. 이때, 상기 버팅콘택홀 18상에는 메탈이 형성되어 제 1폴리실리콘층과 제 2폴리실리콘층이 접촉되어 전기적 경로가 설정된다. 버팅콘택 20은 메모리 셀영역상에 형성된 비활성영역(필드산화막) 6상에 형성된다. 도 6은 상기 도 5의 Y-Y'의 수직절단면을 보인 도면이다. 비활성영역 6상에 형성된 게이트산화막, 제 1폴리실리콘층 22와 O/N/O층간절연막 24와 제 2폴리실리콘층 10과 실리사이드층 26이 형성되고 BPSG 28 데포지션후 버팅콘택 제조공정 후에 실리사이드층 26과 제 2폴리실리콘층 10과 층간절연막 24가 부분식각된 후 메탈 20에 의해 제 2폴리실리콘층 10과 제 1폴리실리콘층 22는 전기적으로 단일한 층의 기능을 수행하는 선택트랜지스터가 된다.
하지만, 상기한 바와 같은 버팅콘택에 의한 선택트랜지스터의 제조는 그 버팅콘택형성을 위한 공간, 즉 비활성영역 6의 영역이 불가피하게 증가되는 문제점이 있다. 또한, 영역증가를 없애고자 그 버팅콘택의 수를 줄인다면 선택트랜지스터의 게이트에 전압인가시에 비교적 큰 저항이 되는 제 1폴리실리콘층을 통해 주로 전류가 흐르게 되어 셀전체의 저항이 증가하게 되는 문제점이 있다.
도 7 내지 도 10은 종래 기술의 다른 일실시예에 따른 이이피롬셀 및 선택트랜지스터를 가지는 불휘발성 반도체 메모리 장치의 제조방법을 보인 도면으로서, 층간절연막을 제거하는 방법으로 선택트랜지스터의 제조방법을 보여준다. 이러한 방법은 미합중국 Pat. No. 4,780,431 제목 PROCESS FOR MAKING STRUCTURES INCLUDING EEPROM NONVOLATILE MEMORY CELLS WITH SELF-ALIGNED LAYERS OF SILICON AND ASSOCIATED TRANSISTORS에 개시되어 있다. 하기에는 간략하게 그 제조방법을 기재한다. 도 7을 참조하면, 상술한 바와 같은 공정방법과 동일하게 층간절연막 24까지 형성한다. 기판 2표면은 비활성영역 6과 활성영역으로 구분되며 활성영역 상에는 제 1폴리실리콘층 22와 층간절연막 24가 데포지션된 상태이다. 도 8을 참조하면, 포토레지스트 31을 층간절연막 24상에 형성하고 패턴하여 개구부 32을 형성하고 개구부 표면에 도출된 층간절연막을 제거하고 그 포토레지스트 31을 제거한다. 결과물 전면에 제 2폴리실리콘 또는 제 2폴리실리콘, 실리사이드층을 데포지션하고 다시 그 상부에 포토레지스트를 데포지션하고 메모리 트랜지스터와 선택트랜지스터를 정의하기 위하여 선택식각하여 포토레지스트 36을 형성한다. 노출된 제 2폴리실리콘층, 층간절연막, 제 1폴리실리콘층을 식각하고 메모리 트랜지스터와 선택트랜지스터를 형성한다. 결과물에 BPSG를 데포지션하고 콘택과 메탈배선을 형성한다. 이러한 방법은 선택트랜지스터위의 층간절연막을 식각하여 제 1폴리실리콘층 22와 제 2폴리실리콘층 10을 직접연결하는 방법이므로 버팅콘택을 위한 추가의 면적이 필요없다. 하지만, 실리사이드층, 제 2폴리실리콘층, 층간절연막, 제 1폴리실리콘층을 연속으로 식각하는 공정에서 층간절연막이 식각된 부분이 완전히 마스킹되지 않고 식각된다면 이 부분에서 실리사이드층, 제 2폴리실리콘층, 제 1폴리실리콘층, 게이트산화막, 기판순으로 식각되어 활성영역에서 피팅(pitting)이 발생하는 문제점을 가진다. 이러한, 문제점들을 해소하기 위하여 층간절연막이 식각되는 부분보다 선택트랜지스터를 크게 해야 하며 이는 선택트랜지스터의 채널 폭을 줄이지 못하며 이는 메모리 셀의 고집적화에 장애요소가 되는 문제점이 있다.
상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 선택트랜지스터의 채널폭의 증가없이도 식각공정시 활성영역의 피팅을 방지할 수 있는 선택트랜지스터의 제조방법을 가지는 불휘발성 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 셀어레이 면적이 축소된 선택트랜지스터를 가지는 불휘발성 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 저항이 감소되고 동작특성이 향상된 선택트랜지스터를 가지는 불휘발성 반도체 메모리 장치 및 그 제조방법을 제공함에 있다.
도 1 내지 도 5는 종래 기술의 일실시예에 따른 이이피롬셀 및 선택트랜지스터를 가지는 불휘발성 반도체 메모리 장치의 제조방법을 보인 도면.
도 6은 도 5의 Y-Y'축의 수직 절단면을 보인 도면.
도 7 내지 도 10은 종래 기술의 다른 일실시예에 따른 이이피롬셀 및 선택트랜지스터를 가지는 불휘발성 반도체 메모리 장치의 제조방법을 보인 도면.
도 11은 본 발명의 일실시예에 따른 이이피롬셀 및 선택트랜지스터를 가지는 불휘발성 반도체 메모리 장치의 레이아웃을 보인 도면.
도 12 내지 도 21은 불휘발성 반도체 메모리 장치의 제조방법을 도 11의 X1-X1'와 X2-X2'의 수직 절단면을 따라 순차적으로 보인 도면.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 기술적 사상은 주표면을 가지는 반도체 기판과, 상기 주표면과 접하고 상기 반도체 기판내에 형성된 웰영역과, 행들과 열들의 매트릭스 형식으로 배열된 다수의 낸드셀 유닛들을 가지며 상기 각 낸드셀 유닛은 미리 선택된 수의 직렬 접속된 메모리 트랜지스터들을 가지며 상기 각 메모리 트랜지스터는 제어게이트층과 삼중 층간절연막과 전하를 축적하기 위한 플로팅 게이트층과 상기 웰영역에 형성된 소오스 및 드레인 영역들을 가지는 메모리 어레이를 포함하는 불휘발성 반도체 메모리 장치에 있어서: 상기 각 낸드셀 유닛의 일단 및 타단을 대응 비트라인 또는 기준전위와 연결하고 상기 각 낸드셀 유닛을 지정하기 위한 선택 트랜지스터를 가지며, 오버해드를 줄이며 전기적특성을 향상시키기 위하여, 그 선택 트랜지스터가 활성영역 상에는 상기 메모리 트랜지스터와 동일한 게이트 구조를 가지며 인접한 상기 선택 트랜지스터간의 소자분리를 위한 비활성영역 상에는 제거된 층간절연막을 통하여 전기적 경로를 가지는 플로팅 게이트층과 제어 게이트층을 가지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 11은 본 발명의 일실시예에 따른 이이피롬셀 및 선택트랜지스터를 가지는 불휘발성 반도체 메모리 장치의 레이아웃을 보인 도면이고, 도 12 내지 도 21은 불휘발성 반도체 메모리 장치의 제조방법을 도 11의 X1-X1'와 X2-X2'의 수직 절단면을 따라 순차적으로 보인 도면이다. 도 12 내지 도 16의 선택트랜지스터 및 도 18내지 도 21의 메모리 트랜지스터의 제조방법을 설명함에 있어 도 11를 참조함을 유의해야 한다. 먼저, 도 12와 17을 참조하면, 제 1도전형의 단결정 실리콘 기판 2상에 활성영역 4및 비활성영역 6을 정의하기 위한 필드산화막 6을 형성한다. 이때의 필드산화막 6은 통상의 국부산화막공정으로 인하여 형성하고 상술한 종래기술의 버팅콘택을 형성하기 위하여 추가면적의 필드산화막을 형성할 필요가 없다. 후속 공정으로 각기 활성영역상에 게이트산화막 30을 약 200Å의 두께로 형성한다. 포토리소그래피공정으로 상기 활성영역 중 메모리셀의 영역 표면상에 형성된 상기 게이트산화막 30을 제거하고, 상기 메모리셀 활성영역 표면에 두께 약 90Å의 터널산화막 42를 형성한다. 도 13과 도 18를 참조하면, 상기 게이트산화막 30및 터널산화막 42 상부와 상기 비활성영역 6상부에 약 1000Å두께의 제 1폴리실리콘층 22를 형성하고, 포토리소그래피공정으로 메모리셀 영역의 비활성영역 6 상부의 상기 제 1폴리실리콘을 제거하여 개구부 44를 형성함으로서 플로팅게이트를 한정한다. 도 14와 도 19을 참조하면, 결과물 전면에 로에서 산화막을 형성하고 형성된 산화막위에 연속하여 LPCVD로 120Å의 질화막을 침적한다. 다음 로에서 1000℃의 습식분위기에서 상기 질화막 상에 50Å의 산화막을 형성하여 O/N/O삼중 층간절연막을 제 1폴리실리콘층 22상에 형성한다. 도 15와 도 20을 참조하면, 선택트랜지스터의 비활성영역 6상에 개구부 48을 가진 포토레지스트 46을 이용하여 상기 선택트랜지스터의 활성영역(도 11의 인용부호 4) 상부가 아닌 비활성영역 6상에 형성된 상기 삼중 층간절연막 24를 제거한다. 이때, 도 20의 메모리 트랜지스터는 포토레지스트 50으로 보호된다. 도 11은 상기한 과정을 진행한 후의 평면도를 보인 도면이다. 인용부호 38은 비활성영역인 필드산화막 6상에 형성된 층간절연막이 식각된 부분을 보인 것이다. 종래에는 층간절연막이 식각되어 제 1, 2폴리실리콘층을 서로 접촉하기 위한 부분이 활성영역상에서 이루어지나 본 발명은 그것이 비활성영역상에 형성된다. 도 16과 도 21를 참조하면, 결과물 전면에 제 2폴리실리콘층 10을 약 1000Å두께로 형성하고 그 상부에 텅스텐 실리사이드층 26을 두께 약 1000Å로 형성한다. 따라서, 도 16의 주변회로영역의 선택트랜지스터를 형성하고 도 21의 상기 메모리셀 영역을 포토리소그래피공정으로 선택적으로 식각하여 상기 메모리셀 영역의 게이트를 형성한다. 이때, 상기 선택트랜지스터는 그 구조상 제 1폴리실리콘층 22와 층간절연막 24와 제 2폴리실리콘층 10과 실리사이드층 26이 적층된 스태틱구조를 나타내지만 층간절연막이 식각된 창을 통하여 제 1폴리실리콘층 22 및 제 2폴리실리콘층 10이 서로 접촉하게 되어 전기적으로 1개의 게이트를 갖게 된다. 상기한 바와 같은 과정들을 통해 셀어레이내에서 게이트가 될 부분을 포토레지스트로서 마스크하고 노출된 부분을 셀프얼라인공정으로 실리사이드층 26, 제 2폴리실리콘층 10, 층간절연막 24, 제 1폴리실리콘층 22를 연속으로 식각한다. 따라서, 메모리 트랜지스터와 선택트랜지스터의 게이트가 형성된다. 이때, 식각된 부분이 미스얼라인등에 의해서 마스킹이 안되고 노출된다면 그 부분에서는 실리사이드층 26, 제 2폴리실리콘층 10, 제 1폴리실리콘층 22, 필드산화막 6의 구조가 되어 필드산화막 6이 부분적으로 식각되지만 본래의 아이솔래이션 기능에는 문제가 발생하지 않는다. 상기한 공정후에는 소오스와 드레인을 형성하는 이온주입을 실시한 후 1000Å의 HTO막을 침적하고 6000Å의 BPSG를 침적한다. 다음 로에서 BPSG를 리플로우하여 평탄화하고 포토리소그래피공정으로 콘택을 형성한다. 상기한 공정 후 300Å의 Ti과 400Å의 TiN을 침적하고 로에서 어닐링한 다음 6000Å의 Al을 침적하고 다시 250Å정도의 TiN을 침적한다. 포토리소그래피공정으로 메탈을 패턴하여 배선화한다.
상기한 바와 같은 본 발명에 따르면, 선택트랜지스터의 채널폭의 증가없이도 식각공정시 활성영역의 피칭을 방지하며 셀어레이 면적이 축소된 선택트랜지스터를 제조할 수 있는 효과가 있다. 상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.
Claims (7)
- 주변회로영역의 선택트랜지스터와 연결되며, 메모리셀영역에 셀프얼라인된 실리콘층을 가지는 이이피롬 메모리셀을 포함하는 불휘발성 반도체 메모리 장치의 제조방법에 있어서:단결정 실리콘 기판상에 활성영역 및 비활성영역을 정의하기 위한 필드산화막을 형성하는 제 1과정과;상기 활성영역 표면에 게이트산화막을 형성하고, 포토리소그래피공정으로 상기 활성영역 중 메모리셀의 영역 표면상에 형성된 상기 게이트산화막을 제거하고, 상기 메모리셀 영역 표면에 터널산화막을 형성하는 제 2과정과;상기 게이트산화막 및 터널산화막 상부와 상기 비활성영역 상부에 제 1폴리실리콘층을 형성하고, 포토리소그래피공정으로 메모리셀 영역의 비활성영역 상부의 상기 제 1폴리실리콘을 제거하여 플로팅게이트를 한정하는 제 3과정과;결과물 전면에 삼중 층간절연막을 형성하고, 포토리소그래피공정으로 상기 주변회로영역의 활성영역상부가 아닌 비활성영역상에 형성된 상기 삼중 층간절연막을 제거하는 제 4과정과;결과물 전면에 제 2폴리실리콘층과 실리사이드층을 차례로 형성하여 상기 주변회로영역의 선택트랜지스터를 형성하고, 상기 메모리셀 영역을 포토리소그래피공정으로 선택적으로 식각하여 상기 메모리셀 영역의 게이트를 형성하는 제 5과정을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
- 제 1항에 있어서; 상기 주변회로영역의 선택트랜지스터는,상기 제 4과정의 상기 비활성영역상에 제거된 삼중 층간절연막을 통하여 상기 제 1, 2폴리실리콘층 상호간의 전류경로가 형성된 하나의 게이트를 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
- 제 1항에 있어서; 상기 삼중 층간절연막은,산화막, 질화막, 산화막의 삼중으로 이루어짐을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
- 제 1항에 있어서; 상기 제 1, 2폴리실리콘층은,5가의 도핑된 불순물 이온을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
- 주표면을 가지는 반도체 기판과,상기 주표면과 접하고 상기 반도체 기판내에 형성된 웰영역과,행들과 열들의 매트릭스 형식으로 배열된 다수의 낸드셀 유닛들을 가지며 상기 각 낸드셀 유닛은 미리 선택된 수의 직렬 접속된 메모리 트랜지스터들을 가지며 상기 각 메모리 트랜지스터는 제어게이트층과 삼중 층간절연막과 전하를 축적하기 위한 플로팅 게이트층과 상기 웰영역에 형성된 소오스 및 드레인 영역들을 가지는 메모리 어레이를 포함하는 불휘발성 반도체 메모리 장치에 있어서:상기 각 낸드셀 유닛의 일단 및 타단을 대응 비트라인 또는 기준전위와 연결하고 상기 각 낸드셀 유닛을 지정하기 위한 선택 트랜지스터를 가지며, 오버해드를 줄이며 전기적특성을 향상시키기 위하여, 그 선택 트랜지스터가 활성영역 상에는 상기 메모리 트랜지스터와 동일한 게이트 구조를 가지며 인접한 상기 선택 트랜지스터간의 소자분리를 위한 비활성영역 상에는 제거된 층간절연막을 통하여 전기적 경로를 가지는 플로팅 게이트층과 제어 게이트층을 가지는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 5항에 있어서; 상기 삼중 층간절연막은,산화막, 질화막, 산화막의 삼중으로 이루어짐을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제 5항에 있어서; 상기 플로팅, 제어게이트층은,5가의 도핑된 불순물 이온을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960044561A KR100206712B1 (ko) | 1996-10-08 | 1996-10-08 | 불휘발성 반도체 메모리 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960044561A KR100206712B1 (ko) | 1996-10-08 | 1996-10-08 | 불휘발성 반도체 메모리 장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR19980026196A true KR19980026196A (ko) | 1998-07-15 |
| KR100206712B1 KR100206712B1 (ko) | 1999-07-01 |
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ID=19476622
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379506B1 (ko) * | 2000-07-19 | 2003-04-10 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조방법 |
| KR100389039B1 (ko) * | 2001-03-05 | 2003-06-25 | 삼성전자주식회사 | 비휘발성 메모리소자 및 그 제조방법 |
-
1996
- 1996-10-08 KR KR1019960044561A patent/KR100206712B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379506B1 (ko) * | 2000-07-19 | 2003-04-10 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조방법 |
| KR100389039B1 (ko) * | 2001-03-05 | 2003-06-25 | 삼성전자주식회사 | 비휘발성 메모리소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100206712B1 (ko) | 1999-07-01 |
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