KR19980021237A - 반도체장치의 캐패시터 제조방법 - Google Patents

Abstract

신규한 반도체장치의 캐패시터 제조방법이 개시되어 있다. 반도체기판 상에 주상구조를 갖는 장벽금속층을 증착한다. 상기 결과물 상에, 상기 장벽금속층이 갖는 주상구조 특성을 이용하여 스토리지전극용 도전층으로 TiSix층을 주상구조로 증착한다. 상기 TiSi층 및 장벽금속층을 사진식각 공정으로 패터닝하여 스토리지전극을 형성한다. 상기 TiSix층의 그레인의 맨 위에 자연적으로 쌓여진 TiSix의 산화물을 마스크로 이용하여 상기 TiSix층 및 TiN층을 이방성 식각함으로써, 상기 스토리지전극에 다수의 필라를 형성한다. 종래의 HSG를 이용한 캐패시터에 비해 훨씬 조밀한 주상구조를 얻을 수 있어, 스토리지전극의 면적을 극대화할 수 있다.

Description

반도체장치의 캐패시터 제조방법

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 캐패시터의 유효면적을 증대시킬 수 있는 반도체장치의 캐패시터 제조방법에 관한 것이다.

셀 캐패시터의 용량 증가는 DRAM 메모리셀에 있어서 독출능력을 향상시키고 소프트 에러율을 감소시키기 때문에, 셀 메모리특성의 향상에 중요한 역할을 한다. 메모리셀의 집적도가 증가함에 따라 칩당 단위셀 면적이 감소하여 셀 캐패시터가 차지하는 면적이 감소된다. 따라서, 집적도의 증가와 함께 단위면적당 캐패시터의 용량 증가가 필수적이다.

캐패시터의 용량은 스토리지전극이 얼마나 많은 면적을 공유하느냐에 비례하기 때문에, 작은 부피 속에 스토리지전극의 표면을 크게 하려는 노력이 계속되어 왔다. 제한된 셀 면적내에서 커패시턴스를 증가시키기 위한 많은 방법들은 크게 두가지로 나뉘어질 수 있다. 즉, ① 유전상수가 큰 물질을 사용하는 방법, 및 ② 캐패시터의 유효면적을 증가시키는 방법이 그것이다.

첫 번째 방법은, 큰 아스펙트 비(aspect ratio)를 갖는 3차원 메모리 셀 구조에 대해 높은 유전상수와 좋은 피복력을 갖는 탄탈륨산화막(Ta₂O₅) 및 티타늄산화막(TiO₂) 등을 사용하는 것이다.

두 번째 방법은 자동차의 라디에이터에서 열방출 효율을 높이기 위해 핀(fin)이나 벌집모양의 먕을 갖듯이, 최대한 스토리지전극의 면적을 높이려는 것이다. 이러한 예로서, 미합중국 특허공보 제5,227,322호에 반구형 그레인을 갖는 폴리실리콘(hemispherical grain; 이하 HSG라 한다)을 스토리지전극에 증착하여 그 표면적을 크게 하는 방법이 개시되어 있다. 이를 도 1 및 도 2를 참조하여 설명하겠다.

도 1을 참조하면, 트랜지스터(도시되지 않음) 등이 형성되어 있는 실리콘기판(10) 상에 절연막(12)을 형성한 후, 이를 사진식각 공정으로 식각하여 상기 기판(10)의 도전성부위와 후속공정에서 형성될 캐패시터의 스토리지전극을 접속시키기 위한 콘택홀을 형성한다. 이어서, 상기 콘택홀을 충분히 매립할 수 있을 정도로 스토리지전극용 도전물질, 예컨대 불순물이 도우프된 폴리실리콘(14a)을 증착한 후 그 위에 산화막(16) 및 HSG층(18)을 차례로 증착한다.

도 2를 참조하면, 상기 HSG층(18)을 마스크로 사용하여 상기 산화막(16)을 식각한 후, 다시 상기 산화막(16)을 마스크로 하여 상기 폴리실리콘층(14a)을 식각한다. 그 결과, 조밀하게 필라(pillar)가 세워져 있는 구조, 즉 주상구조를 갖는 스토리지전극(26)이 형성된다.

본 발명이 이루고자 하는 기술적 과제는 상술한 종래의 HSG를 이용한 캐패시터에 비해 스토리지전극의 면적을 더욱 크게 할 수 있는 반도체장치의 캐패시터 제조방법을 제공하는데 있다.

도 1 및 도 2는 종래방법에 의한 반도체장치의 캐패시터 제조방법을 설명하기 위한 단면도들.

도 3 내지 도 5는 본 발명의 제1 실시예에 의한 반도체장치의 캐패시터 제조방법을 설명하기 위한 단면도들.

도 6은 본 발명의 제1 실시예에 의해 제조된 캐패시터의 SEM 사진.

도 7 및 도 8은 본 발명의 제2 실시예에 의한 반도체장치의 캐패시터 제조방법을 설명하기 위한 단면도들.

도면의 주요부분에 대한 부호의 설명

10 ... 실리콘기판 12 ... 절연막

14a,14b ... 폴리실리콘층: 16 ... 산화막

18 ... HSG층 20 ... TiN층

22 ... TiSix층 24 ... 산화물

26, 28, 30 ... 스토리지전극

상기 과제를 달성하기 위하여 본 발명에 의한 반도체장치의 캐패시터 제조방법은, 반도체기판 상에 주상구조(columnar structure)를 갖는 장벽금속층을 증착하는 단계; 상기 결과물 상에, 상기 장벽금속층이 갖는 주상구조 특성을 이용하여 스토리지전극용 도전층으로 티타늄실리사이드(TiSix)층을 주상구조로 증착하는 단계; 상기 TiSi층 및 장벽금속층을 사진식각 공정으로 패터닝하여 스토리지전극을 형성하는 단계; 및 상기 TiSix층의 그레인의 맨 위에 자연적으로 쌓여진(pile-up) TiSix의 산화물을 마스크로 이용하여 상기 TiSix층 및 TiN층을 이방성 식각함으로써, 상기 스토리지전극에 다수의 필라를 형성하는 단계를 구비하는 것을 특징으로 한다.

상기 주상구조를 갖는 장벽금속층으로 티타늄나이트라이드(TiN)을 사용하는 것이 바람직하다.

상기 TiSix층은 주상구조를 갖도록 하기 위하여 300℃ 이하의 온도에서 증착하는 것이 바람직하다.

본 발명의 바람직한 실시예에 의하면, 상기 TiN층을 증착하는 단계 전에, 상기 반도체기판 상에 폴리실리콘층을 증착하는 단계를 더 구비하며, 상기 폴리실리콘층은 상기 TiSix층 및 TiN층을 이방성 식각할 때 함께 식각된다.

상기 TiSix의 산화물은 TiO₂또는 SiO₂이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.

도 3 내지 도 6은 본 발명의 제1 실시예에 의한 반도체장치의 캐패시터 제조방법을 설명하기 위한 단면도들이다.

도 3을 참조하면, 트랜지스터(도시되지 않음) 등이 형성되어 있는 실리콘기판(10) 상에 절연막(12)으로, 예컨대 실리콘산화막(SiO₂)을 증착한 후, 이를 사진식각 공정으로 식각하여 상기 기판(10)의 도전성 부위, 예컨대 트랜지스터의 소오스 영역과 후속공정에서 형성될 캐패시터의 스토리지전극을 접속시키기 위한 콘택홀(h)을 형성한다. 이어서, 상기 결과물 전면에 장벽금속층(20)으로, 예컨대 TiN층을 상기 콘택홀(h)을 충분히 매립시킬 수 있을 정도의 두께, 예컨대 100∼500Å의 두께로 증착한다. 계속해서, 상기 TiN층(20) 상에 스토리지전극용 도전층(22)으로, 예컨대 TiSix층을 약 1000∼7000Å의 두께로 증착한다. 여기서, 상기 TiN층(20)은 TiSix층(22)과 실리콘기판(10)이 서로 화학반응하여 그 계면이 열화되는 것을 방지하는 역할을 한다. 상기 TiN층(20)은 그 성장특성 상 주상구조를 갖기 때문에, 그 위에 증착하는 TiSix층(22)은 그 증착온도가 낮을수록 그 아래의 주상그레인을 갖는 구조를 따라가게 된다. 일반적인 TiSix의 증착온도인 400℃ 정도보다 낮은 200∼상온(25℃)의 증착온도에서 주상구조를 갖는 TiSix층을 얻을 수 있다. 또한, 그 증착온도가 낮을수록 더 조밀한 주상구조를 얻을 수 있다.

도 4를 참조하면, 사진식각 공정으로 상기 TiSix층(22) 및 TiN층(20)을 패터닝하여, 각 메모리 셀 단위로 분리되는 스토리지전극(28)을 형성한다. 이때, 상기 TiSix층(22) 및 TiN층(20)을 충분히 과도식각(over etch)하여, 잔류하는 물질이 각 셀의 캐패시터를 단락시키지 않도록 한다.

도 5를 참조하면, 상기 TiSix층(22)은 그 증착이 종료되면 맨 위의 그레인 상에 TiO₂또는 SiO₂와 같은 산화물(24)이 자연스럽게 쌓여진다. 따라서, 상기 산화물(24)을 마스크로 하여 TiSix층(22)을 플라즈마 식각하면, 종래의 HSG를 이용한 캐패시터에 비해 훨씬 조밀한 주상구조를 갖는 스토리지전극(28)을 얻을 수 있다.

도 6은 본 발명의 제1 실시예에 의해 제조된 주상구조를 갖는 스토리지전극의 SEM(scanning electron microscope) 사진으로서, 상기한 주상구조에서 그레인 사이즈를 100Å 정도까지 낮추어 스토리지전극의 면적을 극대화할 수 있다.

도 7 및 도 8은 본 발명의 제2 실시예에 의한 반도체장치의 캐패시터 제조방법을 설명하기 위한 단면도들이다.

도 7을 참조하면, 트랜지스터(도시되지 않음) 등이 형성되어 있는 실리콘기판(10) 상에 절연막(12)으로, 예컨대 실리콘산화막을 증착한 후, 이를 사진식각 공정으로 식각하여 상기 기판(10)의 도전성 부위, 예컨대 트랜지스터의 소오스 영역과 후속공정에서 형성될 캐패시터의 스토리지전극을 접속시키기 위한 콘택홀(h)을 형성한다. 이어서, 상기 결과물 전면에 스토리지전극용 도전층으로서, 예컨대 불순물이 도우프된 폴리실리콘(14b)을 상기 콘택홀(h)을 충분히 매립시킬 수 있을 정도의 두께로 증착한 후, 그 위에 TiN 장벽금속층(20) 및 TiSix층(22)을 차례로 증착한다. 이때, 상기 TiN층(20) 및 TiSix(22)은 주상구조를 갖는다. 이어서, 사진식각 공정으로 상기 TiSix층(22), TiN층(20) 및 폴리실리콘층(14b)을 패터닝하여, 각 메모리 셀 단위로 분리되는 스토리지전극(28)을 형성한다.

도 8을 참조하면, 상기 TiSix층(22)의 맨 위의 그레인 상에 자연적으로 쌓여진 TiO₂또는 SiO₂와 같은 산화물(24)을 마스크로 하여 상기 TiSix층(22)을 플라즈마 식각하고, 계속해서, 상기 TiN층(20) 및 폴리실리콘층(14b)을 식각한다. 그 결과, 다수의 필라를 갖는 폴리실리콘 스토리지전극(30)을 얻을 수 있다.

상술한 바와 같이 본 발명에 의한 반도체장치의 캐패시터 제조방법에 의하면, 종래의 HSG를 이용한 캐패시터에 비해 훨씬 조밀한 주상구조를 갖는 스토리지전극을 형성함으로써, 그 면적을 극대화시킬 수 있다. 또한, 종래방법은 두 번의 증착 및 식각공정으로 주상구조를 형성하는 반면, 본 발명에서는 TiSix의 그레인 상에 자연적으로 쌓여지는 산화물을 마스크로 이용한 식각공정을 통해 주상구조를 형성함으로써, 공정단순화를 도모할 수 있다.

Claims (1)

1. 반도체기판 상에 주상구조를 갖는 장벽금속층을 증착하는 단계;

   상기 결과물 상에, 상기 장벽금속층이 갖는 주상구조 특성을 이용하여 스토리지전극용 도전층으로 티타늄실리사이드(TiSix)층을 주상구조로 증착하는 단계;

   상기 TiSi층 및 장벽금속층을 사진식각 공정으로 패터닝하여 스토리지전극을 형성하는 단계; 및

   상기 TiSix층의 그레인의 맨 위에 자연적으로 쌓여진 TiSix의 산화물을 마스크로 이용하여 상기 TiSix층 및 TiN층을 이방성 식각함으로써, 상기 스토리지전극에 다수의 필라를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 캐패시터 제조방법.