KR19980020274A - 반도체 메모리 장치의 비트라인 감지증폭회로 - Google Patents
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Abstract
셀어레이 영역으로 부터 도출된 한쌍의 비트라인과 접속되고, 상기 비트라인 중의 하나의 라인을 풀업시키기 위한 제 1감지증폭회로와, 그 나머지 하나의 비트라인을 풀다운시키기 위한 제 2감지증폭회로를 가지며, 상기 비트라인 디벨롭시 오버슈팅을 방지하기 위한 반도체 메모리 장치의 비트라인 감지증폭회로에 있어서: 주변회로 영역에 배치되어 인가되는 외부 전원전압을 소정 레벨의 내부 전원전압으로 출력하기 위한 내부 전원전압 발생회로와; 미리 설정된 기준전압과 피이드백되는 상기 제 1감지증폭회로의 구동신호를 입력으로 하고, 클럭신호에 응답하여 인가되는 외부 전원전압의 변동에 따라 상기 기준전압 레벨 만큼의 설정신호를 출력하기 위한 외부 전원용 제어회로와; 상기 클력신호에 응답하고 인가되는 상기 내부 전원전압에 대응하는 버퍼링 신호를 출력하기 위한 내부 전원용 제어회로와; 상기 설정신호 또는 버퍼링신호에 응답하여 인가되는 상기 외부 또는 내부전원전압을 드라이빙하고, 상기 비트라인의 풀업 디벨롭핑의 초기동안 상기 외부 또는 내부전원전압을 동시에 드라이빙하여 제 1구동신호를 출력하고, 미리 설정된 시간후에 상기 설정신호를 디스에이블시키고 최종시간동안 상기 내부 전원전압을 드라이빙하여 상기 제 1구동신호의 레벨 상태를 유지하기 위한 제 2구동신호를 출력하기 위한 복수개의 외부 또는 내부 전원용 드라이버회로를 구비하고 비트라인 디벨롭시 오버슈팅을 방지할 수 있다.
Description
본 발명은 반도체 메모리 장치에 있어서, 메모리 셀과 비트라인간의 데이타 공유시점에서 미약한 정보 신호를 신속하게 감지 및 증폭하기 위한 비트라인 감지증폭회로에 관한 것으로, 특히 비트라인의 하이 레벨 디벨롭시 발생하는 비트라인 오버슈팅을 방지하기 위한 반도체 메모리 장치의 비트라인 감지증폭회로에 관한 것이다.
일반적으로, 반도체 메모리 장치인 다이나믹 램은 로우 디코더에 의해 선택된 메모리 셀에 축적된 데이타를 셀 트랜지스터의 드레인에 접속된 비트라인으로 부터 충전하거나 방전하고, 상기 비트라인 상에서 전압차 형태로 나타난 정보는 상기 비트라인에 병렬 접속된 상기 감지증폭기에 의해 감지증폭되어 외부로 읽혀진다. 그리고, 독출된 상기 메모리 셀에는 다시 원래의 데이타(정보)가 충전 또는 방전되어 다이내믹한 메모리 기능을 갖는다.
먼저, 전반적인 종래 기술 이해의 편의를 위하여 감지증폭회로를 보인 도 2 (2D)를 참조한다. 한편, 본 명세서에는 설명의 용이함과 이해의 편의를 목적으로 도면을 일정순서 없이 참조하고 있음을 유의하길 바란다. 도 2 (2D)는 상기 구동신호 LA, LAB를 입력으로 하여 상기 비트라인을 풀업 풀다운으로 디벨롭하기 위한 즉, 증폭하기 위한 비트라인 감지증폭회로를 보인 도면이다. 셀어레이 영역 54, 56의 유닛셀의 엔형 모오스 트랜지스터의 드레인단자와 접속된 한쌍의 비트라인 BL, BLB와 이에 감지증폭회로 33, 35가 병렬접속된다. 셀어레이 영역 54의 특정 워드라인이 선택되면 이에 접속된 상기 엔형 모오스 트랜지스터가 턴온되고 이와 접속된 커페시터와 비트라인간에는 차아지 셰어링(데이타공유) 동작이 일어난다. 하이레벨의 PISOi(PISOj)가 인가되어 전달게이트인 34, 36을 도통시킨다. 그러면, 한쌍의 비트라인 간에 크로스 접속된 피형 모오스 트랜지스터들 38, 40과 엔형 모오스 트랜지스터들 46, 48은 상기 비트라인의 데이타 레벨을 감지하여 풀업 풀다운으로 디벨롭하여 데이타의 논리를 결정한다. 블럭 37은 하이 레벨의 등화신호 CSL이 입력되어 감지증폭회로에 의해 디벨롭된 데이터를 입출력 라인(IO)에 연결시켜 데이터 버스로 출력시킨다. 이로 인해 한쌍의 비트라인의 논리상태가 CSL 인에이블에 의해 입출력라인 IO, IOB로 전송된다. 이때, 크로스 접속된 피형 모오스 트랜지스터들 38, 40은 구동신호 LA에 응답하여 상기 비트라인의 하나를 풀업 디벨롭하는 동작을 하고, 또 다른 크로스 접속된 엔형 모오스 트랜지스터들 46, 48은 상보적인 구동신호 LAB에 응답하여 나머지 비트라인을 풀다운으로 디벨롭하는 동작을 한다. 각각의 구동신호 LA, LAB는 도2(2B), (2C)에 제시한 드라이버회로로 부터 제공된 신호이다. 도 2 (2B)는 외부 전원용 제어회로의 출력신호 LAPGE를 게이트단으로 입력으로 하여 한쌍의 비트라인 중 어느 하나의 비트라인을 풀업 디벨롭하기 위한 구동신호 LA를 제공하는 피형 모오스 트랜지스터 30으로 이루어진 외부 전원(E)용 드라이버회로이다. (2C)는 통상의 인버터로 부터의 출력된 신호 LANG를 게이트단으로 입력으로 하고 나머지 하나의 비트라인을 풀다운으로 디벨롭하기 위한 구동신호 LAB를 제공하는 엔형 모오스 트랜지스터 32로 이루어진 드라이버회로를 보인 도면이다. 따라서, 상기 감지증폭회로 33, 35의 일단으로 상기 각각의 구동신호가 입력되어 데이타 논리결정 동작을 구동하게 한다. 한편, 비트라인 풀업 디벨롭신호를 결정하는 신호 LA는 외부 전원전압(E)의 변동에 의해 안정된 신호가 되지 못하며 또한, 피형 트랜지스터 30의 도통 저항으로 인한 원치 않는 전류가 공급된다. 이를 방지하기 위하여 트랜지스터 30의 게이트단으로 외부 전원용 제어회로의 출력신호 LAPGE가 입력된다. 이 외부 전원용 제어회로는 도2(2A)에 제시한다. 즉, 일단은 구동신호 LA를 피이드백하여 다시 입력으로 하고 타단은 기준전압발생신호 VREFA를 입력으로 한다. 그리고, 클럭과 셀어레이영역으로 부터 제공된 신호 PBLSij에 응답하여 인가되는 외부 전원전압(E)을 상기 기준전압 레벨에 대응하여 상기 신호 LAPGE를 출력한다. 이 외부 전원용 제어회로는 피형 및 엔형 트랜지스터들 14, 16, 18, 20과 프리차아지 트랜지스터 24와 인버터 26, 28로 구성되며 외부 전원전압(E)를 전류원으로 한다. 이러한 구조는 이미 공지된 기술이므로 자세한 구조설명은 생략한다.
하지만, 상기 외부 전원용 제어회로는 동작상의 반응시간이 지연되고 또한 구동신호 LA가 기준전압 VREFA만큼 디벨롭되어 LAPGE를 디스에이블시킬 때 설정신호 LAPGE의 디스에이블이 지연되므로 상기 설정된 기준전압 보다 높은 전압으로 상기 구동신호 LA가 오버슈팅되는 문제점이 있다. 이러한, 오버슈팅된 구동신호 LA에 응답하여 풀업 비트라인 레벨을 기준전압 보다 상승시키고 칩의 프리차아지 동작에서 비트라인의 프리차아지 레벨을 상승시킨다. 도 5 (5A)는 기준전압 발생신호 레벨 118보다 구동신호 LA신호가 후반부 122에서 상승됨을 알 수 있다. 이러한 문제점으로 그 다음 사이클의 칩동작시 센싱마진 손해가 발생한다. 또한, 상기 비트라인 디벨롭후에 상기 외부 전원용 제어회로의 피이드백 출력으로 그 출력 LAPGE가 디스에이블되어 비트라인의 플로팅구간이 발생하며 이는 풀업 비트라인 레벨의 릭다운 (leak down) 유발과 리커버리 시간이 길어지는 문제점을 수반한다. 이러한 문제점들을 개선코자 도3에서는 도1의 내부전원전압 발생회로의 내부전원 VCCA를 이용하고 입력되는 클럭신호를 인버터 58, 60, 62로 버퍼링함으로서 버퍼링신호 LPAGA를 출력하고 이를 (3B)의 드라이버회로의 입력으로 하고 내부전원(A)를 이용하여 구동신호 LA를 제공하나 이 또한 드라이버 피형 트랜지스터 64의 도통저항으로 인해 비트라인 디벨롭시 상기 VCCA의 딥(dip)현상 및 리커버리 시간이 문제가 되어 비트라인 액티브 및 리스토아 시간에 큰 손실을 준다. 이는 노이즈를 유발시켜 소자의 특성저하를 가져오는 문제점이 있다.
상기한 바와 같은 문제점을 해소코자 본 발명의 목적은 비트라인 디벨롭시 오버슈팅을 방지하기 위한 반도체 메모리 장치의 비트라인 감지증폭회로를 제공함에 있다.
본 발명의 다른 목적은 안정된 디벨롭핑 동작을 수행하는 반도체 메모리 장치의 비트라인 감지증폭회로를 제공함에 있다.
도 1은 종래 기술의 일실시예에 따른 내부전원전압 발생회로를 보인 도면.
도 2 (2A)는 종래 기술의 일실시예에 따른 외부 전원용 제어회로를 보인 도면이고, (2B)는 상기 외부 전원용 제어회로의 출력신호를 입력으로 하여 비트라인을 풀업 디벨롭하기 위한 구동신호를 제공하는 외부 전원용 드라이버회로를 보인 도면이고, (2C)는 상기 비트라인을 풀다운으로 디벨롭하기 위한 구동신호를 제공하는 드라이버회로를 보인 도면이고 그리고, (2D)는 상기 구동신호를 입력으로 하여 상기 비트라인을 디벨롭하기 위한 비트라인 감지증폭회로를 보인 도면.
도 3 (3A)은 종래 기술의 또 다른 일실시예에 따른 내부 전원용 제어회로를 보인 도면이고, (3B) 및 (3C)는 감지증폭회로의 일단 및 타단에 구동신호를 제공하는 드라이버회로를 보인 도면.
도 4는 본 발명의 일실시예에 따른 회로 블럭을 보인 도면.
도 5 (5B)는 본 발명에 따른 비트라인 디벨롭핑 타이밍을 보인 도면이고, (5A)는 종래 기술의 일실시예에 따른 비트라인 디벨롭핑 타이밍을 보인 도면.
제 6도 (6A)는 본 발명의 일실시예에 따른 외부 전원용 제어회로를 보인 도면이고, (6B)는 내부 전원용 제어회로를 보인 도면이고, (6C)는 외부 또는 내부 전원용 드라이버회로를 보인 도면이고, (6D)디벨롭핑 풀다운 구동신호인 제 3구동신호를 출력하기 위한 드라이버회로를 보인 도면.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 4는 본 발명의 일실시예에 따른 회로 블럭을 보인 도면이다. 도 4를 참조하면, 셀어레이 영역 68, 76과 이에 도출된 비트라인에 병렬로 감지증폭회로 33, 35와 접속된다. 이는 상술한 바와 같다. 구동신호 LA는 감지증폭회로 33의 입력단으로 제공되고 감지증폭회로 33은 한쌍의 비트라인 중 하나의 비트라인을 풀업 디벨롭핑시킨다. 입력클럭 및 셀어레이영역으로 부터 제공된 PBSij에 응답하여 외부 전원용 제어회로 78은 설정신호 LAPGE로 외부 또는 내부 전원용 다수의 드라이버회로 70, 72, 74를 공통 제어한다. 또한, 입력클럭 및 셀어레이영역으로 부터 제공된 PBSij에 응답하여 내부 전원용 제어회로 80도 버퍼링신호 LAPGA에 응답하여 외부 또는 내부 전원용 다수의 드라이버회로 70, 72, 74를 공통 제어한다. 이때, 상기 외부 또는 내부 전원용 드라이버회로는 도 6 (6C)에서 제시한 바와 같이 게이트단으로는 상기 설정신호 LAPGE가 입력되고, 드레인단으로는 상기 외부 전원전압이 인가되고, 소오스단으로는 상기 구동신호 출력라인과 접속된 제 1피형 모오스 트랜지스터 104와, 게이트단으로는 상기 버퍼링 신호 LAPGA가 입력되고, 드레인단으로는 상기 내부 전원전압이 인가되고, 소오스단으로는 상기 제 1피형 모오스 트랜지스터 104의 소오스단과 상기 출력라인과 공통접속되는 제 2피형 모오스 트랜지스터 106으로 이루어진다. 이때, 외부 또는 내부 전원용 드라이버회로들 70, 72, 74은 상기 설정신호 LAPGE 및 버퍼링신호 LAPGA에 응답하여 미리 설정된 시간 만큼 즉, 도5(5A)의 초기 구간 112동안 외부 또는 내부 전원을 동시에 드라이빙하여 풀업 디벨롭핑시키기 위한 감지증폭회로 33의 제 1구동신호 LA를 출력한다. 일정 지연시간 후 상기 설정신호 LAPGE를 디스에이블시키고 도5(5A)의 후기 구간 114에서 처럼 풀업 디벨롭핑 상태를 일정시간 동안 유지시키기 위하여 내부 전원전압 만을 드라이빙하여 제 2구동신호 LA를 제공한다. 이때, 내부전원용 제어회로 80는 입력클럭 및 PBLSij신호가 입력되고 제어신호 LAPGA를 제공한다. 즉, 종래와는 달리 제 1구동신호를 외부전원전압을 전류원으로서 이용하고 제 2구동신호를 내부전원전압을 전류원으로 이용한다. 따라서, 비트라인 디벨롭핑 슬롭(slope)를 개선하고 비트라인의 오버슈팅도 개선할 수 있다. 이에 상기 각 블럭의 상세한 회로구성을 아래에 설명한다.
도 6 (6A)은 본 발명의 일실시예에 따른 외부 전원용 제어회로를 보인 도면이다. 외부 전원용 제어회로 78는 일단은 구동신호 LA를 피이드백하여 다시 입력으로 하고 타단은 기준전압발생신호 VREF를 입력으로 하고 설정신호 LAPGE를 출력한다. 이 외부 전원용 제어회로 78는 피형 및 엔형 트랜지스터들 82, 84, 86, 88, 90과 프리차아지 트랜지스터 92와 인버터 94, 96으로 구성되며 외부 전원전압(E)를 전류원으로 한다. 이는 상술한 바와 같은 종래 도면 도 2 (2A)의 구조와 동일하다. 도 6 (6B)은 내부 전원용 제어회로 80을 보인 도면이고 입력되는 클럭신호에 응답하여 버퍼링신호 LAPGA를 출력하기 위한 인버터 98, 100, 102로 구성되며 내부 전원전압(A)을 전류원으로 한다. 이때, 내부 전원전압은 도1의 통상의 공지된 내부 전원전압 발생회로로 부터 출력되는 내부 전원전압이다. (6C)는 상술한 바와 같은 본 발명에 따른 외부 또는 내부 전원용 드라이버회로이다. (6D)는 상기 제 1구동신호의 상보적인 신호인 제 3구동신호 LAB를 상기 감지증폭회로 35의 일단에 제공하여 비트라인을 풀다운 디벨롭핑을 일정 시간동안 수행하게 한다.
도 5 (5B)는 본 발명에 따른 비트라인 디벨롭핑 타이밍을 보인 도면이고, (5A)는 종래 기술의 일실시예에 따른 비트라인 디벨롭핑 타이밍을 보인 도면이다. 즉, 종래와 동일한 구조의 외부 전원용 제어회로 78, 버퍼링출력회로 80를 이용하여 초기구간동안 112에는 외부 또는 내부 전원용 드라이버회로 70, 72, 74의 외부 또는 내부전원을 드라이빙하여 미리 설정된 시간동안 제 1구동신호 LA를 출력하여 비트라인을 풀업 디벨롭시키고 후기 기간동안 114부터는 다수의 외부 또는 내부 전원용 드라이버회로 70, 72, 74의 내부전원 만을 드라이빙하여 상기 제 1구동신호를 유지시키는 제 2구동신호를 출력한다. 설정신호 LAPGE가 논리 로우레벨로 인에이블되어 비트라인은 외부 전원전압에 의해 풀업 디벨롭되기 시작한다. 이와 동시에 라스바 신호를 통해 내부적으로 발생된 신호 및 로우 어드레스 신호에 의해 발생된 신호가 입력되어 LAPGA가 인에이블되어 비트라인은 디벨롭되다가 LAPGE는 자동펄스 116를 이루면서 디스에이블되고 최종적으로 내부전원에 의해 비트라인이 디벨롭되면서 센싱동작이 완료된다. 한편, 본 명세서에서 제 5도 (5A)의 초기동작구간 112과 최종동작구간 114의 구분을 위해서는 전술한 바와 같이 초기동작구간 112에 내부 또는 외부 전원을 동시에 드라이빙하여 제 1구동신호를 출력하고 최종동작구간 114부터는 설정신호를 디스에이블시키고 버퍼링신호로 내부 전원만을 드라이빙하여 제 2구동신호를 출력하는 경우를 예로 하여 설명하였지만 반드시 이에 국한되지 않음을 유의해야 한다. 예컨데, 상기 기준전압을 낮게 설정하여 외부 전원용 제어회로에 의해 상기 초기동작구간 112의 완료를 확인한 후 상기 외부 또는 내부 전원용 드라이버회로의 설정신호를 디스에이블시키고 버퍼링신호에 의한 내부 전원만을 드라이빙한 제 2구동신호를 출력한다. 또한, 자동펄스를 사용하여 초기동작구간 112을 보장할 수도 있다. 즉, 상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.
상기한 바와 같은 본 발명을 따르면, 비트라인 디벨롭시 오버슈팅을 방지하고 안정된 풀업 디벨롭동작을 수행할 수 있는 효과가 있다.
Claims (4)
- 셀어레이 영역으로 부터 도출된 한쌍의 비트라인과 접속되고, 상기 비트라인 중의 하나의 라인을 풀업시키기 위한 제 1감지증폭회로와, 그 나머지 하나의 비트라인을 풀다운시키기 위한 제 2감지증폭회로를 가지며, 상기 비트라인 디벨롭시 오버슈팅을 방지하기 위한 반도체 메모리 장치의 비트라인 감지증폭회로에 있어서:주변회로 영역에 배치되어 인가되는 외부 전원전압을 소정 레벨의 내부 전원전압으로 출력하기 위한 내부 전원전압 발생회로와;미리 설정된 기준전압과 피이드백되는 상기 제 1감지증폭회로의 구동신호를 입력으로 하고, 클럭신호에 응답하여 인가되는 외부 전원전압의 변동에 따라 상기 기준전압 레벨 만큼의 설정신호를 출력하기 위한 외부 전원용 제어회로와;상기 클력신호에 응답하고 인가되는 상기 내부 전원전압에 대응하는 버퍼링 신호를 출력하기 위한 내부 전원용 제어회로와;상기 설정신호 또는 버퍼링신호에 응답하여 인가되는 상기 외부 또는 내부전원전압을 드라이빙하고, 상기 비트라인의 풀업 디벨롭핑의 초기동안 상기 외부 또는 내부전원전압을 동시에 드라이빙하여 제 1구동신호를 출력하고, 미리 설정된 시간후에 상기 설정신호를 디스에이블시키고 최종시간동안 상기 내부 전원전압을 드라이빙하여 상기 제 1구동신호의 레벨 상태를 유지하기 위한 제 2구동신호를 출력하기 위한 복수개의 외부 또는 내부 전원용 드라이버회로를 구비함을 특징으로 하는 반도체 메모리 장치의 비트라인 감지증폭회로.
- 제 1항에 있어서; 상기 외부 또는 내부 전원용 드라이버회로는,게이트단으로는 상기 설정신호가 입력되고, 드레인단으로는 상기 외부 전원전압이 인가되고, 소오스단으로는 상기 구동신호 출력라인과 접속된 제 1피형 모오스 트랜지스터와, 게이트단으로는 상기 버퍼링 신호가 입력되고, 드레인단으로는 상기 내부 전원전압이 인가되고, 소오스단으로는 상기 제 1피형 모오스 트랜지스터의 소오스단과 상기 출력라인과 공통접속되는 제 2피형 모오스 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 장치의 비트라인 감지증폭회로.
- 제 1항에 있어서; 상기 제 2감지증폭회로는,그의 일단에 상기 제 1구동신호와 상보적인 제 3구동신호를 입력으로 함을 특징으로 하는 반도체 메모리 장치의 비트라인 감지증폭회로.
- 셀어레이 영역으로 부터 도출된 한쌍의 비트라인과 접속되고, 상기 비트라인 중의 하나의 라인을 풀업시키기 위한 제 1감지증폭회로와, 그 나머지 하나의 비트라인을 풀다운시키기 위한 제 2감지증폭회로를 가지며, 상기 비트라인 디벨롭시 오버슈팅을 방지하기 위한 반도체 메모리 장치의 비트라인 감지증폭회로에 있어서:주변회로 영역에 배치되어 인가되는 외부 전원전압을 소정 레벨의 내부 전원전압으로 출력하기 위한 내부 전원전압 발생회로와;미리 설정된 기준전압과 피이드백되는 상기 제 1감지증폭회로의 구동신호를 입력으로 하고, 클럭신호에 응답하여 인가되는 외부 전원전압의 변동에 따라 상기 기준전압 레벨 만큼의 설정신호를 출력하기 위한 외부 전원용 제어회로와;상기 클력신호에 응답하고 인가되는 상기 내부 전원전압에 대응하는 버퍼링 신호를 출력하기 위한 내부 전원용 제어회로와;상기 설정신호 또는 버퍼링신호에 응답하여 인가되는 상기 외부 또는 내부전원전압을 드라이빙하고, 상기 비트라인의 풀업 디벨롭핑의 초기동안에는 상기 설정신호에 의해 외부 전원전압을 드라이빙하여 제 1구동신호를 출력하고, 미리 설정된 시간후에 상기 설정신호를 디스에이블시키고 최종시간동안 상기 버퍼링신호에 의해 상기 내부 전원전압을 드라이빙하여 상기 제 1구동신호의 레벨 상태를 유지하기 위한 제 2구동신호를 출력하기 위한 복수개의 외부 또는 내부 전원용 드라이버회로를 구비함을 특징으로 하는 반도체 메모리 장치의 비트라인 감지증폭회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960038707A KR100238864B1 (ko) | 1996-09-06 | 1996-09-06 | 반도체 메모리 장치의 비트라인 감지증폭회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960038707A KR100238864B1 (ko) | 1996-09-06 | 1996-09-06 | 반도체 메모리 장치의 비트라인 감지증폭회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980020274A true KR19980020274A (ko) | 1998-06-25 |
| KR100238864B1 KR100238864B1 (ko) | 2000-01-15 |
Family
ID=19473008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960038707A KR100238864B1 (ko) | 1996-09-06 | 1996-09-06 | 반도체 메모리 장치의 비트라인 감지증폭회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100238864B1 (ko) |
-
1996
- 1996-09-06 KR KR1019960038707A patent/KR100238864B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100238864B1 (ko) | 2000-01-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20081001 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |