KR19980016197A - The refresh control circuit of the semiconductor memory device - Google Patents

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Abstract

본 발명의 반도체 메모리소자의 리프레시 제어회로는, 한 개의 칩내에 다수개의 뱅크를 구비하는 반도체 메모리소자에 있어서, 상기 다수개의 뱅크 중 한 뱅크만 프리차지 시킨 후 그 뱅크만 리프레시 되도록 함으로써 리프레시 수행중에도 다른 뱅크들은 엑세스 할 수 있으며, 리프레시가 끝난 후 다시 액티브 시키는데 걸리는 시간을 최소화하여 리프레시 오버헤드를 감소시킴으로써 초고집적 메모리 소자의 수율을 개선할 수 있는 효과가 있다.A refresh control circuit for a semiconductor memory device according to the present invention is a semiconductor memory device having a plurality of banks in one chip, in which only one bank of the plurality of banks is precharged and then the banks are refreshed, The banks can be accessed, and the refreshing overhead can be reduced by minimizing the time taken to activate the memory after the refresh is completed, thereby improving the yield of the highly integrated memory device.

Description

반도체 메모리소자의 리프레시 제어회로The refresh control circuit of the semiconductor memory device

본 발명은 반도체 메모리소자에 관한 것으로, 특히 반도체 메모리소자의 리프레시(refresh) 효율을 높일 수 있는 반도체 메모리소자의 리프레시 제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a refresh control circuit for a semiconductor memory device capable of increasing the refresh efficiency of a semiconductor memory device.

반도체 메모리소자는, 1970년대 디램(DRAM)의 개발이후 집적도의 향상과 대용량화가 급속히 추진되어 최근에는 256메가 이상의 디램에 대한 연구가 활발히 진행중이다.Since the development of DRAM (DRAM) in the 1970s, semiconductor memory devices have been rapidly progressing in integration density and capacity, and research on DRAMs of 256 megabytes or more is actively underway.

그리고 집적도의 증가와 함께 실제 사용되는 시간에 대한 리프레시 동작시간의 오버헤드(overhead)가 증가되지 않도록 전체 리프레시 주기를 증가시켜 왔는데, 예를 들어 16메가 디램의 경우는 32 msec동안 2K 리프레시 주기를 수행하거나 64 msec 동안4K 리프레시 주기를 수행하며, 일부 저전력소자의 경우에는 128msec 동안 리프레시 주기를 수행하도록 하였다.The total refresh period has been increased so that the overhead of the refresh operation time with respect to the actually used time is not increased along with the increase of the integration degree. For example, in the case of 16 mega dyram, a 2K refresh cycle is performed for 32 msec Or a 4K refresh cycle is performed for 64 msec, and for some low power devices, a refresh cycle is performed for 128 msec.

이렇게 집적도가 증가할수록 리프레시 주기가 길어지는 경향을 볼 때 256메가 이상급에서는 리프레시 주기가 256 msec이상이 요구될 것을 예측할 수 있으나, 실제 셀의 경우 누설전류의 영향등으로 인해 리프레시 주기가 128 msec 보다 커지면 수율이 저하되므로 리프레시 효율을 향상시키는 것은 매우 중요하다.As the degree of integration increases, the refresh period tends to become longer. In the case of 256 megabits or more, it is predicted that the refresh period needs to be longer than 256 msec. However, in the actual cell, if the refresh period becomes larger than 128 msec It is very important to improve the refresh efficiency because the yield is lowered.

도1은 하나의 칩(chip) 내에 여러개의 뱅크(bank)가 독립적으로 구성되는 에스디램(Synchronous DRAM)에서 사용되는 종래의 리프레시 제어파형을 도시한 것으로, 리프레시를 위해서는 액티브(active) 상태의 뱅크를 모두 프리차지(precharge) 시킨후 내부에서 다음과 같은 리프레시 동작을 수행하도록 되어 있다.FIG. 1 shows a conventional refresh control waveform used in an SDRAM in which a plurality of banks are independently formed in one chip. In order to refresh the refresh signal, an active bank And then performs the following refresh operation from the inside.

예를들어 한 칩 내에 뱅크0, 뱅크1, 뱅크2, 뱅크3의 모두 4개의 뱅크가 있는 경우, 뱅크는 뱅크0, 뱅크1, 뱅크2, 뱅크3을 동시에 프리차지 시킨 후 뱅크0의 하위비트로부터 순차적으로 리프레시된다.For example, if there are four banks in bank 0, bank 1, bank 2, and bank 3 in one chip, the bank precharges bank 0, bank 1, bank 2, and bank 3 simultaneously, Are sequentially refreshed.

그러나 이러한 종래의 방식은, 상기한 바와 같이 리프레시를 위해 상기 모든 뱅크가 프리차지 된 후 순차적으로 리프레시 될 때 어떠한 뱅크도 엑세스 할 수 없으므로 한 칩 내에 복수개의 뱅크가 있더라도 뱅크 하나만으로 구성된 디램과 같은 리프레시 오버헤드를 갖게 되는 문제점이 있었다.However, according to the conventional method, as described above, when all the banks are precharged for refreshing and then sequentially refreshed, no bank can be accessed, so that even if there are a plurality of banks in one chip, There is a problem that it has an overhead.

따라서 본 발명의 목적은, 상기와 같은 문제점을 해결하기 위하여 복수개의 각 뱅크를 담당하는 복수개의 리프레시 어드레스 발생회로부를 구비하며, 한 뱅크만 선택하여 프리차지 시킨 후 상기 리프레시 어드레스 발생회로부 중 프리차지된 뱅크만 리프레시 시킴과 아울러 그 뱅크를 담당하는 해당 리프레시 어드레스 발생회로부를 통해 리프레시 어드레스를 증가시키는 반도체 메모리소자의 리프레시 제어회로를 제공하는 것이다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a semiconductor memory device, which has a plurality of refresh address generating circuit units that are responsible for a plurality of banks in order to solve the above problems, And to provide a refresh control circuit for a semiconductor memory device that increases the refresh address through the corresponding refresh address generating circuit portion that is responsible for the bank refresh.

본 발명의 다른 목적은, 하나의 리프레시 어드레스 발생회로부를 구비하며, 외부로부터 리프레시를 위한 뱅크 어드레스가 매번 순차적으로 바꾸어 인가되도록 함과 아울러 상기 하나의 리프레시 뱅크 어드레스에 대해 각 뱅크가 모두 리프레시가 수행된 후에 다음 리프레시 어드레스로 바뀌는 반도체 메모리소자의 리프레시 제어회로를 제공하는 것이다.Another object of the present invention is to provide a semiconductor memory device having a single refresh address generating circuit unit, in which a bank address for refreshing is externally applied sequentially and each bank is refreshed with respect to the single refresh bank address The refresh address is changed to the next refresh address.

본 발명의 또다른 목적은, 하나의 리프레시 어드레스 발생회로부를 구비하며, 리프레시 수행시 프리차지 시키는 뱅크 어드레스는 매번 순차적으로 바꾸어 인가하되 하나의 리프레시 어드레스에 대해 각 뱅크가 모두 리프레시 되면 다음 리프레시 어드레스를 발생시키는 반도체 메모리소자의 리프레시 제어회로를 제공하는 것이다.Another object of the present invention is to provide a semiconductor memory device having a single refresh address generating circuit unit, wherein a bank address to be precharged at the time of refresh execution is sequentially changed every time, and when each bank is refreshed for one refresh address, And to provide a refresh control circuit for a semiconductor memory device.

도1은 종래의 기술에 의한 반도체 메모리소자의 리프레시 동작을 도시한 파형도, 도2는 본 발명에 의한 반도체 메모리소자의 리프레시 제어회로의 제1실시예를 도시한 회로도, 도3은 도2의 리프레시 어드레스 발생회로부를 도시한 회로도, 도4는 본 발명에 의한 반도체 메모리소자의 리프레시 제어회로의 제2실시예를 도시한 회로도, 도5는 본 발명에 의한 반도체 메모리소자의 리프레시 제어회로의 제3실시예를 도시한 회로도, 도6은 본 발명의 반도체 메모리소자의 리프레시 동작을 도시한 파형도.2 is a circuit diagram showing a first embodiment of a refresh control circuit of a semiconductor memory device according to the present invention. Fig. 3 is a circuit diagram of a refresh control circuit of a semiconductor memory device according to the present invention, FIG. 4 is a circuit diagram showing a second embodiment of a refresh control circuit for a semiconductor memory device according to the present invention. FIG. 5 is a circuit diagram showing a third example of the refresh control circuit of the semiconductor memory device according to the present invention. Fig. 6 is a waveform diagram showing a refresh operation of the semiconductor memory device of the present invention. Fig.

도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

10, 40, 70 : 뱅크선택회로부10, 40, 70: bank selection circuit section

20, 30, 60 : 리프레시 어드레스 발생 회로부20, 30, 60: Refresh address generating circuit

50, 80 : 리프레시 어드레스 조절 회로부50, 80: Refresh address control circuit

이하 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention.

본 발명의 반도체 메모리소자의 리프레시 제어회로는, 제1실시예의 경우 도2에 도시한 바와 같이 리프레시 명령이 인가되었음을 알려주는 신호(REF_CLK)와, 뱅크선택신호인 뱅크 어드레스(BKi)를 입력으로 하며, 리프레시 어드레스를 증가시키는 클럭신호(INCHX_BKi)와 리프레시 어드레스(HXi)를 출력으로 하여 상기 뱅크 어드레스 신호에 해당하는 리프레시 어드레스 발생회로부를 동작시키기 위한 뱅크선택회로부(10)와, 다수개의 뱅크에 대해 각각 일대일 대응되도록 연결되어 다수개의 뱅크를 각각 리프레시 시킬 어드레스 신호를 인가하기 위한 복수개의 리프레시 어드레스 발생회로부(20, 20' …)를 포함하여 구성되며, 리프레시 명령시 인가된 뱅크 어드레스에 해당하는 뱅크의 리프레시 어드레스만 증가시키면서 리프레시를 수행한다.As shown in Fig. 2, the refresh control circuit of the semiconductor memory device of the present invention inputs a signal (REF_CLK) indicating that a refresh command has been applied and a bank address (BKi) as a bank selection signal A bank selection circuit section 10 for outputting a clock signal INCHX_BKi and a refresh address HXi for increasing the refresh address to operate the refresh address generation circuit section corresponding to the bank address signal, And a plurality of refresh address generating circuit units (20, 20 ', ...) connected in a one-to-one correspondence so as to apply an address signal for refreshing a plurality of banks, respectively, and refreshing the banks corresponding to the bank addresses applied at the refresh command Refresh is performed while increasing only the address.

여기서 상기 리프레시 어드레스 발생 회로부(20)는, 도3에 도시한 바와 같이 출력(COUT, CPOUT)이 인접 상위 비트로 입력(CIN, CPIN)되도록 연결된 각 비트별 플립플롭(21-28)으로 구성되며, 최하위비트를 처리하기 위한 플립플롭(21)의 입력(CIN, CPIN)은 전원전압(VCC)측에 연결된다.3, the refresh address generating circuit 20 includes a flip-flop 21-28 for each bit connected such that the output (COUT, CPOUT) is input to adjacent upper bits (CIN, CPIN) The inputs CIN and CPIN of the flip-flop 21 for processing the least significant bit are connected to the power supply voltage VCC side.

또한 본 발명의 제2실시예는, 도4에 도시한 바와 같이 다수개의 뱅크에 대해 하나의 리프레시 어드레스 발생회로부(30)를 연결하고, 상기 리프레시 어드레스 발생회로부(30)의 동작을 조절하기 위한 리프레시 어드레스 조절회로부(50)를 추가로 연결하여 상기 리프레시 어드레스 발생회로부(30)에서 발생된 하나의 리프레시 어드레스 신호에 대한 모든 뱅크의 리프레시가 완료되면 상기 어드레스 발생회로부를 동작시켜 다음 리프레시 어드레스 신호를 발생하도록 한다.In the second embodiment of the present invention, as shown in FIG. 4, one refresh address generating circuit unit 30 is connected to a plurality of banks, and a refresh operation for controlling the operation of the refresh address generating circuit unit 30 When the refresh of all the banks for one refresh address signal generated by the refresh address generating circuit unit 30 is completed by further connecting the address adjusting circuit unit 50, the address generating circuit unit is operated to generate the next refresh address signal do.

즉, 제2실시예에서는 외부에서 리프레시 명령을 인가할 때 뱅크 선택신호를 매번 순차적으로 바꿔서 인가하고 칩내부에서는 하나의 리프레시 어드레스에 대해 각 뱅크가 모두 모두 리프레시가 수행된 후에야 그 다음 리프레시 어드레스로 바꾸어 리프레시를 수행한다.In other words, in the second embodiment, when a refresh command is externally externally applied, the bank selection signal is sequentially changed and applied. In the chip, after all the banks are refreshed with respect to one refresh address, Refresh is performed.

또한 본 발명의 제3실시예는, 상기 제2실시예가 많은 장점에도 불구하고 기존의 반도체 메모리장치가 리프레시 동작시 모든 뱅크를 프리차지 시키고 리프레시 명령인가시 뱅크 어드레스를 인가하지 않는 등의 차이로 호환이 불가능하기 때문에 기존의 표준으로 구성한 시스템에서는 동작할 수 없는 단점을 보완한 것으로, 도5에 도시한 바와 같이 리프레시 명령을 인가할 때 그 뱅크의 어드레스도 같이 인가하지 않도록 상기 뱅크 선택회로부에 리셋단자를 두어 시스템의 파워온시 뱅크 선택회로부를 초기화한다.In the third embodiment of the present invention, despite the advantages of the second embodiment, the conventional semiconductor memory device is compatible with the difference in that all the banks are precharged in the refresh operation and the bank address is not applied when the refresh command is issued It is not possible to operate in a system constituted by an existing standard because it can not be performed. Therefore, as shown in FIG. 5, when the refresh command is applied, the address of the bank is also not applied, To initialize the power-on-time bank selection circuit portion of the system.

상기 제3실시예에 의하면 제2실시예의 방식으로 동작하는 시스템에서도 동일하게 한 뱅크만 리프레시를 수행할 수 있으며, 종래의 방식으로 동작하는 시스템에서는 리프레시를 수행할 때 모든 뱅크를 프리차지 시키고 리프레시 명령만 인가하므로 종래와 같은 리프레시 오버헤드를 갖도록 할 수 있다.According to the third embodiment, even in a system operating in the manner of the second embodiment, only one bank can be refreshed. In a system operating in a conventional manner, all banks are precharged when a refresh is performed, It is possible to have the refresh overhead as in the conventional art.

도6은 이러한 본 발명에 의한 반도체 메모리소자의 리프레시 제어회로의 리프레시 동작을 도시한 것으로, (b)와 같이 뱅크 0를 리프레시 시킬 때 뱅크0만 프리차지 시키고 (C)의 뱅크 1은 그대로 액티브 상태를 유지하도록 함으로써 액세스가 가능하다.6 shows the refresh operation of the refresh control circuit of the semiconductor memory device according to the present invention. When refreshing the bank 0, only the bank 0 is precharged as shown in (b), and the bank 1 of (C) So that access is possible.

이상에서와 같이 본 발명에 의하면, 리프레시 수행시 한 뱅크만 프리차지 되도록 함으로써 리프레시 동작 중에도 다른 뱅크를 계속 엑세스 할 수 있으며, 이에따라 리프레시 동작 효율이 증가되어 리프레시 오버헤드를 줄임으로써 초고집적 반도체 메모리 소자의 수율을 개선할 수 있는 효과가 있다.As described above, according to the present invention, since only one bank is precharged during the refresh operation, the other banks can be accessed continuously during the refresh operation, thereby increasing the refresh operation efficiency and reducing the refresh overhead. The yield can be improved.

Claims (3)

한 개의 칩내에 다수개의 뱅크를 구비하는 반도체 메모리소자에 있어서, 상기 다수개의 뱅크 중 외부에서 선택한 뱅크를 리프레시 하도록 내부회로에 뱅크에 대한 선택신호를 인가하기 위한 뱅크선택회로부와, 상기 다수개의 뱅크에 일대일 대응되도록 연결되어 상기 선택신호에 의해 선택된 뱅크를 리프레시 시킬 리프레시 어드레스 신호를 인가하기 위한 복수개의 리프레시 어드레스 발생회로부를 포함하여 구성된 것을 특징으로 하는 반도체 메모리소자의 리프레시 제어회로.A semiconductor memory device having a plurality of banks in one chip, the semiconductor memory device comprising: a bank selection circuit section for applying a selection signal to a bank to an internal circuit so as to refresh an externally selected bank among the plurality of banks; And a plurality of refresh address generating circuit units connected to each other in a one-to-one correspondence so as to apply a refresh address signal for refreshing the selected bank by the select signal. 한 개의 칩내에 다수개의 뱅크를 구비하는 반도체 메모리소자에 있어서, 상기 다수개의 뱅크 중 외부에서 선택한 뱅크를 리프레시 하도록 내부회로에 뱅크에 대한 선택신호를 인가하기 위한 뱅크선택회로부와, 상기 선택신호에 의해 선택된 뱅크로부터 모든 뱅크의 동일 어드레스를 순차적으로 리프레시 시킬 하나의 리프레시 어드레스 신호를 인가하기 위한 리프레시 어드레스 발생회로부와, 상기 하나의 리프레시 어드레스 신호에 대한 모든 뱅크의 리프레시가 완료되면 상기 어드레스 발생회로부를 동작시켜 다음 리프레시 어드레스 신호를 발생하도록 하는 리프레시 어드레스 조절회로를 포함하여 구성된 것을 특징으로 하는 반도체 메모리소자의 리프레시 제어회로.A semiconductor memory device comprising a plurality of banks in one chip, the semiconductor memory device comprising: a bank selection circuit section for applying a selection signal to a bank to an internal circuit so as to refresh an externally selected bank among the plurality of banks; A refresh address generating circuit section for applying a refresh address signal for sequentially refreshing the same address of all the banks from the selected bank, and an address generating circuit section for activating the address generating circuit section when refreshing of all the banks for the one refresh address signal is completed And a refresh address adjusting circuit for generating the next refresh address signal. 한 개의 칩내에 다수개의 뱅크를 구비하는 반도체 메모리소자에 있어서, 리셋단자를 구비하여 파워인가시 초기화되며, 상기 다수개의 뱅크 중 외부에서 선택한 뱅크를 리프레시 하도록 내부회로에 뱅크에 대한 선택신호를 인가하기 위한 뱅크선택회로부와, 상기 선택신호에 의해 선택된 뱅크로부터 모든 뱅크의 동일 어드레스를 순차적으로 리프레시 시킬 하나의 리프레시 어드레스 신호를 인가하기 위한 리프레시 어드레스 발생회로부와, 상기 하나의 리프레시 어드레스 신호에 대한 모든 뱅크의 리프레시가 완료되면 상기 어드레스 발생회로부를 동작시켜 다음 리프레시 어드레스 신호를 발생하도록 하는 리프레시 어드레스 조절회로부를 포함하여 구성된 것을 특징으로 하는 반도체 메모리소자의 리프레시 제어회로.A semiconductor memory device having a plurality of banks in one chip, the semiconductor memory device comprising a reset terminal and being initialized when power is applied, and applying a selection signal to the internal circuit to refresh the selected bank among the plurality of banks A refresh address generating circuit for applying a refresh address signal for sequentially refreshing the same address of all the banks from the bank selected by the selection signal; and a refresh address generating circuit for refreshing all the banks for the one refresh address signal And a refresh address adjusting circuit for operating the address generating circuit to generate a next refresh address signal when the refresh is completed.
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