KR100492795B1 - Bank Selection Circuit - Google Patents

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Abstract

본 발명은 시스템 사용자가 외부에서 뱅크 선택을 수시로 조정할 수 있도록 한 뱅크 선택 회로를 제공하기 위한 것이다.It is an object of the present invention to provide a bank selection circuit that allows a system user to adjust the bank selection from time to time from the outside.

이를 위해 본 발명은, 뱅크옵션 정보신호단을 갖춘 반도체 소자에서, 뱅크 선택용 패드로부터의 뱅크 선택신호 및 파워업신호를 논리연산하여 상기 뱅크옵션 정보신호단으로 인가하는 로직부와, 입력되는 상기 뱅크 선택신호를 유지시키는 래치부로 구성됨으로써, 시스템 사용자가 원하는 대로 뱅크를 선택할 수 있어 시스템 성능을 향상시키게 된다.To this end, the present invention, in the semiconductor device having a bank option information signal terminal, a logic unit for performing a logic operation to apply the bank selection signal and the power-up signal from the bank selection pad to the bank option information signal stage, and the input By the latch portion holding the bank selection signal, the system user can select the bank as desired, thereby improving system performance.

Description

뱅크 선택 회로Bank selection circuit

본 발명은 반도체 메모리 소자에 채용되는 뱅크 선택 회로에 관한 것으로, 보다 상세하게는 뱅크 선택을 자유자재로 할 수 있도록 한 뱅크 선택 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bank selection circuit employed in a semiconductor memory element, and more particularly, to a bank selection circuit that enables free bank selection.

종래 뱅크 선택(Bank Selection)은 4뱅크/2뱅크 옵션을 생산공정중 선택하여 디램(DRAM)을 한가지 제품으로만 사용하게 하는데, 그 뱅크 선택방식으로는 메탈 옵션(Metal Option) 방식과 와이어 본딩 옵션(Wire Bonding Option) 방식을 사용하고 있다.Conventional Bank Selection selects the 4-Bank / 2-Bank option during the production process to use DRAM as one product. The bank selection method is Metal Option and Wire Bonding. (Wire Bonding Option) method is used.

상기 메탈 옵션 방식은 FAB공정중에 뱅크정보를 인가시킬 노드와 파워 라인(VDD 혹은 GND 메탈 라인)에 직접 연결시키는 방식이고, 와이어 본딩 옵션 방식은 뱅크정보의 패드를 반도체 조립의 와이어 본딩공정에서 파워 패드에 연결시키는 방식이다.The metal option method is a method of directly connecting a node to which bank information is applied during a FAB process and a power line (VDD or GND metal line), and the wire bonding option method is a power pad in a wire bonding process of semiconductor assembly. To connect to

도 1은 종래 뱅크옵션 정보신호단을 갖춘 로오 어드레스 스트로브 발생기의 일예를 나타낸 회로도로서, 선택된 뱅크정보를 이용한다.1 is a circuit diagram showing an example of a conventional row address strobe generator having a bank option information signal stage, and uses selected bank information.

동 도면에서의 로오 어드레스 스트로브 발생기는 어드레스 정보(at〈12〉, at〈13〉)와, 뱅크선택정보(bank2), 명령 디코더로부터 입력되는 프리차지정보(pcgp6) 및, 로오 액티브정보(extaxp8, intaxp8)를 주입력으로 한다.In the figure, the row address strobe generator includes address information (at <12>, at <13>), bank selection information bank2, precharge information (pcgp6) inputted from the instruction decoder, and row active information (extaxp8, intaxp8) is the injection force.

그리고, 이 로오 어드레스 스트로브 발생기의 출력은 컬럼 패스(Column Path)측의 제어 및 디코더를 인에이블시키는 신호(rast12)와, 프리차지와 액티브상태의 정보를 알려주는 신호(rpcgzp13, ratvzp13)로 나오는데, 뱅크별로 모두 4쌍이 출력된다.The output of the row address strobe generator is output as a signal (rast12) for enabling the control and decoder on the column path side, and signals (rpcgzp13 and ratvzp13) for informing precharge and active information. Four pairs are output per bank.

여기서, 상기 "bank2"신호는 NMOS 트랜지스터(N1)의 게이트에 인가되는 선택된 뱅크옵션 정보신호로서 로우(L)상태일 때는 4뱅크 옵션을 의미하고, 하이(H)상태일 때는 2뱅크 옵션을 의미한다.Here, the "bank2" signal is a selected bank option information signal applied to the gate of the NMOS transistor N1, which means a four bank option in the low (L) state, and a two bank option in the high (H) state. do.

즉, 상기 "bank2"신호단(뱅크옵션 정보신호단)은 아무 회로에도 연결되지 않고 메탈 또는 와이어 본딩에 의해 VDD(4뱅크용) 또는 GND(2뱅크용)에 연결되므로, 그 연결상태에 따라 4뱅크 혹은 2뱅크로 된다.That is, the "bank2" signal terminal (bank option information signal terminal) is not connected to any circuit and is connected to VDD (for 4 banks) or GND (for 2 banks) by metal or wire bonding, and according to the connection state thereof. 4 banks or 2 banks.

그런데, 종래의 뱅크 선택의 경우 "bank2"신호단은 메탈 옵션 또는 와이어 본딩 옵션에 의해 뱅크 선택이 되면 변경이 불가능하다는 문제점을 안고 있다.However, in the case of the conventional bank selection, the "bank2" signal stage has a problem that it is impossible to change the bank selection by the metal option or the wire bonding option.

따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 시스템 사용자가 외부에서 뱅크 선택을 수시로 조정할 수 있도록 한 뱅크 선택 회로를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a bank selection circuit that enables a system user to adjust the bank selection from time to time.

상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따르면, 뱅크옵션 정보신호단을 갖춘 반도체 소자에 있어서,According to a preferred embodiment of the present invention to achieve the above object, in a semiconductor device having a bank option information signal stage,

뱅크 선택용 패드로부터의 뱅크 선택신호 및 파워업신호를 논리연산하여 그 결과를 상기 뱅크옵션 정보신호단으로 인가하는 로직부와, 입력되는 상기 뱅크 선택신호를 유지시키는 래치부로 구성된 뱅크 선택 회로가 제공된다.A bank selection circuit comprising a logic section for performing a logic operation on a bank selection signal and a power-up signal from a bank selection pad and applying the result to the bank option information signal terminal, and a latch section for holding the input bank selection signal. do.

이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 뱅크 선택 회로를 채용한 로오 어드레스 스트로브 발생기의 회로도로서, 본 발명의 실시예에 따른 뱅크 선택 회로에 대해서만 설명한다.2 is a circuit diagram of a row address strobe generator employing a bank selection circuit according to an embodiment of the present invention, and only a bank selection circuit according to an embodiment of the present invention will be described.

동 도면에서, 로직부(10)는 뱅크 선택용 패드(본 발명의 실시예에서는 입력패드를 제외한 사용되지 않는 NC패드를 이용함)로부터의 뱅크 선택신호(BANK_SELECT) 및 파워업신호(PWRUP)를 논리연산하여 뱅크옵션 정보신호단(bank2)으로 인가하게 되는데, 이 로직부(10)는 상기 뱅크 선택신호(BANK_SELECT) 및 파워업신호(PWRUP)를 낸드 처리하는 낸드 게이트(10a; NAND gate)와 그 낸드 게이트(10a)의 출력신호를 반전시키는 인버터(10b)로 된 앤드 로직으로 구현된다.In the figure, the logic unit 10 logics the bank selection signal BANK_SELECT and the power-up signal PWRUP from the bank selection pad (in the embodiment of the present invention, which uses an unused NC pad except for an input pad). The logic unit 10 performs a NAND gate (NAND gate) for NAND processing the bank selection signal BANK_SELECT and the power-up signal PWRUP, and the same. It is implemented by the AND logic of the inverter 10b for inverting the output signal of the NAND gate 10a.

래치부(20)는 뱅크 선택용 패드(도시 생략)로부터 입력되는 뱅크 선택신호(BANK_SELECT)를 전기적으로 유지시키는데, 바람직하게는 복수개의 인버터(20a, 20b)로 구성된다.The latch unit 20 electrically holds the bank select signal BANK_SELECT input from the bank select pad (not shown), and is preferably composed of a plurality of inverters 20a and 20b.

이어, 상기와 같이 구성된 본 발명의 실시예에 따른 뱅크 선택 회로의 동작에 대해 설명하면 다음과 같다.Next, the operation of the bank selection circuit according to the embodiment of the present invention configured as described above is as follows.

먼저, 본 발명의 실시예에서는 NMOS 트랜지스터(N1)의 게이트에 인가되는 "bank2"신호를 생성하기 위한 "PWRUP"신호와 "BANK_SELECT"신호에 대한 로직을 다음의 표 1과 같이 설정한다.First, in the embodiment of the present invention, the logic for the "PWRUP" signal and the "BANK_SELECT" signal for generating the "bank2" signal applied to the gate of the NMOS transistor N1 is set as shown in Table 1 below.

[표 1]TABLE 1

Figure pat00004
Figure pat00004

이와 같이 설정됨에 따라, 전원이 들어오고 파워업신호(PWRUP)가 입력되기 전에는 디폴트(default)로 4뱅크가 선택된다.As such, four banks are selected as a default before the power is turned on and the power-up signal PWRUP is input.

이러한 상태에서, 파워 업된 이후에 시스템 사용자가 외부에서 인가시키는 뱅크 선택신호(BANK_SELECT)에 의해 뱅크가 선택된다.In this state, the bank is selected by the bank selection signal BANK_SELECT externally applied by the system user after the power-up.

즉, 파워 업된 상태에서 하이레벨의 뱅크 선택신호(BANK_SELECT)가 입력되면 로직부(10)에서는 하이레벨의 신호(VDD정도의 전압레벨)를 NMOS 트랜지스터(N1)의 게이트에 위치한 뱅크옵션 정보신호단(bank2)으로 인가하여 현재의 뱅크 상태(4뱅크)를 2뱅크로 바꾸게 되는데, 이때 하이레벨의 뱅크 선택신호(BANK_SELECT)는 래치부(20)에 의해 래치되어 상기 로직부(10)의 낸드 게이트(10a)로 입력되므로 그 뱅크 선택신호(BANK_SELECT)의 레벨이 바뀌기 전까지는 현재 선택된 뱅크(2뱅크)를 안정적으로 유지시키게 된다.That is, when the high level bank selection signal BANK_SELECT is input in the power-up state, the logic unit 10 sends the high level signal (voltage level of VDD level) to the bank option information signal terminal located at the gate of the NMOS transistor N1. By applying to bank2, the current bank state (4 banks) is changed to 2 banks. At this time, the high level bank select signal BANK_SELECT is latched by the latch unit 20 and the NAND gate of the logic unit 10 is applied. Since it is inputted as (10a), the currently selected bank (2 banks) is stably maintained until the level of the bank selection signal BANK_SELECT is changed.

이와 반대로, 파워 업된 상태에서 로우레벨의 뱅크 선택신호(BANK_SELECT)가 입력되면 로직부(10)에서는 로우레벨의 신호(GND정도의 전압레벨)를 NMOS 트랜지스터(N1)의 게이트에 위치한 뱅크옵션 정보신호단(bank2)으로 인가하여 현재의 뱅크 상태(4뱅크)를 계속 유지하게 되는데, 이때 로우레벨의 뱅크 선택신호(BANK_SELECT)는 래치부(20)에 의해 래치되어 상기 로직부(10)의 낸드 게이트(10a)로 입력되므로 그 뱅크 선택신호(BANK_SELECT)의 레벨이 바뀌기 전까지는 현재 선택된 뱅크(4뱅크)를 안정적으로 유지시키게 된다.On the contrary, when the low level bank selection signal BANK_SELECT is input in the power-up state, the logic unit 10 sends the low level signal (voltage level of GND level) to the bank option information signal located at the gate of the NMOS transistor N1. The current bank state (4 banks) is continuously maintained by applying to bank2, wherein the low-level bank select signal BANK_SELECT is latched by the latch unit 20, and the NAND gate of the logic unit 10 is maintained. Since it is inputted as (10a), the currently selected bank (4 banks) is stably maintained until the level of the bank selection signal BANK_SELECT is changed.

이상 설명한 바와 같은 본 발명에 의하면, 시스템 사용자가 원하는 대로 뱅크를 선택할 수 있으므로 시스템 성능을 향상시킬 수 있고, 이러한 뱅크 선택의 기능 우월성으로 인해 제품 특성 경쟁력이 향상되며, 디램 메모리 뱅크를 이용한 시스템 구성에 관련해서 다양성을 제공하게 된다.According to the present invention as described above, the system user can select a bank as desired, the system performance can be improved, the superiority of the product feature due to the superior functionality of the bank selection, the product characteristics competitiveness is improved, the system configuration using the DRAM memory bank Related diversity.

또한, 본 발명은 기선택된 뱅크를 안정적으로 유지하기 때문에 종래의 제품들과 동일하게 사용할 수 있다.In addition, the present invention can be used in the same manner as the conventional products because the pre-selected bank is kept stable.

한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 이러한 수정 및 변형에 의한 기술은 이하의 특허청구범위에 속하는 기술로 보아야 한다.On the other hand, the present invention is not limited only to the above-described embodiment, but can be carried out by modifying and modifying within the scope not departing from the gist of the present invention, the technology by the modification and the modifications to the technology falling within the claims Must see

도 1은 종래 뱅크옵션 정보신호단을 갖춘 로오 어드레스 스트로브 발생기의 일예를 나타낸 회로도,1 is a circuit diagram illustrating an example of a row address strobe generator having a conventional bank option information signal stage;

도 2는 본 발명의 실시예에 따른 뱅크 선택 회로를 채용한 로오 어드레스 스트로브 발생기의 회로도이다.2 is a circuit diagram of a row address strobe generator employing a bank selection circuit according to an embodiment of the present invention.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 로직부 20 : 래치부10 logic unit 20 latch unit

Claims (4)

뱅크옵션 정보신호단을 갖춘 반도체 소자에 있어서,In a semiconductor device having a bank option information signal stage, 뱅크 선택용 패드로부터의 뱅크 선택신호 및 파워업신호를 논리연산하여 그 결과를 상기 뱅크옵션 정보신호단으로 인가하는 로직부와,A logic unit for performing a logic operation on a bank selection signal and a power-up signal from a bank selection pad and applying the result to the bank option information signal terminal; 입력되는 상기 뱅크 선택신호를 유지시키는 래치부로 구성된 것을 특징으로 하는 뱅크 선택 회로.And a latch portion for holding the input bank selection signal. 제 1항에 있어서, 상기 로직부는 앤드 로직으로 구성된 것을 특징으로 하는 뱅크 선택 회로.The bank select circuit of claim 1, wherein the logic unit is configured of an AND logic. 제 1항에 있어서, 상기 뱅크 선택용 패드는 입력패드를 제외한 비사용중인 NC 패드를 이용하는 것을 특징으로 하는 뱅크 선택 회로.The bank selection circuit according to claim 1, wherein the bank selection pad uses a non-used NC pad except an input pad. 제 1항에 있어서, 상기 래치부는 복수의 인버터로 구성된 것을 특징으로 하는 뱅크 선택 회로.The bank selection circuit of claim 1, wherein the latch unit comprises a plurality of inverters.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930003506Y1 (en) * 1990-12-29 1993-06-14 삼성전관 주식회사 Color cathode-ray tube
KR940016279A (en) * 1992-12-07 1994-07-22 김광호 Semiconductor memory device with improved redundancy efficiency
US5627791A (en) * 1996-02-16 1997-05-06 Micron Technology, Inc. Multiple bank memory with auto refresh to specified bank
JPH09265775A (en) * 1996-03-25 1997-10-07 Nec Corp Semiconductor storage device
KR19980016197A (en) * 1996-08-27 1998-05-25 문정환 The refresh control circuit of the semiconductor memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930003506Y1 (en) * 1990-12-29 1993-06-14 삼성전관 주식회사 Color cathode-ray tube
KR940016279A (en) * 1992-12-07 1994-07-22 김광호 Semiconductor memory device with improved redundancy efficiency
US5627791A (en) * 1996-02-16 1997-05-06 Micron Technology, Inc. Multiple bank memory with auto refresh to specified bank
JPH09265775A (en) * 1996-03-25 1997-10-07 Nec Corp Semiconductor storage device
KR19980016197A (en) * 1996-08-27 1998-05-25 문정환 The refresh control circuit of the semiconductor memory device

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