KR19980014218A - 모스 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

고내압이 요구되는 소자에 적용되는 모스 트랜지스터 및 그 제조방법에 대해 기재되어 있다. 이 구조는, 제1 도전형의 반도체기판에 방사형으로 배열되며, 일정 간격을 두고 외부로 향하는 곁가지를 갖는 모양으로 형성된 그루브(groove)와, 그루브가 형성된 반도체기판 상에 속이 빈 도우넛 모양으로 형성된 게이트와, 게이트의 내측을 따라 형성된 제2 도전형의 제1 불순물영역, 및 게이트의 외측을 따라 형성된 제2 도전형의 제2 불순물영역을 구비하는 것을 특징으로 한다. 이에 따라, 채널의 폭이 상대적으로 작은 영역의 게이트전극의 면적을 넓게 함으로써 동작저항을 감소시키고 전류를 증가시킬 수 있다.

Description

모스 트랜지스터 및 그 제조방법
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 고내압이 요구되는 소자에 적용할 수 있는 모스(MOS) 트랜지스터 및 그 제조방법에 관한 것이다.
고내압 및 저저항을 필요로하는 반도체장치의 일 예로서, 액정표시소자에 사용되는 드라이버 집적회로(이하, 구동 IC라 한다)를 들 수 있다. 일반적으로, 구동 IC는 주변기기와 접속되어 동작해야 하므로, 높은 내압(high breakdown voltage), 높은 동작 전압(high operating voltage), 높은 구동 전류(high driver current) 및 낮은 동작 저항(low on state resistance) 등을 필요로 한다. 이와 같은 요건을 만족시키기 위하여, 구동 IC는 저농도로 도우프된 고저항의 확산층을 갖도록 설계하는 것이 일반적이다. 그러나, 저농도로 도우프된 확산층의 농도를 낮출수록 내압은 커지게 되지만, 구동 전류능력 및 동작전압은 낮아지게 된다. 또한, 저농도의 확산층은 동작저항(RON)의 증가를 초래하고, 이로 인해 칩의 크기를 증가시켜야만 하는 문제점이 야기된다.
고내압용 MOS 트랜지스터로, 일반적으로 디 모스(Double Diffused MOS; 이하, DMOS라 칭함)를 사용하거나, 엘디디(Lightly Doped Drain, 이하, LDD라 칭함) 또는 디디디(Double Diffused Drain; 이하 DDD라 칭함) 구조의 모스 전계효과 트랜지스터(MOS Field Effect Transistor; MOSFET)를 사용하게 되는데, DMOS의 경우는, 동작전압을 높이는 데는 절대적으로 유리한 구조이나, 소자 하나가 차지하는 면적이 상대적으로 크다는 단점이 있다. DDD 또는 LDD 구조의 트랜지스터의 경우는, 충분히 높은 최고 동작전압 ((VOP)max)을 얻기가 어렵다.
최근에는, 소오스와 드레인 간의 전류를 증가시켜 동작저항(RON)을 줄이기 위하여 채널의 길이를 일정하게 유지한 상태에서 채널의 폭(width)을 증가시키는 여러 가지 방법이 제안된 바 있다. 그 중 기판의 표면에 그루브(groove) 형태의 굴곡을 만들고, 그 위에 게이트를 형성함으로써 채널의 길이를 증가시키는 방법이 제안되었는 바, 도 1 및 도 2 를 참조하여 간략히 설명한다. 이는 미국특허 4,393,391호(발명의 명칭: Power MOS Transistor with a Plurality of Longitudinal Groove to Increase Channel Conducting Area)를 참조한 것이다.
도 1 은 종래의 방법에 의해 제조된 트랜지스터를 도시한 입체도이고, 도 2 는 상기 도 1 에 도시된 트랜지스터의 X-X' 방향의 단면도이다.
도 1 및 도 2 를 참조하면, 반도체기판(1)의 표면에 그루브 또는 트렌치를 형성하여 밭의 이랑(4A)과 골(4B)의 형태를 각각 만들고, 그 양 끝에 소오스(2)와 드레인(3)을 형성하였다. 그리고, 상기 이랑(4A)과 골(4B)의 상부에는 게이트산화막(5)과 게이트전극(7)이 각각 형성되어 있다.
상기한 종래의 방법에 따르면, 기판의 표면에 형성된 굴곡에 의해 채널의 길이(도면참조 부호 L)를 그대로 유지한 상태에서 채널의 폭(도면참조 부호 W)을 증가시킬 수 있으므로 동작저항을 감소시킬 수 있다. 그러나, 상기한 종래의 방법은 소오스측 채널의 폭과 드레인측 채널의 폭이 비슷하거나 같은 경우에 적절한 방법이지만, 소오스측 채널의 폭과 드레인측 채널의 폭이 구분 가능할 정도 이상의 차이를 나타낼 때에는 적절하지 못하다. 예를 들어, 도우넛 형태의 게이트전극이 형성되어 있고, 그 내측에 소오스가 형성되고 드레인은 상기 게이트의 외측에 형성되는 경우에는 소오스측 채널의 폭이 증가된 만큼만 동작 저항의 감소와 전류 증가효과를 얻을 수 있다. 그러나, 소오스측 채널의 폭의 증가는 디자인 능력의 한계에 의해 결정되기 때문에 드레인측 채널폭 증가에 제한 요소로 작용하게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 상기한 종래의 제한요소를 극복하여 드레인측 채널의 폭을 증가시킴으로써 동작저항을 더욱 감소시킬 수 있는 새로운 구조의 모스 트랜지스터를 제공하는 것이다. 또한 본 발명이 이루고자 하는 다른 기술적 과제는, 상기한 새로운 구조의 모스 트랜지스터를 제조함에 있어서 그 적합한 제조방법을 제공하는 것이다.
상기한 과제를 이루기 위하여 본 발명에 의한 모스 트랜지스터는, 제1 도전형의 반도체기판에 방사형으로 배열되며, 일정 간격을 두고 외부로 향하는 곁가지 갖는 모양으로 형성된 그루브(groove); 그루브가 형성된 상기 반도체기판 상에 속이 빈 도우넛 모양으로 형성된 게이트; 상기 게이트의 내측을 따라 형성된 제2 도전형의 제1 불순물영역; 및 상기 게이트의 외측을 따라 형성된 제2 도전형의 제2 불순물영역을 구비하는 것을 특징으로 한다.
상기한 다른 과제를 이루기 위하여 본 발명에 의한 모스 트랜지스터의 제조방법은, 제1 도전형의 반도체기판의 활성영역에, 방사형으로 배열되고 일정 간격을 두고 외부로 향하는 곁가지를 갖는 모양의 그루브(groove)를 형성하는 단계; 그루브가 형성된 상기 반도체기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 도전층을 형성한 후 패터닝함으로써, 속이 빈 도우넛 모양의 게이트를 형성하는 단계; 및 상기 반도체기판에 불순물을 주입하여 상기 게이트의 내측과 외측에 소오스영역/ 드레인영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 그루브가 형성된 표면 상에 형성된 도우넛 모양의 게이트전극을 중심으로 그 내측 및 외측에 각각 소오스 또는 드레인이 형성되어 소오스측 채널의 폭과 드레인측 채널의 폭이 각각 다를 경우, 게이트전극의 외측으로 향하는 그루브를 일정 간격을 두고 곁가지를 갖는 모양으로 형성하여 준다. 따라서, 채널의 폭이 상대적으로 작은 영역의 게이트전극의 단면적을 넓게 함으로써 동작저항을 감소시키고 전류를 증가시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 1 은 종래의 방법에 의해 제조된 트랜지스터를 도시한 입체도이다.
도 2 는 상기 도 1 에 도시된 트랜지스터의 X-X' 방향의 단면도이다.
도 3 은 본 발명의 일 실시예에 의한 모스 트랜지스터를 도시한 평면도이다.
도 4a, 도 4b 및 도 4c 는 상기 도 3 의 A-A', B-B' 및 C-C' 방향의 단면도들이다.
도 6 내지 도 10b 는 본 발명의 일 실시예에 의한 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들로서, 도 6 내지 도 9 는 상기 도 3 의 A-A' 방향의 단면도들이고, 도 10a 및 도 10b 는 도 3 의 B-B' 및 C-C' 방향의 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10....제1 도전형의 반도체기판12....제2 도전형의 에피택셜층
14....필드산화막24....게이트절연막
26....게이트전극28....바디영역
30....LDD영역32....고농도의 소오스영역
34....고농도의 드레인영역36....제2 도전형의 바이어스영역
도 3 은 본 발명의 일 실시예에 의한 모스 트랜지스터를 도시한 평면도이고, 도 4a, 도 4b 및 도 4c 는 각각 상기 도 3 의 A-A', B-B' 및 C-C' 방향의 단면도들이다(콘택홀 부분은 도시되지 않음).
도 3 에 있어서, 도면 참조부호 P1은 반도체기판을 활성영역과 비활성영역으로 분리하는 필드산화막을 형성하기 위한 마스크패턴, P2는 그루브를 형성하기 위한 마스크패턴, P3은 게이트전극을 패터닝하기 위한 마스크패턴, P4는 바디(body) 영역을 한정하기 위한 마스크패턴, P5는 LDD 영역을 한정하기 위한 마스크패턴, P6은 고농도의 소오스영역을 한정하는 마스크패턴, P7은 고농도의 드레인영역을 한정하는 마스크패턴, P8은 바이어스 영역을 한정하는 마스크패턴, 그리고 P9는 콘택홀을 형성하기 위한 마스크패턴을 각각 나타낸다.
도 4a 내지 도 4c 에 있어서, 도면 참조번호 10은 제1 도전형의 반도체기판, 12는 제2 도전형의 에피택셜층, 14는 필드산화막, 24는 게이트절연막, 26은 게이트전극, 28은 바디영역, 30은 LDD영역, 32는 고농도의 소오스영역, 34는 고농도의 드레인영역, 그리고 36은 고농도 바이어스영역을 각각 나타낸다.
도 3, 도 4a 내지 도 4c 를 참조하면, 반도체기판(10) 상에 형성된 에피택셜층(12)의 표면에는 그루브들이 형성되어 있고, 그루브가 형성된 상기 에피택셜층 위에는 속이 빈 도우넛 모양으로 게이트전극(26)이 형성되어 있다. 상기 게이트전극의 내측에는 고농도의 소오스영역(32)이, 상기 게이트전극의 외측에는 고농도의 드레인(34)이 각각 형성되어 있고, 상기 고농도의 소오스영역을 감싸는 모양으로 바디영역(28)이, 상기 고농도의 드레인영역을 감싸는 모양으로 LDD영역(30)이 각각 형성되어 있으며, 상기 고농도 소오스영역의 내측에는 고농도(P+)의 바이어스영역(36)이 형성되어 있다.
상기 그루브는 도시된 바와 같이 방사형으로 배열되며, 일정 간격을 두고 외부로 향하는 하나 이상의 곁가지를 갖는 모양으로 형성된다. 이렇게 하면 상기 그루브 위에 형성되는 게이트전극의 내측보다 외측의 면적이 더 넓게 형성되도록 할 수 있다. 상기 게이트전극과 소오스/ 드레인 사이에 형성되는 저항을 막대저항으로 생각하면, 통상 막대저항의 길이를 등간격의 무한으로 나누어 각각 저항을 직렬 연결한 값의 합과 같다. 그러나, 본 발명을 적용하면 곁가지가 형성된 부분의 저항의 단면적이 늘어나게 되어 저항이 감소되며, 전체저항은 소오스측에서 드레인측으로 갈수록 줄어들게 되며 직렬 저항의 값은 감소되고, 결과적으로 동작저항이 감소되며 전류는 증가하는 효과를 얻을 수 있다.
도 5 는 본 발명의 다른 실시예에 의한 모스 트랜지스터를 도시한 평면도로서, 도 3 과 동일한 참조부호는 동일한 부분을 나타낸다.
도 5 를 참조하면, 그루브들을 전체적으로 둥근 방사형으로 배열되도록 형성하고, 게이트전극 및 소오스영역/ 드레인영역을 상기 게이트전극 내, 외측에 둥근 도우넛 모양으로 형성한다. 도 3 의 경우와 같이, 일정한 간격을 두고 곁가지를 갖도록 그루브들이 형성되어 있다. 따라서, 드레인측의 게이트전극의 단면적이 늘어나게 되어 동작저항이 감소되고, 전류가 증가하는 효과를 얻을 수 있다.
도 6 내지 도 10b 는 본 발명의 일 실시예에 의한 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들로서, 도 6 내지 도 9 는 상기 도 3 의 A-A' 방향의 단면도들이고, 도 10a 및 도 10b 는 도 3 의 B-B' 및 C-C' 방향의 단면도이다. 그리고, 도 4a 내지 도 4c 와 동일한 참조번호는 동일한 부분을 나타낸다.
도 6 을 참조하면, 제1 도전형의 반도체기판(10) 상에 제2 도전형의 에피택셜층 (epitaxial layer)(12)을 소정 두께 성장시키고, 상기 에피택셜층 상에 선택적 산화방법(LOCOS)과 같은 통상의 소자분리 방법을 적용하여 활성영역과 비활성영역을 분리하는 필드산화막(14)을 형성한다.
이어서, 필드산화막이 형성된 결과물 상에 240Å 정도 두께의 패드산화막(16)과, 1,000Å 정도 두께의 질화막(18)을 각각 형성한다. 상기 패드산화막(16)은 상기 에피택셜층에 그루브를 형성하기 위한 식각공정시 완충막 역할을 하며, 상기 질화막(18)은 상기 그루브를 형성하기 위한 식각공정시 그루브가 형성되지 않을 영역의 에피택셜층을 보호하기 위한 식각 마스크 역할을 한다.
도 7 을 참조하면, 도 3 의 마스크패턴 P2를 이용한 사진공정을 실시하여 상기 질화막(18) 상에 포토레지스트 패턴(20)을 형성한 후, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 질화막을 식각함으로써 그루브가 형성될 영역의 에피택셜층을 노출시킨다. 상기 포토레지스트 패턴(20)은 도 3의 마스크패턴 P2와 같이 사각의 방사형으로 형성되고, 코너부분에서는 도 3 의 원으로 표시된 부분과 같이 외측으로 향하는 곁가지를 갖는 모양으로 형성된다.
도 8 을 참조하면, 상기 포토레지스트 패턴 및 패터닝된 상기 질화막을 마스크로 사용하여 패드산화막 및 에피택셜층을 식각하여 상기 에피택셜층(12)에 소정 깊이를 갖는 그루브(또는 트렌치)(22)를 형성한다. 상기 그루브(22)는 사각의 방사형으로 배열되고 코너부분에서는 곁가지를 갖는 모양으로 형성된다. 그리고, 상기 그루브의 개수 및 폭은 요구되는 소자의 특성에 따라 조절할 수 있으며, 곁가지를 형성하는 간격 또는 개수 또한 소자의 특성에 따라 적절히 조절하는 것이 바람직하다.
도 9 를 참조하면, 상기 포토레지스트 패턴, 질화막 및 패드산화막을 제거한 후, 결과물 상에 400Å 정도의 열산화막을 성장시켜 게이트절연막(24)을 형성하고, 상기 게이트절연막 상에 게이트전극용 도전물질, 예를 들어 불순물이 도우프된 폴리실리콘을 3,000Å 정도의 두께로 증착한 후 패터닝함으로써 게이트전극(26)을 형성한다.
상기 불순물이 도우프된 폴리실리콘층은 인시튜(in-situ)로 도우프된 폴리실리콘을 증착하거나, 도우프되지 않은 폴리실리콘을 증착한 후 포클(POCl3) 도핑하거나 또는 아세닉(As)을 고농도로 이온주입하는 방법 등 통상의 방법에 의해 형성할 수 있다. 상기 게이트전극(26)은 그루브에 의해 요철이 형성된 표면에 속이 빈 사각 도우넛 모양으로 형성된다.
도 10a 및 도 10b 를 참조하면, 도 3 의 B-B' 및 C-C' 방향의 단면을 도시한 것으로, 도 3 의 마스크패턴 P4 내지 P8을 이용한 통상의 사진공정 및 이온주입 공정을 실시하여 바디(body) 영역(28), LDD 영역(30), 고농도(N+)의 소오스영역(32)/ 드레인영역(34) 및 고농도(P+)의 바이어스영역(36)을 차례로 형성한다. 상기 고농도의 소오스영역(32)은 게이트전극(26)의 내측에 형성되고, 고농도의 드레인영역(34)은 게이트전극의 외측에 형성된다. 그리고, 상기 바디영역(28)은 고농도의 소오스영역을 감싸는 모양으로 형성되고 LDD영역(30)은 상기 고농도의 드레인영역을 감싸는 모양으로 형성되며, 상기 고농도 소오스영역의 내측에는 고농도(P+)의 바이어스영역(36)이 형성된다.
보호막 형성 공정, 배선층 형성공정 등 후속되는 공정은 통상의 모스 트랜지스터 제조공정과 동일하게 진행되므로 이에 대한 설명은 생략한다.
이상 본 발명을 상세히 설명하였으나, 본 발명은 이에 한정되지 않고 본 발명이 속한 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능하다. 예를 들어, 본 발명은 DMOS뿐만 아니라 고내압 특성이 요구되는 모든 종류의 트랜지스터 및 바이폴라(Bipolar) 트랜지스터에 유용하게 적용되어 동작저항을 감소시키고 전류를 증가시킬 수 있다.
또한, 본 발명은 사각 또는 둥근 도우넛 모양으로 게이트전극이 형성되는 경우에 대해 설명하였지만, 이 외에도 게이트전극을 중심으로 소오스측 및 드레인측의 채널의 폭이 서로 다르게 형성되는 모든 경우에 적용할 수 있다.
또한, 본 발명에서는 사각의 그루브를 형성하는 경우를 도시하였으나, U자형 그루브 및 V자형 그루브를 형성할 수도 있으며, LOCOS 방법을 이용하여 완만한 모양의 그루브를 형성하는 것도 가능하다.
상술한 본 발명에 의한 모스 트랜지스터 및 그 제조방법에 따르면, 그루브가 형성된 표면 상에 형성된 도우넛 모양의 게이트전극을 중심으로 그 내측 및 외측에 각각 소오스 또는 드레인이 형성되어 소오스측 채널의 폭과 드레인측 채널의 폭이 각각 다를 경우, 게이트전극의 외측으로 향하는 그루브를 일정 간격을 두고 곁가지를 갖는 모양으로 형성하여 준다. 따라서, 채널의 폭이 상대적으로 작은 영역의 게이트전극의 면적을 넓게 함으로써 동작저항을 감소시키고 전류를 증가시킬 수 있다.

Claims (8)

  1. 제1 도전형의 반도체기판에 방사형으로 배열되며, 일정 간격을 두고 외부로 향하는 곁가지를 갖는 모양으로 형성된 그루브(groove); 그루브가 형성된 상기 반도체기판 상에 속이 빈 도우넛 모양으로 형성된 게이트; 상기 게이트의 내측을 따라 형성된 제2 도전형의 제1 불순물영역; 및 상기 게이트의 외측을 따라 형성된 제2 도전형의 제2 불순물영역을 구비하는 것을 특징으로 하는 모스 트랜지스터.
  2. 제 1 항에 있어서, 상기 그루브는 사각의 방사형으로 배열되고, 상기 사각의 모서리 부분에 곁가지를 갖는 것을 특징으로 하는 모스 트랜지스터.
  3. 제 1 항에 있어서, 상기 그루브는 U자형, V자형 및 완만한 곡선형 중의 어느 한 모양을 갖는 것을 특징으로 하는 모스 트랜지스터.
  4. 제 1 항에 있어서, 상기 제1 불순물영역은 소오스영역이고, 상기 제2 불순물영역은 드레인영역인 것을 특징으로 하는 모스 트랜지스터.
  5. 제 1 항에 있어서, 상기 제1 불순물영역의 내측에 제1 도전형의 바이어스영역을 더 구비하고, 상기 제2 불순물영역을 감싸도록 형성된 저농도 불순물영역을 더 구비하는 것을 특징으로 하는 모스 트랜지스터.
  6. 제1 도전형의 반도체기판의 활성영역에, 방사형으로 배열되고 일정 간격을 두고 외부로 향하는 곁가지 갖는 모양의 그루브(groove)를 형성하는 단계; 그루브가 형성된 상기 반도체기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 도전층을 형성한 후 패터닝함으로써, 속이 빈 도우넛 모양의 게이트를 형성하는 단계; 및 상기 반도체기판에 불순물을 주입하여 상기 게이트의 내측과 외측에 소오스영역/ 드레인영역을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  7. 제 5 항에 있어서, 상기 그루브는 사각의 방사형으로 배열되고, 상기 사각의 모서리 부분에 곁가지를 갖도록 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  8. 제 5 항에 있어서, 상기 그루브는 U자형, V자형 및 완만한 곡선형 중의 어느 한 모양으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
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