KR102845793B1 - 상위단에서 최상위 비트를 결정하는 시분할 아날로그 디지털 변환기 및 그 동작 방법 - Google Patents

상위단에서 최상위 비트를 결정하는 시분할 아날로그 디지털 변환기 및 그 동작 방법

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KR102845793B1
KR102845793B1 KR1020250021300A KR20250021300A KR102845793B1 KR 102845793 B1 KR102845793 B1 KR 102845793B1 KR 1020250021300 A KR1020250021300 A KR 1020250021300A KR 20250021300 A KR20250021300 A KR 20250021300A KR 102845793 B1 KR102845793 B1 KR 102845793B1
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Abstract

본 출원은 시분할 아날로그 디지털 변환기에 관한 것이다. 본 출원의 일부 실시예들에 따른 시분할 아날로그 디지털 변환기는 제1 클럭에 대응하여 입력 전압으로부터 샘플링 전압을 생성하고, 상기 샘플링 전압을 홀드하는 샘플러; 상기 샘플링 전압을 입력받고, 상기 샘플링 전압을 증폭하여 버퍼 출력 전압을 출력하는 버퍼; 상기 샘플링 전압을 입력받고, 제2 클럭에 대응하여 상기 샘플링 전압과 공통모드 전압 간에 비교 값을 생성하고, 상기 비교 값을 최상위 비트로 결정하여 출력하는 비교기; 및 상기 버퍼 출력 전압 및 상기 최상위 비트를 입력받고, 샘플링 클럭에 따라 순차적으로 동작하는 복수의 아날로그 디지털 변환기를 이용하여 상기 최상위 비트를 기준으로 상기 버퍼 출력 전압을 디지털 신호로 변환하는 변환부를 포함할 수 있다.

Description

상위단에서 최상위 비트를 결정하는 시분할 아날로그 디지털 변환기 및 그 동작 방법{TIME-INTERLEAVED ANALOG TO DIGITAL CONVERTER FOR DETERMINING THE MOST SIGNIFICANT BIT AT THE FRONT-RANK AND ITS OPERATION METHOD}
본 발명은 상위단에서 최상위 비트를 결정하는 시분할 아날로그 디지털 변환기 및 그 동작 방법에 관한 것이다.
최근 무선 통신 기술의 발전으로 4G 및 5G 통신 칩에서 아날로그 디지털 변환기(Analog to Digital Converter, ADC)는 필수적인 요소로 자리 잡고 있다. 특히, 5G 통신 칩에서는 고속 데이터 전송과 저전력 특성을 만족하는 고해상도 ADC가 요구되며, 이에 따라 시분할 아날로그 디지털 변환기(Time-Interleaved ADC, TI-ADC)가 연구되고 있다.
시분할 아날로그 디지털 변환기는 여러 개의 단일 채널 ADC를 동일한 시간 간격으로 동작시켜 샘플링 속도를 단일 ADC 대비 N배 향상시키는 방식이다. 그러나 ADC 채널 수가 증가하면 용량성 부하(capacitive loading)가 커지고, 오프셋(offset), 게인(gain) 오류, 샘플링 클럭 타이밍 스큐(timing skew) 등의 불일치 문제가 발생한다는 문제가 있다.
대한민국 등록특허 제10-2123270호
본 발명은 상술한 과제를 해결하기 위한 것으로서, 본 발명의 목적은　상위단에서 최상위 비트를 결정하는 시분할 아날로그 디지털 변환기 및 그 동작 방법을 제공하는 데 있다.
본 출원은 제1 클럭에 대응하여 입력 전압으로부터 샘플링 전압을 생성하고, 상기 샘플링 전압을 홀드하는 샘플러; 상기 샘플링 전압을 입력받고, 상기 샘플링 전압을 증폭하여 버퍼 출력 전압을 출력하는 버퍼; 상기 샘플링 전압을 입력받고, 제2 클럭에 대응하여 상기 샘플링 전압과 공통모드 전압 간에 비교 값을 생성하고, 상기 비교 값을 최상위 비트로 결정하여 출력하는 비교기; 및 상기 버퍼 출력 전압 및 상기 최상위 비트를 입력받고, 샘플링 클럭에 따라 순차적으로 동작하는 복수의 아날로그 디지털 변환기를 이용하여 상기 최상위 비트를 기준으로 상기 버퍼 출력 전압을 디지털 신호로 변환하는 변환부를 포함할 수 있다.
일부 실시예들에서, 상기 샘플러는, 일 단이 입력 전압 노드와 연결되고, 타 단이 제1 노드와 연결되는 스위치; 및 일 단이 상기 제1 노드와 연결되고, 타 단이 접지에 연결되는 커패시터를 포함하고, 상기 스위치는 제1 클럭에 대응하여 턴 온 또는 턴 오프될 수 있다.
일부 실시예들에서, 상기 샘플러는, 상기 제1 클럭이 천이되는 시점에서 상기 입력 전압의 전압 레벨을 샘플링 전압으로 변환하고, 상기 샘플링 전압을 홀드할 수 있다.
일부 실시예들에서, 상기 비교기는, 상기 버퍼와 병렬적으로 배치되어, 상기 버퍼에서 상기 샘플링 전압을 증폭하는 동안 상기 비교 값을 생성할 수 있다.
일부 실시예들에서, 상기 복수의 아날로그 디지털 변환기 각각은, 내부 스위치 및 복수의 커패시터를 포함하고, 상기 내부 스위치는 상기 샘플링 클럭에 대응하여 턴 온 또는 턴 오프될 수 있다.
일부 실시예들에서, 상기 시분할 아날로그 디지털 변환기는, 상기 복수의 아날로그 디지털 변환기에서 생성된 각각의 상기 디지털 신호를 상기 샘플링 클럭에 대응하여 정렬하는 데이터 정렬기를 더 포함할 수 있다.
본 출원은 시분할 아날로그 디지털 변환기의 동작 방법에 있어서, 제1 클럭에 대응하여 입력 전압으로부터 샘플링 전압을 생성하고, 상기 샘플링 전압을 홀드하는 단계; 상기 샘플링 전압을 입력받고, 상기 샘플링 전압을 증폭하여 버퍼 출력 전압을 출력하는 단계; 상기 샘플링 전압을 입력받고, 제2 클럭에 대응하여 상기 샘플링 전압과 공통모드 전압 간에 비교 값을 생성하고, 상기 비교 값을 최상위 비트로 결정하여 출력하는 단계; 및 상기 버퍼 출력 전압 및 상기 최상위 비트를 입력받고, 샘플링 클럭에 따라 순차적으로 동작하는 복수의 아날로그 디지털 변환기를 이용하여 상기 최상위 비트를 기준으로 상기 버퍼 출력 전압을 디지털 신호로 변환하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 샘플링 전압을 홀드하는 단계는, 상기 제1 클럭이 천이되는 시점에서 상기 입력 전압의 전압 레벨을 샘플링 전압으로 변환하고, 상기 샘플링 전압을 홀드할 수 있다.
일부 실시예들에서, 상기 최상위 비트로 결정하여 출력하는 단계는, 버퍼에서 상기 샘플링 전압을 증폭하는 동안 상기 비교 값을 생성할 수 있다.
일부 실시예들에서, 상기 시분할 아날로그 디지털 변환기는, 상기 복수의 아날로그 디지털 변환기에서 생성된 각각의 상기 디지털 신호를 상기 샘플링 클럭에 대응하여 정렬하는 단계를 더 포함할 수 있다.
본 출원에 따른 시분할 아날로그 디지털 변환기는 변환부의 상위단인 비교기에서 최상위 비트를 결정함으로써, 하위단의 모든 아날로그 디지털 변환기들이 최상위 비트 결정에 소요되는 시간을 절약하고, 데이터 변환의 샘플링 속도를 증가시킬 수 있다.
도 1은 본 출원의 일부 실시예들에 따른 시분할 아날로그 디지털 변환기에 대한 블록도이다.
도 2는 본 출원의 일부 실시예들에 따른 시분할 아날로그 디지털 변환기의 회로도이다.
도 3a 및 도 3b는 본 출원의 일부 실시예들에 따른 시분할 아날로그 디지털 변환기의 동작 일 예를 설명하기 위한 타이밍도이다.
도 4는 본 출원의 일부 실시예들에 따른 시분할 아날로그 디지털 변환기의 시뮬레이션 결과이다.
도 5는 본 출원의 일부 실시예들에 따른 시분할 아날로그 디지털 변환기의 동작 순서도이다.
이하에서, 본 발명의 실시 예들이 첨부된 도면들을 참조하여 명확하고 상세하게 기재될 것이다.
도 1은 본 출원의 일부 실시예들에 따른 시분할 아날로그 디지털 변환기에 대한 블록도이다.
도 1을 참조하면, 일부 실시예들에 따른 시분할 아날로그 디지털 변환기(Time Interleaved Analog to Digital Converter, 10)는 샘플러(100), 버퍼(200), 비교기(300), 변환부(400) 및 데이터 정렬기(500)를 포함할 수 있다.
일부 실시예들에서, 시분할 아날로그 디지털 변환기(10)는 고속 데이터 변환이 요구되는 시스템에 활용될 수 있다. 예를 들어, 시분할 아날로그 디지털 변환기(10)는 5G 및 광대역 통신 시스템, 레이더 신호 처리 시스템, 고속 영상 및 이미지 센서 시스템, 의료 영상 처리 장치 등의 다양한 응용 분야에서 적용될 수 있다. 또한, 아날로그 디지털 변환기(10)는 고속 신호 변환이 필요한 머신 러닝(Machine Learning) 및/또는 딥 러닝(Deep Learning) 기반 신경망 처리 장치에서도 사용될 수 있다.
샘플러(100)는 동작 클럭에 대응하여 외부로부터 입력받은 입력 전압(VIN)을 샘플링하여 샘플링 전압(VIS)으로 변환하고, 변환된 샘플링 전압(VIS)을 일정 시간 유지하여 전기적으로 연결된 후속 회로에 전달할 수 있다. 이를 위해, 샘플러(100)는 트랙 앤 홀드(Track and Hold)일 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 샘플러(100)는 제1 클럭에 대응하여 스위칭되며, 해당 스위칭 동작을 통해 입력 전압(VIN)을 특정 시점에서 샘플링하여 샘플링 전압(VIS)으로 변환할 수 있다.
또한, 샘플링이 완료된 경우, 샘플러(100)는 제1 클럭의 동작 주기에 따라 트랙(Track) 모드에서 홀드(Hold) 모드로 전환되어 샘플링 전압(VIS)을 일정 시간 동안 동일한 전압 레벨을 가지도록 홀드할 수 있다.
또한, 샘플러(100)는 후속 회로인 버퍼(200) 및 비교기(300)에 샘플링 전압(VIS)을 전달할 수 있다.
버퍼(200)는 샘플러(100)와 전기적으로 연결되어 샘플링 전압(VIS)을 입력받고, 샘플링 전압(VIS)을 증폭할 수 있다. 예를 들어, 버퍼(200)는 샘플링 전압(VIS)을 증폭하여 버퍼 출력 전압(VBUF)을 출력할 수 있다. 또한, 버퍼(200)는 변환부(400)와 전기적으로 연결되어 버퍼 출력 전압(VBUF)을 전달할 수 있다.
비교기(300)는 샘플러(100)와 전기적으로 연결되어 샘플링 전압(VIS)을 입력받고, 외부로부터 공통모드 전압(VCM)을 입력받아 전압 간의 비교 값을 출력할 수 있다. 보다 상세하게, 비교기(300)는 버퍼(200)와 병렬적으로 배치되어, 버퍼(200)에서 샘플링 전압(VIS)을 증폭하는 동안 샘플링 전압(VIS)과 공통모드 전압(VCM)을 비교하여 비교 값을 출력할 수 있다.
보다 구체적으로, 비교기(300)는 제2 클럭에 대응하여 샘플링 전압(VIS)과 공통모드 전압(VCM)의 비교 값을 생성하고, 두 전압 간의 비교 값을 최상위 비트(Most Significant Bit)로 결정하여 출력할 수 있다. 여기서, 제2 클럭은 제1 클럭에 반전된 클럭일 수 있다. 또한, 비교기(300)는 변환부(400)와 전기적으로 연결되어 최상위 비트(MSB)를 전달할 수 있다.
변환부(400)는 복수의 아날로그 디지털 변환기(Analog to Digital Converter)가 병렬로 연결된 채널 아키텍처로, 샘플링 클럭에 따라 순차적으로 동작하는 복수의 아날로그 디지털 변환기를 이용하여 최상위 비트(MSB)를 기준으로 버퍼 출력 전압(VBUF)을 디지털 신호(Data)로 변환할 수 있다.
즉, 변환부(400)는 병렬로 연결된 복수의 아날로그 디지털 변환기를 시간 인터리브 방식으로 동작하여 디지털 신호(Data)를 생성할 수 있다.
예를 들어, N개의 아날로그 디지털 변환기를 포함할 경우, 변환부(400)는 N개의 샘플링 클럭에 대응하여 각각의 아날로그 디지털 변환기를 순차적으로 동작시킬 수 있다. 또한, 변환부(400)는 N개의 아날로그 디지털 변환기에 대응하는 N개의 디지털 신호(Data)를 출력할 수 있다.
데이터 정렬기(500)는 복수의 아날로그 디지털 변환기에서 생성된 각각의 디지털 신호를 순차적으로 정렬하여 출력할 수 있다. 보다 구체적으로, 데이터 정렬기(500)는 각각의 아날로그 디지털 변환기와 전기적으로 연결되어 디지털 신호(Data)를 전달받고, 각 디지털 신호(Data)를 샘플링 클럭에 대응하여 순차적으로 정렬할 수 있다.
예를 들어, 데이터 정렬기(500)는 N개의 아날로그 디지털 변환기에서 출력된 N개의 디지털 신호(Data)를 N개의 샘플링 클럭에 대응하여 순차적으로 정렬할 수 있다.
이상에서 상술한 바와 같이, 본 출원의 일부 실시예들에 따른 시분할 아날로그 디지털 변환기(10)는 변환부(400)의 상위단인 비교기(300)에서 최상위 비트(MSB)를 결정함으로써 최상위 비트(MSB) 결정을 위한 추가적인 비교 사이클이 필요하지 않도록 하여 변환 속도를 향상시킬 수 있다.
다시 말해, 시분할 아날로그 디지털 변환기(10)는 모든 하위단의 단일 채널 변환부(400)들이 최상위 비트(MSB) 결정 과정에서 소요되는 비교 시간을 절약할 수 있으며, 전체적인 샘플링 속도(Sampling Rate)를 증가시켜 고속 데이터 변환이 가능할 수 있다.
도 2는 본 출원의 일부 실시예들에 따른 시분할 아날로그 디지털 변환기의 회로도이다.
도 2를 참조하면, 샘플러(100)는 제1 클럭(CLK1)에 대응하여 스위칭하는 스위치(SW)를 포함하고, 제1 클럭(CLK1)에 따라 변환된 샘플링 전압(VIS)을 일정 시간 유지하도록 커패시터(C)를 포함할 수 있다.
보다 상세하게, 제1 클럭(CLK1)에 대응하여 스위치(SW)가 턴 온될 경우, 샘플러(100)는 제1 클럭(CLK1)이 천이되는 시점에서 입력 전압(VIN)의 전압 레벨을 샘플링 전압(VIS)으로 변환할 수 있다.
또한, 샘플러(100)는 커패시터(C)에 샘플링 전압(VIS)을 차지하여 스위치(SW)가 턴 오프된 이후에도 샘플링 전압(VIS)을 일정 시간 동안 동일한 전압 레벨을 가지도록 홀드할 수 있다.
일부 실시예들에서, 스위치(SW)의 일 단은 입력 전압(VIN) 노드와 연결되고, 타 단은 제1 노드(N1)와 연결될 수 있다. 커패시터(C)의 일 단은 제1 노드(N1)에 연결되고, 타 단은 접지에 연결될 수 있다. 또한, 제1 노드(N1)는 버퍼(200)의 입력단에 연결되어 샘플링 전압(VIS)을 전달할 수 있다.
비교기(300)는 제1 노드(N1)와 버퍼(200) 사이에 배치된 제2 노드(N2)를 통해 샘플링 전압(VIS)을 제1 입력단자로 입력받고, 공통모드 전압(VCM)을 제2 입력단자로 입력받아 제2 클럭(CLK2)에 대응하여 두 전압을 비교할 수 있다.
보다 상세하게, 비교기(300)는 제1 클럭(CLK1)이 0인 상태에서 샘플러(100)의 커패시터(C)에 의해 홀드된 샘플링 전압(VIS)을 입력받고, 제1 클럭(CLK1)에 반전된 제2 클럭(CLK2)에 대응하여 샘플링 전압(VIS)과 공통모드 전압(VCM)을 비교할 수 있다. 여기서, 비교기(300)는 샘플링 전압(VIS)과 공통모드 전압(VCM)의 비교 값을 최상위 비트(MSB)로 변환부(400)에 전달할 수 있다.
변환부(400)는 복수의 아날로그 디지털 변환기가 병렬로 연결될 수 있다. 이하에서는 설명의 편의상 4개의 아날로그 디지털 변환기를 예로하여 설명하지만 이에 한정되는 것은 아니다.
변환부(400)는 4개의 아날로그 디지털 변환기가 병렬로 연결됨으로써, 샘플링 클럭(CLKS[3:0])에 대응하여 4개의 채널을 순차적으로 동작시킬 수 있다. 또한, 변환부(400)는 최상위 비트(MSB)를 포함한 4비트의 디지털 신호(Data)를 출력할 수 있다.
일부 실시예들에서, 각각의 아날로그 디지털 변환기는 내부 스위치(S) 및 복수의 커패시터(CS)를 포함할 수 있다. 아날로그 디지털 변환기의 내부 스위치(S)는 일 단이 버퍼(200)의 출력단에 연결되고, 샘플링 클럭(CLKS[3:0])에 대응하여 턴 온 또는 턴 오프될 수 있다.
예를 들어, 제1 샘플링 클럭(CLKS[0])이 1인 경우, 제1 아날로그 디지털 변환기(ADC[0])의 스위치(S)가 턴 온되어 버퍼 출력 전압(VBUF)을 입력받을 수 있다. 이후, 제1 아날로그 디지털 변환기(ADC[0])는 최상위 비트(MSB)를 기준으로 제1 샘플링 클럭(CLKS[0])에 대한 버퍼 출력 전압(VBUF)을 샘플링할 수 있다.
또한, 제2 샘플링 클럭(CLKS[1])이 1인 경우, 제2 아날로그 디지털 변환기(ADC[1])의 스위치(S)가 턴 온되어 버퍼 출력 전압(VBUF)을 입력받을 수 있다. 이후, 제2 아날로그 디지털 변환기(ADC[2])는 최상위 비트(MSB)를 기준으로 제2 샘플링 클럭(CLKS[1])에 대한 버퍼 출력 전압(VBUF)을 샘플링할 수 있다.
데이터 정렬기(500)는 변환부(400)로부터 생성된 샘플링 클럭(CLKS[3:0])에 대한 디지털 신호(Data)를 정렬하여 출력할 수 있다. 예를 들어, 데이터 정렬기(500)는 샘플링 클럭(CLKS[3:0])에 대응하여 4개의 아날로그 디지털 변환기로부터 출력되는 4개의 디지털 신호(Data)를 샘플링 클럭(CLKS[3:0])에 대응하여 순차적으로 정렬할 수 있다.
일부 실시예들에서, 데이터 정렬기(500)는 비교기(300)에서 결정된 최상위 비트(MSB) 및 보정 비트를 정렬하여 출력할 수 있다. 여기서, 보정 비트는 각 아날로그 디지털 변환기 간의 오프셋(offset), 이득(gain) 또는 샘플링 타이밍 스큐(timing skew)와 같은 보정 값일 수 있으나, 이에 한정되는 것은 아니다.
도 3a 및 도 3b는 본 출원의 일부 실시예들에 따른 시분할 아날로그 디지털 변환기의 동작 일 예를 설명하기 위한 타이밍도이다.
구체적으로, 도 3a는 비교기(300)가 포함되지 않은 일 예를 나타내는 타이밍도이고, 도 3b는 비교기(300)가 포함된 일 예를 나타내는 타이밍도이다.
도 3a를 참조하면, 도 3a의 시분할 아날로그 디지털 변환기는 최상위 비트(MSB)를 결정하는 비교기(300)가 포함되지 않아, 각 아날로그 디지털 변환기가 샘플링 클럭(CLKS[3:0])마다 개별적으로 최상위 비트(MSB)를 결정하는 것을 확인할 수 있다.
이에 따라, 도 3a의 시분할 아날로그 디지털 변환기는 각각의 아날로그 디지털 변환기가 독립적으로 최상위 비트(MSB)를 결정해야 하므로, 변환기 간의 오프셋 및 게인 불균형으로 인해 최상위 비트 결정의 정확도가 저하될 수 있다.
또한, 도 3a의 시분할 아날로그 디지털 변환기는 최상위 비트(MSB) 결정 과정이 샘플링 클럭(CLKS[3:0])마다 반복되므로 불필요한 비교 연산이 증가하여 전체적인 전력 소모가 증가할 수 있다.
반면, 도 3b를 참조하면, 도 3b의 시분할 아날로그 디지털 변환기(10)는 제1 클럭(CLK1)에 반전된 제2 클럭(CLK2)에 대응하여 최상위 비트(MSB)를 결정하는 비교기(300)를 포함함으로써, 각 아날로그 디지털 변환기가 샘플링 클럭(CLKS[3:0])마다 개별적으로 최상위 비트(MSB)를 결정할 필요 없이 비교기(300)에서 결정된 최상위 비트(MSB)를 기반으로 나머지 비트를 변환하는 것을 확인할 수 있다.
이에 따라, 도 3b의 시분할 아날로그 디지털 변환기(10)는 비교기(300)를 통해 최상위 비트(MSB)를 일괄적으로 결정함으로써, 변환기 간의 오프셋 및 게인 불균형에 따른 최상위 비트(MSB) 결정 오류를 줄일 수 있다.
또한, 도 3b의 시분할 아날로그 디지털 변환기는 각 아날로그 디지털 변환기가 최상위 비트(MSB)를 결정하기 위한 비교 연산을 수행할 필요가 없으므로, 불필요한 연산이 감소하여 전체적인 전력 소모를 줄일 수 있다.
도 4는 본 출원의 일부 실시예들에 따른 시분할 아날로그 디지털 변환기의 시뮬레이션 결과이다.
도 4를 참조하면, 본 출원의 시분할 아날로그 디지털 변환기(10)는 최상위 비트(MSB)를 먼저 결정하므로, 샘플링 클럭에 따라 최상위 비트(MSB)를 기준으로 나머지 비트를 결정하기 위한 전압이 설정되는 것을 확인할 수 있다.
예를 들어, 시분할 아날로그 디지털 변환기(10)는 제1 클럭(CLK1)에 대응하여 샘플링 전압(VIS)이 생성되고, 변환부(400)는 제1 샘플링 클럭(CLKS[0])에 대응하는 제1 아날로그 디지털 변환기에서 최상위 비트(MSB)를 기준으로 제1 샘플링 클럭(CLKS[0])에 대한 버퍼 출력 전압(VBUF)을 샘플링할 수 있다.
이후, 제2 내지 제4 샘플링 클럭(CLKS[3:1])DP 대응하여 제2 내지 제4 아날로그 디지털 변환기가 최상위 비트(MSB)를 기준으로 순차적으로 버퍼 출력 전압(VBUF)을 샘플링하는 것을 확인할 수 있다.
도 5는 본 출원의 일부 실시예들에 따른 시분할 아날로그 디지털 변환기의 동작 순서도이다.
도 5를 참조하면, S110 단계에서, 샘플링 전압(VIS)은 입력 전압(VIN)으로부터 변환되고, 일정 시간 동안 유지되어 전기적으로 연결된 후속 회로에 전달될 수 있다.
예를 들어, 샘플러(100)는 동작 클럭에 대응하여 외부로부터 입력받은 입력 전압(VIN)을 샘플링하여 샘플링 전압(VIS)으로 변환하고, 변환된 샘플링 전압(VIS)을 일정 시간 유지하여 전기적으로 연결된 후속 회로에 전달할 수 있다.
이후, 버퍼 출력 전압(VBUF)을 생성하는 단계와 최상위 비트(MSB)를 결정하는 단계가 수행될 수 있다. 해당 단계는 아래와 같이 세부 단계를 거쳐 수행될 수 있으며, 각 세부 단계들은 동시에 이루어지는 것이다.
S121 단계에서, 버퍼 출력 전압(VBUF)은 샘플링 전압(VIS)을 증폭하여 생성될 수 있다.
예를 들어, 버퍼(200)는 샘플링 전압(VIS)을 증폭하여 버퍼 출력 전압(VBUF)을 출력할 수 있다. 또한, 버퍼(200)는 변환부(400)와 전기적으로 연결되어 버퍼 출력 전압(VBUF)을 전달할 수 있다.
S122 단계에서, 최상위 비트(MSB)는 샘플링 전압(VIS)과 공통모드 전압(VCM)의 비교 값으로부터 생성될 수 있다.
예를 들어, 비교기(300)는 샘플러(100)와 전기적으로 연결되어 샘플링 전압(VIS)을 입력받고, 외부로부터 공통모드 전압(VCM)을 입력받아 전압 간의 비교 값을 출력할 수 있다. 보다 상세하게, 비교기(300)는 버퍼(200)와 병렬적으로 배치되어, 버퍼(200)에서 샘플링 전압(VIS)을 증폭하는 동안 샘플링 전압(VIS)과 공통모드 전압(VCM)을 비교하여 비교 값을 출력할 수 있다.
또한, 비교기(300)는 두 전압 간의 비교 값을 최상위 비트로 결정하여 출력할 수 있다.
S130 단계에서, 복수의 아날로그 디지털 변환기들은 샘플링 클럭에 따라 순차적으로 최상위 비트(MSB)를 기준으로 버퍼 출력 전압(VBUF)을 디지털 신호(Data)로 변환할 수 있다.
예를 들어, 변환부(400)는 복수의 아날로그 디지털 변환기(Analog to Digital Converter)가 병렬로 연결된 채널 아키텍처로, 샘플링 클럭에 따라 순차적으로 동작하는 복수의 아날로그 디지털 변환기를 이용하여 최상위 비트(MSB)를 기준으로 버퍼 출력 전압(VBUF)을 디지털 신호(Data)로 변환할 수 있다.
S140 단계에서, 디지털 신호(Data)는 샘플링 클럭에 대응하여 순차적으로 정렬될 수 있다. 예를 들어, 데이터 정렬기(500)는 복수의 아날로그 디지털 변환기에서 생성된 각각의 디지털 신호를 순차적으로 정렬하여 출력할 수 있다.
상술한 내용은 본 출원을 실시하기 위한 구체적인 실시 예들이다. 본 출원은 상술한 실시 예들 이외에도, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 출원은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 출원의 범위는 상술한 실시 예들에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 출원의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10 : 시분할 아날로그 디지털 변환기
100 : 샘플러
200 : 버퍼
300 : 비교기
400 : 변환부
500 : 데이터 정렬기

Claims (10)

  1. 제1 클럭에 대응하여 입력 전압으로부터 샘플링 전압을 생성하고, 상기 샘플링 전압을 홀드하는 샘플러;
    상기 샘플링 전압을 입력받고, 상기 샘플링 전압을 증폭하여 버퍼 출력 전압을 출력하는 버퍼;
    상기 샘플링 전압을 입력받고, 제2 클럭에 대응하여 상기 샘플링 전압과 공통모드 전압 간에 비교 값을 생성하고, 상기 비교 값을 최상위 비트로 결정하여 출력하는 비교기; 및
    상기 버퍼 출력 전압 및 상기 최상위 비트를 입력받고, 샘플링 클럭에 따라 순차적으로 동작하는 복수의 아날로그 디지털 변환기를 이용하여 상기 최상위 비트를 기준으로 상기 버퍼 출력 전압을 디지털 신호로 변환하는 변환부를 포함하는 시분할 아날로그 디지털 변환기.
  2. 제1항에 있어서,
    상기 샘플러는,
    일 단이 입력 전압 노드와 연결되고, 타 단이 제1 노드와 연결되는 스위치; 및
    일 단이 상기 제1 노드와 연결되고, 타 단이 접지에 연결되는 커패시터를 포함하고,
    상기 스위치는 제1 클럭에 대응하여 턴 온 또는 턴 오프되는 시분할 아날로그 디지털 변환기.
  3. 제2항에 있어서,
    상기 샘플러는, 상기 제1 클럭이 천이되는 시점에서 상기 입력 전압의 전압 레벨을 샘플링 전압으로 변환하고, 상기 샘플링 전압을 홀드하는 시분할 아날로그 디지털 변환기.
  4. 제1항에 있어서,
    상기 비교기는, 상기 버퍼와 병렬적으로 배치되어, 상기 버퍼에서 상기 샘플링 전압을 증폭하는 동안 상기 비교 값을 생성하는 시분할 아날로그 디지털 변환기.
  5. 제1항에 있어서,
    상기 복수의 아날로그 디지털 변환기 각각은, 내부 스위치 및 복수의 커패시터를 포함하고,
    상기 내부 스위치는 상기 샘플링 클럭에 대응하여 턴 온 또는 턴 오프되는 시분할 아날로그 디지털 변환기.
  6. 제1항에 있어서,
    상기 시분할 아날로그 디지털 변환기는,
    상기 복수의 아날로그 디지털 변환기에서 생성된 각각의 상기 디지털 신호를 상기 샘플링 클럭에 대응하여 정렬하는 데이터 정렬기를 더 포함하는 시분할 아날로그 디지털 변환기.
  7. 시분할 아날로그 디지털 변환기의 동작 방법에 있어서,
    제1 클럭에 대응하여 입력 전압으로부터 샘플링 전압을 생성하고, 상기 샘플링 전압을 홀드하는 단계;
    상기 샘플링 전압을 입력받고, 상기 샘플링 전압을 증폭하여 버퍼 출력 전압을 출력하는 단계;
    상기 샘플링 전압을 입력받고, 제2 클럭에 대응하여 상기 샘플링 전압과 공통모드 전압 간에 비교 값을 생성하고, 상기 비교 값을 최상위 비트로 결정하여 출력하는 단계; 및
    상기 버퍼 출력 전압 및 상기 최상위 비트를 입력받고, 샘플링 클럭에 따라 순차적으로 동작하는 복수의 아날로그 디지털 변환기를 이용하여 상기 최상위 비트를 기준으로 상기 버퍼 출력 전압을 디지털 신호로 변환하는 단계를 포함하는 시분할 아날로그 디지털 변환기의 동작 방법.
  8. 제7항에 있어서,
    상기 샘플링 전압을 홀드하는 단계는, 상기 제1 클럭이 천이되는 시점에서 상기 입력 전압의 전압 레벨을 샘플링 전압으로 변환하고, 상기 샘플링 전압을 홀드하는 시분할 아날로그 디지털 변환기의 동작 방법.
  9. 제7항에 있어서,
    상기 최상위 비트로 결정하여 출력하는 단계는, 버퍼에서 상기 샘플링 전압을 증폭하는 동안 상기 비교 값을 생성하는 시분할 아날로그 디지털 변환기의 동작 방법.
  10. 제7항에 있어서,
    상기 시분할 아날로그 디지털 변환기는,
    상기 복수의 아날로그 디지털 변환기에서 생성된 각각의 상기 디지털 신호를 상기 샘플링 클럭에 대응하여 정렬하는 단계를 더 포함하는 시분할 아날로그 디지털 변환기의 동작 방법.
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KR102123270B1 (ko) 2019-05-07 2020-06-16 조선대학교 산학협력단 디지털 후면 교정을 가지는 시간 인터리브 파이프라인 아날로그 디지털 변환 장치 및 그 방법
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