KR102817111B1 - Semiconductor lighting source for display and method of manufacturing the same - Google Patents

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Abstract

디스플레이용 반도체 광원 및 그 제조 방법이 개시된다.
본 발명에 따른 반도체 광원은 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 형성된 활성층; 및 상기 활성층 상에 형성된 제2 도전형 반도체층;을 포함하고, 상기 활성층은 인듐을 함유하는 반도체층과 인듐을 함유하지 않는 반도체층이 교대로 적층된 제1 활성층과, 인듐을 함유하는 반도체층과 인듐을 함유하지 않는 반도체층이 교대로 적층된 제2 활성층을 포함하고, 상기 제1 활성층은 초격자 구조로 형성되고, 상기 제2 활성층은 다양자우물 구조로 형성되며, 상기 제1 도전형 반도체층, 상기 제1 활성층을 관통하여 관통 전위가 형성되고, 상기 관통 전위와 교차하는 상기 제1 활성층 상단에 쐐기형 홈이 형성된 것을 특징으로 한다.
A semiconductor light source for a display and a method for manufacturing the same are disclosed.
A semiconductor light source according to the present invention comprises: a first conductive semiconductor layer; an active layer formed on the first conductive semiconductor layer; and a second conductive semiconductor layer formed on the active layer, wherein the active layer comprises a first active layer in which semiconductor layers containing indium and semiconductor layers not containing indium are alternately laminated, and a second active layer in which semiconductor layers containing indium and semiconductor layers not containing indium are alternately laminated, wherein the first active layer is formed in a superlattice structure, the second active layer is formed in a multi-well structure, and a threading potential is formed penetrating the first conductive semiconductor layer and the first active layer, and a wedge-shaped groove is formed on an upper end of the first active layer intersecting with the threading potential.

Description

디스플레이용 반도체 광원 및 그 제조 방법 {SEMICONDUCTOR LIGHTING SOURCE FOR DISPLAY AND METHOD OF MANUFACTURING THE SAME}{SEMICONDUCTOR LIGHTING SOURCE FOR DISPLAY AND METHOD OF MANUFACTURING THE SAME}

본 발명은 디스플레이용 반도체 광원 제조 기술에 관한 것으로, 보다 상세하게는 결함 제어를 통해 고효율 특성을 발휘할 수 있는 디스플레이용 반도체 광원 및 그 제조 방법에 관한 것이다.The present invention relates to a technology for manufacturing a semiconductor light source for a display, and more specifically, to a semiconductor light source for a display capable of exhibiting high efficiency characteristics through defect control and a method for manufacturing the same.

반도체 광원은 전기 에너지를 빛 에너지로 변환하는 반도체 소자로서, 반도체 광원 내에는 빛을 발생할 수 있는 소재가 포함되어 있다. 반도체 광원에서 상기 빛을 발생할 수 있는 소재로는 GaN으로 대표되는 질화물 반도체가 널리 알려져 있으며, 전자와 정공이 재결합하며 발생하는 에너지가 광으로 변환되어 외부로 방출된다. A semiconductor light source is a semiconductor device that converts electrical energy into light energy, and the semiconductor light source contains a material that can generate light. Among the materials that can generate the light in the semiconductor light source, nitride semiconductors, represented by GaN, are widely known, and the energy generated when electrons and holes recombine is converted into light and emitted to the outside.

반도체 광원은 종래의 형광등과 같은 광원에 비해 긴 수명, 낮은 소비전력, 빠른 응답 속도, 환경 친화성 등의 장점을 가지며, 이에 따라 반도체 광원은 조명이나 디스플레이용 광원에 널리 적용되고 있다. Semiconductor light sources have advantages such as long life, low power consumption, fast response speed, and environmental friendliness compared to conventional light sources such as fluorescent lamps, and therefore are widely used as light sources for lighting and displays.

반도체 광원의 발광 효율 향상을 위하여, 다양한 연구가 수행되고 있다. 하나의 예로 활성층에 쐐기형 홈을 형성시키고자 하는 연구가 많이 이루어지고 있다. To improve the luminous efficiency of semiconductor light sources, various studies are being conducted. For example, many studies are being conducted to form wedge-shaped grooves in the active layer.

반도체 광원의 활성층이 쐐기형 홈 구조로 형성되어 있을 경우, 활성층의 면적 증가를 통해 광 추출 효율이 향상될 수 있다고 알려져 있다. It is known that when the active layer of a semiconductor light source is formed in a wedge-shaped groove structure, the light extraction efficiency can be improved by increasing the area of the active layer.

특허문헌 1에는 질화물 반도체 광원 제조 방법이 개시되어 있다. 상기 특허문헌 1에 의하면, 쐐기형 홈이 n형 질화물 반도체층 상면에 형성되는데, 그 방법으로 n형 질화물 반도체층의 성장 온도를 700∼1000℃로 낮추거나, 1000℃ 이상의 온도로 n 형 질화물 반도체층을 형성한 후, 화학적 에칭을 수행하는 것을 제시하고 있다.Patent Document 1 discloses a method for manufacturing a nitride semiconductor light source. According to Patent Document 1, a wedge-shaped groove is formed on the upper surface of an n-type nitride semiconductor layer, and the method suggests lowering the growth temperature of the n-type nitride semiconductor layer to 700 to 1000°C or forming the n-type nitride semiconductor layer at a temperature of 1000°C or higher, and then performing chemical etching.

그러나, n형 질화물 반도체층의 성장온도가 1000℃ 이하로 낮아질 경우, 도핑 불충분, 결정 품질 저하 등 발광 효율이나 수명 특성에 악영향을 미치는 다양한 문제가 발생할 수 있다. 또한, n형 질화물 반도체층까지 형성한 상태에서 화학적 에칭을 수행하는 경우 MOCVD 공정 중단을 수반하므로 생산성이 저하되는 문제가 있다.However, if the growth temperature of the n-type nitride semiconductor layer is lowered below 1000℃, various problems that adversely affect the luminescence efficiency or life characteristics, such as insufficient doping and deterioration of crystal quality, may occur. In addition, if chemical etching is performed while the n-type nitride semiconductor layer is formed, there is a problem of reduced productivity because it entails an interruption of the MOCVD process.

공개특허공보 제10-2010-0093872호 (2010.08.26. 공개)Publication of Patent Publication No. 10-2010-0093872 (Published on August 26, 2010)

본 발명이 해결하고자 하는 과제는 활성층에 쐐기형 홈 구조가 형성되어 발광 효율이 우수한 디스플레이용 반도체 광원 및 그 제조 방법을 제공하는 것이다.The problem to be solved by the present invention is to provide a semiconductor light source for a display having excellent light emission efficiency by forming a wedge-shaped groove structure in an active layer, and a method for manufacturing the same.

특히, 본 발명이 해결하고자 하는 과제는 질화물 반도체층 성장 온도를 충분히 높은 온도로 유지하고, 또한 MOCVD 공정 중단 없이도 활성층에 쐐기형 홈 구조를 형성할 수 있는 디스플레이용 반도체 광원 및 그 제조 방법을 제공하는 것이다.In particular, the problem to be solved by the present invention is to provide a semiconductor light source for a display and a method for manufacturing the same, which can maintain a nitride semiconductor layer growth temperature at a sufficiently high temperature and form a wedge-shaped groove structure in an active layer without interrupting the MOCVD process.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 광원은 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 형성된 활성층; 및 상기 활성층 상에 형성된 제2 도전형 반도체층;을 포함하고, 상기 활성층은 인듐을 함유하는 반도체층과 인듐을 함유하지 않는 반도체층이 교대로 적층된 제1 활성층과, 인듐을 함유하는 반도체층과 인듐을 함유하지 않는 반도체층이 교대로 적층된 제2 활성층을 포함하고, 상기 제1 활성층은 초격자 구조로 형성되고, 상기 제2 활성층은 다양자우물 구조로 형성되며, 상기 제1 도전형 반도체층, 상기 제1 활성층을 관통하여 관통 전위가 형성되고, 상기 관통 전위와 교차하는 상기 제1 활성층 상단에 쐐기형 홈이 형성되어 있다. According to an embodiment of the present invention for achieving the above object, a semiconductor light source includes: a first conductive semiconductor layer; an active layer formed on the first conductive semiconductor layer; and a second conductive semiconductor layer formed on the active layer, wherein the active layer includes a first active layer in which semiconductor layers containing indium and semiconductor layers not containing indium are alternately laminated, and a second active layer in which semiconductor layers containing indium and semiconductor layers not containing indium are alternately laminated, wherein the first active layer is formed in a superlattice structure, the second active layer is formed in a multi-well structure, and a threading dislocation is formed penetrating the first conductive semiconductor layer and the first active layer, and a wedge-shaped groove is formed on an upper end of the first active layer intersecting with the threading dislocation.

상기 제2 활성층은 상기 쐐기형 홈의 경사면을 포함한 상기 제1 활성층의 상부면을 커버하도록 형성되어, 상기 쐐기형 홈이 상기 제2 활성층까지 연장될 수 있다. The second active layer is formed to cover the upper surface of the first active layer including the inclined surface of the wedge-shaped groove, so that the wedge-shaped groove can extend to the second active layer.

상기 제1 도전형 반도체층 하부에 비도핑 반도체층이 추가로 형성되어 있을 수 있다. An undoped semiconductor layer may be additionally formed under the first challenge type semiconductor layer.

상기 제1 활성층은 각각 10nm 이하의 두께를 갖는 InGaN층과 GaN층이 2회 이상 교대로 적층된 구조로 형성되며, 상기 제2 활성층은 InGaN 양자우물층과 GaN 양자장벽층이 2회 이상 교대로 적층된 구조로 형성될 수 있다. The first active layer may be formed with a structure in which InGaN layers and GaN layers, each having a thickness of 10 nm or less, are alternately laminated two or more times, and the second active layer may be formed with a structure in which InGaN quantum well layers and GaN quantum barrier layers are alternately laminated two or more times.

상기 관통 전위는 상기 제2 활성층에서 종결될 수 있다. The above-mentioned threading potential can be terminated in the second active layer.

상기 제1 활성층의 인듐을 포함하는 반도체층의 인듐의 농도는 상기 제2 활성층의 인듐을 포함하는 반도체층의 인듐의 농도보다 낮을 수 있다.The concentration of indium in the semiconductor layer including indium of the first active layer may be lower than the concentration of indium in the semiconductor layer including indium of the second active layer.

상기 과제를 해결하기 위한 본 발명의 실시예에 따른 반도체 광원 제조 방법은 기판 상에 제1 도전형 반도체층을 형성하는 단계; 상기 제1 도전형 반도체층 상에 인듐을 함유하는 반도체층과 인듐을 함유하지 않는 반도체층이 교대로 적층된 초격자 구조의 제1 활성층을 형성하는 단계, 이때 상기 제1 활성층 상단에 쐐기형 홈이 형성됨; 상기 쐐기형 홈을 유지하면서, 상기 제1 활성층 상에 인듐을 함유하는 반도체층과 인듐을 함유하지 않는 반도체층이 교대로 적층된 다양자우물 구조의 제2 활성층을 형성하는 단계; 상기 제2 활성층 상에 제2 도전형 반도체층을 형성하는 단계를 포함하고, 상기 제1 도전형 반도체층, 상기 제1 활성층을 관통하여 관통 전위가 형성되고, 상기 관통 전위와 교차하는 상기 제1 활성층 상단에 쐐기형 홈이 형성된다. According to an embodiment of the present invention for solving the above problem, a method for manufacturing a semiconductor light source includes: a step of forming a first conductive semiconductor layer on a substrate; a step of forming a first active layer having a superlattice structure in which semiconductor layers containing indium and semiconductor layers not containing indium are alternately laminated on the first conductive semiconductor layer, wherein a wedge-shaped groove is formed on an upper portion of the first active layer; a step of forming a second active layer having a multi-well structure in which semiconductor layers containing indium and semiconductor layers not containing indium are alternately laminated on the first active layer while maintaining the wedge-shaped groove; and a step of forming a second conductive semiconductor layer on the second active layer, wherein a threading potential is formed by penetrating the first conductive semiconductor layer and the first active layer, and a wedge-shaped groove is formed on an upper portion of the first active layer intersecting with the threading potential.

상기 관통 전위는 상기 제2 활성층에서 종결될 수 있다.The above-mentioned threading potential can be terminated in the second active layer.

상기 제1 활성층의 인듐을 포함하는 반도체층의 인듐의 농도는 상기 제2 활성층의 인듐을 포함하는 반도체층의 인듐의 농도보다 낮을 수 있다.The concentration of indium in the semiconductor layer including indium of the first active layer may be lower than the concentration of indium in the semiconductor layer including indium of the second active layer.

본 발명에 따른 디스플레이용 반도체 광원은 질화물 반도체층 성장 온도를 충분히 높은 온도로 유지할 수 있어, 도핑 불충분, 결정 품질 저하 등의 문제점을 억제할 수 있으며, 또한 MOCVD 공정 중단 없이도 활성층에 쐐기형 홈 구조를 형성할 수 있어, 생산성 저하도 방지할 수 있는 효과가 있다. The semiconductor light source for a display according to the present invention can maintain the nitride semiconductor layer growth temperature at a sufficiently high temperature, thereby suppressing problems such as insufficient doping and deterioration of crystal quality, and also has the effect of preventing a decrease in productivity by forming a wedge-shaped groove structure in the active layer without interrupting the MOCVD process.

본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 상세한 설명으로부터 당업자에게 명확하게 이해될 수 있을 것이다.The effects of the present invention are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the detailed description below.

도 1은 일반적인 디스플레이용 반도체 광원의 예를 개략적으로 나타낸 것이다.
도 2는 본 발명의 실시예에 따른 디스플레이용 반도체 광원을 개략적으로 나타낸 것이다.
도 3은 도 2의 A부분을 확대한 것이다.
도 4는 본 발명에 따른 반도체 광원의 활성층 표면과 단면을 나타낸 것이다.
Figure 1 schematically illustrates an example of a typical semiconductor light source for a display.
Figure 2 schematically illustrates a semiconductor light source for a display according to an embodiment of the present invention.
Figure 3 is an enlarged view of part A of Figure 2.
Figure 4 shows the surface and cross-section of the active layer of a semiconductor light source according to the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. The advantages and features of the present invention, and the methods for achieving them, will become clear with reference to the embodiments described in detail below together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and these embodiments are provided only to make the disclosure of the present invention complete and to fully inform a person having ordinary skill in the art to which the present invention belongs of the scope of the invention, and the present invention is defined only by the scope of the claims.

요소 또는 층이 다른 요소 또는 층의 "상부" 또는 "하부"에 있다고 언급되는 것은 다른 요소 또는 층의 바로 위 또는 아래 뿐만 아니라 중간에 다른 층 또는 다른 요소를 개재한 경우를 모두 포함한다. 또한, 어떤 요소가 다른 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 요소 사이에 다른 요소가 "개재"되거나, 각 요소가 다른 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다. When an element or layer is referred to as being "above" or "below" another element or layer, it includes not only directly above or below the other element or layer, but also intervening elements or layers. Additionally, when an element is described as being "connected," "coupled," or "connected" to another element, it should be understood that the elements may be directly connected or connected to one another, but that other elements may also be "interposed" between the elements, or that the elements may be "connected," "coupled," or "connected" through the other elements.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 따라서 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다" 및/또는 "포함하는"은 언급된 요소, 소자, 단계 및/또는 동작은 하나 이상의 다른 요소, 소자, 단계 및/또는 동작의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing embodiments only and is not intended to be limiting of the present invention. In this specification, the singular also includes the plural unless the context clearly dictates otherwise. The terms "comprises" and/or "comprising" as used herein do not exclude the presence or addition of one or more other elements, components, steps and/or operations.

이하, 첨부된 도면을 참조하여 본 발명에 따른 디스플레이용 반도체 광원 및 그 제조 방법에 대하여 상세히 설명한다.Hereinafter, a semiconductor light source for a display and a manufacturing method thereof according to the present invention will be described in detail with reference to the attached drawings.

도 1은 일반적인 디스플레이용 반도체 광원의 예를 개략적으로 나타낸 것이다. Figure 1 schematically illustrates an example of a typical semiconductor light source for a display.

도 1을 참조하면, 도시된 반도체 광원은 제1 도전형 반도체층(110)과 제2 도전형 반도체층(130) 사이에 다양자우물(Multi Quantum Well; MQW) 구조의 활성층(120)이 형성된 구조를 갖는다. Referring to FIG. 1, the illustrated semiconductor light source has a structure in which an active layer (120) having a multi-quantum well (MQW) structure is formed between a first conductive semiconductor layer (110) and a second conductive semiconductor layer (130).

제1 도전형 반도체층(110)은 도 1에 도시된 n-GaN과 같이, 일반적으로 실리콘(Si)과 같은 n형 불순물이 도핑된 n형 질화물 반도체로 형성된다. 그리고, 제2 도전형 반도체층(130)은 도 1에 도시된 p-GaN과 같이, 마그네슘(Mg)과 같은 p형 불순물이 도핑된 p형 질화물 반도체로 형성된다. The first conductive semiconductor layer (110) is formed of an n-type nitride semiconductor doped with an n-type impurity, such as silicon (Si), as in the n-GaN illustrated in FIG. 1. And, the second conductive semiconductor layer (130) is formed of a p-type nitride semiconductor doped with a p-type impurity, such as magnesium (Mg), as in the p-GaN illustrated in FIG. 1.

각각의 질화물 반도체층들(110, 120, 130)은 사파이어 기판과 같은 기판(101) 상에 에피 성장에 의해 형성된다. 또한, 각각의 질화물 반도체층(110, 120, 130)의 결정 품질을 높이기 위하여, 일반적으로는 기판(101) 상에 비도핑 질화물 반도체층(105)이나 버퍼층 등이 형성된 후에 각각의 질화물 반도체층(110, 120, 130)이 형성된다. Each of the nitride semiconductor layers (110, 120, 130) is formed by epitaxial growth on a substrate (101), such as a sapphire substrate. In addition, in order to improve the crystal quality of each of the nitride semiconductor layers (110, 120, 130), each of the nitride semiconductor layers (110, 120, 130) is generally formed after an undoped nitride semiconductor layer (105) or a buffer layer is formed on the substrate (101).

활성층(120)의 경우, 높은 전자-정공 재결합율이 요구된다. 그러나, 도 1에 도시된 질화물 반도체 발광소자 구조에 의하면, 우물층과 장벽층이 두꺼워 캐리어 주입 효율이 감소하는 단점을 가지고 있었다.In the case of the active layer (120), a high electron-hole recombination rate is required. However, according to the nitride semiconductor light-emitting device structure illustrated in Fig. 1, there was a disadvantage in that the well layer and barrier layer were thick, reducing the carrier injection efficiency.

도 2는 본 발명의 실시예에 따른 디스플레이용 반도체 광원을 개략적으로 나타낸 것이고, 도 3은 도 2의 A부분을 확대한 것이다.FIG. 2 schematically illustrates a semiconductor light source for a display according to an embodiment of the present invention, and FIG. 3 is an enlarged view of part A of FIG. 2.

도 2 및 도 3을 참조하면, 본 발명에 따른 디스플레이용 반도체 광원은 제1 도전형 반도체층(210), 제1 활성층(220), 제2 활성층(230) 및 제2 도전형 반도체층(240)을 포함한다. Referring to FIGS. 2 and 3, a semiconductor light source for a display according to the present invention includes a first conductive semiconductor layer (210), a first active layer (220), a second active layer (230), and a second conductive semiconductor layer (240).

전술한 각각의 반도체층들은 기판(201) 상에 MOCVD(metal organic chemical vapor deposition), MBE(Molecular Beam Epitaxy) 등 공지된 에피 성장 방법으로 형성될 수 있다. 반도체층을 형성하기 위한 전구체로는 TMGa(Trimethylgallium), TMIn(Trimethylindium,) 및 암모니아(NH3) 등이 이용될 수 있다. 또한, 각각의 질화물 반도체층 형성시 약 900∼1300℃의 공정 온도 및 약 50∼200 100mbar 정도의 압력 조건이 적용될 수 있으나 이에 제한되는 것은 아니다. Each of the semiconductor layers described above can be formed on the substrate (201) by a known epitaxial growth method such as MOCVD (metal organic chemical vapor deposition) or MBE (Molecular Beam Epitaxy). As precursors for forming the semiconductor layers, TMGa (Trimethylgallium), TMIn (Trimethylindium), and ammonia (NH 3 ) can be used. In addition, when forming each nitride semiconductor layer, a process temperature of about 900 to 1300° C. and a pressure condition of about 50 to 200 100 mbar can be applied, but are not limited thereto.

기판(201)은 사파이어, SiC, Si, GaN 등 공지된 재질의 기판이 될 수 있다. 또한, 기판(201)의 표면에는 반구형 패턴 등이 형성되어 있을 수 있다(예를 들어, PSS(Patterned Sapphire Substrate). 또한, 질화물 반도체의 결정 품질 향상 등을 위하여 기판(201) 상에는 비도핑 반도체층(205)이나 버퍼층 등이 더 형성될 수 있다. The substrate (201) may be a substrate made of a known material such as sapphire, SiC, Si, or GaN. In addition, a hemispherical pattern, etc. may be formed on the surface of the substrate (201) (for example, a patterned sapphire substrate (PSS). In addition, an undoped semiconductor layer (205) or a buffer layer, etc. may be further formed on the substrate (201) to improve the crystal quality of the nitride semiconductor.

제1 도전형 반도체층(210)은 n-GaN과 같이, 실리콘(Si)과 같은 n형 불순물이 도핑된 n형 질화물 반도체로 형성될 수 있다. 그리고, 제2 도전형 반도체층(240)은 p-GaN과 같이, 마그네슘(Mg)과 같은 p형 불순물이 도핑된 p형 질화물 반도체로 형성될 수 있다. 이 경우, 제1 도전형 반도체층(210)으로부터 주입되는 캐리어는 전자가 되고, 제2 도전형 반도체층(240)으로부터 주입되는 캐리어는 정공이 된다. 제1 도전형 반도체층(210)이 p형 질화물 반도체로 형성되고, 제2 도전형 반도체층(240)이 n형 질화물 반도체로 형성되는 것도 고려될 수 있다.The first conductive semiconductor layer (210) may be formed of an n-type nitride semiconductor doped with an n-type impurity, such as silicon (Si), such as n-GaN. In addition, the second conductive semiconductor layer (240) may be formed of a p-type nitride semiconductor doped with a p-type impurity, such as magnesium (Mg), such as p-GaN. In this case, carriers injected from the first conductive semiconductor layer (210) become electrons, and carriers injected from the second conductive semiconductor layer (240) become holes. It may also be considered that the first conductive semiconductor layer (210) is formed of a p-type nitride semiconductor, and the second conductive semiconductor layer (240) is formed of an n-type nitride semiconductor.

본 발명에서 활성층은 제1 활성층(220) 및 제2 활성층(230)을 포함한다.In the present invention, the active layer includes a first active layer (220) and a second active layer (230).

제1 활성층(220)은 제1 도전형 반도체층(210) 상에 형성된다. 제2 활성층(230)은 제1 활성층(220) 상에 형성된다.The first active layer (220) is formed on the first conductive semiconductor layer (210). The second active layer (230) is formed on the first active layer (220).

제1 활성층(220) 및 제2 활성층(230)은 각각 인듐을 함유하는 반도체층(예를 들어, InGaN층)과 인듐을 함유하지 않는 반도체층(예를 들어, GaN층)이 교대로 적층된 구조를 가질 수 있다. 이때, 제1 활성층(220)은 초격자(superlattice) 구조로 형성되고, 제2 활성층(220)은 인듐을 함유하는 반도체층인 양자 우물층과 인듐을 함유하지 않는 반도체층인 양자 장벽층이 교대로 형성된 다양자우물(Multi Quantum Well; MQW) 구조로 형성될 수 있다. The first active layer (220) and the second active layer (230) may each have a structure in which semiconductor layers containing indium (e.g., an InGaN layer) and semiconductor layers not containing indium (e.g., a GaN layer) are alternately laminated. At this time, the first active layer (220) may be formed in a superlattice structure, and the second active layer (220) may be formed in a multi-quantum well (MQW) structure in which quantum well layers, which are semiconductor layers containing indium, and quantum barrier layers, which are semiconductor layers not containing indium, are alternately formed.

여기서, 초격자 구조의 제1 활성층은 예를 들어, InGaN/GaN과 같이 인듐을 함유하는 반도체층(221)과 인듐을 함유하지 않는 반도체층(222)이 교대로 적층된 질화물 반도체층으로서, 각 층의 두께가 10nm 이하, 보다 바람직하게는 8nm 이하, 더욱 바람직하게는 6nm 이하이다. 예를 들어, 제1 활성층(220)은 초격자 구조를 갖도록 하기 위해 각각 10nm 이하의 두께를 갖는 InGaN층과 GaN층이 2회 이상 교대로 적층된 구조로 형성될 수 있다. Here, the first active layer of the superlattice structure is a nitride semiconductor layer in which a semiconductor layer (221) containing indium, such as InGaN/GaN, and a semiconductor layer (222) not containing indium are alternately laminated, and each layer has a thickness of 10 nm or less, more preferably 8 nm or less, and even more preferably 6 nm or less. For example, the first active layer (220) may be formed in a structure in which an InGaN layer and a GaN layer, each having a thickness of 10 nm or less, are alternately laminated two or more times to have a superlattice structure.

본 발명에서 제1 활성층(220)은 상단에 쐐기형 홈(225)을 포함하는 형태를 갖는다. 초격자 구조의 제1 활성층(220)을 약 850∼950℃ 정도에서 형성할 때, 제1 도전형 반도체층 성장 온도에 비하여 상대적으로 낮은 온도에서는 다른 면(예를 들어 (1,1-,0,1)면으로 성장이 이루어지며, 특히 관통전위 정점에서의 결합에너지가 다르기 때문에 이 정점에서 쐐기형 홈(225)이 생성될 수 있다. In the present invention, the first active layer (220) has a form including a wedge-shaped groove (225) at the top. When the first active layer (220) of the superlattice structure is formed at about 850 to 950°C, growth occurs on a different plane (for example, the (1,1-,0,1) plane) at a temperature that is relatively lower than the growth temperature of the first conductive semiconductor layer, and in particular, since the binding energy at the peak of the threading dislocation is different, a wedge-shaped groove (225) can be created at this peak.

관통 전위(Treading Dislocation)(250)는 제1 도전형 반도체층(210), 제1 활성층(220)을 관통하여 형성되며, 관통 전위(250)와 교차하는 제1 활성층(220) 상단에 쐐기형 홈(225)이 형성된다. 제1 활성층(220) 상단에 쐐기형 홈(225)이 형성됨에 따라, 관통 전위(250)는 제2 활성층(230), 예를 들어 제2 활성층(230) 하단 또는 내부에서 종결될 수 있다. A treading dislocation (250) is formed by passing through the first conductive semiconductor layer (210) and the first active layer (220), and a wedge-shaped groove (225) is formed at the top of the first active layer (220) intersecting with the treading dislocation (250). As the wedge-shaped groove (225) is formed at the top of the first active layer (220), the treading dislocation (250) may be terminated at the bottom or inside of the second active layer (230), for example.

질화물 반도체 에피 성장에서 발생하는 결함은 일반적으로 발광 특성의 저하와 연결되는 것으로 알려져 있다. 다중양자우물구조 (Multiple Quantum-Well) 표면에 다량의 홈(pit)과 같은 결정 결함이 생성되고 결정 결함 상부에 p-GaN층과 같은 제2 도전형 반도체층을 형성할 경우, 결정 결함이 제2 도전형 반도체층에 전달됨에 따라 홈 자체가 결정 결함의 통로가 된다. 또한, Mg 원자가 내부 확산을 통해 발광층으로 전이됨에 따라 발광 효율의 저하가 발생되며, 전류 주입에 따른 반도체 광원 동작시 과다한 누설 전류로 인해 반도체 광원 자체가 파괴되기도 한다. 하지만, 쐐기형 홈은 결함으로서 작동하지 않고 오히려 광효율을 향상하는데 유용하게 활용될 수 있으며, 관통 전위가 종결되는데 기여할 수 있다. It is known that defects occurring in nitride semiconductor epitaxial growth are generally associated with a deterioration in luminescence characteristics. When a large number of crystal defects, such as pits, are generated on the surface of a multiple quantum-well structure and a second-conductivity semiconductor layer, such as a p-GaN layer, is formed on top of the crystal defects, the pits themselves become passages for the crystal defects as the crystal defects are transferred to the second-conductivity semiconductor layer. In addition, as Mg atoms are transferred to the luminescent layer through internal diffusion, a decrease in luminescence efficiency occurs, and the semiconductor light source itself may be destroyed due to excessive leakage current when the semiconductor light source is operated by current injection. However, the wedge-shaped groove does not function as a defect, but rather can be effectively utilized to improve luminous efficiency and can contribute to the termination of threading dislocations.

하부의 질화물 반도체층들(비도핑 반도체층, 제1 도전형 반도체층)에서 생성되어 올라온 관통 전위의 경우, 초격자 구조의 제1 활성층(220)에서 쐐기형 홈을 형성한다. 이후, 질화물 성장을 통해 제2 활성층(230)에도 쐐기형 홈 구조가 유지되며, 쐐기형 홈 측면에는 상대적으로 고저항층이 형성되어 높은 에너지 장벽을 형성하게 된다. 이러한 높은 에너지 장벽층은 경사면에서 성장 속도가 상대적으로 낮음에 따라 발광층이 잘 형성되지 못해 높은 밴드갭에 의해 발광층에서의 전자는 관통 전위를 통해 빠져나가지 못하고 발광층 내부에서 결합하게 되어 높은 효율이 구현될 수 있다.In the case of a threading dislocation generated and raised from the lower nitride semiconductor layers (undoped semiconductor layer, first conductive semiconductor layer), a wedge-shaped groove is formed in the first active layer (220) of the superlattice structure. Thereafter, the wedge-shaped groove structure is maintained in the second active layer (230) through nitride growth, and a relatively high-resistance layer is formed on the side of the wedge-shaped groove to form a high energy barrier. Since this high energy barrier layer has a relatively low growth rate on the inclined plane, the emitting layer is not formed well, and thus electrons in the emitting layer cannot escape through the threading dislocation due to the high band gap and are combined inside the emitting layer, so that high efficiency can be realized.

제1 활성층(220) 상에 형성되는 제2 활성층(230)은 쐐기형 홈을 포함하는 제1 활성층(220)의 상단 형상을 유지하는 형태로 형성된다. 즉, 제2 활성층(230) 형성시 쐐기형 홈 경사면에도 증착이 이루어져, 쐐기형 홈이 유지된다. 이는 제2 활성층(230)의 실질적인 면적 증대로 이루어지고, 그 결과, 발광 면적 증대 및 활성층으로의 캐리어 주입 효율 향 효과를 가져올 수 있다. The second active layer (230) formed on the first active layer (220) is formed in a form that maintains the upper shape of the first active layer (220) including the wedge-shaped groove. That is, when the second active layer (230) is formed, deposition is also performed on the slope of the wedge-shaped groove, so that the wedge-shaped groove is maintained. This is achieved by substantially increasing the area of the second active layer (230), and as a result, it can bring about the effects of increasing the light-emitting area and improving the efficiency of carrier injection into the active layer.

제2 활성층(230)은 InGaN 양자우물층과 GaN 양자장벽층이 2회 이상 교대로 적층된 구조로 형성될 수 있다.The second active layer (230) can be formed with a structure in which an InGaN quantum well layer and a GaN quantum barrier layer are alternately laminated two or more times.

한편, 제1 활성층(220)의 인듐을 포함하는 반도체층의 인듐의 농도는 제2 활성층(230)의 인듐을 포함하는 반도체층의 인듐의 농도보다 낮은 것이 바람직하다. Meanwhile, it is preferable that the concentration of indium in the semiconductor layer including indium of the first active layer (220) is lower than the concentration of indium in the semiconductor layer including indium of the second active layer (230).

제1 활성층(220)에서 생성되는 쐐기형 홈(225)의 양이 지나치게 많아지면 발광할 수 있는 표면적을 감소시키는 현상이 발생하게 될 수 있다. 쐐기형 홈의 밀도는 제1 활성층 형성시 인듐의 주입량, 제1 활성층 형성 온도를 제어함으로써 조절할 수 있다. 인듐양을 줄이고 암모니아 분위기에서 성장 온도를 약 900℃ 정도로 낮추면 쐐기형 홈의 밀도는 낮아질 수 있다. 예를 들어, 제1 활성층(220)의 인듐을 포함하는 반도체층의 인듐의 농도가 제2 활성층(230)의 인듐을 포함하는 반도체층의 인듐의 농도보다 70% 이하, 보다 바람직하게는 50% 이하로 낮을 수 있다. If the amount of wedge-shaped grooves (225) generated in the first active layer (220) becomes excessively large, a phenomenon of reducing the surface area that can emit light may occur. The density of the wedge-shaped grooves can be controlled by controlling the amount of indium injected and the temperature of the first active layer formation during the formation of the first active layer. If the amount of indium is reduced and the growth temperature is lowered to about 900° C. in an ammonia atmosphere, the density of the wedge-shaped grooves can be reduced. For example, the concentration of indium in the semiconductor layer including indium of the first active layer (220) may be lower by 70% or less, more preferably 50% or less, than the concentration of indium in the semiconductor layer including indium of the second active layer (230).

제2 도전형 반도체층(240)은 제2 활성층(230) 상에 형성된다. 제2 도전형 반도체층(240)은 p-GaN과 같이, 마그네슘(Mg)과 같은 p형 불순물이 도핑된 p형 질화물 반도체로 형성될 수 있다.The second conductive semiconductor layer (240) is formed on the second active layer (230). The second conductive semiconductor layer (240) may be formed of a p-type nitride semiconductor doped with a p-type impurity, such as magnesium (Mg), such as p-GaN.

제2 활성층(230)와 제2 도전형 반도체층(240) 사이에는, 제1 도전형 반도체층(210)에서 공급된 전자의 오버플로우를 방지하기 위해 전자 차단층이 추가로 형성될 수 있다. 전자 차단층은 AlGaN 등과 같은 고저항 재료로 형성될 수 있다. An electron blocking layer may be additionally formed between the second active layer (230) and the second conductive semiconductor layer (240) to prevent overflow of electrons supplied from the first conductive semiconductor layer (210). The electron blocking layer may be formed of a high-resistance material such as AlGaN.

제2 도전형 반도체층(240)을 상대적으로 두꺼운 두께로 형성하면, 제2 활성층(230)의 쐐기형 홈 부분도 메워질 수 있고, 평탄화된 제2 도전형 반도체층(240)이 형성될 수 있다. If the second conductive semiconductor layer (240) is formed with a relatively thick thickness, the wedge-shaped groove portion of the second active layer (230) can also be filled, and a flattened second conductive semiconductor layer (240) can be formed.

본 발명에 따른 디스플레이용 반도체 광원은 다음과 예로 제조될 수 있다:A semiconductor light source for a display according to the present invention can be manufactured as follows:

먼저, PSS 등의 기판(201) 상에 예를 들어 n-GaN층과 같은 제1 도전형 반도체층(210)을 형성한다. 제1 도전형 반도체층 형성시 성장온도는 1000℃ 이상이 바람직하고, 1100℃ 이상이 보다 바람직하다. 제1 도전형 반도체층 성장 온도가 너무 낮으면 도핑 불충분, 결정 품질 저하 등 발광 효율이나 수명 특성에 악영향을 미치는 다양한 문제가 발생할 수 있다.First, a first conductive semiconductor layer (210), such as an n-GaN layer, is formed on a substrate (201) such as PSS. When forming the first conductive semiconductor layer, the growth temperature is preferably 1000°C or higher, and more preferably 1100°C or higher. If the growth temperature of the first conductive semiconductor layer is too low, various problems may occur that adversely affect the luminescence efficiency or life characteristics, such as insufficient doping and deterioration of crystal quality.

다음으로, 제1 도전형 반도체층(210) 상에 초격자 구조의 InGaN/GaN과 같은 제1 활성층(220)을 형성한다. 이때 제1 활성층(220) 상단에 쐐기형 홈(225)이 형성된다.Next, a first active layer (220) such as InGaN/GaN with a superlattice structure is formed on the first challenge-type semiconductor layer (210). At this time, a wedge-shaped groove (225) is formed on the top of the first active layer (220).

제1 활성층(220)을 형성하는 단계에서는 예를 들어 InGaN층과 같은 인듐을 함유하는 반도체층과 예를 들어 GaN층과 같은 인듐을 함유하지 않는 반도체층이 교대로 적층된다. 제1 도전형 반도체층(210), 제1 활성층(220)을 관통하여 관통 전위가 형성되고, 관통 전위와 교차하는 제1 활성층(220) 상단에 쐐기형 홈(225)이 형성된다.In the step of forming the first active layer (220), a semiconductor layer containing indium, such as an InGaN layer, and a semiconductor layer not containing indium, such as a GaN layer, are alternately laminated. A threading potential is formed by penetrating the first conductive semiconductor layer (210) and the first active layer (220), and a wedge-shaped groove (225) is formed on the top of the first active layer (220) that intersects the threading potential.

다음으로, 쐐기형 홈(225)을 유지하면서, 제1 활성층(220) 상에 InGaN/GaN 다양자우물 활성층과 같은 다양자우물 구조의 제2 활성층(230)을 형성한다. 제2 활성층(230)은 쐐기형 홈(225)의 경사면을 포함한 제1 활성층(220)의 상부면을 커버하도록 형성되어, 쐐기형 홈(225)이 제2 활성층(230)까지 연장된다. Next, while maintaining the wedge-shaped groove (225), a second active layer (230) having a multi-well structure, such as an InGaN/GaN multi-well active layer, is formed on the first active layer (220). The second active layer (230) is formed to cover the upper surface of the first active layer (220) including the inclined surface of the wedge-shaped groove (225), so that the wedge-shaped groove (225) extends to the second active layer (230).

다음으로, 제2 활성층(230) 상에 제2 도전형 반도체층(240)을 형성한다. Next, a second conductive semiconductor layer (240) is formed on the second active layer (230).

도 4는 본 발명에 따른 반도체 광원의 활성층 표면과 단면을 나타낸 것이다.Figure 4 shows the surface and cross-section of the active layer of a semiconductor light source according to the present invention.

도 4를 참조하면, 본 발명에 따른 반도체 광원의 제2 활성층 표면에 쐐기형 홈이 유지된 것을 볼 수 있다. 또한, 제1 활성층(220)을 관통한 관통전위가 제2 활성층(230)에서 종결되는 것을 볼 수 있다. Referring to FIG. 4, it can be seen that a wedge-shaped groove is maintained on the surface of the second active layer of the semiconductor light source according to the present invention. In addition, it can be seen that the threading potential penetrating the first active layer (220) is terminated in the second active layer (230).

본 발명에 따른 반도체 광원의 경우, 쐐기형 홈의 경사면에 InGaN 재료를 기반으로 하는 발광층을 형성할 수 있고 전자와 정공의 주입으로 발광 현상이 일어날 수 있다. 이러한 발광은 쐐기형 홈 구조를 통해 구현할 수 있어, 종래의 평면 구조를 통해 발광층을 형성하는 것과 비교하여 더욱 넓은 발광층을 확보할 수 있게 된다. 따라서 쐐기형 홈 구조를 통해 관통전위 결함이 억제될 수 있고, 쐐기형 홈의 경사면에 성장된 다중양자우물층을 통해 발광이 이루어질 수 있어, 광 효율 향상 및 발광량의 증가를 기대할 수 있다.In the case of a semiconductor light source according to the present invention, a light-emitting layer based on an InGaN material can be formed on the inclined surface of a wedge-shaped groove, and a light-emitting phenomenon can occur by injection of electrons and holes. Such light-emitting can be implemented through a wedge-shaped groove structure, so that a wider light-emitting layer can be secured compared to forming a light-emitting layer through a conventional planar structure. Therefore, threading dislocation defects can be suppressed through the wedge-shaped groove structure, and light-emitting can be achieved through a multi-quantum well layer grown on the inclined surface of the wedge-shaped groove, so that an improvement in light efficiency and an increase in light-emitting amount can be expected.

이상에서 본 발명의 바람직한 실시 예들에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리범위는 이에 한정되는 것이 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the scope of the present invention is not limited thereto, and various modifications and improvements made by those skilled in the art using the basic concept of the present invention defined in the following claims also fall within the scope of the present invention.

201 : 기판
205 : 비도핑 반도체층
210 : 제1 도전형 반도체층
220 : 제1 활성층
230 : 제2 활성층
240 : 제2 도전형 반도체층
250 : 관통 전위
201 : Substrate
205: Undoped semiconductor layer
210: 1st challenge type semiconductor layer
220: 1st active layer
230: 2nd active layer
240: Second challenge type semiconductor layer
250 : Penetrating potential

Claims (8)

기판 상에 제1 도전형 반도체층을 형성하는 단계;
상기 제1 도전형 반도체층 상에 인듐을 함유하는 반도체층과 인듐을 함유하지 않는 반도체층이 교대로 적층된 초격자 구조의 제1 활성층을 형성하는 단계, 이때 상기 제1 활성층 상단에 쐐기형 홈이 형성됨;
상기 쐐기형 홈을 유지하면서, 상기 제1 활성층 상에 인듐을 함유하는 반도체층과 인듐을 함유하지 않는 반도체층이 교대로 적층된 다양자우물 구조의 제2 활성층을 형성하는 단계;
상기 제2 활성층 상에 제2 도전형 반도체층을 형성하는 단계를 포함하고,
상기 제1 도전형 반도체층, 상기 제1 활성층을 관통하여 관통 전위가 형성되고, 상기 관통 전위와 교차하는 상기 제1 활성층 상단에 쐐기형 홈이 형성되며,
상기 제1 활성층을 형성하는 단계는 상기 제1 도전형 반도체층을 형성하는 단계보다 낮은 온도에서 수행되며,
상기 제1 활성층의 인듐을 포함하는 반도체층의 인듐의 농도는 상기 제2 활성층의 인듐을 포함하는 반도체층의 인듐의 농도보다 낮은 것을 특징으로 하는 반도체 광원 제조 방법.
A step of forming a first conductive semiconductor layer on a substrate;
A step of forming a first active layer having a superlattice structure in which semiconductor layers containing indium and semiconductor layers not containing indium are alternately laminated on the first challenging semiconductor layer, wherein a wedge-shaped groove is formed on the upper end of the first active layer;
A step of forming a second active layer having a multi-well structure in which semiconductor layers containing indium and semiconductor layers not containing indium are alternately laminated on the first active layer while maintaining the wedge-shaped groove;
Comprising a step of forming a second conductive semiconductor layer on the second active layer,
A penetration potential is formed through the first conductive semiconductor layer and the first active layer, and a wedge-shaped groove is formed on the upper part of the first active layer intersecting with the penetration potential.
The step of forming the first active layer is performed at a lower temperature than the step of forming the first conductive semiconductor layer.
A method for manufacturing a semiconductor light source, characterized in that the concentration of indium in the semiconductor layer including indium of the first active layer is lower than the concentration of indium in the semiconductor layer including indium of the second active layer.
제1항에 있어서,
상기 관통 전위는 상기 제2 활성층에서 종결되는 것을 특징으로 하는 반도체 광원 제조 방법.
In the first paragraph,
A method for manufacturing a semiconductor light source, characterized in that the above-mentioned threading potential is terminated in the second active layer.
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