KR102676703B1 - Scan driver circuit generating multiple scan signals - Google Patents
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Abstract
본 발명의 제1 특징에 따른 복수의 스캔 신호를 출력하는 스캔 드라이버 회로는, 두 개의 스캔 신호 각각의 출력과 연관되어 부트스트래핑(bootstrapping) 기법이 각각 적용되는 제1 및 제2 노드를 포함하는 출력부; 상기 제1 및 제2 노드에 대한 프리차징을 수행하는 입력부; 상기 제1 및 제2 노드에 대한 풀다운을 수행하는 리셋부; 풀다운 TFT들을 제어하는 제3 노드를 포함하고, 스캔 신호 출력 이후 상기 제1 및 제2 노드 및 상기 제3 노드에 대한 풀다운을 수행하는 인버터부; 및 상기 제1 및 제2 노드를 전기적으로 분리하도록 제어되는 제1 TFT를 포함하는 제어부를 포함하고, 상기 제1 TFT는 게이트를 제외한 일 단자에 상기 제1 노드, 타 단자에 상기 제2 노드가 연결되고, 상기 게이트로 클럭 신호를 인가하여 제어되는 것을 특징으로 한다. 풀업 소자의 게이트 노드를 분리하여 부트스트래핑 기법을 통해 제어함으로써 복수의 스캔 신호의 안정적인 출력이 가능하다.A scan driver circuit that outputs a plurality of scan signals according to the first aspect of the present invention includes first and second nodes to which a bootstrapping technique is applied in association with the output of each of the two scan signals. wealth; an input unit that performs precharging for the first and second nodes; a reset unit that performs pulldown on the first and second nodes; an inverter unit including a third node that controls pull-down TFTs, and performing pull-down on the first and second nodes and the third node after outputting a scan signal; and a control unit including a first TFT controlled to electrically separate the first and second nodes, wherein the first TFT has the first node at one terminal excluding the gate and the second node at the other terminal. It is connected and controlled by applying a clock signal to the gate. By separating the gate node of the pull-up device and controlling it through a bootstrapping technique, stable output of multiple scan signals is possible.
Description
본 발명은 복수의 스캔 신호를 출력하는 스캔 드라이버 회로에 관한 것으로, 보다 구체적으로는 분리 구동 구조를 통해 부트스트래핑 기법이 적용되는 풀업 소자의 게이트 노드를 분리함으로써 안정적으로 복수의 스캔 신호를 출력하는 스캔 드라이버 회로에 관한 것이다.The present invention relates to a scan driver circuit that outputs a plurality of scan signals, and more specifically, a scan driver circuit that stably outputs a plurality of scan signals by separating the gate node of the pull-up device to which the bootstrapping technique is applied through a separate driving structure. It's about the driver circuit.
디스플레이 구동에 사용되는 스캔 드라이버 회로는 각 화소로 안정적인 전압 공급을 위해 풀업 TFT(thin film transistor)에 부트스트래핑(bootstrapping) 기법을 적용하여 TFT의 게이트 전압을 상승시켜 출력단으로 안정적인 전압이 전달될 수 있는 구조를 가진다. 부트스트래핑 기법이 적용되는 풀업 소자의 게이트 노드는 일반적으로 Q 노드로 지칭된다.The scan driver circuit used to drive the display applies a bootstrapping technique to a pull-up TFT (thin film transistor) to supply a stable voltage to each pixel, increasing the gate voltage of the TFT so that a stable voltage can be transmitted to the output terminal. It has a structure. The gate node of the pull-up device to which the bootstrapping technique is applied is generally referred to as the Q node.
복수의 스캔 신호를 출력하는 스캔 드라이버 회로에 있어서 2개의 스캔 신호를 출력하기 위해서는 2개의 풀업 TFT의 제어가 필요하고, 이러한 제어를 위해 동일한 노드를 사용할 경우 어느 하나의 풀업 TFT가 부트스트래핑되는 과정에서 다른 풀업 TFT의 동작을 방해하는 현상이 발생하여 스캔 신호의 출력이 불안정하게 된다. 이에 따라, 풀업 소자의 게이트 노드를 분리하여 부트스트래핑 기법을 통해 제어함으로써 복수의 스캔 신호를 안정적으로 출력할 수 있는 방안이 요구된다.In a scan driver circuit that outputs multiple scan signals, control of two pull-up TFTs is required to output two scan signals, and when the same node is used for this control, one pull-up TFT is bootstrapped in the process. A phenomenon that interferes with the operation of other pull-up TFTs occurs, making the output of the scan signal unstable. Accordingly, there is a need for a method that can stably output a plurality of scan signals by separating the gate node of the pull-up device and controlling it through a bootstrapping technique.
한편, 종래의 스캔 드라이버 회로는 산화물 TFT의 공핍 방식 동작에 따른 누설 전류 발생, 풀업 소자의 전기적 열화, 부트스트래핑 구간 동안 Q 노드와 연결된 TFT의 높은 드레인-소스 전압으로 인한 전기적 열화, 출력 이후 기생 커패시터에 의한 멀티출력 등의 문제 또한 존재하여 회로의 전반적인 신뢰성 및 안정성의 확보가 충분하지 않았다.Meanwhile, the conventional scan driver circuit generates leakage current due to the depletion mode operation of the oxide TFT, electrical deterioration of the pull-up element, electrical deterioration due to the high drain-source voltage of the TFT connected to the Q node during the bootstrapping period, and parasitic capacitor after output. There were also problems such as multi-output caused by , so it was not enough to secure the overall reliability and stability of the circuit.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 풀업 소자의 게이트 노드를 분리하여 부트스트래핑 기법을 통해 제어함으로써 복수의 스캔 신호를 안정적으로 출력하는 스캔 드라이버 회로를 제공하는 것이다.The present invention is intended to solve the problems of the prior art as described above, and provides a scan driver circuit that stably outputs a plurality of scan signals by separating the gate node of the pull-up device and controlling it through a bootstrapping technique.
본 발명의 제1 특징에 따른 복수의 스캔 신호를 출력하는 스캔 드라이버 회로는, 두 개의 스캔 신호 각각의 출력과 연관되어 부트스트래핑(bootstrapping) 기법이 각각 적용되는 제1 및 제2 노드를 포함하는 출력부; 상기 제1 및 제2 노드에 대한 프리차징을 수행하는 입력부; 상기 제1 및 제2 노드에 대한 풀다운을 수행하는 리셋부; 풀다운 TFT들을 제어하는 제3 노드를 포함하고, 스캔 신호 출력 이후 상기 제1 및 제2 노드 및 상기 제3 노드에 대한 풀다운을 수행하는 인버터부; 및 상기 제1 및 제2 노드를 전기적으로 분리하도록 제어되는 제1 TFT를 포함하는 제어부를 포함하고, 상기 제1 TFT는 게이트를 제외한 일 단자에 상기 제1 노드, 타 단자에 상기 제2 노드가 연결되고, 상기 게이트로 클럭 신호를 인가하여 제어되는 것을 특징으로 한다.A scan driver circuit that outputs a plurality of scan signals according to the first aspect of the present invention includes first and second nodes to which a bootstrapping technique is applied in association with the output of each of the two scan signals. wealth; an input unit that performs precharging for the first and second nodes; a reset unit that performs pulldown on the first and second nodes; an inverter unit including a third node that controls pull-down TFTs, and performing pull-down on the first and second nodes and the third node after outputting a scan signal; and a control unit including a first TFT controlled to electrically separate the first and second nodes, wherein the first TFT has the first node at one terminal excluding the gate and the second node at the other terminal. It is connected and controlled by applying a clock signal to the gate.
본 발명의 제2 특징에 따른 디스플레이 장치는, 복수의 픽셀들을 포함하는 디스플레이 패널; 상기 픽셀들의 어레이(array) 중 데이터 라인들에 데이터 신호를 공급하는 데이터 드라이버 회로; 상기 데이터 신호에 동기되는 스캔 펄스를 상기 픽셀들의 어레이 중 스캔 라인들에 복수의 스캔 신호 출력을 통해 순차적으로 공급하는 스캔 드라이버 회로; 및 상기 데이터 드라이버 회로와 상기 스캔 드라이버 회로를 제어하는 타이밍 콘트롤러를 포함하고, 상기 스캔 드라이버 회로는, 두 개의 스캔 신호 각각의 출력과 연관되어 부트스트래핑(bootstrapping) 기법이 각각 적용되는 제1 및 제2 노드를 포함하는 출력부; 상기 제1 및 제2 노드에 대한 프리차징을 수행하는 입력부; 상기 제1 및 제2 노드에 대한 풀다운을 수행하는 리셋부; 풀다운 TFT들을 제어하는 제3 노드를 포함하고, 스캔 신호 출력 이후 상기 제1 및 제2 노드 및 상기 제3 노드에 대한 풀다운을 수행하는 인버터부; 및 상기 제1 및 제2 노드를 전기적으로 분리하도록 제어되는 제1 TFT를 포함하는 제어부를 포함하고, 상기 제1 TFT는 게이트를 제외한 일 단자에 상기 제1 노드, 타 단자에 상기 제2 노드가 연결되고, 상기 게이트로 클럭 신호를 인가하여 제어되는 것을 특징으로 한다.A display device according to a second aspect of the present invention includes a display panel including a plurality of pixels; a data driver circuit that supplies data signals to data lines among the array of pixels; a scan driver circuit that sequentially supplies scan pulses synchronized to the data signal to scan lines in the array of pixels through a plurality of scan signal outputs; and a timing controller that controls the data driver circuit and the scan driver circuit, wherein the scan driver circuit is connected to the output of each of the two scan signals and applies a bootstrapping technique to first and second signals, respectively. An output unit containing nodes; an input unit that performs precharging for the first and second nodes; a reset unit that performs pulldown on the first and second nodes; an inverter unit including a third node that controls pull-down TFTs, and performing pull-down on the first and second nodes and the third node after outputting a scan signal; and a control unit including a first TFT controlled to electrically separate the first and second nodes, wherein the first TFT has the first node at one terminal excluding the gate and the second node at the other terminal. It is connected and controlled by applying a clock signal to the gate.
본 발명의 실시 예에 따른 복수의 스캔 신호를 출력하는 스캔 드라이버 회로는 다음과 같은 효과를 제공한다.A scan driver circuit that outputs a plurality of scan signals according to an embodiment of the present invention provides the following effects.
풀업 유닛의 게이트 노드를 클럭 신호로 제어되는 하나의 TFT(T17)를 사용한 분리 구동 구조를 통해 Q[n], QA[n] 노드로 분리하여 커패시터 C1, C2 및 클럭 신호를 사용하여 노드 각각에 부트스트래핑 전압을 인가함으로써 안정적으로 복수의 스캔 신호를 출력할 수 있다.The gate node of the pull-up unit is separated into Q[n] and QA[n] nodes through a separate driving structure using one TFT (T17) controlled by a clock signal, and capacitors C1, C2 and a clock signal are used to drive each node. By applying a bootstrapping voltage, multiple scan signals can be stably output.
또한, 상기 분리 구동 구조를 통해 높은 게이트-소스 전압의 장시간 인가로 인한 풀업 유닛(T11, T13, T15)의 전기적 열화를 방지할 수 있고, 부트스트래핑 구간 동안 Q[n] 노드와 연결된 T1, T2, T4 TFT의 높은 드레인-소스 전압으로 인한 전기적 열화를 방지할 수 있다.In addition, the separation drive structure can prevent electrical deterioration of the pull-up units (T11, T13, T15) due to long-term application of a high gate-source voltage, and T1, T2 connected to the Q[n] node during the bootstrapping period. , electrical degradation caused by the high drain-source voltage of T4 TFT can be prevented.
Q[n] 노드와 인버터 구조를 이루고 있는 QB[n] 노드에 33.3%의 듀티비(duty ratio)를 갖는 클럭 신호가 인가되어 주기적으로 게이트 하이 전압(VGH)이 인가됨으로써 출력 구간 이후 기생 커패시터에 의한 멀티출력을 방지하고, 풀다운 유닛에 가해지는 지속적인 바이어스 스트레스를 완화할 수 있다.A clock signal with a duty ratio of 33.3% is applied to the Q[n] node and the QB[n] node, which forms an inverter structure, and the gate high voltage (VGH) is periodically applied to the parasitic capacitor after the output section. This prevents multi-output caused by the device and alleviates continuous bias stress applied to the pull-down unit.
도 1은 개시된 실시 예에 따른 복수의 스캔 신호를 출력하는 스캔 드라이버 회로를 도시한 회로도이다.
도 2는 개시된 실시 예에 따른 복수의 스캔 신호를 출력하는 스캔 드라이버 회로의 타이밍 다이어그램이다.
도 3 내지 도 8은 개시된 실시 예에 따른 복수의 스캔 신호를 출력하는 스캔 드라이버 회로의 동작을 나타내는 회로도들 및 타이밍 다이어그램들이다.
도 9 및 도 10은 개시된 실시 예에 따른 스캔 드라이버 회로의 모든 TFT의 문턱전압이 각각 +2.2v, -5.2V인 경우의 Q[n], QA[n], QB[n] 노드에 대한 시뮬레이션 파형을 도시한 그래프들이다.
도 11 및 도 12는 개시된 실시 예에 따른 스캔 드라이버 회로의 모든 TFT의 문턱전압이 각각 +2.2v, -5.2V인 경우의 2개의 스캔 출력 노드들에 대한 시뮬레이션 파형을 도시한 그래프들이다.1 is a circuit diagram illustrating a scan driver circuit that outputs a plurality of scan signals according to the disclosed embodiment.
Figure 2 is a timing diagram of a scan driver circuit that outputs a plurality of scan signals according to the disclosed embodiment.
3 to 8 are circuit diagrams and timing diagrams showing the operation of a scan driver circuit that outputs a plurality of scan signals according to the disclosed embodiment.
9 and 10 are simulations of Q[n], QA[n], and QB[n] nodes when the threshold voltages of all TFTs of the scan driver circuit according to the disclosed embodiment are +2.2v and -5.2V, respectively. These are graphs showing waveforms.
Figures 11 and 12 are graphs showing simulation waveforms for two scan output nodes when the threshold voltages of all TFTs of the scan driver circuit according to the disclosed embodiment are +2.2v and -5.2V, respectively.
이하, 본 발명에 대해서 실시예 및 도면을 참조하여 구체적으로 설명한다. 그러나, 이하의 설명은 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, the present invention will be described in detail with reference to examples and drawings. However, the following description is not intended to limit the present invention to specific embodiments, and in describing the present invention, if it is determined that a detailed description of related known technology may obscure the gist of the present invention, the detailed description will be omitted. .
산화물 TFT 기반의 스캔 드라이버 회로는 산화물 TFT의 높은 이동도, 저 생산비용, 높은 균일성과 같은 장점을 바탕으로 고해상도 디스플레이 패널을 위해 사용된다. 이러한 산화물 TFT 기반의 스캔 드라이버 회로에서 산화물 TFT의 공핍 방식 동작에 따른 누설 전류 발생, 풀업 소자의 전기적 열화, 부트스트래핑 구간 동안 Q 노드와 연결된 TFT의 높은 드레인-소스 전압으로 인한 전기적 열화, 출력 이후 기생 커패시터에 의한 멀티출력 등의 문제가 있었다. Oxide TFT-based scan driver circuits are used for high-resolution display panels based on the advantages of oxide TFTs such as high mobility, low production cost, and high uniformity. In this oxide TFT-based scan driver circuit, leakage current occurs due to the depletion mode operation of the oxide TFT, electrical deterioration of the pull-up element, electrical deterioration due to the high drain-source voltage of the TFT connected to the Q node during the bootstrapping period, and parasitics after output. There were problems such as multi-output caused by capacitors.
또한, 복수의 스캔 신호를 출력하는 스캔 드라이버 회로의 경우, 2개의 스캔 신호를 출력하기 위해서는 2개의 풀업 TFT의 제어가 필요하고, 이러한 제어를 위해 동일한 노드를 사용할 경우 어느 하나의 풀업 TFT가 부트스트래핑되는 과정에서 다른 풀업 TFT의 동작을 방해하는 현상이 발생하여 스캔 신호의 출력이 불안정하게 된다.Additionally, in the case of a scan driver circuit that outputs multiple scan signals, control of two pull-up TFTs is required to output two scan signals, and when the same node is used for such control, any one pull-up TFT is bootstrapped. In the process, a phenomenon occurs that interferes with the operation of other pull-up TFTs, making the output of the scan signal unstable.
도 1은 개시된 실시 예에 따른 복수의 스캔 신호를 출력하는 스캔 드라이버 회로를 도시한 회로도이고, 도 2는 상기 스캔 드라이버 회로의 타이밍 다이어그램이다.FIG. 1 is a circuit diagram showing a scan driver circuit that outputs a plurality of scan signals according to the disclosed embodiment, and FIG. 2 is a timing diagram of the scan driver circuit.
개시된 실시 예의 스캔 드라이버 회로는 17개의 트랜지스터 및 2개의 커패시터(17T2C)로 구성된다. 각 화소에 들어가는 스캔 출력은 VOUT1[n], VOUT2[n] 노드이며, CARRY[n]은 각 스캔 드라이버 스테이지(stage)에 입력 신호로 사용된다. 클럭 신호는 총 6상이 사용된다.The scan driver circuit of the disclosed embodiment consists of 17 transistors and 2 capacitors (17T2C). The scan output for each pixel is the VOUT1[n] and VOUT2[n] nodes, and CARRY[n] is used as an input signal to each scan driver stage. A total of 6 phases of clock signals are used.
개시된 실시 예에서, 스캔 드라이버 회로는 산화물 TFT(oxide thin film transistor)를 기반으로 구성될 수 있다. 그러나 TFT의 유형에 의해 제한되지 않고, a-Si:H, Poly-Si TFT, Organic TFT 등을 사용하여 구성될 수도 있으며, 상기 언급된 TFT 종류를 제외한 다른 종류의 TFT를 사용하여 구성될 수도 있다.In the disclosed embodiment, the scan driver circuit may be configured based on an oxide thin film transistor (TFT). However, it is not limited by the type of TFT, and may be configured using a-Si:H, Poly-Si TFT, Organic TFT, etc., and may also be configured using other types of TFTs other than the above-mentioned TFT types. .
개시된 실시 예에서, 복수의 스캔 신호를 출력하는 스캔 드라이버 회로(100)는, 두 개의 스캔 신호 각각의 출력(VOUT1[n], VOUT2[n])과 연관되어 부트스트래핑(bootstrapping) 기법이 각각 적용되는 제1 및 제2 노드(Q[n], QA[n])를 포함하는 출력부(110), 제1 및 제2 노드에 대한 프리차징을 수행하는 입력부(120), 제1 및 제2 노드에 대한 풀다운을 수행하는 리셋부(130); 풀다운 TFT들을 제어하는 제3 노드(QB[n])를 포함하고, 스캔 신호 출력 이후 제1 및 제2 노드 및 제3 노드에 대한 풀다운을 수행하는 인버터부(140) 및 제1 및 제2 노드를 전기적으로 분리하도록 제어되는 제1 TFT(T17)를 포함하는 제어부(150)를 포함할 수 있다.In the disclosed embodiment, the
또한, 개시된 실시 예에서, 제1 TFT는 게이트를 제외한 일 단자에 제1 노드, 타 단자에 제2 노드가 연결되고, 제1 TFT의 게이트로 클럭 신호를 인가하여 제어될 수 있다.Additionally, in the disclosed embodiment, the first TFT has a first node connected to one terminal excluding the gate, and a second node connected to the other terminal, and can be controlled by applying a clock signal to the gate of the first TFT.
출력부(110)에서 커패시터 C1이 Q[n] 노드와 VOUT1[n] 노드를 연결하고, 커패시터 C2가 QA[n] 노드와 VOUT2[n] 노드를 연결함으로써, Q[n], QA[n] 노드는 각각 C1, C2 커패시터에 프리차지(pre-charge) 구간에서의 전압이 저장되어 유지되고 부트스트래핑 구간에서 상기 커패시터들 및 클럭 신호들을 통해 Q[n] 및 QA[n] 노드에 부트스트래핑이 발생하게 된다.In the
제어부(150)는 33.3%의 듀티비(duty ratio)를 갖는 클럭 신호를 이용하여 제2 TFT(T10)를 통해 Q[n] 노드와 인버터 구조를 이루고 있는 QB[n] 노드에 주기적으로 게이트 하이 전압(VGH)을 인가함로써 출력 구간 이후 기생 커패시터에 의한 멀티출력을 방지하고, 풀다운 유닛에 가해지는 지속적인 바이어스 스트레스를 완화할 수 있게 된다.The
리셋부(130) 및 인버터부(140)는 시리즈 투 트랜지스터(series two transistor, STT) 구조를 통해서 동작을 수행함으로써 드레인-소스 전압의 안정화를 이룰 수 있다.The
인버터부(140)의 QB[n] 노드는 스캔 신호 출력 이후 Q[n] 및 QA[n] 노드를 게이트 로우 전압으로 방전시킨다. 이에 따라, 출력 구간 이후 기생 커패시터에 의한 멀티출력을 방지할 수 있다.The QB[n] node of the
개시된 실시 예에서 스캔 드라이버 회로가 출력하는 복수의 스캔 신호는 서로 오버랩된 것일 수 있다.In the disclosed embodiment, a plurality of scan signals output from the scan driver circuit may overlap each other.
도 1을 참조하여, 개시된 실시 예에 따른 스캔 드라이버 회로의 각 TFT 소자, 주요 노드 및 입출력 신호의 기능에 대해 정리하면 하기의 표 1 및 표 2와 같다.Referring to FIG. 1, the functions of each TFT element, main node, and input/output signal of the scan driver circuit according to the disclosed embodiment are summarized in Tables 1 and 2 below.
T2, T3: Q[n] 풀다운 소자
T4, T5: Q[n] 인버터부 소자 → 스캔 출력 이후 Q[n] 풀다운
T7, T8: QB[n] 인버터부 소자 → 스캔 출력 이후 QB[n] 풀다운
T6, T9: STT 구조의 안정적인 구동을 위한 VGH 인가
T10: 스캔 출력 이후 주기적으로 QB[n]에 VGH 인가
T11 / T12: VOUT1[n] 출력/풀다운 소자
T13 / T14: VOUT2[n] 출력/풀다운 소자
T15 / T16: CARRY[n] 출력/풀다운 소자
T17: Q[n], QA[n] 분리 소자T1: Q[n] precharging element
T2, T3: Q[n] pull-down element
T4, T5: Q[n] inverter element → Q[n] pull-down after scan output
T7, T8: QB[n] inverter element → QB[n] pull-down after scan output
T6, T9: VGH application for stable operation of STT structure
T10: Apply VGH to QB[n] periodically after scan output
T11 / T12: VOUT1[n] output/pull-down device
T13 / T14: VOUT2[n] output/pull-down device
T15 / T16: CARRY[n] output/pull-down element
T17: Q[n], QA[n] isolation element
QA[n]: VOUT2[n], CARRY[n] 출력을 위한 노드
QB[n]: 풀다운 TFT 컨트롤 노드
T4, T5 및 T10 TFT를 통해 주기적으로 Q[n] 풀다운 역할
CARRY[n-2], VOUT1[n-1]: 프리차징 전압 인가 신호
CARRY[n+1]: 리셋 신호
VOUT1[n], VOUT2[n]: 스캔 출력
CARRY[n]: 각 스캔 드라이버 스테이지의 입력 신호Q[n]: Node for VOUT1[n] output
QA[n]: Node for VOUT2[n], CARRY[n] output
QB[n]: Pull-down TFT control node
Q[n] pull-down role periodically via T4, T5 and T10 TFTs
CARRY[n-2], VOUT1[n-1]: Pre-charging voltage application signal
CARRY[n+1]: Reset signal
VOUT1[n], VOUT2[n]: Scan output
CARRY[n]: input signal of each scan driver stage
도 3 내지 도 8은 개시된 실시 예에 따른 복수의 스캔 신호를 출력하는 스캔 드라이버 회로의 동작을 나타내는 회로도들 및 타이밍 다이어그램들이다.3 to 8 are circuit diagrams and timing diagrams showing the operation of a scan driver circuit that outputs a plurality of scan signals according to the disclosed embodiment.
개시된 실시 예의 스캔 드라이버 회로의 동작을 도 3 내지 8을 참조하여 이하에서 구체적으로 설명한다.The operation of the scan driver circuit of the disclosed embodiment will be described in detail below with reference to FIGS. 3 to 8.
(1) 프리차징(pre-charging) 구간(1) Pre-charging section
CARRY[n-2], VOUT[n-1]의 게이트 하이 전압(VGH)을 통해 T1이 동작하고, 클럭 신호 CLK4에 의해 T17이 동작하여 Q[n], QA[n] 노드가 VGH-VTH_T1 전압으로 프리차지(pre-charge) 된다. CLK1, CLK2 신호의 게이트 로우 전압(VGL1)이 T11, T13을 통해 VOUT1[n], VOUT2[n], CARRY[n]에 각각 인가된다.T1 operates through the gate high voltage (VGH) of CARRY[n-2] and VOUT[n-1], and T17 operates through the clock signal CLK4, so that the Q[n] and QA[n] nodes operate at VGH-V. It is pre-charged with TH_T1 voltage. The gate low voltage (VGL1) of the CLK1 and CLK2 signals is applied to VOUT1[n], VOUT2[n], and CARRY[n] through T11 and T13, respectively.
(2) 프리차징 유지 구간(2) Pre-charging maintenance section
T1이 턴 오프가 되고, Q[n], QA[n] 노드는 각각 C1, C2 커패시터를 통해 이전의 프리차지 구간에서의 전압이 저장되어 유지된다.T1 is turned off, and the voltage from the previous precharge section is stored and maintained in the Q[n] and QA[n] nodes through capacitors C1 and C2, respectively.
(3) 부트스트래핑 및 VOUT1[n] 출력 구간(3) Bootstrapping and VOUT1[n] output section
T1이 턴 오프 상태이므로 Q[n] 노드는 플로팅(floating) 상태가 되어 CLK1 및 C1을 통해 부트스트래핑(bootstrapping)이 발생하여 Q[n] 노드 전압이 (VGH-VTH_T1)+(VGH-VGL) 값으로 증가하고, T11 풀업 트랜지스터를 통해 VOUT1[n]은 VGH 전압을 출력한다. 동시에 CLK4 신호가 VGL1 전압이 되어 T17이 동작하지 않으므로 Q[n] 및 QA[n] 노드가 분리되고 QA[n] 노드에는 CLK1 및 C1을 통해 발생한 부트스트래핑 전압이 인가되지 않아 VOUT2[n] 및 CARRY[n]은 CLK2의 로우(low) 전압이 인가된다.Since T1 is turned off, the Q[n] node is floating, and bootstrapping occurs through CLK1 and C1, causing the Q[n] node voltage to be (VGH-V TH_T1 )+(VGH-VGL ) value increases, and VOUT1[n] outputs VGH voltage through the T11 pull-up transistor. At the same time, the CLK4 signal becomes the VGL1 voltage and T17 does not operate, so the Q[n] and QA[n] nodes are separated, and the bootstrapping voltage generated through CLK1 and C1 is not applied to the QA[n] node, causing VOUT2[n] and The low voltage of CLK2 is applied to CARRY[n].
(4) 부트스트래핑 및 VOUT2[n] 출력 구간(4) Bootstrapping and VOUT2[n] output section
CLK4 신호에 의해서 Q[n] 및 QA[n] 노드가 분리되어 동작한다. QA[n] 노드는 플로팅 상태가 되어 CLK2 및 C2를 통해 부트스트래핑이 발생하여 QA[n] 노드 전압이 (VGH-VTH_T1)+(VGH-VGL) 값으로 증가하고, T13, T15 풀업 트랜지스터를 통해 VOUT2[n], CARRY[n]은 VGH 전압을 출력한다.The Q[n] and QA[n] nodes operate separately by the CLK4 signal. The QA[n] node becomes floating and bootstrapping occurs through CLK2 and C2, increasing the QA[n] node voltage to the value (VGH-V TH_T1 )+(VGH-VGL), and pull-up transistors T13 and T15. Through VOUT2[n] and CARRY[n], VGH voltage is output.
(5) VOUT1[n] 방전 구간(5) VOUT1[n] discharge section
Q[n] 노드가 CLK1 신호 및 C1에 의해서 부스티드 다운(boosted down)이 발생하여 Q[n] 노드 전압이 VGH-VTH_T1으로 감소하여 T11 풀업 트랜지스터를 통해 VOUT1[n]은 VGL 전압을 출력한다. 이때, T17은 계속 턴 오프 상태이므로 Q[n] 노드 전압은 QA[n] 노드 전압에 영향을 주지 않는다.The Q[n] node is boosted down by the CLK1 signal and C1, so the Q[n] node voltage decreases to VGH-V TH_T1, and VOUT1[n] outputs the VGL voltage through the T11 pull-up transistor. do. At this time, T17 continues to be turned off, so the Q[n] node voltage does not affect the QA[n] node voltage.
(6) VOUT2[n] 방전 및 리셋 구간(6) VOUT2[n] discharge and reset section
CARRY[n+1] 및 CLK4 신호의 하이 전압을 통해 T2, T3, T17가 턴 온 상태가 된다. 이때 Q[n] 및 QA[n] 노드는 T2, T3를 통해 VGL2 전압으로 리셋(reset) 되고 인버터 구조의 QB[n] 노드로 T10를 통해 VGH 전압이 인가되고, 풀다운 트랜지스터 T12, T14, T16는 턴 온 상태가 되어 VOUT1[n], VOUT2[n], CARRY[n]은 각각 VGL1, VGL2 전압으로 방전된다.T2, T3, and T17 are turned on through the high voltage of the CARRY[n+1] and CLK4 signals. At this time, the Q[n] and QA[n] nodes are reset to the VGL2 voltage through T2 and T3, and the VGH voltage is applied to the QB[n] node of the inverter structure through T10, and the pull-down transistors T12, T14, and T16 turns on, and VOUT1[n], VOUT2[n], and CARRY[n] are discharged to the voltages of VGL1 and VGL2, respectively.
이하에서는, 개시된 일 실시 예의 스캔 드라이버 회로 시뮬레이션 진행에 관하여 설명한다.Hereinafter, the scan driver circuit simulation progress of the disclosed embodiment will be described.
개시된 실시 예에 따른 스캔 드라이버 회로의 모든 TFT의 문턱전압이 각각 +2.2v, -5.2V인 경우에 대하여, 도 9 및 도 10은 Q[n], QA[n], QB[n] 노드에 대한 시뮬레이션 파형을 도시한 그래프들이고, 도 11 및 도 12는 2개의 스캔 출력 노드들에 대한 시뮬레이션 파형을 도시한 그래프들이다.For the case where the threshold voltages of all TFTs of the scan driver circuit according to the disclosed embodiment are +2.2v and -5.2V, respectively, Figures 9 and 10 show the threshold voltages at the Q[n], QA[n], and QB[n] nodes. These are graphs showing simulation waveforms for two scan output nodes, and FIGS. 11 and 12 are graphs showing simulation waveforms for two scan output nodes.
시뮬레이션은 TFT를 기반으로 하여 SmartSpice로 진행되었다. 사용된 TFT 모델의 문턱전압은 +2.2V, 채널 길이는 5μm이다. CLK1~CLK6와 VOUT1[n-1]은 -5V~+28V로 스윙하고, CARRY[n-2], CARRY[n+1]은 -13V~+28V로 스윙한다. 또한, VGH, VGL1, VGL2는 각각 +28V, -5V, -13V의 전압을 가진다. 한편, Q 노드들 및 스캔 출력 노드들에 대한 파형의 비교를 위해 문턱전압이 -5.2V인 TFT도 사용되었다.The simulation was conducted with SmartSpice based on TFT. The threshold voltage of the used TFT model is +2.2V and the channel length is 5μm. CLK1~CLK6 and VOUT1[n-1] swing from -5V to +28V, and CARRY[n-2] and CARRY[n+1] swing from -13V to +28V. Additionally, VGH, VGL1, and VGL2 have voltages of +28V, -5V, and -13V, respectively. Meanwhile, a TFT with a threshold voltage of -5.2V was also used to compare waveforms for Q nodes and scan output nodes.
도 9를 참조하면, TFT의 문턱전압이 +2.2V인 경우, Q[n], QA[n] 노드의 부트스트래핑 동작 구간에서 부트스트래핑 전압은 각각 +51.9V, +56.1V이고, 그래프를 통해 Q[n], QA[n] 노드의 부트스트래핑 발생을 확인할 수 있다. 또한, QB[n] 노드는 Q[n] 노드와 인버터 구조이므로 Q[n] 노드가 하이 전압일 때, -12.76V의 로우 전압을 유지하는 것을 확인할 수 있다.Referring to Figure 9, when the threshold voltage of the TFT is +2.2V, the bootstrapping voltages in the bootstrapping operation section of the Q[n] and QA[n] nodes are +51.9V and +56.1V, respectively, and through the graph, You can check the occurrence of bootstrapping of Q[n] and QA[n] nodes. Additionally, since the QB[n] node has an inverter structure with the Q[n] node, it can be confirmed that the low voltage of -12.76V is maintained when the Q[n] node is high voltage.
도 10을 참조하면, TFT의 문턱전압이 -5.2V인 경우, 공핍 방식 동작임에도 Q[n], QA[n] 노드의 부트스트래핑 전압은 각각 +54.2V, +58.7V를 유지하며 안정적으로 부트스트래핑이 발생하는 것을 확인 가능하다. Referring to Figure 10, when the threshold voltage of the TFT is -5.2V, the bootstrapping voltages of the Q[n] and QA[n] nodes maintain +54.2V and +58.7V, respectively, and boot stably despite the depletion mode operation. It is possible to confirm that strapping is occurring.
도 11을 참조하면, TFT의 문턱전압이 +2.2V인 경우, VOUT1[n], VOUT2[n]이 오버랩 되어 두 신호 모두 +28V가 안정적으로 출력되는 것을 확인할 수 있다.Referring to Figure 11, when the threshold voltage of the TFT is +2.2V, it can be seen that VOUT1[n] and VOUT2[n] overlap and both signals +28V are stably output.
도 12를 참조하면, TFT의 문턱전압이 -5.2V인 경우, 공핍 방식 동작임에도 두 출력신호가 오버랩 되어 각각의 신호 모두 전압 손실 없이 +27.99V의 전압이 출력되는 것을 확인 가능하다.Referring to FIG. 12, when the threshold voltage of the TFT is -5.2V, it can be seen that the two output signals overlap and a voltage of +27.99V is output for each signal without voltage loss, even in depletion mode operation.
지금까지 살펴본 바와 같이, 개시된 실시 예의 복수의 스캔 신호를 출력하는 스캔 드라이버 회로는, 클럭 신호로 제어되는 TFT를 통해 풀업 소자의 게이트 노드를 분리하고, 각각의 부트스트래핑 노드에서 프리차징되어 커패시터를 통해 유지된 전압을 기반으로 각각 부트스트래핑을 발생시킴으로써, 부트스트래핑 전압을 전달하는 방식 등으로 인한 손실은 일어나지 않게 되어 복수의 스캔 신호를 보다 안정적으로 출력 가능한 장점을 가진다.As seen so far, the scan driver circuit that outputs a plurality of scan signals of the disclosed embodiment separates the gate node of the pull-up element through a TFT controlled by a clock signal, and precharges at each bootstrapping node to output a plurality of scan signals through a capacitor. By generating each bootstrapping based on the maintained voltage, losses due to the method of transmitting the bootstrapping voltage do not occur, which has the advantage of being able to output multiple scan signals more stably.
다양한 변형예가 본 발명의 범위를 벗어남이 없이 본 명세서에 기술되고 예시된 구성 및 방법으로 만들어질 수 있으므로, 상기 상세한 설명에 포함되거나 첨부 도면에 도시된 모든 사항은 예시적인 것으로 본 발명을 제한하기 위한 것이 아니다. 따라서, 본 발명의 범위는 상술한 예시적인 실시예에 의해 제한되지 않으며, 이하의 청구 범위 및 그 균등물에 따라서만 정해져야 한다.Since various modifications may be made to the configurations and methods described and illustrated herein without departing from the scope of the present invention, all matters contained in the foregoing detailed description or shown in the accompanying drawings are exemplary and are not intended to limit the present invention. It's not. Accordingly, the scope of the present invention should not be limited by the above-described exemplary embodiments, but should be determined only by the following claims and their equivalents.
100: 스캔 드라이버 회로 110: 출력부
120: 입력부 130: 리셋부
140: 인버터부 150: 제어부100: scan driver circuit 110: output unit
120: input unit 130: reset unit
140: inverter unit 150: control unit
Claims (12)
두 개의 스캔 신호 각각의 출력과 연관되어 부트스트래핑(bootstrapping) 기법이 각각 적용되는 제1 및 제2 노드를 포함하는 출력부;
상기 제1 및 제2 노드에 대한 프리차징을 수행하는 입력부;
상기 제1 및 제2 노드에 대한 풀다운을 수행하는 리셋부;
풀다운 TFT들을 제어하는 제3 노드를 포함하고, 스캔 신호 출력 이후 상기 제1 및 제2 노드 및 상기 제3 노드에 대한 풀다운을 수행하는 인버터부; 및
상기 제1 및 제2 노드를 전기적으로 분리하도록 제어되는 제1 TFT를 포함하는 제어부를 포함하고,
상기 제1 TFT는 게이트를 제외한 일 단자에 상기 제1 노드, 타 단자에 상기 제2 노드가 연결되고, 상기 게이트로 클럭 신호를 인가하여 제어되는 것을 특징으로 하는 스캔 드라이버 회로.In a scan driver circuit that outputs a plurality of scan signals,
an output unit including first and second nodes to which a bootstrapping technique is applied in association with the output of each of the two scan signals;
an input unit that performs precharging for the first and second nodes;
a reset unit that performs pulldown on the first and second nodes;
an inverter unit including a third node that controls pull-down TFTs, and performing pull-down on the first and second nodes and the third node after outputting a scan signal; and
A control unit including a first TFT controlled to electrically separate the first and second nodes,
The first TFT is a scan driver circuit characterized in that the first node is connected to one terminal excluding the gate, and the second node is connected to the other terminal, and is controlled by applying a clock signal to the gate.
상기 출력부는 두 개의 스캔 신호가 각각 출력되는 제1 및 제2 스캔신호 출력노드 및 상기 출력노드들에 각각 연결되는 두 개의 커패시터인 제1 및 제2 커패시터를 포함하고,
상기 제1 노드 및 상기 제1 스캔신호 출력노드는 상기 제1 커패시터를 통해 전기적으로 연결되고, 상기 제2 노드 및 상기 제2 스캔신호 출력노드는 상기 제2 커패시터를 통해 전기적으로 연결되는 것을 특징으로 하는 스캔 드라이버 회로.According to paragraph 1,
The output unit includes first and second scan signal output nodes that output two scan signals, respectively, and first and second capacitors, which are two capacitors respectively connected to the output nodes,
The first node and the first scan signal output node are electrically connected through the first capacitor, and the second node and the second scan signal output node are electrically connected through the second capacitor. scan driver circuit.
상기 제어부는 33.3%의 듀티비(duty ratio)를 갖는 클럭 신호를 이용하여 스캔 신호 출력 이후 주기적으로 상기 제3 노드에 게이트 하이 전압을 인가하도록 제어되는 제2 TFT를 포함하는 것을 특징으로 하는 스캔 드라이버 회로.According to paragraph 1,
The control unit includes a second TFT controlled to periodically apply a gate high voltage to the third node after outputting a scan signal using a clock signal with a duty ratio of 33.3%. Circuit.
상기 리셋부 및 상기 인버터부는 시리즈 투 트랜지스터(series two transistor, STT) 구조를 통해서 동작을 수행하는 것을 특징으로 하는 스캔 드라이버 회로.According to paragraph 1,
A scan driver circuit, characterized in that the reset unit and the inverter unit operate through a series two transistor (STT) structure.
상기 제3 노드는 상기 제1 및 제2 노드와 인버터 구조를 이루도록 제공되어 스캔 신호 출력 이후 상기 제1 및 제2 노드를 게이트 로우 전압으로 방전시키는 것을 특징으로 하는 스캔 드라이버 회로.According to paragraph 1,
The third node is provided to form an inverter structure with the first and second nodes, and discharges the first and second nodes to a gate low voltage after outputting a scan signal.
상기 두 개의 스캔 신호 각각의 출력은 서로 오버랩된 것을 특징으로 하는 스캔 드라이버 회로.According to paragraph 1,
A scan driver circuit, wherein the outputs of each of the two scan signals overlap each other.
상기 픽셀들의 어레이(array) 중 데이터 라인들에 데이터 신호를 공급하는 데이터 드라이버 회로;
상기 데이터 신호에 동기되는 스캔 펄스를 상기 픽셀들의 어레이 중 스캔 라인들에 복수의 스캔 신호 출력을 통해 순차적으로 공급하는 스캔 드라이버 회로; 및
상기 데이터 드라이버 회로와 상기 스캔 드라이버 회로를 제어하는 타이밍 콘트롤러를 포함하고,
상기 스캔 드라이버 회로는,
두 개의 스캔 신호 각각의 출력과 연관되어 부트스트래핑(bootstrapping) 기법이 각각 적용되는 제1 및 제2 노드를 포함하는 출력부;
상기 제1 및 제2 노드에 대한 프리차징을 수행하는 입력부;
상기 제1 및 제2 노드에 대한 풀다운을 수행하는 리셋부;
풀다운 TFT들을 제어하는 제3 노드를 포함하고, 스캔 신호 출력 이후 상기 제1 및 제2 노드 및 상기 제3 노드에 대한 풀다운을 수행하는 인버터부; 및
상기 제1 및 제2 노드를 전기적으로 분리하도록 제어되는 제1 TFT를 포함하는 제어부를 포함하고,
상기 제1 TFT는 게이트를 제외한 일 단자에 상기 제1 노드, 타 단자에 상기 제2 노드가 연결되고, 상기 게이트로 클럭 신호를 인가하여 제어되는 것을 특징으로 하는 디스플레이 장치.A display panel including a plurality of pixels;
a data driver circuit that supplies data signals to data lines among the array of pixels;
a scan driver circuit that sequentially supplies scan pulses synchronized to the data signal to scan lines in the array of pixels through a plurality of scan signal outputs; and
A timing controller that controls the data driver circuit and the scan driver circuit,
The scan driver circuit is,
an output unit including first and second nodes to which a bootstrapping technique is applied in association with the output of each of the two scan signals;
an input unit that performs precharging for the first and second nodes;
a reset unit that performs pulldown on the first and second nodes;
an inverter unit including a third node that controls pull-down TFTs, and performing pull-down on the first and second nodes and the third node after outputting a scan signal; and
A control unit including a first TFT controlled to electrically separate the first and second nodes,
The first TFT is a display device characterized in that the first node is connected to one terminal excluding the gate, and the second node is connected to the other terminal, and is controlled by applying a clock signal to the gate.
상기 스캔 드라이버 회로의 상기 출력부는 두 개의 스캔 신호가 각각 출력되는 제1 및 제2 스캔신호 출력노드 및 상기 출력노드들에 각각 연결되는 두 개의 커패시터인 제1 및 제2 커패시터를 포함하고,
상기 제1 노드 및 상기 제1 스캔신호 출력노드는 상기 제1 커패시터를 통해 전기적으로 연결되고, 상기 제2 노드 및 상기 제2 스캔신호 출력노드는 상기 제2 커패시터를 통해 전기적으로 연결되는 것을 특징으로 하는 디스플레이 장치.In clause 7,
The output unit of the scan driver circuit includes first and second scan signal output nodes that output two scan signals, respectively, and first and second capacitors, which are two capacitors respectively connected to the output nodes,
The first node and the first scan signal output node are electrically connected through the first capacitor, and the second node and the second scan signal output node are electrically connected through the second capacitor. display device.
상기 스캔 드라이버 회로의 상기 제어부는 33.3%의 듀티비(duty ratio)를 갖는 클럭 신호를 이용하여 스캔 신호 출력 이후 주기적으로 상기 제3 노드에 게이트 하이 전압을 인가하도록 제어되는 제2 TFT를 포함하는 것을 특징으로 하는 디스플레이 장치.In clause 7,
The control unit of the scan driver circuit includes a second TFT controlled to periodically apply a gate high voltage to the third node after outputting the scan signal using a clock signal with a duty ratio of 33.3%. A display device characterized by:
상기 스캔 드라이버 회로의 상기 리셋부 및 상기 인버터부는 시리즈 투 트랜지스터(series two transistor, STT) 구조를 통해서 동작을 수행하는 것을 특징으로 하는 디스플레이 장치.In clause 7,
A display device characterized in that the reset unit and the inverter unit of the scan driver circuit perform operations through a series two transistor (STT) structure.
상기 스캔 드라이버 회로의 상기 제3 노드는 상기 제1 및 제2 노드와 인버터 구조를 이루도록 제공되어 스캔 신호 출력 이후 상기 제1 및 제2 노드를 게이트 로우 전압으로 방전시키는 것을 특징으로 하는 디스플레이 장치.In clause 7,
The third node of the scan driver circuit is provided to form an inverter structure with the first and second nodes, and discharges the first and second nodes to a gate low voltage after outputting a scan signal.
상기 스캔 드라이버 회로의 상기 두 개의 스캔 신호 각각의 출력은 서로 오버랩된 것을 특징으로 하는 디스플레이 장치.In clause 7,
A display device, wherein outputs of each of the two scan signals of the scan driver circuit overlap each other.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |