KR102665745B1 - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

본 발명에 따른 반도체 소자 제조 방법은 기판을 준비하는 단계; 상기 기판에서 전극이 형성될 영역에 요철을 형성하는 단계; 상기 요철이 형성된 기판 상에 이차원 소재의 전구체 막을 형성하는 단계; 상기 형성된 전구체 막에 대하여 칼코겐화 공정을 수행하여 금속 칼코겐 막을 형성하는 단계 및 상기 형성된 금속 칼코겐 막 위에 전극을 형성하는 단계를 포함한다.The semiconductor device manufacturing method according to the present invention includes preparing a substrate; forming irregularities in an area of the substrate where electrodes are to be formed; forming a precursor film of a two-dimensional material on the substrate on which the irregularities are formed; It includes forming a metal chalcogen film by performing a chalcogenation process on the formed precursor film, and forming an electrode on the formed metal chalcogen film.

Description

반도체 소자 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}Semiconductor device and manufacturing method thereof {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 구체적으로는 전극과 반도체 간의 접촉 저항이 개선된 반도체 소자 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a manufacturing method thereof, and more specifically, to a semiconductor device with improved contact resistance between an electrode and a semiconductor and a manufacturing method thereof.

한 층 내에서는 구성 원자들이 강한 이온 또는 공유결합으로 결합하고 있는 반면, 층간에는 반데르발스 결합력으로 결합하고 있어서 층층이 박리가 되는 특성을 가지는 소재를 통상 이차원 소재라 부른다.Within one layer, the constituent atoms are bonded by strong ionic or covalent bonds, while between layers they are bonded by van der Waals bonding forces, so materials that have the property of being separated layer by layer are usually called two-dimensional materials.

이차원 소재는 층간 상호작용이 매우 미미하여 주로 한 층 내에서 전하들이 이동하고 전송되므로 매우 빠른 이동도를 가지는 특징이 있다.Two-dimensional materials have very small interactions between layers, so charges mainly move and transmit within one layer, so they have the characteristic of very fast mobility.

이러한 이차원 소재의 경우 층에 평행한 방향으로의 전자 수송은 매우 유리하나, 그에 수직한 방향으로의 전자 수송은 매우 불리하여, 이동도가 우수한 전계 효과 트랜지스터(field effect transistor) 등의 전자소자를 얻고자 할 때 전극과 반도체 채널 층 사이의 접촉 저항이 큰 문제가 있다.In the case of these two-dimensional materials, electron transport in the direction parallel to the layer is very advantageous, but electron transport in the direction perpendicular to the layer is very disadvantageous, and electronic devices such as field effect transistors with excellent mobility are obtained. There is a problem in that the contact resistance between the electrode and the semiconductor channel layer is large.

본 발명의 실시예는 층간 반데르발스 결합을 하는 이차원 소재인 금속 칼코겐 화합물 박막을 이용하여 전극과 반도체 간의 접촉 저항을 개선할 수 있는 반도체 소자 및 이의 제조 방법을 제공하고자 한다.An embodiment of the present invention seeks to provide a semiconductor device that can improve the contact resistance between an electrode and a semiconductor and a method of manufacturing the same using a metal chalcogenide thin film, a two-dimensional material with interlayer van der Waals bonding.

다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.However, the technical challenge that this embodiment aims to achieve is not limited to the technical challenges described above, and other technical challenges may exist.

상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명에 따른 반도체 소자 제조 방법은 기판을 준비하는 단계; 상기 기판에서 전극이 형성될 영역에 요철을 형성하는 단계; 상기 요철이 형성된 기판 상에 이차원 소재의 전구체 막을 형성하는 단계; 상기 형성된 전구체 막에 대하여 칼코겐화 공정을 수행하여 금속 칼코겐 막을 형성하는 단계 및 상기 형성된 금속 칼코겐 막 위에 전극을 형성하는 단계를 포함한다.As a technical means for achieving the above-described technical problem, the semiconductor device manufacturing method according to the present invention includes preparing a substrate; forming irregularities in an area of the substrate where electrodes are to be formed; forming a precursor film of a two-dimensional material on the substrate on which the irregularities are formed; It includes forming a metal chalcogen film by performing a chalcogenation process on the formed precursor film, and forming an electrode on the formed metal chalcogen film.

상기 기판에는 전극이 형성될 수 있다.Electrodes may be formed on the substrate.

상기 기판에서 전극이 형성될 영역에 요철을 형성하는 단계는, 유전체 막 표면의 일정 영역에 요철을 형성할 수 있다. The step of forming irregularities in an area of the substrate where electrodes are to be formed may form irregularities in a certain area of the surface of the dielectric film.

상기 요철이 형성된 기판 상에 이차원 소재를 형성하는 단계는, 상기 이차원 소재의 전구체인 금속 극초박막 또는 일부 산화된 금속의 극초박막을 형성할 수 있다.The step of forming a two-dimensional material on the substrate on which the unevenness is formed may form an ultra-thin film of a metal that is a precursor of the two-dimensional material or an ultra-thin film of a partially oxidized metal.

상기 요철이 형성된 기판 상에 이차원 소재를 형성하는 단계는, 하나 이상의 컨택트 영역 및 채널 영역을 포함하도록 형성할 수 있다.The step of forming a two-dimensional material on the substrate on which the unevenness is formed may be formed to include one or more contact areas and one or more channel areas.

상기 컨택트 영역은 한 종류 이상의 이차원 소재가 적층될 수 있다.The contact area may be laminated with one or more types of two-dimensional materials.

상기 컨택트 영역은 MoS2, MoSe2, MoTe2, WSe2, WS2, WTe2, ZrS2, ZrSe2, ZrTe2, HfSe2, HfS2, HfTe2, SnS2, SnSe2, SnTe2, InSe2, InS2, InTe2, TiS2, TiSe2, TiTe2, NbS2, NbSe2, NbTe2, TaS2, TaSe2, TaTe2, ReS2, ReSe2, ReTe2, VS2, VSe2 및 VTe2 중 한 종류 이상의 이차원 소재를 포함할 수 있다.The contact area is MoS 2 , MoSe 2 , MoTe 2 , WSe 2 , WS 2 , WTe 2 , ZrS 2 , ZrSe 2 , ZrTe 2 , HfSe 2 , HfS 2 , HfTe 2 , SnS 2 , SnSe 2 , SnTe 2 , InSe 2 , InS 2 , InTe 2 , TiS 2 , TiSe 2 , TiTe 2 , NbS 2 , NbSe 2 , NbTe 2 , TaS 2 , TaSe 2 , TaTe 2 , ReS 2 , ReSe 2 , ReTe 2 , VS 2 , VSe 2 , and VTe 2 may include one or more types of two-dimensional materials.

상기 채널 영역은 한 종류 이상의 이차원 소재가 적층될 수 있다.The channel region may be laminated with one or more types of two-dimensional materials.

상기 채널 영역은 MoS2, MoSe2, MoTe2, WSe2, WS2, WTe2, ZrS2, ZrSe2, ZrTe2, HfSe2, HfS2, HfTe2, SnS2, SnSe2, SnTe2, InSe2, InS2, InTe2, ReS2, ReSe2, ReTe2, VS2, VSe2 및 VTe2중 한 종류 이상의 이차원 소재를 포함할 수 있다.The channel region is MoS 2 , MoSe 2 , MoTe 2 , WSe 2 , WS 2 , WTe 2 , ZrS2, ZrSe 2 , ZrTe 2 , HfSe 2 , HfS 2 , HfTe 2 , SnS 2 , SnSe 2 , SnTe 2 , InSe 2 , InS 2 , InTe 2 , ReS 2 , ReSe 2 , ReTe 2 , VS 2 , VSe 2 and VTe 2 may include one or more types of two-dimensional materials.

상기 형성된 전구체 막에 대하여 칼코겐화 공정을 수행하여 금속 칼코겐 막을 형성하는 단계는, 상기 채널 영역에는 상기 기판과 평행한 방향으로 배향된 층들로 구성된 이차원 소재층이 형성되고, 상기 컨택트 영역의 골 부분에는 상기 기판과 수직한 방향으로 배향된 이차원 소재 층들이 형성될 수 있다.In the step of forming a metal chalcogen film by performing a chalcogenization process on the formed precursor film, a two-dimensional material layer composed of layers oriented in a direction parallel to the substrate is formed in the channel region, and a valley portion of the contact region Two-dimensional material layers oriented in a direction perpendicular to the substrate may be formed.

상기 형성된 금속 칼코겐 막 위에 전극을 형성하는 단계는, 상기 컨택트 영역 상에 소스 전극 및 드레인 전극을 형성할 수 있다.In the step of forming an electrode on the formed metal chalcogen film, a source electrode and a drain electrode may be formed on the contact area.

상기 기판에서 전극이 형성될 영역에 요철을 형성하는 단계는, 상기 기판 상에 미리 요철이 형성된 하부 전극을 형성할 수 있다.The step of forming irregularities in an area of the substrate where electrodes are to be formed may form a lower electrode in which irregularities are previously formed on the substrate.

본 발명에 따른 반도체 소자 제조 방법은 상기 하부 전극 상에 하나 이상의 층으로 구성된 반도체 층을 형성하는 단계를 더 포함할 수 있다.The method of manufacturing a semiconductor device according to the present invention may further include forming a semiconductor layer composed of one or more layers on the lower electrode.

상기 금속 칼코겐 막의 두께는 0.6 nm 내지 20 nm일 수 있고, 바람직하게는 상기 금속 칼코겐 막의 두께는 0.6 nm 내지 10 nm일 수 있다.The metal chalcogen film may have a thickness of 0.6 nm to 20 nm, and preferably, the metal chalcogen film may have a thickness of 0.6 nm to 10 nm.

상기 요철의 골 부분은 예각을 가질 수 있고, 바람직하게는 상기 요철의 골 부분은 90도 이하의 예각을 가질 수 있다. The uneven portion may have an acute angle, and preferably, the uneven portion may have an acute angle of 90 degrees or less.

상기 요철은 다결정 성장에 따른 요철형성, 선택적 식각, 또는 포토 리소그라피와 습식 식각으로 형성할 수 있다.The irregularities can be formed by uneven formation due to polycrystal growth, selective etching, or photo lithography and wet etching.

또한, 본 발명에 따른 접촉 저항이 개선된 반도체 소자는 기판과, 상기 기판 상의 전극이 형성될 영역에 대응하도록 형성된 요철과, 상기 요철의 상면에 형성된 금속 칼코겐 막과, 상기 금속 칼코겐 막 위에 형성된 전극을 포함한다. 이때, 상기 금속 칼코겐 막은 상기 요철이 형성된 기판 상에 형성된 이차원 소재의 전구체 막에 대하여 칼코겐화 공정이 수행됨에 따라 형성된다.In addition, the semiconductor device with improved contact resistance according to the present invention includes a substrate, irregularities formed to correspond to the area where the electrode on the substrate is to be formed, a metal chalcogen film formed on the upper surface of the irregularities, and a metal chalcogen film on the metal chalcogen film. Includes formed electrodes. At this time, the metal chalcogenide film is formed as a chalcogenation process is performed on the precursor film of the two-dimensional material formed on the substrate on which the unevenness is formed.

상기 기판은 하나 이상의 컨택트 영역 및 채널 영역을 포함하도록 형성될 수 있다.The substrate may be formed to include one or more contact regions and a channel region.

상기 채널 영역에는 상기 기판과 평행한 방향으로 배향된 층들로 구성된 이차원 소재층이 형성되고, 상기 컨택트 영역의 골 부분에는 상기 기판과 수직한 방향으로 배향된 층들을 포함하여 형성될 수 있다.A two-dimensional material layer composed of layers oriented in a direction parallel to the substrate may be formed in the channel region, and layers oriented in a direction perpendicular to the substrate may be formed in the valley portion of the contact region.

본 발명에 따른 반도체 소자는 상기 기판 상에 형성된 하부 전극 및 상기 하부 전극 상에 하나 이상의 층으로 구성된 반도체 층을 더 포함하되, 상기 요철은 상기 하부 전극 상에 형성되고, 상기 금속 칼코겐 막 위에 형성된 전극은 상부 전극일 수 있다.The semiconductor device according to the present invention further includes a lower electrode formed on the substrate and a semiconductor layer composed of one or more layers on the lower electrode, wherein the irregularities are formed on the lower electrode and formed on the metal chalcogen film. The electrode may be a top electrode.

상기 이차원 소재의 전구체 막은 금속 극초박막 또는 일부 산화된 금속의 극초박막일 수 있다.The precursor film of the two-dimensional material may be an ultra-thin metal film or an ultra-thin film of a partially oxidized metal.

상기 기판이 투명기판이고, 상기 상부전극 층이 투명전극일 때, 제조하는 소자는 투명 소자일 수 있다.When the substrate is a transparent substrate and the upper electrode layer is a transparent electrode, the device to be manufactured may be a transparent device.

상기 기판이 투명기판이고, 그 위에 요철이 형성된 영역의 박막이 투명 전도층일 때 제조하는 소자는 투명 소자일 수 있다.When the substrate is a transparent substrate and the thin film in the area where the unevenness is formed thereon is a transparent conductive layer, the device manufactured may be a transparent device.

상기 기판이 유연성 투명 기판이고, 상기 상부전극 층이 투명전극일 때, 제조하는 소자는 유연 투명 소자일 수 있다.When the substrate is a flexible transparent substrate and the upper electrode layer is a transparent electrode, the device to be manufactured may be a flexible transparent device.

상기 기판이 유연성 투명 기판이고, 그 위에 요철이 형성된 영역의 박막이 투명 전도층일 때 제조하는 소자는 투명 소자일 수 있다.When the substrate is a flexible transparent substrate and the thin film in the area where the unevenness is formed thereon is a transparent conductive layer, the device manufactured may be a transparent device.

또한, 본 발명에 따른 접촉 저항이 개선된 반도체 소자는 기판과, 상기 기판 상에 형성된 한 개 이상의 전극과 상기 전극의 상면에 형성된 금속 칼코겐 막을 포함하고, 상기 전극의 상면은 요철이 형성되어 있는 영역을 포함하되, 상기 전극의 상면과 기판 상에 형성된 이차원 소재의 전구체 막에 대하여 칼코겐화 공정이 수행됨에 따라 형성되어 수직한 방향으로 배향된 이차원 소재 층들을 포함하는 것을 특징으로 한다. In addition, the semiconductor device with improved contact resistance according to the present invention includes a substrate, one or more electrodes formed on the substrate, and a metal chalcogen film formed on the upper surface of the electrode, and the upper surface of the electrode is irregularly formed. The region includes two-dimensional material layers formed as a chalcogenization process is performed on the precursor film of the two-dimensional material formed on the upper surface of the electrode and the substrate and oriented in a vertical direction.

전술한 본 발명의 과제 해결 수단 중 어느 하나에 의하면, 통상적인 공정으로 기판의 방향과 평행한 층상 구조를 가지는 이차원 소재의 박막을 형성하는 것이 아니라, 표면 굴곡이 심한 기판 또는 층을 도입함으로써 전극이 접촉되는 영역에 전하가 흐르는 방향과 같은 방향으로 층이 배향되도록 하여 전극의 접촉 저항을 크게 개선할 수 있다.According to one of the means for solving the problems of the present invention described above, rather than forming a thin film of a two-dimensional material with a layered structure parallel to the direction of the substrate through a typical process, an electrode is formed by introducing a substrate or layer with a highly curved surface. The contact resistance of the electrode can be greatly improved by ensuring that the layer is oriented in the same direction as the direction in which charges flow in the contact area.

도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 공정을 설명하기 위한 공정 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 일 예시를 도시한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 일 예시를 도시한 도면이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 소자의 일 예시를 도시한 도면이다.
도 5a 내지 도 5c는 이차원 소재를 형성하는 내용을 설명하기 위한 도면이다.
도 6a 내지 도 6c는 요철이 형성된 기판에서 형성된 이차원 소재 박막의 결정구조를 설명하기 위한 도면이다.
도 7a 및 도 7b는 본 발명의 일 실시예에서의 금속 칼코겐 막이 형성된 TEM 사진을 나타낸 것이다.1A to 1D are cross-sectional views illustrating a process for manufacturing a semiconductor device according to an embodiment of the present invention.
Figure 2 is a diagram showing an example of a semiconductor device according to an embodiment of the present invention.
Figure 3 is a diagram showing an example of a semiconductor device according to another embodiment of the present invention.
Figure 4 is a diagram showing an example of a semiconductor device according to another embodiment of the present invention.
Figures 5A to 5C are diagrams for explaining the details of forming a two-dimensional material.
Figures 6a to 6c are diagrams for explaining the crystal structure of a two-dimensional material thin film formed on a substrate with irregularities.
Figures 7a and 7b show TEM photographs of a metal chalcogen film formed in an embodiment of the present invention.

아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Below, with reference to the attached drawings, embodiments of the present application will be described in detail so that those skilled in the art can easily implement them. However, the present application may be implemented in various different forms and is not limited to the embodiments described herein. In order to clearly explain the present application in the drawings, parts that are not related to the description are omitted, and similar parts are given similar reference numerals throughout the specification.

본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. Throughout this specification, when a part is said to be “connected” to another part, this includes not only the case where it is “directly connected,” but also the case where it is “electrically connected” with another element in between. do.

본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.Throughout this specification, when a member is said to be located “on” another member, this includes not only the case where the member is in contact with the other member, but also the case where another member exists between the two members.

본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 본원 명세서 전체에서 사용되는 정도의 용어 "~(하는) 단계" 또는 "~의 단계"는 "~ 를 위한 단계"를 의미하지 않는다.Throughout the specification of the present application, when a part "includes" a certain element, this means that it may further include other elements rather than excluding other elements, unless specifically stated to the contrary. As used throughout the specification, the terms “about,” “substantially,” and the like are used to mean at or close to a numerical value when manufacturing and material tolerances inherent in the stated meaning are given, and are used to convey the understanding of the present application. Precise or absolute figures are used to assist in preventing unscrupulous infringers from taking unfair advantage of stated disclosures. As used throughout the specification, the terms “step of” or “step of” do not mean “step for.”

본 발명은 이차원 소재를 이용하여 접촉저항이 개선되는 반도체 소자 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device with improved contact resistance using a two-dimensional material and a method of manufacturing the same.

이차원 소재는 그래핀과 같은 전도체, h-BN 등의 절연체, 반도체 특성을 타나내는 MoS2, MoSe2, WS2, WSe2, ReSe2 등과 같은 전이금속 칼코겐화물(transition metal chalcogenide), SnS2, SnSe2, InSe 등의 금속 칼코겐화물(metal chalcogenide)들과 밴드갭 에너지가 제로여서 전도체 특성을 가지는 금속칼코겐화합물들이 있다. Two-dimensional materials include conductors such as graphene, insulators such as h-BN, transition metal chalcogenides such as MoS 2 , MoSe 2 , WS 2 , WSe 2 , and ReSe 2 that exhibit semiconductor properties, and SnS 2 There are metal chalcogenides such as , SnSe 2 , and InSe, and metal chalcogenides that have conductor properties because their band gap energy is zero.

여기서 칼코겐은 산소(O), 황(S), 셀레늄(Se), 텔루륨(Te) 등을 말한다.Here, chalcogen refers to oxygen (O), sulfur (S), selenium (Se), tellurium (Te), etc.

지금까지의 이러한 나노박막 또는 나노시트의 이용은 층층이 박리되는 특성을 활용한 1 monolayer 또는 5 layer 이하, 즉 두께 0.6nm 내지 3.5nm 범위의 극초 박막 상태로 기판의 방향과 평행한 층의 구조를 가진 상태로 활용해왔다. Until now, the use of these nanothin films or nanosheets has been in the form of an ultra-thin film with a thickness of 0.6nm to 3.5nm, 1 monolayer or less than 5 layers, taking advantage of the layer-by-layer peeling property, and has a structure of layers parallel to the direction of the substrate. It has been used as is.

그리고 화학기상증착법 등을 이용한 성장에서도 매우 편평한 기판에서 평행한 방향으로 결정성이 잘 발달한 박막을 만드는 데에 주력해 왔다.In addition, growth using chemical vapor deposition methods has focused on creating thin films with well-developed crystallinity in parallel directions on very flat substrates.

이러한 박막들과 그래핀은 전극, 반도체 층으로 사용되며, h-BN과 같은 이차원 소재는 보호층 등으로 소자에 적용되고 있다.These thin films and graphene are used as electrodes and semiconductor layers, and two-dimensional materials such as h-BN are applied to devices as protective layers.

하지만 전술한 바와 같이 이차원 소재의 경우에는 층과 평행한 방향으로의 전자 수송에는 매우 유리하나, 그에 수직한 방향으로의 전자 수송은 매우 불리하여, 전극과 반도체 채널 사이의 접촉 저항이 매우 크다는 문제가 있다.However, as mentioned above, in the case of two-dimensional materials, electron transport in the direction parallel to the layer is very advantageous, but electron transport in the direction perpendicular to the layer is very unfavorable, resulting in the problem that the contact resistance between the electrode and the semiconductor channel is very large. there is.

이러한 문제를 해결하기 위한 일 방법으로, 반도체, 전도체 층의 경우 층을 따라 캐리어가 전송되는 특성을 활용하기 위해 기판 위에 수평 방향으로 배향되도록 기판과 평행하게 배향된 층의 가장자리(edge)를 이용한 접합을 하는 방법이 있었다.As a way to solve this problem, in the case of semiconductor and conductor layers, bonding is performed using the edge of the layer oriented parallel to the substrate to be oriented horizontally on the substrate to take advantage of the carrier transport characteristics along the layer. There was a way to do this.

또는, 그래핀 등의 이차원 소재를 금속과 이차원 반도체 사이에 삽입하여 접촉 저항을 낮추거나, 접촉 영역에 도핑을 하여 접촉 저항을 낮추고자 하는 방법도 있었다.Alternatively, there was a method of inserting a two-dimensional material such as graphene between a metal and a two-dimensional semiconductor to lower the contact resistance, or doping the contact area to lower the contact resistance.

또는, 금속의 종류를 변경하여 Shottky barrier 크기를 줄임으로써 접촉 저항을 낮추고자 하는 방법도 있었으며, 금속과 반도체의 접합 부위에 도핑을 하는 방법도 있었다. Alternatively, there was a method to lower the contact resistance by changing the type of metal and reducing the size of the Shottky barrier, and there was also a method of doping the junction between the metal and the semiconductor.

하지만 이러한 방법들은 모두 높은 접촉저항 문제를 완전히 해결하지 못하고 있다.However, none of these methods completely solve the problem of high contact resistance.

한편, 이차원 나노박막을 얻는 방법으로는, 자연적으로 존재하거나 또는 인공적으로 합성한 단결정으로부터 테이프로 박리하여 얻는 것이 가장 초기 방법이었으나, 이 방법은 소자를 생산하는 데에 이용할 수 없고, 이후 박막으로 제조하는 연구들이 연구되고 있다.Meanwhile, the earliest method of obtaining a two-dimensional nano-thin film was to obtain it by peeling it with a tape from a single crystal that exists naturally or was artificially synthesized. However, this method cannot be used to produce devices, and is subsequently manufactured as a thin film. Studies are being conducted.

대표적인 이차원 소재인 금속칼코겐 화합물 박막을 직접 성장하기 위해서는 금속산화물 등의 전구체 증기와 칼코겐 증기 간의 반응 또는 H2S등의 칼코겐화수소 가스와의 화학 반응을 통해 제조하거나, 금속 박막을 미리 형성하고 이를 칼코겐화하는 방법을 사용할 수 있다.In order to directly grow a metal chalcogenide thin film, a representative two-dimensional material, it must be manufactured through a reaction between a precursor vapor such as a metal oxide and a chalcogen vapor or a chemical reaction with a chalcogenide gas such as H 2 S, or a metal thin film must be formed in advance. And a method of chalcogenizing it can be used.

이 방법들 중에서 이차원 소재 박막을 기판 위에 직접 성장하는 화학기상증착법(CVD)의 경우, 이 방법으로 MoS2를 증착하는 일례를 보면, MoO3 전구체 증기를 증발시키면서 열 증발시킨 S-증기 또는 H2S 가스를 동시에 공급하여 기판 위까지 운반하면 기판 위에 MoS2 막이 형성되는데, 결정면의 방향은 기판과 평행하는 방향으로 배열된다.Among these methods, in the case of chemical vapor deposition (CVD), which grows a two-dimensional thin film directly on a substrate, an example of depositing MoS 2 using this method is S-vapor or H 2 thermally evaporated while evaporating MoO 3 precursor vapor. When S gas is simultaneously supplied and transported onto the substrate, a MoS 2 film is formed on the substrate, and the direction of the crystal plane is aligned parallel to the substrate.

이 공정의 온도는 통상 800-1000

Figure 112019108566549-pat00001
에 이르는데, 작은 단결정 결정핵들이 보다 큰 결정들로 성장해가는 과정으로 증착이 진행된다. 이 방법으로는 연속적이고 균일한 막을 기판 위에 형성하는 데에 큰 어려움이 있다.The temperature of this process is usually 800-1000
Figure 112019108566549-pat00001
Deposition proceeds as a process in which small single crystal nuclei grow into larger crystals. There is great difficulty in forming a continuous and uniform film on a substrate with this method.

따라서, 이 방법으로 성장할 경우, 일정 영역의 결정성 증착 영역을 선택하고, 다른 기판으로 전사하여 소자를 만드는 과정이 일반적으로 이용되고 있다.Therefore, when growing using this method, a process of selecting a certain crystalline deposition area and transferring it to another substrate to create a device is generally used.

또한, PECVD(plasma-enhanced CVD), 원자층 증착법(ALD)과 같이 전구체 가스들을 이용하여 증착하기도 하는데, PECVD로 증착한 경우 막의 특성이 트랜지스터 특성을 얻을 수 없는 낮은 품질 수준이고, MOCVD의 경우 한 층을 증착하는 데에 걸리는 증착 시간이 26시간 소요되는 등 아직 대량생산에 응용할 수 있는 기술이 개발되어 있지 않은 실정이다.In addition, precursor gases are used for deposition, such as PECVD (plasma-enhanced CVD) and atomic layer deposition (ALD). However, when deposited by PECVD, the film characteristics are at a low quality level where transistor characteristics cannot be obtained, and in the case of MOCVD, only one layer is required. The deposition time required to deposit a layer is 26 hours, and technologies that can be applied to mass production have not yet been developed.

따라서, 600

Figure 112019108566549-pat00002
이하의 기판온도에서 4인치 이상의 대구경 기판 위에 연속적이고 균일한 이차원 반도체 막을 우수한 품질로 제조하는 방법이 필요한 실정이며, 본 발명의 일 실시예는 이를 위해 층간 반데르발스 결합을 하는 이차원 소재인 금속 칼코겐 화합물 박막을 이용하여 전극과 반도체 간의 접촉 저항을 개선할 수 있다. Therefore, 600
Figure 112019108566549-pat00002
There is a need for a method of manufacturing a continuous and uniform two-dimensional semiconductor film with excellent quality on a large-diameter substrate of 4 inches or more at a substrate temperature below The contact resistance between the electrode and the semiconductor can be improved by using a cogen compound thin film.

본 발명에서 사용하는 방법은 350 - 650

Figure 112019108566549-pat00003
의 온도범위에서 이차원 소재 극초박막을 제조할 수 있다. 기판 온도는 550
Figure 112019108566549-pat00004
이하에서 유리와 같은 투명 기판을 사용할 수 있고, 400
Figure 112019108566549-pat00005
이하에서는 폴리이미드와 같은 고분자 유연 기판을 사용할 수 있다. 본 발명에서 제안하는 접촉저항이 개선된 소자의 구조는 제조온도에 제한을 받지 않는다.The method used in the present invention is 350 - 650
Figure 112019108566549-pat00003
Ultrathin films of two-dimensional materials can be manufactured in the temperature range. The substrate temperature is 550
Figure 112019108566549-pat00004
Below, a transparent substrate such as glass can be used, and 400
Figure 112019108566549-pat00005
Hereinafter, a polymer flexible substrate such as polyimide may be used. The structure of the device with improved contact resistance proposed in the present invention is not limited by the manufacturing temperature.

이하에서는 도 1a 내지 도 7b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 및 이의 제조 방법에 대하여 설명하도록 한다.Hereinafter, a semiconductor device and a method of manufacturing the same according to an embodiment of the present invention will be described with reference to FIGS. 1A to 7B.

도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 공정을 설명하기 위한 공정 단면도이다.1A to 1D are cross-sectional views illustrating a process for manufacturing a semiconductor device according to an embodiment of the present invention.

먼저, 도 1a에 도시된 바와 같이 기판(100)을 준비한다. 이때, 기판(100)은 기판, 또는 기판 위에 전극이 미리 형성되어 있는 기판일 수 있다.First, prepare the substrate 100 as shown in FIG. 1A. At this time, the substrate 100 may be a substrate or a substrate on which electrodes are previously formed.

다음으로 도 1b와 같이, 기판(100)에서 전극이 형성될 영역에 요철(200)을 형성한다. 요철(200)은 규칙적인 모양과 크기를 가질 수도 있고, 불규칙적인 모양과 크기를 가질 수도 있다.Next, as shown in FIG. 1B, irregularities 200 are formed in the area of the substrate 100 where the electrode will be formed. The irregularities 200 may have a regular shape and size, or may have an irregular shape and size.

다음으로 도 1c와 같이, 요철(200)이 형성된 기판(100) 상에 이차원 소재의 전구체 막(300)을 형성한다. 즉, 요철(200)이 형성된 기판(100) 상에 이차원 소재의 전구체인 금속 극초박막, 또는 일부 산화된 금속의 극초박막을 형성한다.Next, as shown in FIG. 1C, a precursor film 300 of a two-dimensional material is formed on the substrate 100 on which the unevenness 200 is formed. That is, an ultra-thin metal film, which is a precursor of a two-dimensional material, or an ultra-thin film of partially oxidized metal is formed on the substrate 100 on which the unevenness 200 is formed.

이때, 요철(200)이 형성된 기판(100) 상에는 하나 이상의 컨택트 영역(a)과 채널 영역(b)을 포함하도록 형성된다. 여기에서, 컨택트 영역(a)의 전구체 소재와 채널 영역(b)의 전구체 소재는 서로 동일하거나 다를 수 있다.At this time, the substrate 100 on which the irregularities 200 are formed is formed to include one or more contact regions (a) and one or more channel regions (b). Here, the precursor material of the contact area (a) and the precursor material of the channel area (b) may be the same or different from each other.

본 발명의 일 실시예에서 컨택트 영역(a)은 한 종류 이상의 이차원 소재가 적층되는 것을 특징으로 한다.In one embodiment of the present invention, the contact area (a) is characterized in that one or more types of two-dimensional materials are stacked.

일 예로, 컨택트 영역(a)은 MoS2, MoSe2, MoTe2, WSe2, WS2, WTe2, ZrS2, ZrSe2, ZrTe2, HfSe2, HfS2, HfTe2, SnS2, SnSe2, SnTe2, InSe2, InS2, InTe2, TiS2, TiSe2, TiTe2, NbS2, NbSe2, NbTe2, TaS2, TaSe2, TaTe2, ReS2, ReSe2, ReTe2, VS2, VSe2 및 VTe2 중 한 종류 이상의 이차원 소재를 포함할 수 있다.As an example, the contact area (a) is MoS 2 , MoSe 2 , MoTe 2 , WSe 2 , WS 2 , WTe 2 , ZrS 2 , ZrSe 2 , ZrTe 2 , HfSe 2 , HfS 2 , HfTe 2 , SnS 2 , SnSe 2 , SnTe 2 , InSe 2 , InS 2 , InTe 2 , TiS 2 , TiSe 2 , TiTe 2 , NbS 2 , NbSe 2 , NbTe 2 , TaS 2 , TaSe 2 , TaTe 2 , ReS 2 , ReSe 2 , ReTe 2 , VS 2 , VSe 2 and VTe 2 may include one or more types of two-dimensional materials.

또한, 본 발명의 일 실시예에서 채널 영역(b)은 한 종류 이상의 이차원 소재가 적층되는 것을 특징으로 한다.Additionally, in one embodiment of the present invention, the channel region (b) is characterized in that one or more types of two-dimensional materials are stacked.

일 예로, 채널 영역(b)은 MoS2, MoSe2, MoTe2, WSe2, WS2, WTe2, ZrS2, ZrSe2, ZrTe2, HfSe2, HfS2, HfTe2, SnS2, SnSe2, SnTe2, InSe2, InS2, InTe2, ReS2, ReSe2, ReTe2, VS2, VSe2 및 VTe2중 한 종류 이상의 이차원 소재를 포함할 수 있다.As an example, the channel region (b) is MoS 2 , MoSe 2 , MoTe 2 , WSe 2 , WS 2 , WTe 2 , ZrS2, ZrSe 2 , ZrTe 2 , HfSe 2 , HfS 2 , HfTe 2 , SnS 2 , SnSe 2 , It may include one or more types of two-dimensional materials selected from SnTe 2 , InSe 2 , InS 2 , InTe 2 , ReS 2 , ReSe 2 , ReTe 2 , VS 2 , VSe 2 and VTe 2 .

일 예로 채널 영역(b)은 산화물 이차원소재를 포함할 수 있다.As an example, the channel region (b) may include an oxide two-dimensional material.

다음으로 도 1d와 같이, 상기 형성된 전구체 막(300)에 대하여 칼코겐화 공정을 수행하여 금속 칼코겐화 막(400)을 형성한다. 이때, 본 발명의 일 실시예는 황화(sulfurization), 셀렌화(selenization) 등으로 칼코겐화 공정을 수행할 수 있다.Next, as shown in FIG. 1D, a chalcogenation process is performed on the formed precursor film 300 to form a metal chalcogenide film 400. At this time, in one embodiment of the present invention, the chalcogenization process may be performed by sulfurization, selenization, etc.

이와 같이 전구체 극초박막(300)을 칼코겐화(400)하면, 요철(200)의 골짜기 부분에 기판(100)과 수직되는 방향으로 결정면이 배향되어 접촉 저항이 크게 감소된다.When the precursor ultra-thin film 300 is chalcogenized (400) in this way, the crystal plane is oriented in the direction perpendicular to the substrate 100 in the valley portion of the unevenness (200), thereby greatly reducing contact resistance.

도 2는 본 발명의 일 실시예에 따른 반도체 소자의 일 예시를 도시한 도면이다.Figure 2 is a diagram showing an example of a semiconductor device according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 반도체 소자는 저저항 기판으로서 게이트 전극이 되는 기판(100)과, 기판(100) 상에 형성된 하나 이상의 전극(500a: 소스 전극, 500b: 드레인 전극)과, 전극의 상면에 형성된 금속 칼코겐 막(400a)을 포함한다. A semiconductor device according to an embodiment of the present invention is a low-resistance substrate that includes a substrate 100 serving as a gate electrode, one or more electrodes (500a: source electrode, 500b: drain electrode) formed on the substrate 100, and one of the electrodes. It includes a metal chalcogen film (400a) formed on the upper surface.

본 발명의 일 실시예에 따르면, 채널 영역에는 기판(100)과 평행한 방향으로 배향된 층들로 구성된 이차원 반도체 층(400b)이 형성되고, 전극(500a, 500b)의 상면에는 요철이 형성되는 영역이 포함된다. According to one embodiment of the present invention, a two-dimensional semiconductor layer 400b composed of layers oriented in a direction parallel to the substrate 100 is formed in the channel region, and a region in which irregularities are formed on the upper surfaces of the electrodes 500a and 500b. This is included.

요철이 있는 컨택트 영역인 전극(500a, 500b)의 상면과 기판(100) 상에 형성된 이차원 소재의 전구체 막에 대하여 칼코겐화 공정이 수행됨에 따라 형성되어 수직한 방향으로 배향된 이차원 소재 층을 포함한다.It is formed as a chalcogenization process is performed on the precursor film of the two-dimensional material formed on the upper surface of the electrodes 500a and 500b, which are the uneven contact areas, and the substrate 100, and includes a two-dimensional material layer oriented in the vertical direction. .

즉, 요철이 있는 컨택트 영역에는 그 골짜기 영역에 기판(100)의 방향에 수직되는 방향으로 배향된 이차원 반도체층(400a)들이 형성된다. That is, in the uneven contact area, two-dimensional semiconductor layers 400a oriented in a direction perpendicular to the direction of the substrate 100 are formed in the valley area.

도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 일 예시를 도시한 도면이다.Figure 3 is a diagram showing an example of a semiconductor device according to another embodiment of the present invention.

전술한 바와 같이 기판(100) 위에 전극이 형성될 영역에는 요철(200)이 형성된다. 이때, 요철(200)은 기판(100) 위에 바로 형성될 수도 있고, 또는 유전체 막(150) 표면의 일정 영역에 형성될 수도 있다.As described above, irregularities 200 are formed in the area where the electrode will be formed on the substrate 100. At this time, the unevenness 200 may be formed directly on the substrate 100 or may be formed in a certain area of the surface of the dielectric film 150.

요철(200)이 형성된 기판(100) 상에 금속 전구체 등과 같은 전구체 막(미도시)을 증착하고, 이어서 칼코겐화 공정을 수행하여 금속 칼코겐 막(400a, 400b)을 형성한다.A precursor film (not shown), such as a metal precursor, is deposited on the substrate 100 on which the unevenness 200 is formed, and then a chalcogenization process is performed to form metal chalcogen films 400a and 400b.

이와 같은 공정에 의해 채널 영역에는 기판(100)과 평행한 방향으로 배향된 층들로 구성된 이차원 반도체층(400b)이 형성되고, 요철(200)이 있는 컨택트 영역에는 그 골짜기 영역에 기판(100)의 방향에 수직되는 방향으로 배향된 이차원 반도체층(400a)들이 형성된다.Through this process, a two-dimensional semiconductor layer 400b composed of layers oriented in a direction parallel to the substrate 100 is formed in the channel region, and in the contact region with the unevenness 200, a valley region of the substrate 100 is formed. Two-dimensional semiconductor layers 400a oriented in a direction perpendicular to the direction are formed.

또한, 본 발명의 일 실시예는 상기 형성된 금속 칼코겐 막(400a, 400b) 위에 전극(500a, 500b)을 형성함으로써 전하를 수집할 수 있다.Additionally, in one embodiment of the present invention, charges can be collected by forming electrodes (500a, 500b) on the formed metal chalcogen films (400a, 400b).

예를 들어, 본 발명의 일 실시예는 도 3과 같이 금속 칼코겐 막(400a, 400b)과의 접촉 영역 중 컨택트 영역 상에 소스 전극(500a)과 드레인 전극(500b)을 형성할 수 있으며, 이에 따라 이차원 반도체 채널을 흐르는 전하들이 효과적으로 전극에 수집되게 된다.For example, in one embodiment of the present invention, the source electrode 500a and the drain electrode 500b may be formed on the contact area among the contact areas with the metal chalcogen film 400a and 400b, as shown in Figure 3, Accordingly, charges flowing through the two-dimensional semiconductor channel are effectively collected on the electrode.

여기서 컨택트 영역은 채널 영역의 소재와 같은 소재 또는 채널 영역의 소재와는 다른 소재, 또는 채널 영역의 소재와 다른 소재의 혼합 소재가 형성될 수 있다.Here, the contact area may be formed of the same material as the channel area material, a different material from the channel area material, or a mixed material of the channel area material and a different material.

한편, 본 발명의 실시예에서 컨택트 영역의 층의 두께는 0.6nm 내지 10nm의 두께를 가질 수 있다.Meanwhile, in an embodiment of the present invention, the thickness of the layer in the contact area may be 0.6 nm to 10 nm.

도 4는 본 발명의 또 다른 실시예에 따른 반도체 소자의 일 예시를 도시한 도면이다.Figure 4 is a diagram showing an example of a semiconductor device according to another embodiment of the present invention.

본 발명의 또 다른 실시예는 기판(100') 상에 미리 요철이 형성된 하부 전극(200')을 형성하고, 그 위에 반도체 층(300')을 형성할 수 있다. In another embodiment of the present invention, a lower electrode 200' with concavities and convexities in advance may be formed on the substrate 100', and a semiconductor layer 300' may be formed thereon.

이때, 하부 전극(200') 상에 형성된 반도체 (300')층은 pn diode 또는 pin diode 등과 같이 소자로 동작할 수 있도록 하나 이상의 층으로 구성될 수 있다.At this time, the semiconductor layer 300' formed on the lower electrode 200' may be composed of one or more layers to operate as a device such as a pn diode or pin diode.

이와 같이 하부 전극(200')과 반도체 층(300')이 형성되고 나면, 그 위에 전술한 칼코겐화 공정을 수행하여 중간층(400')을 형성한다. 이때, 하부 전극(200')에는 미리 요철이 형성되어 있는바, 이에 따라 형성된 중간층(400') 역시 골짜기 영역(400a')과 피크 영역(400b')이 형성되게 된다.After the lower electrode 200' and the semiconductor layer 300' are formed in this way, the above-described chalcogenization process is performed thereon to form the intermediate layer 400'. At this time, irregularities are formed in advance on the lower electrode 200', so that the intermediate layer 400' formed accordingly also has a valley region 400a' and a peak region 400b'.

이러한 중간층(400')은 반도체 소자의 p-반도체 또는 n-반도체 층으로 작용할 수 있으며, 또는 접촉 저항을 개선하기 위한 중간층(400')으로만 사용될 수도 있다.This intermediate layer 400' may function as a p-semiconductor or n-semiconductor layer of a semiconductor device, or may be used only as an intermediate layer 400' to improve contact resistance.

이때, 금속 칼코겐 막 중간층(400')의 두께는 0.6nm 내지 15nm일 수 있다.At this time, the thickness of the metal chalcogen film intermediate layer 400' may be 0.6 nm to 15 nm.

보다 상세하게, 금속 칼코겐 막 중간층(400')의 두께는 0.6nm 내지 10nm일 수 있다.More specifically, the thickness of the metal chalcogen film intermediate layer 400' may be 0.6 nm to 10 nm.

이와 같이 이차원 반도체 중간층(400')이 형성되고 나면 그 위에 상부 전극(500')을 추가적으로 형성할 수 있다.After the two-dimensional semiconductor intermediate layer 400' is formed in this way, an upper electrode 500' can be additionally formed thereon.

도 5a 내지 도 5c는 이차원 소재를 형성하는 내용을 설명하기 위한 도면이다.Figures 5A to 5C are diagrams for explaining the details of forming a two-dimensional material.

전술한 바와 같이, 본 발명의 일 실시예는 이차원 소재들의 문제점인 높은 접촉 저항을 개선할 수 있는 방법을 제공하는 것을 특징으로 한다. As described above, an embodiment of the present invention is characterized by providing a method for improving high contact resistance, which is a problem of two-dimensional materials.

높은 접촉 저항은 이차원 반도체의 고유한 특성인 이웃하는, 즉 계면을 접하고 있는 층과의 약한 상호작용(결합력)에 기인한다. 따라서, 본 발명의 일 실시예는 하부에 위치하는 금속층에 평행하는 층의 형태를 가지는 것을 개조하여 수직되게 배향하고, 또한 골짜기 모양의 미세구조를 가진 금속층 위에 위치하도록 하여 접촉 저항을 개선할 수 있다.The high contact resistance is due to the weak interaction (bonding force) with neighboring layers, that is, the interface contacting layer, which is an inherent characteristic of two-dimensional semiconductors. Therefore, in one embodiment of the present invention, the contact resistance can be improved by modifying the layer shape to be parallel to the underlying metal layer and orienting it vertically, and by positioning it on the metal layer with a valley-shaped microstructure. .

통상 이차원 소재는 CVD, MOCVD 등의 화학기상증착법으로 기판 위에 성장하는 경우에도 결정으로부터 박리한 나노시트의 구조와 유사하게 기판의 방향과 평행한 양상으로 기판 위에 형성된다.Typically, even when two-dimensional materials are grown on a substrate using chemical vapor deposition methods such as CVD or MOCVD, they are formed on the substrate in an aspect parallel to the direction of the substrate, similar to the structure of a nanosheet peeled from a crystal.

도 5a는 전형적인 MoS2 박막의 단면 투과전자현미경(TEM) 사진, 도 5b는 이차원 소재가 하부전극 위에 위치한 단면, 도 5c는 전계 효과 트랜지스터의 대표 단면 구조를 도시한 도면이다.Figure 5a is a cross-sectional transmission electron microscope (TEM) photograph of a typical MoS2 thin film, Figure 5b is a cross-section of a two-dimensional material located on the lower electrode, and Figure 5c is a diagram showing a representative cross-sectional structure of a field effect transistor.

도 5b의 경우 기판(10) 상에 하부 전극(20)이 형성되고 하부 전극(20) 상에는 기판(10)과 평행하게 층층이 형성된 이차원 반도체(30)가 형성되어 있으며, 그 위에는 상부 전극(40)이 형성되어 있다.In the case of FIG. 5B, the lower electrode 20 is formed on the substrate 10, and the two-dimensional semiconductor 30 is formed in layers parallel to the substrate 10 on the lower electrode 20, and the upper electrode 40 is formed thereon. This is formed.

도 5c의 경우도 마찬가지로, 기판(10') 상에 게이트 유전체(20')가 형성되고 그 위에는 기판(10')과 평행하게 층층이 형성된 이차원 반도체(30')가 형성되어 있으며, 그 위에는 소스 전극(40a')과 드레인 전극(40b')이 형성되어 있다.Likewise in the case of FIG. 5C, a gate dielectric 20' is formed on the substrate 10', a two-dimensional semiconductor 30' formed in layers parallel to the substrate 10' is formed on it, and a source electrode is formed on the gate dielectric 20'. (40a') and a drain electrode (40b') are formed.

도 5a내지 도 5c와 같이 기판(10, 10')을 따라 평행하게 층층이 형성되어 있는 전형적인 이차원 반도체(30, 30')의 결정 구조는 화학기상증착법으로 제조할 경우 두께와 상관없이 기판(10, 10')과 평행한 방향으로 성장한다. 5A to 5C, the crystal structure of a typical two-dimensional semiconductor (30, 30') formed in parallel layers along the substrate (10, 10') is, when manufactured by chemical vapor deposition, regardless of the thickness of the substrate (10, 30'). It grows in a direction parallel to 10').

하지만, 본 발명의 일 실시예와 같이 금속 전구체 막을 먼저 형성한 후 칼코겐화하는 방법으로 제조하면 이와 다른 결과를 얻을 수 있다.However, if the metal precursor film is first formed and then chalcogenized as in an embodiment of the present invention, a different result can be obtained.

즉, 칼코겐 원자들이 금속막과 반응할 때 부피팽창이 필연적으로 일어나는데, 이를 해소하기 위해 일정 두께 이상이 되면 기판과 수직되게 층이 발달한다. 이를 금속 전극 접합에 적용하면, 층을 따라 수송된 전하들이 기판이나 전극에 수직 배향된 층을 따라 기판이나 전극에 수집될 수 있으며, 이를 통해 전극과 반도체 층 사이의 접촉 저항이 크게 개선될 수 있다.In other words, when chalcogen atoms react with the metal film, volume expansion inevitably occurs. To resolve this, a layer is developed perpendicular to the substrate when the thickness exceeds a certain level. Applying this to metal electrode bonding, charges transported along the layer can be collected on the substrate or electrode along the layer oriented perpendicular to the substrate or electrode, which can greatly improve the contact resistance between the electrode and the semiconductor layer. .

이때, 이차원 소재는 채널층으로 동작하는 반도체와 동일한 이차원 반도체일 수 있으며, 서로 상이한 소재일 수도 있다.At this time, the two-dimensional material may be the same two-dimensional semiconductor as the semiconductor operating as the channel layer, or may be a different material.

본 발명의 일 실시예에서는 이차원 반도체 박막을 합성하여 사용하되, 기존의 CVD, MOCVD와는 다른 방법으로 제조하여 적합한 구조를 실현하였다.In one embodiment of the present invention, a two-dimensional semiconductor thin film was synthesized and used, and a suitable structure was realized by manufacturing it using a method different from existing CVD and MOCVD.

도 6a내지 도 6c는 요철이 형성된 기판에서의 이차원 소재 박막의 결정구조를 설명하기 위한 도면이다.FIGS. 6A to 6C are diagrams for explaining the crystal structure of a two-dimensional material thin film on a substrate with irregularities.

도 6a는 본 발명의 일 실시예에서 요철이 형성되어 있는 기판 또는 전극소재를 도시한 도면이며, 도 6b는 기판 상에서 굴곡을 따라 형성되어 있는 이차원 소재의 성장 구조의 개념도이다. 그리고 도 6c는 CVD 방법에 의해 제조된 이차원 소재의 결정구조의 개념도이다.FIG. 6A is a diagram showing a substrate or electrode material on which irregularities are formed in an embodiment of the present invention, and FIG. 6B is a conceptual diagram of a growth structure of a two-dimensional material formed along a curve on a substrate. And Figure 6c is a conceptual diagram of the crystal structure of a two-dimensional material manufactured by the CVD method.

본 발명의 일 실시예에서 요철 표면에서 볼록하게 튀어나온 언덕 부위(B)는 금속이 칼코겐화될 때 발생하는 부피 팽창을 용이하게 완화할 수 있으나, 오목한 골 부분(A)는 세로로 층이 형성된다.In one embodiment of the present invention, the hill portion (B) that protrudes convexly from the uneven surface can easily alleviate the volume expansion that occurs when the metal is chalcogenized, but the concave valley portion (A) forms a vertical layer. do.

이는 평평한 기판 위에서는 적어도 10nm 이상의 두께를 갖는 칼코겐화막이 형성될 때 관찰될 수 있으나, 이와 같이 굴곡이 심한 표면에서는 그보다 훨씬 얇은 막을 형성해도 도 6b의 골 부분(A)과 같은 결정 구조를 가지도록 만들 수 있다. 이와 같은 결정 구조가 되도록 제조할 경우 인접한 층 사이의 접촉 저항을 크게 개선할 수 있다.This can be observed when a chalcogenide film with a thickness of at least 10 nm or more is formed on a flat substrate, but on a highly curved surface, even if a much thinner film is formed, it has a crystal structure like the valley portion (A) in Figure 6b. You can make it. When manufactured to have this crystal structure, the contact resistance between adjacent layers can be greatly improved.

한편, 본 발명의 일 실시예의 경우 10nm 이상으로 두꺼운 막을 형성하지 않고, 이웃하는 층과의 접촉면에 요철을 형성함으로써 얇은 금속 칼코겐막을 삽입하여 접촉 저항을 크게 개선하는 것을 목적으로 한다.Meanwhile, in one embodiment of the present invention, the purpose is to greatly improve contact resistance by inserting a thin metal chalcogen film by forming irregularities on the contact surface with neighboring layers without forming a film thicker than 10 nm.

이와 달리, MOCVD, CVD, PECVD 등의 화학기상증착법의 경우 처음부터 층층이 성장하므로 도 6c와 같이 표면을 따라 한층 한층 형성되는바, 표면 형상이 거칠고 도 6b와 같은 예각을 가진 기판 구조이더라도 상관없이 도 6b와 같은 형상을 얻을 수 없다는 차이가 있다.In contrast, in the case of chemical vapor deposition methods such as MOCVD, CVD, and PECVD, layers are grown from the beginning, so layer by layer is formed along the surface as shown in Figure 6c, regardless of the substrate structure having a rough surface shape and an acute angle as shown in Figure 6b. The difference is that the same shape as 6b cannot be obtained.

이하에서는 도 7a 및 도 7b 를 참조하여 본 발명의 구체적인 실시예에 대하여 설명하도록 한다.Hereinafter, specific embodiments of the present invention will be described with reference to FIGS. 7A and 7B.

도 7a 및 도 7b 는 본 발명의 일 실시예에서의 금속 칼코겐 막이 형성된 TEM 사진을 나타낸 것이다.Figures 7a and 7b show TEM photographs of a metal chalcogen film formed in an embodiment of the present invention.

도 7a 와 도 7b 는 실제로 굴곡이 있는 기판 위에 이차원 반도체의 일종인 MoSe2를 성정한 결과에 대한 TEM 사진이다.Figures 7a and 7b are TEM images of the results of growing MoSe 2 , a type of two-dimensional semiconductor, on an actual curved substrate.

Mo 금속을 전자빔 증발 증착기를 사용하여 약 1.5nm~2nm의 두께로 증착한 후 기판 온도 530

Figure 112019108566549-pat00006
에서 셀렌화하였다. 그리고 그 시편의 굴곡이 있는 부분을 TEM을 이용하여 관찰하였다. After depositing Mo metal to a thickness of about 1.5 nm to 2 nm using an electron beam evaporation deposition machine, the substrate temperature was 530 °C.
Figure 112019108566549-pat00006
It was selenized in . And the curved part of the specimen was observed using TEM.

먼저 도 7a를 참조하면, 완만한 언덕 모양의 표면 위에 약 5-6nm 두께의 MoSe2 박막이 형성되어 있으며, 평평한 기판 위에 형성된 것과 같이 기판의 표면을 따라 평행하게 형성된 형상을 나타내고 있다.First, referring to FIG. 7A, a MoSe 2 thin film of about 5-6 nm thickness is formed on a gently hill-shaped surface, and has a shape formed in parallel along the surface of the substrate, as if formed on a flat substrate.

반면 도 7b를 참조하면, 골짜기 모양의 형상을 한 부분(P1)에서는 TEM 사진에서 보는 바와 같이 골짜기(P1)를 따라 결정면의 방향이 기판과 수직 배향된 영역으로 형성되어 전하기 기판으로 전달되기 매우 용이한 형상을 가진다.On the other hand, referring to FIG. 7b, in the valley-shaped portion (P1), the direction of the crystal plane along the valley (P1) is formed into a region oriented perpendicular to the substrate, as shown in the TEM image, making it very easy for the charge to be transferred to the substrate. It has one shape.

이 골짜기(P1)의 형상은 약 60도 정도의 예각을 가지고 있다. 대략적으로 90도보다 작은 예각을 가진 골짜기에서 효과적으로 수직배향 영역이 형성된다. 하지만 90도보다 작은 예각의 경우만큼 효과적이지는 않으나, 180도보다 작은 각도를 가지기만 하면 수직배향 영역이 형성되므로 접촉 저항이 일부 개선되게 된다.The shape of this valley (P1) has an acute angle of approximately 60 degrees. Effectively vertically oriented areas are formed in valleys with acute angles of approximately less than 90 degrees. However, it is not as effective as in the case of an acute angle less than 90 degrees, but as long as the angle is less than 180 degrees, a vertical alignment area is formed, and the contact resistance is partially improved.

본 발명의 일 실시예에서는 도 7b와 같은 형상을 갖도록 하기 위하여 금속 전구체 또는 일부 산화된 금속 전구체 막을 전구체로 하여 먼저 형성하고, 후속 칼코겐화 공정으로 이차원 층상 구조의 금속 칼코겐화 막을 형성하는 기술을 사용해야 한다.In one embodiment of the present invention, in order to have the shape shown in FIG. 7b, a technology is used to first form a metal precursor or a partially oxidized metal precursor film as a precursor and then form a metal chalcogenide film with a two-dimensional layered structure through a subsequent chalcogenation process. do.

반면, 본 기술분야에서 가장 일반적으로 사용하는 방법인 화학기상증착법으로 이차원 소재 막을 형성하는 경우에는 도 7b와 같은 형상을 얻을 수 없다.On the other hand, when forming a two-dimensional material film using chemical vapor deposition, which is the most commonly used method in this technical field, the shape shown in FIG. 7b cannot be obtained.

이와 같은 본 발명의 일 실시예에 따르면, 반도체 소자를 중간에 배치시킴으로써 수직 방향의 저항이 모두 접촉 저항에 의한 것은 아니지만, 상대적인 비교에서 동일한 반도체 소자에 본 발명을 적용할 경우 저항이 1/10 이하로 감소하였는데, 이는 on-current가 10배 이상 증가할 수 있는 것을 의미하는바, 결론적으로 소자 성능이 크게 개선되었음을 확인할 수 있다.According to one embodiment of the present invention, by placing the semiconductor device in the middle, not all resistance in the vertical direction is due to contact resistance, but in relative comparison, when the present invention is applied to the same semiconductor device, the resistance is 1/10 or less. decreased to , which means that the on-current can increase by more than 10 times. In conclusion, it can be seen that device performance has been greatly improved.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.The description of the present invention described above is for illustrative purposes, and those skilled in the art will understand that the present invention can be easily modified into other specific forms without changing the technical idea or essential features of the present invention. will be. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive. For example, each component described as single may be implemented in a distributed manner, and similarly, components described as distributed may also be implemented in a combined form.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is indicated by the claims described below rather than the detailed description above, and all changes or modified forms derived from the meaning and scope of the claims and their equivalent concepts should be construed as being included in the scope of the present invention. do.

100, 100’: 기판
200: 요철
200’: 하부 전극
300: 전구체 막
300’: 반도체 층
400, 400’: 금속 칼코겐 막100, 100': substrate
200: irregularities
200': lower electrode
300: precursor membrane
300': semiconductor layer
400, 400': metal chalcogen membrane

Claims (20)

(a) 기판을 준비하는 단계;
(b) 상기 기판에서 전극이 형성될 영역에 요철이 있는 컨택트 영역과, 채널 영역을 형성하는 단계;
(c) 상기 기판 상에 이차원 소재의 전구체 막을 형성하는 단계;
(d) 상기 형성된 전구체 막에 대하여 칼코겐화 공정을 수행하여 금속 칼코겐 막을 형성하는 단계 및
(e) 상기 형성된 금속 칼코겐 막 위에 전극을 형성하는 단계를 포함하고,
상기 (d) 단계는, 상기 채널 영역에는 상기 기판과 평행한 방향으로 배향된 층들로 구성된 이차원 소재층이 형성되고, 상기 컨택트 영역의 골 부분에는 상기 기판과 수직한 방향으로 배향된 이차원 소재 층들이 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
(a) preparing a substrate;
(b) forming a concave-convex contact area and a channel area in the area where the electrode is to be formed on the substrate;
(c) forming a precursor film of a two-dimensional material on the substrate;
(d) performing a chalcogenization process on the formed precursor film to form a metal chalcogen film; and
(e) forming an electrode on the formed metal chalcogen film,
In step (d), a two-dimensional material layer composed of layers oriented in a direction parallel to the substrate is formed in the channel region, and two-dimensional material layers oriented in a direction perpendicular to the substrate are formed in the valley portion of the contact region. A semiconductor device manufacturing method characterized by forming.
 삭제delete 제 1 항에 있어서,
상기 (b) 단계는,
상기 기판 위의 유전체 막 표면의 일정 영역에 요철을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
According to claim 1,
In step (b),
A semiconductor device manufacturing method characterized by forming irregularities in a certain area of the surface of the dielectric film on the substrate.
 제 1 항에 있어서,
상기 (c) 단계는,
상기 이차원 소재의 전구체인 금속 극초박막 또는 일부 산화된 금속의 극초박막을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
According to claim 1,
In step (c),
A semiconductor device manufacturing method characterized by forming an ultra-thin film of a metal that is a precursor of the two-dimensional material or an ultra-thin film of a partially oxidized metal.
 삭제delete 제 1 항에 있어서,
상기 컨택트 영역은 한 종류 이상의 이차원 소재가 적층되는 것을 특징으로 하는 반도체 소자 제조 방법.
According to claim 1,
A semiconductor device manufacturing method, characterized in that the contact area is stacked with one or more types of two-dimensional materials.
 제 1 항에 있어서,
상기 컨택트 영역은 MoS2, MoSe2, MoTe2, WSe2, WS2, WTe2, ZrS2, ZrSe2, ZrTe2, HfSe2, HfS2, HfTe2, SnS2, SnSe2, SnTe2, InSe2, InS2, InTe2, TiS2, TiSe2, TiTe2, NbS2, NbSe2, NbTe2, TaS2, TaSe2, TaTe2, ReS2, ReSe2, ReTe2, VS2, VSe2 및 VTe2 중 한 종류 이상의 이차원 소재를 포함하고, 상기 채널 영역은 MoS2, MoSe2, MoTe2, WSe2, WS2, WTe2, ZrS2, ZrSe2, ZrTe2, HfSe2, HfS2, HfTe2, SnS2, SnSe2, SnTe2, InSe2, InS2, InTe2, ReS2, ReSe2, ReTe2, VS2, VSe2 및 VTe2중 한 종류 이상의 이차원 소재를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
According to claim 1,
The contact area is MoS 2 , MoSe 2 , MoTe 2 , WSe 2 , WS 2 , WTe 2 , ZrS 2 , ZrSe 2 , ZrTe 2 , HfSe 2 , HfS 2 , HfTe 2 , SnS 2 , SnSe 2 , SnTe 2 , InSe 2 , InS 2 , InTe 2 , TiS 2 , TiSe 2 , TiTe 2 , NbS 2 , NbSe 2 , NbTe 2 , TaS 2 , TaSe 2 , TaTe 2 , ReS 2 , ReSe 2 , ReTe 2 , VS 2 , VSe 2 , and VTe 2 includes one or more two-dimensional materials, and the channel region is MoS 2 , MoSe 2 , MoTe 2 , WSe 2 , WS 2 , WTe 2 , ZrS2, ZrSe 2 , ZrTe 2 , HfSe 2 , HfS 2 , HfTe 2 , SnS 2 , SnSe 2 , SnTe 2 , InSe 2 , InS 2 , InTe 2 , ReS 2 , ReSe 2 , ReTe 2 , VS 2 , VSe 2 and VTe 2 A semiconductor comprising one or more types of two-dimensional materials Device manufacturing method.
 제 1 항에 있어서,
상기 채널 영역은 한 종류 이상의 이차원 소재가 적층되는 것을 특징으로 하는 반도체 소자 제조 방법.
According to claim 1,
A semiconductor device manufacturing method, characterized in that the channel region is stacked with one or more types of two-dimensional materials.
 삭제delete 제 1 항에 있어서,
상기 (e) 단계는,
상기 컨택트 영역 상에 소스 전극 및 드레인 전극을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
According to claim 1,
In step (e),
A semiconductor device manufacturing method characterized by forming a source electrode and a drain electrode on the contact area.
 제 1 항에 있어서,
상기 (b) 단계는,
상기 기판 상에 미리 요철이 형성된 하부 전극을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
According to claim 1,
In step (b),
A method of manufacturing a semiconductor device, characterized in that a lower electrode having concavities and convexities formed in advance is formed on the substrate.
 제 11 항에 있어서,
상기 하부 전극 상에 하나 이상의 층으로 구성된 반도체 층을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
According to claim 11,
A semiconductor device manufacturing method further comprising forming a semiconductor layer composed of one or more layers on the lower electrode.
 제 1 항에 있어서,
상기 금속 칼코겐 막의 두께는 0.6 nm 내지 10 nm인 것을 특징으로 하는 반도체 소자 제조 방법.
According to claim 1,
A semiconductor device manufacturing method, characterized in that the thickness of the metal chalcogen film is 0.6 nm to 10 nm.
 제 1 항에 있어서,
상기 요철의 골 부분은 예각을 가지는 것을 특징으로 하는 반도체 소자 제조 방법.
According to claim 1,
A semiconductor device manufacturing method, wherein the valley portion of the unevenness has an acute angle.
 접촉 저항이 개선된 반도체 소자에 있어서,
기판과,
상기 기판 상의 전극이 형성될 영역에 형성되는 요철이 있는 컨택트 영역과, 채널 영역과,
상기 요철의 상면에 형성된 금속 칼코겐 막과,
상기 금속 칼코겐 막 위에 형성된 전극을 포함하되,
상기 금속 칼코겐 막은 상기 요철이 형성된 기판 상에 형성된 이차원 소재의 전구체 막에 대하여 칼코겐화 공정이 수행됨에 따라 형성되고,
상기 채널 영역에는 상기 기판과 평행한 방향으로 배향된 층들로 구성된 이차원 소재층이 형성되고, 상기 컨택트 영역의 골 부분에는 상기 기판과 수직한 방향으로 배향된 층들이 형성되는 것을 특징으로 하는 반도체 소자.
In a semiconductor device with improved contact resistance,
substrate,
a contact area with irregularities formed in an area where electrodes on the substrate are to be formed, a channel area, and
A metal chalcogen film formed on the upper surface of the irregularities,
Including an electrode formed on the metal chalcogen film,
The metal chalcogenide film is formed as a chalcogenation process is performed on the precursor film of the two-dimensional material formed on the uneven substrate,
A semiconductor device, wherein a two-dimensional material layer composed of layers oriented in a direction parallel to the substrate is formed in the channel region, and layers oriented in a direction perpendicular to the substrate are formed in a valley portion of the contact region.
 삭제delete 삭제delete 제 15 항에 있어서,
상기 기판 상에 형성된 하부 전극 및
상기 하부 전극 상에 하나 이상의 층으로 구성된 반도체 층을 더 포함하되,
상기 요철은 상기 하부 전극 상에 형성되고,
상기 금속 칼코겐 막 위에 형성된 전극은 상부 전극인 것을 특징으로 하는 반도체 소자.
According to claim 15,
a lower electrode formed on the substrate and
Further comprising a semiconductor layer composed of one or more layers on the lower electrode,
The irregularities are formed on the lower electrode,
A semiconductor device, characterized in that the electrode formed on the metal chalcogen film is an upper electrode.
 제 15 항에 있어서,
상기 이차원 소재의 전구체 막은 금속 극초박막 또는 일부 산화된 금속의 극초박막인 것을 특징으로 하는 반도체 소자.
According to claim 15,
A semiconductor device, wherein the precursor film of the two-dimensional material is an ultra-thin film of a metal or an ultra-thin film of a partially oxidized metal.
 삭제delete
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