KR102663077B1 - 고선형성을 갖는 트랙 앤 홀드 회로 - Google Patents

고선형성을 갖는 트랙 앤 홀드 회로 Download PDF

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Abstract

개시된 실시예는 트랙 페이즈에서 차동 입력 신호에 대응하는 전압 레벨을 갖는 버퍼 신호를 출력하는 입력 버퍼 회로, 버퍼 회로에 캐스케이드 연결되어, 트랙 페이즈에서 버퍼 신호의 전압 레벨에 따라 차동 입력 신호를 트랙하는 차동 출력 신호를 출력하고, 홀드 페이즈에서 차동 출력 신호의 전압 레벨을 홀드하는 샘플링 회로 및 차동 입력 신호를 인가받아 세기 분배하여, 세기 분배된 차동 입력 신호에 따라 버퍼 회로에 의해 버퍼 신호에 포함된 3차 하모닉 성분을 상쇄하기 위한 상쇄 신호를 생성하여 버퍼 회로로 인가하는 보조 경로 회로를 포함하여, 트랙 페이즈에서 트랜지스터의 트랜스컨덕턴스와 홀드 페이즈에서 캐패시터의 캐패시턴스에 의한 신호 왜곡을 줄여 선형성을 개선할 수 있으며, 고속 샘플링 동작에서도 전력 소모를 저감할 수 있는 트랙 앤 홀드 회로를 제공한다.

Description

고선형성을 갖는 트랙 앤 홀드 회로{Track-and-Hold Circuit with High Linearity}
개시되는 실시예들은 트랙 앤 홀드 회로에 관한 것으로, 고선형성을 갖는 트랙 앤 홀드 회로에 관한 것이다.
무선 통신 규격의 증가와 다양한 주파수 대역을 사용함에 따라 넓은 주파수 대역의 신호들을 같이 처리할 수 있는 수신기에 대한 관심이 증가하고 있다. 이에 수신기에 필수적인 회로가 고주파 입력 신호를 저장할 수 있는 고속 샘플링이 가능한 트랙 앤 홀드 회로(Track and hold circuit: 이하 TH 회로)로 이에 대한 연구도 증가하는 추세이다. TH 회로는 아날로그 신호를 받아서 샘플링 하는 회로로서, SAR-ADC(Successive Approximation Register type-ADC) 등에 주로 사용된다.
도 1은 트랙 앤 홀드 회로의 동작을 설명하기 위한 도면이다.
도 1에 도시된 바와 같이, TH 회로는 클럭 신호의 샘플링 속도(sampling rate)에 따라 스위칭되어 입력 신호(Input)를 샘플링하여 출력 신호(Output)를 출력한다. 이때 TH 회로는 인가된 입력 신호(Input)를 트래킹하는 트랙 페이즈(track phase)와 트랙 페이즈 마지막에서의 신호 레벨을 유지하는 홀드 페이즈(hold phase)로 구분되어 동작할 수 있다.
도 2는 종래의 트랙 앤 홀드 회로의 일 예를 나타낸다.
도 2의 TH 회로는 기존에 주로 사용되는 고속 샘플러(Sampler)이다. 도 1과 같은 구조의 HT회로는 기본적으로 저항(R1, R2) 및 트랜지스터(Q11, Q21)를 포함하는 공통 소스(Common source: 이하 CS) 증폭기와 트랜지스터((Q12, Q13), (Q22, Q23)) 및 샘플링 캐패시터(Sampling Cap)(C1, C2)를 포함하는 소스 팔로워(Source Follower)가 캐스케이드(cascade) 연결된 구조로 구성된다. 그리고 소스 팔로워는 클럭 신호(ClkP, ClkN)에 의해 턴온 또는 턴오프되는 스위치 트랜지스터((Q14 ~ Q16), (Q24 ~ Q26))에 의해 트랙 페이즈와 홀드 페이즈를 구분하여 동작한다.
도 2의 TH 회로에서 소스 팔로워는 트랙 페이즈 구간 동안 턴 온된 트랜지스터((Q14, Q15), (Q24, Q25))에 의해 차동 입력 신호(INP, INN)에 대한 버퍼로서 동작하며, 이에 샘플링 캐패시터(C1, C2)에는 입력 신호(INP, INN)를 트랙(track)하는 전압이 저장된다. 즉 TH 회로는 트랙 페이즈에서 차동 입력 신호(INP, INN)를 트랙하는 차동 출력 신호(OUTP, OUTN)를 출력한다.
한편 홀드 페이즈에서는 턴 온된 트랜지스터((Q16, Q17), (Q26, Q27))에 의해 2개의 트랜지스터(Q13, Q23)가 테일 전류 소스(Tail current source)로 동작하며, 이에 2개의 트랜지스터(Q12, Q22)의 게이트 전압 레벨을 저하시킨다. 즉 2개의 트랜지스터(Q12, Q22)를 확실하게 턴오프 오프시킴으로써 소스 팔로워가 동작하지 않도록 한다. 따라서 샘플링 캐패시터(C1, C2)에 저장된 전압 레벨은 트랙된 신호의 마지막 레벨로 유지(Hold)된다. 따라서 TH 회로는 입력 신호를 샘플링
다양한 통신 규격에서 전송된 데이터를 복원하기 위해서는 샘플링 속도뿐만 아니라 선형성 역시 중요한 지표이다. 그러나 도 2에 도시된 TH 회로는 샘플링의 속도에 집중함에 따라 선형성에서 낮은 성능을 나타낸다.
이러한 낮은 선형성은 우선 소스 팔로워가 홀드 페이즈에서 완전하게 오프되지 않아 발생하는 전류 누출 문제이다. 즉 트랙 페이즈에서 홀드 페이즈로 진입하면서 샘플링 캐패시터(C1, C2)에 저장된 전압 레벨이 전류 누출에 의해 변화하게 됨으로써, 신호의 왜곡을 야기하여 선형성을 저하시킨다. 또한 홀드 페이즈에서 CS 증폭기로 인가된 입력 신호(INP, INN)의 변화가 일부 샘플링 캐패시터(C1, C2)에 전달되는 피드쓰루(Feedthrough) 역시 선형성 저하의 요인이 된다. 뿐만 아니라 CS 증폭기에 포함된 트랜지스터(Q11, Q21)의 트랜스컨덕턴스(gm)에 의한 3차 하모닉(3rd order harmonic)에 직접적으로 영향을 받아 선형성이 저하되는 문제가 있다.
한국 등록 특허 제10-2064938호 (2020.01.06 등록)
개시되는 실시예들은 신호 왜곡을 줄여 선형성을 개선할 수 있는 트랙 앤 홀드 회로를 제공하는데 목적이 있다.
개시되는 실시예들은 고속 샘플링 동작에서도 전력 소모를 저감할 수 있는 트랙 앤 홀드 회로를 제공하는데 목적이 있다.
실시예에 따른 트랙 앤 홀드 회로는 트랙 페이즈에서 차동 입력 신호에 대응하는 전압 레벨을 갖는 버퍼 신호를 출력하는 입력 버퍼 회로; 상기 버퍼 회로에 캐스케이드 연결되어, 상기 트랙 페이즈에서 상기 버퍼 신호의 전압 레벨에 따라 상기 차동 입력 신호를 트랙하는 차동 출력 신호를 출력하고, 홀드 페이즈에서 상기 차동 출력 신호의 전압 레벨을 홀드하는 샘플링 회로; 및 상기 차동 입력 신호를 인가받아 세기 분배하여, 세기 분배된 차동 입력 신호에 따라 상기 버퍼 회로에 의해 상기 버퍼 신호에 포함된 3차 하모닉 성분을 상쇄하기 위한 상쇄 신호를 생성하여 상기 버퍼 회로로 인가하는 보조 경로 회로를 포함한다.
상기 버퍼 회로는 트랙 신호에 따라 스위칭되고, 상기 차동 입력 신호 중 대응하는 신호를 인가받아 상기 버퍼 신호를 출력하는 PMOS 소스 팔로워를 각각 구비하는 제1 및 제2 버퍼 회로를 포함할 수 있다.
상기 제1 및 제2 버퍼 회로 각각은 전원 전압과 접지 전압 사이에 캐스코드 연결되고 각각 게이트로 접지 전압 및 차동 입력 신호 중 하나를 인가받는 제1 및 제2 PMOS 트랜지스터; 및
상기 제1 및 제2 PMOS 트랜지스터 사이에 연결되고, 상기 트랙 신호에 따라 턴온 또는 턴오프되는 제1 스위치를 포함할 수 있다.
상기 보조 경로 회로는 상기 제1 스위치의 일단에 상기 제1 PMOS 트랜지스터와 병렬로 연결되고, 세기 분배된 차동 입력 신호를 게이트로 인가받는 보조 PMOS 트랜지스터를 각각 구비하는 제1 및 제2 보조 경로 회로를 포함할 수 있다.
상기 제1 및 제2 보조 경로 회로 각각은 서로 병렬로 연결되어, 인가된 차동 입력 신호를 세기 분배하여 상기 보조 PMOS 트랜지스터의 게이트로 인가하는 2개의 분배 캐패시터를 더 포함할 수 있다.
상기 제1 및 제2 보조 경로 회로 각각은 상기 보조 PMOS 트랜지스터의 게이트에 일단이 연결되고 타단으로 제어 바이어스 전압을 인가받아 상기 상쇄 신호의 바이어스 전압을 조절하는 바이어스 저항을 더 포함할 수 있다.
상기 제1 및 제2 버퍼 회로 각각은 상기 제1 스위치의 타단에 상기 제2 PMOS 트랜지스터와 병렬로 연결되고, 홀드 신호에 응답하여 상기 버퍼 신호의 전압 레벨을 접지 전압으로 강하시키는 제2 스위치를 더 포함할 수 있다.
상기 제1 및 제2 버퍼 회로 각각은 상기 제2 PMOS 트랜지스터의 게이트에 일단이 연결되고, 타단으로 상기 차동 입력 신호를 인가받는 입력 캐패시터를 더 포함할 수 있다.
상기 샘플링 회로는 트랙 신호에 따라 스위칭되고, 상기 버퍼 신호를 인가받아 상기 차동 출력 신호를 출력하는 NMOS 소스 팔로워를 각각 구비하는 제1 및 제2 샘플링 회로를 포함할 수 있다.
상기 제1 및 제2 샘플링 회로 각각은 전원 전압과 접지 전압 사이에 캐스코드 연결되고 각각 게이트로 버퍼 신호 및 전원 전압을 인가받는 제1 및 제2 NMOS 트랜지스터; 상기 제1 및 제2 NMOS 트랜지스터 사이에 연결되고, 상기 트랙 신호에 따라 턴온 또는 턴오프되는 제3 스위치; 및 상기 제1 NMOS 스위치와 상기 제3 스위치 사이에 일단이 연결되어, 상기 차동 출력 신호가 상기 제1 NMOS 스위치를 통해 인가되는 전압 레벨을 갖도록 하는 샘플링 캐패시터를 포함할 수 있다.
따라서, 실시예에 따른 트랙 앤 홀드 회로는 트랙 페이즈에서 트랜지스터의 트랜스컨덕턴스와 홀드 페이즈에서 캐패시터의 캐패시턴스에 의한 신호 왜곡을 줄여 선형성을 개선할 수 있으며, 고속 샘플링 동작에서도 전력 소모를 저감할 수 있다.
도 1은 트랙 앤 홀드 회로의 동작을 설명하기 위한 도면이다.
도 2는 종래의 트랙 앤 홀드 회로의 일 예를 나타낸다.
도 3은 일 실시예에 따른 트랙 앤 홀드 회로를 나타낸다.
도 4는 도 3에서 입력 버퍼 회로만을 구분하여 나타낸 도면이다.
도 5는 버퍼 회로와 보조 회로의 등가 회로를 나타낸다.
이하, 도면을 참조하여 일 실시예의 구체적인 실시형태를 설명하기로 한다. 이하의 상세한 설명은 본 명세서에서 기술된 방법, 장치 및/또는 시스템에 대한 포괄적인 이해를 돕기 위해 제공된다. 그러나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다.
일 실시예들을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 일 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 상세한 설명에서 사용되는 용어는 단지 일 실시예들을 기술하기 위한 것이며, 결코 제한적이어서는 안 된다. 명확하게 달리 사용되지 않는 한, 단수 형태의 표현은 복수 형태의 의미를 포함한다. 본 설명에서, "포함" 또는 "구비"와 같은 표현은 어떤 특성들, 숫자들, 단계들, 동작들, 요소들, 이들의 일부 또는 조합을 가리키기 위한 것이며, 기술된 것 이외에 하나 또는 그 이상의 다른 특성, 숫자, 단계, 동작, 요소, 이들의 일부 또는 조합의 존재 또는 가능성을 배제하도록 해석되어서는 안 된다. 또한, 명세서에 기재된 "...부", "...기", "모듈", "블록" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 3은 일 실시예에 따른 트랙 앤 홀드 회로를 나타내고, 도 4는 도 3에서 입력 버퍼 회로만을 구분하여 나타낸 도면이다.
도 3을 참조하면, 실시예에 따른 TH 회로는 입력 버퍼 회로(10)와 샘플링 회로(21, 22)로 크게 구분된다. 입력 버퍼 회로(10)는 트랙 페이즈에서 소스 팔로워로 동작하여 인가된 차동 입력 신호(INP, INN)에 따른 전압 레벨을 갖는 버퍼 신호를 샘플링 회로(21, 22)로 인가하고, 홀드 페이즈에서는 샘플링 회로(21, 22)로 인가되는 버퍼 신호를 차단한다. 샘플링 회로(21, 22)는 트랙 페이즈에서 입력 버퍼 회로(10)에서 인가되는 버퍼 신호의 전압 레벨 따라 샘플링 캐패시터(C1, C2)를 차지하고, 홀드 페이즈에서는 샘플링 캐패시터(C1, C2)에 차지된 전압 레벨을 유지한다. 따라서 TH 회로는 입력 신호(INP, INN)가 샘플링된 출력 신호(OUTP, OUTN)를 출력할 수 있다.
실시예에서 입력 버퍼 회로(10)는 도 3에 도시된 바와 같이, 제1 및 제2 버퍼 회로(11, 12)와 보조 경로 회로(30)를 포함할 수 있다. 제1 및 제2 버퍼 회로(11, 12)는 각각 차동 입력 신호(INP, INN) 중 대응하는 하나의 입력 신호를 인가받고, 트랙 신호(Track) 및 홀드 신호(Hold)에 응답하여 트랙 페이즈에서는 인가된 차동 입력 신호(INP, INN)에 따른 전압 레벨을 갖는 버퍼 신호를 대응하는 샘플링 회로(21, 22)로 인가한다. 여기서 트랙 신호(Track) 및 홀드 신호(Hold)는 각각 클럭 신호(Clk)의 제1 레벨 및 제2 레벨에 따라 활성화되어 트랙 페이즈와 홀드 페이즈를 구분하는 신호이다.
제1 및 제2 버퍼 회로(11, 12)는 각각 전원 전압(VDD)과 접지 전압 사이에 직렬로 연결되는 2개의 PMOS 트랜지스터((P11, P12), (P21, P22)를 구비한다.
제1 PMOS 트랜지스터(P11, P21)는 전원 전압(VDD)과 보조 노드(Na1, Na2) 사이에 연결되고, 게이트로 고정된 레벨의 전압(여기서는 일 예로 0V)가 인가되어 항시 턴온된 상태를 유지한다. 그리고 제2 PMOS 트랜지스터(P12, P22)는 버퍼 노드(Nb1, Nb2)와 접지 전압 사이에 연결되고, 게이트로 차동 입력 신호(INP, INN) 중 하나가 인가되어, 차동 입력 신호(INP, INN)의 전압 레벨에 따른 전류가 흐르도록 한다. 즉 제1 PMOS 트랜지스터(P11, P21)는 제2 PMOS 트랜지스터(P12, P22)와 캐스코드(Cascode) 연결되어 정전류원으로 동작하며, 이에 제1 및 제2 버퍼 회로(11, 12)는 PMOS 기반 소스 팔로워로 구현될 수 있다. 여기서 제2 PMOS 트랜지스터(P12, P22)는 차동 입력 신호(INP, INN)가 인가되는 입력 트랜지스터로 볼 수 있다.
이때 제2 PMOS 트랜지스터(P12, P22)의 게이트로는 차동 입력 신호(INP, INN)가 직접 인가될 수도 있으나, 도 2 및 도 3에 도시된 바와 같이, 일단으로 차동 입력 신호(INP, INN)가 인가되고, 타단이 제2 PMOS 트랜지스터(P12, P22)의 게이트에 연결되는 입력 캐패시터(C11, C21)를 더 구비하여, 차동 입력 신호(INP, INN)가 입력 캐패시터(C11, C21)를 거쳐 제2 PMOS 트랜지스터(P12, P22)의 게이트로 인가되도록 할 수 있다. 이는 차동 입력 신호(INP, INN)의 AC 성분 즉 변화에 따라 제2 PMOS 트랜지스터(P12, P22)로 흐르는 전류량을 조절하기 위해서이며, 또한 후술하는 보조 경로 회로(30)와 동작 타이밍을 매칭시키기 위해서이다.
그리고 제1 및 제2 버퍼 회로(11, 12) 각각에서 제1 PMOS 트랜지스터(P11, P21)와 제2 PMOS 트랜지스터(P12, P22) 사이, 즉 보조 노드(Na1, Na2)와 버퍼 노드(Nb1, Nb2) 사이에는 트랙 신호(Track)에 응답하여 온/오프되는 제1 스위치(SW11, SW21)가 더 구비된다. 제1 스위치(SW11, SW21)는 트랙 신호(Track)에 응답하여 트랙 페이즈에서 턴온되어 제1 및 제2 버퍼 회로(11, 12)가 소스 팔로워로 동작하도록 한다. 즉 제1 및 제2 버퍼 회로(11, 12)가 버퍼 노드(Nb1, Nb2)에서 차동 입력 신호(INP, INN)에 대응하는 전압 레벨을 갖는 버퍼 신호를 샘플링 회로(21, 22)로 인가하도록 한다. 반면, 제1 스위치(SW11, SW21)는 홀드 페이즈에서는 턴오프되어 제2 PMOS 트랜지스터(P12, P22)로 전류가 인가되지 않도록 차단함으로써, 제1 및 제2 버퍼 회로(11, 12)가 샘플링 회로(21, 22)로 버퍼 신호를 인가하지 않도록 하여 전력 소모가 저감되도록 한다.
다만, 홀드 페이즈에서 제1 스위치(SW11, SW21)가 턴오프되어 제2 PMOS 트랜지스터(P12, P22)로 흐르는 전류를 차단할지라도, 제2 PMOS 트랜지스터(P12, P22)는 샘플링 회로(21, 22)로 인가되는 버퍼 신호의 전압 레벨을 변화시킬 수 있다. 그리고 샘플링 회로(21, 22)로 인가되는 버퍼 신호의 전압 레벨의 변화는 TH 회로에서 출력되는 출력 신호(OUTP, OUTN)의 선형성을 왜곡시키는 요인이 될 수 있다. 또한 제1 PMOS 트랜지스터(P11, P21)가 트랙 페이즈에서 테일 전류 소스로 동작하여, 출력 신호(OUTP, OUTN)의 선형성을 왜곡시킬 수도 있다.
이에 실시예에서는 제1 스위치(SW11, SW21)의 일단이 연결된 버퍼 노드(Nb1, Nb2)와 접지 전압 사이에 제2 PMOS 트랜지스터(P12, P22)와 병렬로 연결되고, 홀드 신호(Hold)에 따라 턴온 또는 턴오프되는 제2 스위치(SW12, SW22)를 더 구비한다.
제2 스위치(SW12, SW22)는 트랙 페이즈에서 턴 오프되어, 버퍼 노드(Nb1, Nb2)의 전압이 그대로 샘플링 회로(21, 22)로 인가되도록 하는 반면, 홀드 페이즈에서는 턴 온되어 버퍼 노드(Nb1, Nb2)의 전압 레벨을 접지 전압 레벨로 강하시킴으로써, 테일 전류를 제거하여 샘플링 회로(21, 22)로 접지 전압이 인가되도록 한다.
즉 입력 버퍼 회로(10)의 제1 및 제2 버퍼 회로(11, 12)는 각각 트랙 신호에 응답하여 트랙 페이즈에서 동작하는 PMOS 기반 소스 팔로워로 구현되어 차동 입력 신호(INP, INN)를 트랙하는 버퍼 신호를 샘플링 회로(21, 22)로 인가하고, 홀드 페이즈에서는 홀드 신호에 응답하여 샘플링 회로(21, 22)로 접지 전압이 인가되도록 한다.
한편 제1 및 제2 샘플링 회로(21, 22)는 각각 전원 전압(VDD)과 접지 전압 사이에 직렬로 연결되는 2개의 NMOS 트랜지스터((N11, N12), (N21, N22)를 구비한다.
제1 NMOS 트랜지스터(N11, N21)는 전원 전압(VDD)과 출력 노드(NO1, NO2) 사이에 연결되고, 게이트가 버퍼 노드(Nb1, Nb2)에 연결되어 제1 및 제2 버퍼 회로(11, 12)에서 출력되는 버퍼 신호의 전압에 따른 레벨의 전압을 출력 노드(NO1, NO2)로 인가한다. 그리고 제2 NMOS 트랜지스터(N12, N22)는 출력 노드(NO1, NO2)와 접지 전압 사이에 연결되고, 게이트로 고정된 레벨의 전압(여기서는 일 예로 VDD)가 인가되어 항시 턴 온된 상태를 유지할 수 있다. 즉 제1 NMOS 트랜지스터(N11, N21)와 제2 NMOS 트랜지스터(N12, N22)는 캐스코드(Cascode) 연결된다. 즉 제1 및 제2 샘플링 회로(21, 22)는 제1 및 제2 버퍼 회로(11, 12)에 캐스케이드 연결되고, 제1 및 제2 버퍼 회로(11, 12)와 유사하게 기본적으로 소스 팔로워로 구현되는 버퍼로 동작하지만, 제1 및 제2 버퍼 회로(11, 12)가 PMOS 기반 소스 팔로워로 구현되는 것과 달리 제1 및 제2 샘플링 회로(21, 22)는 NMOS 기반 소스 팔로워로 구현될 수 있다.
그리고 제1 NMOS 트랜지스터(N11, N21)와 제2 NMOS 트랜지스터(N12, N22) 사이에서도 트랙 신호(Track)에 응답하여 온/오프되는 제3 스위치(SW13, SW23)가 더 구비된다. 제3 스위치(SW13, SW23)는 트랙 신호(Track)에 응답하여 트랙 페이즈에서 턴온되어 제1 및 제2 샘플링 회로(21, 22)가 소스 팔로워로 동작하도록 하하고, 홀드 페이즈에서는 턴 오프되어 제1 NMOS 트랜지스터(N11, N21)와 제2 NMOS 트랜지스터(N12, N22) 사이의 연결을 차단함으로써, 제1 및 제2 샘플링 회로(21, 22)가 소스 팔로워로 동작하지 않도록 한다.
또한 1 및 제2 샘플링 회로(21, 22)는 출력 노드(NO1, NO2)와 접지 전압 사이에 제2 NMOS 트랜지스터(N12, N22)와 병렬로 연결되는 샘플링 캐패시터(C1, C2)를 구비한다. 샘플링 캐패시터(C1, C2)는 제1 NMOS 트랜지스터(N11, N21)를 통해 출력 노드(NO1, NO2)로 인가되는 전압을 저장한다.
상기한 바와 같이, 제1 및 제2 버퍼 회로(11, 12)는 트랙 페이즈에서 차동 입력 신호(INP, INN)에 따른 전압 레벨을 갖는 버퍼 신호를 제1 NMOS 트랜지스터(N11, N21)의 게이트로 인가하므로, 샘플링 캐패시터(C1, C2)는 트랙 페이즈에서 차동 입력 신호(INP, INN)를 트랙하는 전압 레벨을 갖는 차동 출력 신호(OUTN, OUTN)가 출력 노드(NO1, NO2)에서 출력될 수 있도록 한다.
그리고 홀드 페이즈에서는 제1 및 제2 버퍼 회로(11, 12)에서 접지 전압이 제1 NMOS 트랜지스터(N11, N21)의 게이트로 인가되어, 제1 NMOS 트랜지스터(N11, N21)가 턴 오프되고, 제3 스위치(SW13, SW23) 또한 트랙 신호(Track)에 응답하여 턴오프 되므로, 출력 노드(NO1, NO2)가 플로팅된다. 이에 홀드 페이즈에서 샘플링 캐패시터(C1, C2)는 차동 출력 신호(OUTN, OUTN)가 트랙 페이즈에서의 마지막 전압 레벨로 유지되도록 한다.
즉 제3 스위치(SW13, SW23)는 홀드 페이즈에서 제1 및 제2 샘플링 회로(21, 22)가 소스 팔로워로 동작하지 않도록 할 뿐만 아니라 제2 NMOS 트랜지스터(N12, N22)를 통해 전류가 흐르는 것을 차단함으로써, 홀드 페이즈에서 샘플링 캐패시터(C1, C2)에 차지된 전압 레벨이 강하되지 않고 유지될 수 있도록 한다.
상기한 구조를 갖는 TH 회로는 제1 및 제2 버퍼 회로(11, 12)와 제1 및 제2 샘플링 회로(21, 22)가 차동 입력 신호(INP, INN)를 인가받아 차동 출력 신호(OUTN, OUTN)를 출력함으로써 2차 하모닉(2nd order harmonic)에 의한 선형 왜곡을 저감시킬 수 있다.
그러나 제1 및 제2 버퍼 회로(11, 12)는 제2 PMOS 트랜지스터(P12, P22)의 트랜컨덕턴스(gB)에 의한 3차 하모닉(3nd order harmonic)에 영향을 받아 비선형성을 가질 수 있다. 그리고 2개의 스위치((SW11, SW12), (SW11, SW12)) 또한 비선형 소자로서, TH 회로의 선형성을 왜곡시키는 요인으로 동작할 수 있다.
이에 실시예의 TH 회로는 선형성을 개선하기 위해 보조 경로 회로(30)를 더 구비한다. 보조 경로 회로(30)는 입력 버퍼 회로(10)의 비선형성에 의해 버퍼 신호에 포함되는 3차 하모닉 성분을 제거하기 위한 상쇄 신호를 생성하여 입력 버퍼 회로(10)로 인가함으로써, TH 회로의 선형성이 보상될 수 있도록 한다. 여기서는 편의를 위하여 보조 경로 회로(30)가 입력 버퍼 회로(10)에 포함되는 것으로 도시하였으나, 보조 경로 회로(30)는 입력 버퍼 회로(10)와 별도의 회로로 볼 수 있다.
도 3을 참조하면, 보조 경로 회로(30)는 입력 버퍼 회로(10)의 제1 및 제2 버퍼 회로(11, 12)에 각각 대응하는 제1 및 제2 보조 경로 회로(31, 32)를 포함할 수 있다.
제1 및 제2 보조 경로 회로(31, 32) 각각은 2개의 분배 캐패시터((C31, C32), (C41, C42))와 보조 PMOS 트랜지스터(P3, P4)를 포함할 수 있다. 2개의 분배 캐패시터((C31, C32), (C41, C42)) 중 제1 분배 캐패시터(C31, C41)의 일단으로는 입력 캐패시터(C11, C21)와 마찬가지로 제1 캐패시터 차동 입력 신호(INP, INN)가 인가되고, 타단은 보조 PMOS 트랜지스터(P3, P4)의 게이트에 연결된다. 그리고 제2 분배 캐패시터(C32, C42)는 제1 분배 캐패시터(C31, C41)의 타단과 접지 전압 사이에 연결된다. 즉 제1 분배 캐패시터(C31, C41)와 제2 분배 캐패시터(C32, C42)는 서로 병렬로 연결되어, 제1 분배 캐패시터(C31, C41)의 일단으로 인가되는 차동 입력 신호(INP, INN)를 제1 분배 캐패시터(C31, C41)와 제2 분배 캐패시터(C32, C42)의 캐패시턴스에 따라 세기 분배하여 보조 PMOS 트랜지스터(P3, P4)의 게이트로 인가한다.
그리고 전원 전압(VDD)과 보조 노드(Na1, Na2) 사이에 연결되는 보조 PMOS 트랜지스터(P3, P4)는 제1 분배 캐패시터(C31, C41)와 제2 분배 캐패시터(C32, C42)에 의해 세기 분배되어 게이트로 인가되는 차동 입력 신호(INP, INN)의 전압 레벨에 대응하는 전류가 보조 노드(Na1, Na2)로 인가되도록 한다.
이때 제1 및 제2 보조 경로 회로(31, 32)에서 보조 노드(Na1, Na2)로 인가되는 전류는 제1 및 제2 버퍼 회로(11, 12)에 의해 보조 노드(Na1, Na2)를 흐르는 전류와 반대 위상을 갖는다. 또한 제1 및 제2 보조 경로 회로(31, 32)는 제1 및 제2 분배 캐패시터((C31, C32), (C41, C42))에 의해 세기 분배된 차동 입력 신호(INP, INN)에 따른 전류가 보조 노드(Na1, Na2)로 흐르도록 한다. 따라서 제1 및 제2 분배 캐패시터((C31, C32), (C41, C42))에 의해 분배되는 차동 입력 신호(INP, INN)의 세기를 조절하면, 입력 버퍼 회로(10)의 비선형성에 의한 버퍼 신호의 3차 하모닉 성분을 제거할 수 있는 세기의 상쇄 신호가 보조 노드(Na1, Na2)로 인가되도록 할 수 있다.
즉 보조 경로 회로(30)는 상쇄 신호를 생성하여, 보조 노드(Na1, Na2)로 인가함으로써 입력 버퍼 회로(10)의 비선형성을 유발하는 3차 하모닉 성분을 제거할 수 있다.
또한 보조 경로 회로(30)의 제1 및 제2 보조 경로 회로(31, 32) 각각은 일단으로 제어 바이어스 전압(Control bias)이 인가되고, 타단이 보조 PMOS 트랜지스터(P3, P4)의 게이트에 연결되는 바이어스 저항(R1, R2)을 더 구비할 수 있다.
상기한 바와 같이 제1 및 제2 분배 캐패시터((C31, C32), (C41, C42))의 캐패시턴스를 이용하여 보조 PMOS 트랜지스터(P3, P4)의 게이트로 인가되는 차동 입력 신호(INP, INN)의 세기를 조절하는 경우, 상쇄 신호의 세기를 미세하게 조절하기 어렵다. 이는 보조 경로 회로(30)를 이용하더라도 입력 버퍼 회로(10)의 3차 하모닉 성분을 완전하게 제거하기 어렵게 하는 요인이 될 수 있다. 이에 실시에에서는 보조 경로 회로(30)에 바이어스 저항(R1, R2)을 더 구비하고, 바이어스 저항(R1, R2)의 일단으로 인가되는 제어 바이어스 전압(Control bias)의 레벨을 조절하여, 보조 PMOS 트랜지스터(P3, P4)의 게이트로 인가되는 신호의 전압 레벨을 조절함으로써, 상쇄 신호가 버퍼 신호의 3차 하모닉 성분을 제거할 수 있는 수준의 신호로 생성되도록 할 수 있다. 즉 제어 바이어스 전압(Control bias)을 이용하여 용이하게 3차 하모닉 성분을 제거할 수 있도록 조절된 상쇄 신호를 생성할 수 있도록 한다.
도 5는 버퍼 회로와 보조 회로의 등가 회로를 나타낸다.
도 5에서는 입력 버퍼 회로(10)에서 제1 버퍼 회로(11)와 제1 보조 경로 회로(31)의 간략한 구성을 도시하였으며, 우측에는 이의 등가 회로를 도시하였다.
도 5에서 우측 등가 회로에서 출력되는 버퍼 신호의 전압(vout)과 제2 PMOS 트랜지스터(P12)를 통해 흐르는 전류(iB), 제1 보호 경로 회로(31)를 통해 흐르는 전류(IAT) 및 제1 스위치(SW11)를 통해 흐르는 전류(IX)는 수학식1 내지 4로 계산될 수 있다.
여기서 b1, b2, b3 는 버퍼 신호의 전압(vout)에 포함된 1 내지 3차 하모닉 성분을 나타내고, gB1, gB2, gB3 는 제2 PMOS 트랜지스터(P12)의 트랜스컨덕턴의 1 내지 3차 하모닉 성분을 나타내며, gAT1, gAT2, gAT3 는 1 보호 경로 회로(31)의 1 내지 3차 하모닉 성분을 나타낸다. 그리고 ZTail 과 ZSW,ON은 각각 제2 PMOS 트랜지스터(P11)의 테일 전류 임피던스와 제2 스위치(SW12)의 임피던스를 나타내고, α는 2개의 분배 캐패시터(C31, C32)에 의해 입력 신호의 세기가 분배되는 분배비를 나타낸다.
수학식 2의 제2 PMOS 트랜지스터(P12)를 통해 흐르는 전류(iB)는 수학식 5와 같이 정리될 수 있으며, 수학식 3은 수학식 6으로 다시 표현될 수 있다.
그리고 수학식 4는 수학식 7로 정리될 수 있다.
한편, 출력 전류는 수학식 8로 표현된다.
따라서 버퍼 신호의 전압(vout)에 포함된 1 내지 3차 하모닉 성분(b1, b2, b3)은 수학식 9 내지 11로 정리될 수 있다.
실시예의 TH 회로에서 제1 및 제2 보조 경로 회로(31, 32)는 3 차 하모닉 성분(b3)을 제거하는 것을 목적으로 하며, 수학식 11에서 () 내에 표시된 분자항이 0이되면, 3차 하모닉 성분이 제거됨을 의미한다. 즉 수학식 12을 만족하면, 3차 하모닉 성분(b3)이 제거된 신호가 출력될 수 있다.
따라서 제1 보호 경로 회로(31)는 분배비(α)를 조절하여 버퍼 회로(11)의 3차 하모닉 성분을 소거시킬 수 있다.
결과적으로 실시예에 따른 TH 회로는 캐스케이드 연결된 소스 팔로워로 구현되고 차동 입력 신호(INP, INN)를 인가받아 샘플링하여 트랙 및 홀드된 차동 출력 신호(OUTN, OUTN)를 출력한다. 이때, TH 회로는 각 소스 팔로워에서 캐스코드 연결된 2개의 트랜지스터((P11, P12), (P21, P12) (N11, N12), (N21, N12)) 사이에 스위치((SW11, SW13), (SW21, SW23))을 구비하여 트랙 페이즈에서만 소스 팔로워가 동작하록 하고, 캐스케이드 연결된 소스 팔로워 사이에 병렬로 연결되는 스위치(SW12, SW22)를 더 구비하여 홀드 페이즈에서 차동 입력 신호(INP, INN)를 인가받는 버퍼로 동작하는 소스 팔로워에 의해 차동 출력 신호(OUTN, OUTN)가 왜곡되지 않도록 한다. 뿐만 아니라, 버퍼로 동작하는 소스 팔로워를 구성하는 트랜지스터((P11, P12), (P21, P12))와 스위치(SW11, SW21)에 의한 3차 하모닉 성분을 제거하기 위한 보조 경로 회로(10)를 추가로 구비함으로써, 고주파수의 차동 입력 신호(INP, INN)에도 적은 전력을 소모하여 차동 출력 신호(OUTN, OUTN)가 높은 선형성을 갖고 출력되도록 할 수 있다.
도시된 실시예에서, 각 구성들은 이하에 기술된 것 이외에 상이한 기능 및 능력을 가질 수 있고, 이하에 기술되지 것 이외에도 추가적인 구성을 포함할 수 있다. 그리고 이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 트랙 페이즈에서 차동 입력 신호에 대응하는 전압 레벨을 갖는 버퍼 신호를 출력하는 입력 버퍼 회로;
    상기 버퍼 회로에 캐스케이드 연결되어, 상기 트랙 페이즈에서 상기 버퍼 신호의 전압 레벨에 따라 상기 차동 입력 신호를 트랙하는 차동 출력 신호를 출력하고, 홀드 페이즈에서 상기 차동 출력 신호의 전압 레벨을 홀드하는 샘플링 회로; 및
    상기 차동 입력 신호를 인가받아 세기 분배하여, 세기 분배된 차동 입력 신호에 따라 상기 버퍼 회로에 의해 상기 버퍼 신호에 포함된 3차 하모닉 성분을 상쇄하기 위한 상쇄 신호를 생성하여 상기 버퍼 회로로 인가하는 보조 경로 회로를 포함하는 트랙 앤 홀드 회로.
  2. 제1항에 있어서, 상기 버퍼 회로는
    트랙 신호에 따라 스위칭되고, 상기 차동 입력 신호 중 대응하는 신호를 인가받아 상기 버퍼 신호를 출력하는 PMOS 소스 팔로워를 각각 구비하는 제1 및 제2 버퍼 회로를 포함하는 트랙 앤 홀드 회로.
  3. 제2항에 있어서, 상기 제1 및 제2 버퍼 회로 각각은
    일단이 전원 전압에 연결되고 게이트로 접지 전압을 인가받는 제1 PMOS 트랜지스터;
    상기 PMOS 소스 팔로워로서, 일단이 접지 전압에 연결되고 게이트로 차동 입력 신호 중 하나를 인가받는 제2 PMOS 트랜지스터; 및
    상기 제1 및 제2 PMOS 트랜지스터의 타단 사이에 연결되고, 상기 트랙 신호에 따라 턴온 또는 턴오프되는 제1 스위치를 포함하는 트랙 앤 홀드 회로.
  4. 제3항에 있어서, 상기 보조 경로 회로는
    상기 제1 스위치의 일단에 상기 제1 PMOS 트랜지스터와 병렬로 연결되고, 세기 분배된 차동 입력 신호를 게이트로 인가받는 보조 PMOS 트랜지스터를 각각 구비하는 제1 및 제2 보조 경로 회로를 포함하는 트랙 앤 홀드 회로.
  5. 제4항에 있어서, 상기 제1 및 제2 보조 경로 회로 각각은
    서로 병렬로 연결되어, 인가된 차동 입력 신호를 세기 분배하여 상기 보조 PMOS 트랜지스터의 게이트로 인가하는 2개의 분배 캐패시터를 더 포함하는 트랙 앤 홀드 회로.
  6. 제5항에 있어서, 상기 제1 및 제2 보조 경로 회로 각각은
    상기 보조 PMOS 트랜지스터의 게이트에 일단이 연결되고 타단으로 제어 바이어스 전압을 인가받아 상기 상쇄 신호의 바이어스 전압을 조절하는 바이어스 저항을 더 포함하는 트랙 앤 홀드 회로.
  7. 제3항에 있어서, 상기 제1 및 제2 버퍼 회로 각각은
    상기 제1 스위치의 타단에 상기 제2 PMOS 트랜지스터와 병렬로 연결되고, 홀드 신호에 응답하여 상기 버퍼 신호의 전압 레벨을 접지 전압으로 강하시키는 제2 스위치를 더 포함하는 트랙 앤 홀드 회로.
  8. 제3항에 있어서, 상기 제1 및 제2 버퍼 회로 각각은
    상기 제2 PMOS 트랜지스터의 게이트에 일단이 연결되고, 타단으로 상기 차동 입력 신호를 인가받는 입력 캐패시터를 더 포함하는 트랙 앤 홀드 회로.
  9. 제1항에 있어서, 상기 샘플링 회로는
    트랙 신호에 따라 스위칭되고, 상기 버퍼 신호를 인가받아 상기 차동 출력 신호를 출력하는 NMOS 소스 팔로워를 각각 구비하는 제1 및 제2 샘플링 회로를 포함하는 트랙 앤 홀드 회로.
  10. 제9항에 있어서, 상기 제1 및 제2 샘플링 회로 각각은
    상기 NMOS 소스 팔로워로서, 일단이 전원 전압에 연결되고 게이트로 버퍼 신호를 인가받는 제1 NMOS 트랜지스터;
    일단이 접지 전압에 연결되고 게이트로 전원 전압을 인가받는 제2 NMOS 트랜지스터; 및
    상기 제1 및 제2 NMOS 트랜지스터의 타단 사이에 연결되고, 상기 트랙 신호에 따라 턴온 또는 턴오프되는 제3 스위치; 및
    상기 제1 NMOS 스위치와 상기 제3 스위치 사이에 일단이 연결되어, 상기 차동 출력 신호가 상기 제1 NMOS 스위치를 통해 인가되는 전압 레벨을 갖도록 하는 샘플링 캐패시터를 포함하는 트랙 앤 홀드 회로.
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