KR102660313B1 - Electroluminescent Display Device - Google Patents
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Abstract
본 발명은 화소 별로 구비된 화소 전극; 상기 화소 전극과 전기적으로 연결되는 박막 트랜지스터; 및 발광 영역을 정의하기 위해서 상기 화소 전극의 일부를 노출시키기 위한 오픈 영역을 구비하는 뱅크층을 포함하여 이루어지고, 상기 화소 전극은 상기 발광 영역에 구비된 전극부, 상기 박막 트랜지스터와 전기적으로 연결되는 콘택부, 및 상기 전극부와 상기 콘택부를 연결하는 연결부를 포함하여 이루어지고, 상기 뱅크층은 상기 연결부와 마주하는 위치에 크랙 방지부가 구비되어 있는 전계 발광 표시장치에 관한 것으로서,
본 발명에 따르면, 뱅크층에 크랙 방지부가 구비되어 있기 때문에 상기 뱅크층의 얼라인 공정 오차가 발생한다 하여도 화소 전극의 연결부가 크랙 방지부와 오버랩될 수 있어 상기 연결부에 크랙이 발생하는 것이 방지될 수 있다. The present invention includes a pixel electrode provided for each pixel; a thin film transistor electrically connected to the pixel electrode; and a bank layer having an open area for exposing a portion of the pixel electrode to define a light-emitting area, wherein the pixel electrode is electrically connected to an electrode portion provided in the light-emitting area and the thin film transistor. An electroluminescent display device comprising a contact part and a connection part connecting the electrode part and the contact part, wherein the bank layer is provided with a crack prevention part at a position facing the connection part,
According to the present invention, since the bank layer is provided with a crack prevention portion, even if an alignment process error of the bank layer occurs, the connection portion of the pixel electrode can overlap with the crack prevention portion, thereby preventing cracks from occurring in the connection portion. It can be.
Description
본 발명은 전계 발광 표시장치에 관한 것으로서, 보다 구체적으로는 전계 발광 표시장치의 뱅크층에 관한 것이다. The present invention relates to an electroluminescence display device, and more specifically, to a bank layer of an electroluminescence display device.
전계 발광 표시장치는 두 개의 전극 사이에 발광층이 형성된 구조로 이루어져, 상기 두 개의 전극 사이의 전계에 의해 상기 발광층이 발광함으로써 화상을 표시하는 장치이다. An electroluminescent display device is a device that has a structure in which a light-emitting layer is formed between two electrodes, and displays an image by causing the light-emitting layer to emit light due to an electric field between the two electrodes.
상기 발광층은 전자와 정공의 결합에 의해 엑시톤(exciton)이 생성되고 생성된 엑시톤이 여기상태(excited state)에서 기저상태(ground state)로 떨어지면서 발광을 하는 유기물로 이루어질 수도 있고, 퀀텀 도트(Quantum dot)와 같은 무기물로 이루어질 수도 있다. The light-emitting layer may be made of an organic material that generates excitons by combining electrons and holes and emits light as the generated excitons fall from the excited state to the ground state, and may be made of quantum dots. It may be made of inorganic materials such as dots.
이하, 도면을 참조로 하여 종래의 전계 발광 표시장치에 대해서 설명하기로 한다. Hereinafter, a conventional electroluminescent display device will be described with reference to the drawings.
도 1a 및 도 1b는 종래의 전계 발광 표시장치의 개략적인 평면도이다.1A and 1B are schematic plan views of a conventional electroluminescent display device.
도 1a 및 도 1b에서 알 수 있듯이, 종래의 전계 발광 표시장치는 게이트 라인(GL), 데이터 라인(DL), 전원 라인(VDD), 화소 전극(PE), 박막 트랜지스터(TFT), 및 뱅크층(BL)을 포함하여 이루어진다. As can be seen in FIGS. 1A and 1B, a conventional electroluminescent display device includes a gate line (GL), a data line (DL), a power line (VDD), a pixel electrode (PE), a thin film transistor (TFT), and a bank layer. (BL) is included.
이와 같은 전계 발광 표시장치는 발광을 일으키는 발광 영역(EA) 및 상기 발광 영역의 발광을 제어하는 회로 영역(CA)을 포함하여 이루어진다. 상기 발광 영역(EA) 및 상기 회로 영역(CA)은 복수의 화소 별로 구성된다. 상기 발광 영역(EA)에는 상기 화소 전극(PE)이 배치되어 있고, 상기 회로 영역(CA)에는 상기 박막 트랜지스터(TFT)가 배치되어 있다. Such an electroluminescent display device includes a light emitting area (EA) that emits light and a circuit area (CA) that controls light emission of the light emitting area. The light emitting area (EA) and the circuit area (CA) are composed of a plurality of pixels. The pixel electrode (PE) is disposed in the emission area (EA), and the thin film transistor (TFT) is disposed in the circuit area (CA).
상기 게이트 라인(GL)은 가로 방향으로 배열되어 있고, 상기 데이터 라인(DL)과 상기 전원 라인(VDD)은 세로 방향으로 배열되어 있으며, 이와 같은 게이트 라인(GL), 데이터 라인(DL), 및 전원 라인(VDD)에 의해서 화소가 정의될 수 있다. The gate line (GL) is arranged in the horizontal direction, and the data line (DL) and the power line (VDD) are arranged in the vertical direction. The gate line (GL), the data line (DL), and A pixel may be defined by a power line (VDD).
상기 화소 전극(PE)은 복수의 화소 별로 패턴 형성되어 있으며, 상기 박막 트랜지스터(TFT)와 전기적으로 연결되어 있다. The pixel electrode (PE) is patterned for each of the plurality of pixels and is electrically connected to the thin film transistor (TFT).
상기 박막 트랜지스터(TFT)는 스위칭 박막 트랜지스터, 구동 박막 트랜지스터, 및 센싱 박막 트랜지스터를 포함하여 이루어지며, 이들 중에서 상기 구동 박막 트랜지스터가 상기 화소 전극(PE)과 전기적으로 연결된다. The thin film transistor (TFT) includes a switching thin film transistor, a driving thin film transistor, and a sensing thin film transistor, of which the driving thin film transistor is electrically connected to the pixel electrode (PE).
상기 뱅크층(BL)은 상기 발광 영역(EA)을 정의하도록 패턴 형성되어 있다. 구체적으로, 상기 뱅크층(BL)은 상기 게이트 라인(GL), 상기 데이터 라인(DL), 및 상기 전원 라인(VDD)과 오버랩되도록 패턴 형성됨과 더불어 상기 회로 영역(CA) 전체와 오버랩되도록 패턴 형성된다. 또한, 상기 뱅크층(BL)은 화소 전극(PE)의 가장자리 부분과도 오버랩되도록 패턴 형성된다. 참고로, 편의상 도면에서 상기 뱅크층(BL)을 빗금으로 표기하였다. The bank layer BL is patterned to define the light emitting area EA. Specifically, the bank layer BL is patterned to overlap the gate line GL, the data line DL, and the power line VDD, and is patterned to overlap the entire circuit area CA. do. Additionally, the bank layer BL is patterned to overlap the edge of the pixel electrode PE. For reference, for convenience, the bank layer BL is indicated by hatching in the drawing.
한편, 도시하지는 않았지만, 상기 화소 전극(PE) 상에는 발광층이 형성되고, 상기 발광층 상에는 대향 전극이 형성된다. 이 경우, 상기 화소 전극(PE)은 양극(Anode)으로 기능하고 상기 대향 전극은 음극(Cathode)으로 기능할 수 있다. Meanwhile, although not shown, a light-emitting layer is formed on the pixel electrode PE, and a counter electrode is formed on the light-emitting layer. In this case, the pixel electrode (PE) may function as an anode and the counter electrode may function as a cathode.
이와 같은 종래의 전계 발광 표시장치의 경우 상기 뱅크층(BL)의 패턴 정렬에 오차가 발생할 경우 상기 화소 전극(PE)에 크랙(Crack)이 발생하는 문제가 있는데, 이에 대해서 구체적으로 설명하면 다음과 같다. In the case of such a conventional electroluminescent display device, there is a problem in which cracks occur in the pixel electrode (PE) when an error occurs in the pattern alignment of the bank layer (BL). This will be described in detail as follows. same.
도 1a와 같이, 상기 뱅크층(BL)은 상기 화소 전극(PE)의 가장 자리 부분과 오버랩되도록 패턴 형성된다. 상기 뱅크층(BL)이 상기 화소 전극(PE)의 상변, 좌우 측변, 및 하변과 오버랩되도록 패턴 형성될 경우에는 상기 화소 전극(PE)에 크랙(Crack)이 발생하지 않는다. As shown in FIG. 1A, the bank layer BL is patterned to overlap the edge of the pixel electrode PE. When the bank layer BL is patterned to overlap the top, left and right sides, and bottom of the pixel electrode PE, no cracks occur in the pixel electrode PE.
그러나, 도 1b와 같이, 상기 뱅크층(BL) 형성시 마스크 얼라인 공정에 오차가 발생하여, 상기 뱅크층(BL)이 전체적으로 아래쪽으로 밀려서 패턴 형성될 수 있다. 이 경우, 상기 뱅크층(BL)이 상기 화소 전극(PE)의 상변 및 좌우 측변과는 오버랩되지만, 상기 화소 전극(PE)의 하변과는 오버랩되지 않게 된다. 이와 같이, 상기 뱅크층(BL)이 상기 화소 전극(PE)의 하변과 오버랩되지 않도록 패턴 형성되면, 상기 박막 트랜지스터(TFT)와 연결할 수 있도록 좁은 폭을 가지면서 연장된 상기 화소 전극(PE)의 일 부분(PE1)은 상기 뱅크층(BL)에 의해 가려지지만 상기 화소 전극(PE)의 타 부분(PE2)은 상기 뱅크층(BL)에 의해 가려지지 않게 된다. 이 경우, 공정 진행 중에 상기 뱅크층(BL)에 팽창 및 수축이 일어날 경우, 상기 뱅크층(BL)에 의해 가려지지 않은 상기 화소 전극(PE)의 타 부분(PE2)에 크랙이 발생할 수 있다. 이와 같이 상기 화소 전극(PE)에 크랙이 발생하게 되면 신호전달이 이루어지지 않게 되어 상기 발광 영역(EA)에서 발광이 원활히 이루어지지 않고 그에 따라 암점 불량이 발생할 수 있다. However, as shown in FIG. 1B, an error may occur in the mask alignment process when forming the bank layer BL, and the entire bank layer BL may be pushed downward to form a pattern. In this case, the bank layer BL overlaps the upper side and the left and right sides of the pixel electrode PE, but does not overlap the lower side of the pixel electrode PE. In this way, when the bank layer (BL) is patterned so as not to overlap the lower side of the pixel electrode (PE), the pixel electrode (PE) is extended and has a narrow width so as to be connected to the thin film transistor (TFT). One part (PE1) is covered by the bank layer (BL), but the other part (PE2) of the pixel electrode (PE) is not covered by the bank layer (BL). In this case, when the bank layer BL expands and contracts during the process, cracks may occur in other parts PE2 of the pixel electrode PE that are not covered by the bank layer BL. In this way, if a crack occurs in the pixel electrode (PE), signal transmission is interrupted, light is not emitted smoothly in the light emitting area (EA), and dark spot defects may occur.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 공정 진행 중에 뱅크층에 팽창 및 수축이 일어난다 하여도 화소 전극에 크랙이 발생하는 것을 방지할 수 있는 전계 발광 표시장치를 제공하는 것을 목적으로 한다. The present invention was designed to solve the above-described conventional problems, and the present invention provides an electroluminescent display device that can prevent cracks from occurring in the pixel electrode even if expansion and contraction occur in the bank layer during the process. The purpose is to
상기 목적을 달성하기 위해서, 본 발명은 화소 별로 구비된 화소 전극; 상기 화소 전극과 전기적으로 연결되는 박막 트랜지스터; 및 발광 영역을 정의하기 위해서 상기 화소 전극의 일부를 노출시키기 위한 오픈 영역을 구비하는 뱅크층을 포함하여 이루어지고, 상기 화소 전극은 상기 발광 영역에 구비된 전극부, 상기 박막 트랜지스터와 전기적으로 연결되는 콘택부, 및 상기 전극부와 상기 콘택부를 연결하는 연결부를 포함하여 이루어지고, 상기 뱅크층은 상기 연결부와 마주하는 위치에 크랙 방지부가 구비되어 있는 전계 발광 표시장치를 제공한다. In order to achieve the above object, the present invention includes a pixel electrode provided for each pixel; a thin film transistor electrically connected to the pixel electrode; and a bank layer having an open area for exposing a portion of the pixel electrode to define a light-emitting area, wherein the pixel electrode is electrically connected to an electrode portion provided in the light-emitting area and the thin film transistor. An electroluminescent display device includes a contact portion and a connection portion connecting the electrode portion and the contact portion, and the bank layer is provided with a crack prevention portion at a position facing the connection portion.
본 발명은 또한, 발광 영역에 구비된 전극부, 박막 트랜지스터와 전기적으로 연결되는 콘택부, 및 상기 전극부와 상기 콘택부를 연결하는 연결부를 포함하여 이루어진 화소 전극; 및 상기 전극부의 중앙부를 노출시키면서 상기 전극부의 가장자리와 오버랩되도록 구비된 뱅크층을 포함하여 이루어지고, 상기 뱅크층은 상기 연결부와 마주하는 위치에서 상기 전극부의 내부 영역으로 돌출된 크랙 방지부가 구비되어 있는 전계 발광 표시장치를 제공한다.The present invention also provides a pixel electrode including an electrode portion provided in a light emitting area, a contact portion electrically connected to a thin film transistor, and a connection portion connecting the electrode portion and the contact portion; and a bank layer provided to overlap the edge of the electrode portion while exposing the central portion of the electrode portion, wherein the bank layer is provided with a crack prevention portion protruding into the inner region of the electrode portion at a position facing the connection portion. An electroluminescent display device is provided.
본 발명은 또한 발광 영역에 구비된 전극부, 박막 트랜지스터와 전기적으로 연결되는 콘택부, 및 상기 전극부와 상기 콘택부를 연결하는 연결부를 포함하여 이루어진 화소 전극; 및 상기 전극부의 가장자리의 적어도 일부와 오버랩되도록 구비된 뱅크층을 포함하여 이루어지고, 상기 뱅크층은 상기 연결부와 마주하는 위치에서 상기 전극부의 내부 영역으로 돌출된 크랙 방지부가 구비되어 있고, 상기 크랙 방지부의 적어도 일부는 상기 연결부와 오버랩되도록 구비된 전계 발광 표시장치를 제공한다. The present invention also provides a pixel electrode including an electrode portion provided in a light emitting area, a contact portion electrically connected to a thin film transistor, and a connection portion connecting the electrode portion and the contact portion; and a bank layer provided to overlap at least a portion of an edge of the electrode portion, wherein the bank layer is provided with a crack prevention portion protruding into an inner region of the electrode portion at a position facing the connection portion, and the crack prevention portion is provided. An electroluminescent display device is provided so that at least a portion of the portion overlaps the connection portion.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다. According to the present invention as described above, the following effects are achieved.
본 발명에 따르면, 뱅크층에 크랙 방지부가 구비되어 있기 때문에 상기 뱅크층의 얼라인 공정 오차가 발생한다 하여도 화소 전극의 연결부가 크랙 방지부와 오버랩될 수 있어 상기 연결부에 크랙이 발생하는 것이 방지될 수 있다. According to the present invention, since the bank layer is provided with a crack prevention portion, even if an alignment process error of the bank layer occurs, the connection portion of the pixel electrode can overlap with the crack prevention portion, thereby preventing cracks from occurring in the connection portion. It can be.
도 1a 및 도 1b는 종래의 전계 발광 표시장치의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 전계 발광 표시장치의 개략도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 전계 발광 표시장치를 구성하는 하나의 화소의 개략적인 평면도로서, 도 3a 및 도 3b는 뱅크층이 얼라인 오차 없이 패턴 형성된 모습을 도시한 것이고, 도 3c는 뱅크층에 얼라인 오차가 발생한 모습을 도시한 것이다.
도 4a는 본 발명의 일 실시예에 따른 뱅크층의 크랙 방지부를 보여주는 개략적인 평면도이고, 도 4b는 도 4a의 A-B라인 및 C-D라인의 단면을 보여주는 본 발명의 일 실시예에 따른 전계 발광 표시장치의 단면도이다.
도 5 내지 도 8은 본 발명의 다양한 실시예에 따른 뱅크층의 크랙 방지부를 보여주는 개략적인 평면도이다.
도 9 내지 도 11은 본 발명의 다양한 실시예에 따른 화소 전극 및 뱅크층을 보여주는 개략적인 평면도이다. 1A and 1B are schematic plan views of a conventional electroluminescent display device.
Figure 2 is a schematic diagram of an electroluminescence display device according to an embodiment of the present invention.
FIGS. 3A to 3C are schematic plan views of one pixel constituting an electroluminescent display device according to an embodiment of the present invention. FIGS. 3A and 3B show the bank layer being patterned without alignment errors. , Figure 3c shows an alignment error occurring in the bank layer.
FIG. 4A is a schematic plan view showing a crack prevention portion of the bank layer according to an embodiment of the present invention, and FIG. 4B is a cross-section of the AB line and CD line of FIG. 4A. An electroluminescent display device according to an embodiment of the present invention. This is a cross-sectional view of .
5 to 8 are schematic plan views showing crack prevention portions of the bank layer according to various embodiments of the present invention.
9 to 11 are schematic plan views showing pixel electrodes and bank layers according to various embodiments of the present invention.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. The advantages and features of the present invention and methods for achieving them will become clear by referring to the embodiments described in detail below along with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and will be implemented in various different forms. These embodiments only serve to ensure that the disclosure of the present invention is complete and that common knowledge in the technical field to which the present invention pertains is not limited. It is provided to fully inform those who have the scope of the invention, and the present invention is only defined by the scope of the claims.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.The shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining embodiments of the present invention are illustrative, and the present invention is not limited to the matters shown. Like reference numerals refer to like elements throughout the specification. Additionally, in describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the gist of the present invention, the detailed description will be omitted. When 'includes', 'has', 'consists of', etc. mentioned in this specification are used, other parts may be added unless 'only' is used. When a component is expressed in the singular, the plural is included unless specifically stated otherwise.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.When interpreting a component, it is interpreted to include the margin of error even if there is no separate explicit description.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of a positional relationship, for example, if the positional relationship of two parts is described as 'on top', 'on the top', 'on the bottom', 'next to', etc., 'immediately' Alternatively, there may be one or more other parts placed between the two parts, unless 'directly' is used.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, if a temporal relationship is described as 'after', 'successfully after', 'after', 'before', etc., 'immediately' or 'directly' Unless used, non-consecutive cases may also be included.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are merely used to distinguish one component from another. Accordingly, the first component mentioned below may also be the second component within the technical spirit of the present invention.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다. Each feature of the various embodiments of the present invention can be combined or combined with each other partially or entirely, and various technical interconnections and operations are possible, and each embodiment can be implemented independently of each other or together in a related relationship. It may be possible.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.
도 2는 본 발명의 일 실시예에 따른 전계 발광 표시장치의 개략도이다. Figure 2 is a schematic diagram of an electroluminescence display device according to an embodiment of the present invention.
도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 전계 발광 표시 장치는 게이트 라인(GL), 센싱 라인(SL), 데이터 라인(DL1, DL2, DL3, DL4), 전원 라인(VDD), 및 기준 라인(Ref1, Ref2)을 포함하여 이루어진다. As can be seen in FIG. 2, the electroluminescent display device according to an embodiment of the present invention includes a gate line (GL), a sensing line (SL), data lines (DL1, DL2, DL3, DL4), a power line (VDD), and reference lines (Ref1, Ref2).
이와 같은 본 발명의 일 실시예에 따른 전계 발광 표시장치는 발광을 일으키는 발광 영역(EA) 및 상기 발광 영역의 발광을 제어하는 회로 영역(CA)을 포함하여 이루어진다. 상기 발광 영역(EA) 및 상기 회로 영역(CA)은 복수의 화소 별로 구성된다. The electroluminescent display device according to an embodiment of the present invention includes a light emitting area (EA) that emits light and a circuit area (CA) that controls light emission of the light emitting area. The light emitting area (EA) and the circuit area (CA) are composed of a plurality of pixels.
상기 발광 영역(EA)에는 화소 전극, 발광층, 및 대향 전극이 형성되어 있어, 상기 화소 전극과 상기 대향 전극 사이에 전계가 발생되고 상기 전계에 의해 상기 발광층이 발광을 하게 된다. A pixel electrode, a light-emitting layer, and a counter electrode are formed in the light-emitting area EA. An electric field is generated between the pixel electrode and the counter electrode, and the light-emitting layer emits light due to the electric field.
상기 회로 영역(CA)에는 스위칭 박막 트랜지스터, 구동 박막 트랜지스터, 센싱 박막 트랜지스터, 및 커패시터가 형성되어 있어 상기 발광 영역(EA)의 발광을 제어한다. A switching thin film transistor, a driving thin film transistor, a sensing thin film transistor, and a capacitor are formed in the circuit area CA to control light emission of the light emitting area EA.
상기 스위칭 박막 트랜지스터는 상기 게이트 라인(GL)에 공급되는 게이트 신호에 따라 스위칭되어 상기 데이터 라인(DL1, DL2, DL3, DL4)으로부터 공급되는 데이터 전압을 상기 구동 박막 트랜지스터에 공급한다. 상기 구동 박막 트랜지스터는 상기 스위칭 박막 트랜지스터로부터 공급되는 데이터 전압에 따라 스위칭되어 상기 전원 라인(VDD)에서 공급되는 전원으로부터 데이터 전류를 생성하여 상기 발광 영역(EA)의 화소 전극에 공급한다. 상기 센싱 박막 트랜지스터는 화질 저하의 원인이 되는 상기 구동 박막 트랜지스터의 문턱 전압 편차를 센싱하기 위한 것으로서, 상기 센싱 라인(SL)에서 공급되는 센싱 제어 신호에 응답하여 상기 구동 박막 트랜지스터의 전류를 상기 기준 라인(Ref1, Ref2)으로 공급한다. 상기 커패시터는 상기 구동 박막 트랜지스터에 공급되는 데이터 전압을 한 프레임 동안 유지시킨다. 이와 같은 회로 영역(CA)의 구성은 당업계에 공지된 다양한 형태로 형성될 수 있다. The switching thin film transistor is switched according to the gate signal supplied to the gate line GL and supplies the data voltage supplied from the data lines DL1, DL2, DL3, and DL4 to the driving thin film transistor. The driving thin film transistor is switched according to the data voltage supplied from the switching thin film transistor to generate a data current from the power supplied from the power line (VDD) and supplies it to the pixel electrode of the light emitting area (EA). The sensing thin film transistor is for sensing a threshold voltage deviation of the driving thin film transistor, which causes deterioration of image quality, and controls the current of the driving thin film transistor in response to a sensing control signal supplied from the sensing line (SL) to the reference line. Supplied as (Ref1, Ref2). The capacitor maintains the data voltage supplied to the driving thin film transistor for one frame. The circuit area CA may be formed in various forms known in the art.
도 2에는 맨 좌측의 적색 발광 영역(EA(R))과 맨 우측의 백색 발광 영역(EA(W))이 상기 게이트 라인(GL), 상기 기준 라인(Ref1, Ref2), 및 상기 데이터 라인(DL1, DL4)을 포함하는 조합에 의해 마련되고, 중앙측의 녹색 발광 영역(EA(G))과 청색 발광 영역(EA(B))이 상기 게이트 라인(GL), 상기 전원 라인(VDD), 및 상기 데이터 라인(DL2, DL3)을 포함하는 조합에 의해 마련된 모습이 도시되어 있지만, 반드시 그에 한정되는 것은 아니다. In Figure 2, the leftmost red light emitting area (EA(R)) and the rightmost white light emitting area (EA(W)) are connected to the gate line GL, the reference lines Ref1, Ref2, and the data line ( It is provided by a combination including DL1 and DL4), and the green light-emitting area (EA(G)) and the blue light-emitting area (EA(B)) at the center are connected to the gate line (GL), the power line (VDD), and the data lines DL2 and DL3, but is not necessarily limited thereto.
예를 들어, 도시된 바와 같이, 2개의 기준 라인(Ref1, Ref2), 4개의 데이터 라인(DL1, DL4), 및 1개의 전원 라인(VDD)을 이용하여 1열 내지 4열까지의 4개의 화소를 구성할 수도 있지만, 반드시 그에 한정되는 것은 아니고, 각각의 화소별로 1개의 전원 라인, 1개의 기준 라인, 및 1개의 데이터 라인이 구성되는 것도 가능하다. 또한, 상기 적색 발광 영역(EA(R)), 녹색 발광 영역(EA(G)), 청색 발광 영역(EA(B)), 및 백색 발광 영역(EA(W))의 배열도 다양하게 변경될 수 있다. For example, as shown, four pixels from
도 2에는 상기 회로 영역(CA)이 상기 게이트 라인(GL)과 상기 센싱 라인(SL) 사이에 마련된 모습이 도시되어 있지만, 반드시 그에 한정되는 것은 아니다. Although FIG. 2 shows the circuit area CA provided between the gate line GL and the sensing line SL, the circuit area CA is not necessarily limited thereto.
예를 들어, 상기 게이트 라인(GL)이 상기 센싱 라인(SL)과 상기 회로 영역(CA) 사이에 배치되는 것도 가능하고, 이 경우 상기 회로 영역(CA)은 상기 발광 영역(EA)과 상기 게이트 라인(CA) 사이에 마련된다. 또한, 상기 센싱 라인(SL)이 생략되고 상기 게이트 라인(GL)이 상기 센싱 라인(SL)의 기능도 함께 수행하도록 구성될 수도 있다. For example, the gate line (GL) may be disposed between the sensing line (SL) and the circuit area (CA), in which case the circuit area (CA) is connected to the light emitting area (EA) and the gate. It is provided between lines (CA). Additionally, the sensing line (SL) may be omitted and the gate line (GL) may also be configured to perform the function of the sensing line (SL).
또한, 본 발명에 따른 전계 발광 표시장치는 상기 발광 영역(EA)에서 발광한 광이 상부쪽으로 방출되는 상부 발광(Top Emission) 구조로 이루어질 수도 있고, 상기 발광 영역(EA)에서 발광한 광이 하부쪽으로 방출되는 하부 발광(Bottom Emission) 구조로 이루어질 수도 있다. Additionally, the electroluminescent display device according to the present invention may be configured with a top emission structure in which light emitted from the light emitting area EA is emitted toward the top, and light emitted from the light emitting area EA is emitted toward the bottom. It may also have a bottom emission structure that emits light toward the side.
도 2에는 상기 회로 영역(CA)과 상기 발광 영역(EA)이 서로 중첩되지 않도록 도시되어 있지만, 반드시 그에 한정되는 것은 아니다. 단면구조상으로 상기 회로 영역(CA)은 상기 발광 영역(EA)의 아래쪽에 형성될 수 있으며, 이때 상기 하부 발광 구조의 경우에는 상기 회로 영역(CA)과 상기 발광 영역(EA)이 서로 중첩되지 않도록 형성되는 것이 바람직하고, 상기 상부 발광 구조의 경우에는 상기 회로 영역(CA)과 상기 발광 영역(EA)이 서로 중첩되어도 무방하다. 구체적으로 설명하면, 상기 하부 발광 구조의 경우에 상기 회로 영역(CA)과 상기 발광 영역(EA)이 서로 중첩되면, 상기 발광 영역(EA)에서 방출된 광이 하부쪽으로 이동할 때 상기 회로 영역(CA)에 의해 광 방출이 방해되어 투과율이 줄어들게 되고, 그 반면에 상기 상부 발광 구조의 경우에 상기 회로 영역(CA)과 상기 발광 영역(EA)이 서로 중첩된다 하여도, 상기 발광 영역(EA)에서 방출된 광이 상부쪽으로 이동할 때 상기 회로 영역(CA)에 의해 광 방출이 방해되지 않기 때문이다. In FIG. 2 , the circuit area CA and the light emitting area EA are shown not to overlap each other, but the present invention is not limited thereto. In terms of cross-sectional structure, the circuit area (CA) may be formed below the light-emitting area (EA), and in the case of the lower light-emitting structure, the circuit area (CA) and the light-emitting area (EA) may not overlap each other. It is preferable that the upper light emitting structure be formed, and in the case of the upper light emitting structure, the circuit area CA and the light emitting area EA may overlap each other. Specifically, in the case of the lower light emitting structure, when the circuit area CA and the light emitting area EA overlap each other, when the light emitted from the light emitting area EA moves downward, the circuit area CA ), the light emission is interrupted and the transmittance is reduced. On the other hand, in the case of the upper light-emitting structure, even if the circuit area (CA) and the light-emitting area (EA) overlap each other, in the light-emitting area (EA) This is because the light emission is not interrupted by the circuit area CA when the emitted light moves upward.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 전계 발광 표시장치를 구성하는 하나의 화소의 개략적인 평면도로서, 이는 도 2의 맨 좌측 화소를 도시한 것이다. 도 3a 및 도 3b는 뱅크층(BL)이 얼라인 오차 없이 패턴 형성된 모습을 도시한 것으로서, 도 3b는 도 3a에서 뱅크층(BL)과 화소 전극(PE)만을 도시한 것이다. 도 3c는 뱅크층(BL)에 얼라인 오차가 발생한 모습을 도시한 것으로서, 이는 도 3b와 마찬가지로 뱅크층(BL)과 화소 전극(PE)만을 도시한 것이다. FIGS. 3A to 3C are schematic plan views of one pixel constituting an electroluminescent display device according to an embodiment of the present invention, which illustrates the leftmost pixel of FIG. 2 . FIGS. 3A and 3B show the bank layer BL being patterned without alignment error, and FIG. 3B shows only the bank layer BL and the pixel electrode PE in FIG. 3A. FIG. 3C shows an alignment error occurring in the bank layer BL, and like FIG. 3B, it shows only the bank layer BL and the pixel electrode PE.
도 3a에서 알 수 있듯이, 본 발명의 일 실시예에 따른 전계 발광 표시장치는 게이트 라인(GL), 기준 라인(Ref1), 데이터 라인(DL1), 화소 전극(PE), 박막 트랜지스터(TFT), 및 뱅크층(BL)을 포함하여 이루어진다. As can be seen in FIG. 3A, the electroluminescent display device according to an embodiment of the present invention includes a gate line (GL), a reference line (Ref1), a data line (DL1), a pixel electrode (PE), a thin film transistor (TFT), and a bank layer (BL).
상기 게이트 라인(GL)은 가로 방향으로 배열되어 있고, 상기 기준 라인(Ref1)과 상기 데이터 라인(DL1)은 세로 방향으로 배열되어 있다. The gate line GL is arranged horizontally, and the reference line Ref1 and the data line DL1 are arranged vertically.
상기 화소 전극(PE)은 발광 영역(EA)에서 회로 영역(CA)까지 연장되어 상기 박막 트랜지스터(TFT), 특히, 구동 박막 트랜지스터와 전기적으로 연결될 수 있다. The pixel electrode PE extends from the light emitting area EA to the circuit area CA and may be electrically connected to the thin film transistor TFT, particularly the driving thin film transistor.
상기 박막 트랜지스터(TFT)는 상기 회로 영역(CA)에 형성되어 있다. 전술한 바와 같이, 상기 회로 영역(CA)에는 다양한 기능을 수행하는 복수의 박막 트랜지스터가 형성될 수 있으며, 편의상 도면에는 상기 화소 전극(PE)과 전기적으로 연결될 수 있는 구동 박막 트랜지스터만을 개략적으로 도시하였으며, 이는 이하의 실시예들에서도 마찬가지이다. The thin film transistor (TFT) is formed in the circuit area (CA). As described above, a plurality of thin film transistors performing various functions may be formed in the circuit area CA. For convenience, the drawing schematically shows only the driving thin film transistor that can be electrically connected to the pixel electrode PE. , this also applies to the following embodiments.
상기 뱅크층(BL)은 상기 발광 영역(EA)을 정의하도록 패턴 형성되어 있다. 구체적으로, 상기 뱅크층(BL)은 상기 게이트 라인(GL), 상기 기준 라인(Ref1), 및 상기 데이터 라인(DL1)과 오버랩됨과 더불어 상기 회로 영역(CA)과도 오버랩되도록 패턴 형성되어 있다. 또한, 상기 뱅크층(BL)은 화소 전극(PE)의 가장자리 부분과도 오버랩되도록 패턴 형성된다. 참고로, 도면에서 상기 뱅크층(BL)은 빗금으로 표기하였다.The bank layer BL is patterned to define the light emitting area EA. Specifically, the bank layer BL is patterned to overlap the gate line GL, the reference line Ref1, and the data line DL1 as well as the circuit area CA. Additionally, the bank layer BL is patterned to overlap the edge of the pixel electrode PE. For reference, in the drawing, the bank layer BL is indicated by hatching.
도 3b를 참조하여 상기 화소 전극(PE)과 상기 뱅크층(BL)에 대해서 보다 구체적으로 설명하면 다음과 같다. Referring to FIG. 3B, the pixel electrode (PE) and the bank layer (BL) will be described in more detail as follows.
도 3b에서 알 수 있듯이, 상기 화소 전극(PE)은 전극부(110), 연결부(120), 및 콘택부(130)를 포함하여 이루어진다. As can be seen in FIG. 3B, the pixel electrode PE includes an
상기 전극부(110)는 발광 영역(EA)에 마련되어 상기 전극부(110) 영역에서 발광이 이루어진다. 상기 콘택부(130)는 회로 영역(CA)에 마련되어 상기 박막 트랜지스터(TFT)와 전기적으로 연결된다. 상기 연결부(120)는 상기 전극부(110)와 상기 콘택부(130) 사이를 연결한다. 상기 전극부(110), 상기 연결부(120), 및 상기 콘택부(130)는 서로 동일한 물질로 동시에 패턴 형성되며, 따라서, 상기 전극부(110), 상기 연결부(120), 및 상기 콘택부(130)는 전체적으로 일체(One body)로 형성된다. The
상기 연결부(120)는 상기 발광 영역(EA)에서 상기 회로 영역(CA)으로 연장되며, 그에 따라, 예를 들어 세로 방향으로 연장되어 있다. 상기 연결부(120)가 연장된 방향과 수직을 이루는 방향, 예로서 가로 방향에서의 상기 연결부(120)의 폭(W2)은 상기 전극부(110)의 가로 방향의 폭(W1)보다 작게 형성된다. 또한, 상기 연결부(120)의 가로 방향의 폭(W2)은 상기 콘택부(130)의 가로 방향의 폭(W3)보다 작게 형성된다. The
이와 같이 연결부(120)의 가로 방향의 폭(W2)을 상대적으로 작게 형성한 이유는 화소 검사 공정에서 특정 화소가 불량으로 판명된 경우에 불량 화소를 리페어(repair)하는 공정을 용이하게 수행하기 위함이다. 구체적으로 설명하면, 불량 화소가 발생한 경우에 불량 화소의 화소 전극(PE)과 박막 트랜지스터(TFT) 사이의 전기적 연결을 차단함으로써 불량 화소를 리페어할 수 있다. 따라서, 상기 화소 전극(PE)의 연결부(120)의 폭(W2)을 작게 형성함으로써, 상기 연결부(120)를 레이저 등을 이용하여 보다 용이하게 끊을 수 있도록 한 것이다. 이와 같이 불량 화소의 리페어 공정을 용이하게 하기 위해서 상기 연결부(120)의 폭(W2)을 작게 형성한 것이며, 그로 인해서 종래와 같이 제조 공정 중에 상기 연결부(120)에 크랙이 발생하는 문제가 발생할 수 있다. 바꾸어 말하면, 상기 연결부(120)의 폭(W2)을 크게 형성하게 되면 종래와 같이 제조 공정 중에 상기 연결부(120)에 크랙이 발생하는 문제를 줄일 수 있지만, 이 경우에는 불량 화소의 리페어 공정이 어렵게 되는 문제가 있다. 따라서, 본 발명에서는 상기 연결부(120)의 폭(W2)을 작게 형성하여 불량 화소의 리페어 공정을 용이하게 함과 더불어 제조 공정 중에 상기 연결부(120)에 크랙이 발생하는 문제를 방지하는 방안을 제공하는 것이다. The reason why the horizontal width W2 of the
이를 위해서, 본 발명의 일 실시예에 따르면, 상기 뱅크층(BL)이 크랙 방지부(250)를 구비하고 있다. 상기 뱅크층(BL)의 크랙 방지부(250)는 상기 화소 전극(PE)의 연결부(120)와 마주하는 위치에 형성되어 상기 뱅크층(BL)의 얼라인 공정 오차가 발생한다 하여도 상기 화소 전극(PE)의 연결부(120)에 크랙이 발생하는 것을 방지하는 역할을 한다. 상기 크랙 방지부(250)는 상기 뱅크층(BL)과 동일한 물질로 동일한 공정으로 패턴 형성된다. To this end, according to an embodiment of the present invention, the bank layer BL is provided with a
상기 뱅크층(BL)은 얼라인 공정 오차가 발생하지 않을 경우 상기 화소 전극(PE)의 연결부(120) 및 콘택부(130) 전체와 오버랩되고 상기 화소 전극(PE)의 전극부(110)의 가장자리와 오버랩되도록 패턴 형성된다. 따라서, 얼라인 공정 오차가 발생하지 않을 경우 상기 뱅크층(BL)은 상기 화소 전극(PE)의 일부, 구체적으로 전극부(110)의 중앙부를 노출시키기 위한 오픈 영역(OA)을 가지면서 상기 화소 전극(PE)를 가리도록 패턴 형성된다. 상기 뱅크층(BL)의 오픈 영역(OA)이 발광 영역(EA)에서 광이 방출되는 영역을 정의하게 된다. If an alignment process error does not occur, the bank layer BL overlaps the
상기 뱅크층(BL)이 상기 화소 전극(PE)의 전극부(110)의 가장자리와 오버랩되는 부분에 대해서 보다 구체적으로 설명하면 다음과 같다. The portion where the bank layer BL overlaps the edge of the
상기 전극부(110)는 제1 변(111), 제2 변(112), 및 제3 변(113)를 가지고 있다. 예로서, 상기 전극부(110)가 사각형 모양으로 형성된 경우에 상기 제1 변(111)은 상변을 구성하고, 상기 제2 변(112)은 좌우 측변을 구성하고, 상기 제3 변(113)은 하변을 구성한다. 상기 전극부(110)의 제3 변(113)은 상기 연결부(120)와 접하는 변이다. The
상기 오픈 영역(OA)과 접하는 내부의 변으로서, 상기 뱅크층(BL)은 제1 변(211), 제2 변(212), 및 제3 변(213)을 가지고 있다. 상기 뱅크층(BL)의 제1 변(211)은 상기 전극부(110)의 제1 변(111)과 마주하고 있고, 상기 뱅크층(BL)의 제2 변(212)은 상기 전극부(110)의 제2 변(112)과 마주하고 있고, 상기 뱅크층(BL)의 제3 변(213)은 상기 전극부(110)의 제3 변(113)과 마주하고 있다. 상기 뱅크층(BL)에 얼라인 공정 오차가 발생하지 않을 경우, 상기 뱅크층(BL)의 제1 변(211)은 상기 전극부(110)의 제1 변(111)과 평행하고, 상기 뱅크층(BL)의 제2 변(212)은 상기 전극부(110)의 제2 변(112)과 평행하고, 상기 뱅크층(BL)의 제3 변(213)은 상기 전극부(110)의 제3 변(113)과 평행하다. 또한, 상기 뱅크층(BL)의 제1 변(211)과 상기 전극부(110)의 제1 변(111) 사이의 간격은 일정하게 유지되고, 상기 뱅크층(BL)의 제2 변(212)과 상기 전극부(110)의 제2 변(112) 사이의 간격도 일정하게 유지되고, 상기 뱅크층(BL)의 제3 변(213)과 상기 전극부(110)의 제3 변(113) 사이의 간격도 일정하게 유지될 수 있다. As an internal side in contact with the open area OA, the bank layer BL has a
이때, 상기 뱅크층(BL)의 크랙 방지부(250)는 상기 뱅크층(BL)의 제3 변(213)에서 상기 오픈 영역(OA) 방향으로 돌출되어 있다. 다시 말하면, 상기 뱅크층(BL)의 크랙 방지부(250)는 상기 뱅크층(BL)의 제3 변(213)에서 상기 화소 전극(PE)의 전극부(110)의 내부 방향으로 돌출되어 있다. 상기 뱅크층(BL)의 제3 변(213)은 상기 크랙 방지부(250)를 구성하는 변을 제외하는 것으로 이해되어야 한다. At this time, the
상기 뱅크층(BL)의 얼라인 공정 오차가 발생하지 않은 경우에는 상기 크랙 방지부(250)가 상기 화소 전극(PE)의 연결부(110)와 오버랩되지는 않지만 상기 크랙 방지부(250) 이외의 뱅크층(BL) 영역이 상기 화소 전극(PE)의 연결부(110)와 오버랩되기 때문에, 상기 화소 전극(PE)의 연결부(120)에 크랙이 발생하는 것을 방지할 수 있다. When an alignment process error of the bank layer (BL) does not occur, the
또한, 상기 뱅크층(BL)의 얼라인 공정 오차가 발생하여 상기 뱅크층(BL)이 전체적으로 아래쪽으로 밀리도록 형성된다 하여도 상기 크랙 방지부(250)가 상기 화소 전극(PE)의 연결부(120)와 오버랩되어 상기 화소 전극(PE)의 연결부(120)를 가림으로써 상기 화소 전극(PE)의 연결부(120)에 크랙이 발생하는 것을 방지할 수 있다. In addition, even if an alignment process error of the bank layer BL occurs and the bank layer BL is formed to be pushed downward as a whole, the
상기 크랙 방지부(250)를 크게 형성하면 상기 얼라인 공정 오차 발생시 상기 화소 전극(PE)의 연결부(120)의 크랙 발생을 보다 효과적으로 방지할 수 있지만, 이 경우 발광 영역(EA)에서 투과율이 줄어드는 단점이 있다. 따라서, 상기 크랙 방지부(250)는 상기 화소 전극(PE)의 연결부(120)와 마주하는 위치에서 투과율 감소를 최소화할 수 있도록 적절한 크기로 형성하는 것이 바람직하다. If the
이하에서는 도 3c를 참조로 뱅크층(BL)의 얼라인 공정 오차가 발생할 경우의 모습에 대해서 설명하기로 한다. Hereinafter, with reference to FIG. 3C, what happens when an alignment process error of the bank layer BL occurs will be described.
도 3c는 도 3b의 구조에서 상기 뱅크층(BL)의 얼라인 공정 오차가 발생하여 상기 뱅크층(BL)이 전체적으로 아래쪽으로 밀리도록 패턴 형성된 모습을 도시한 것이다. FIG. 3C shows a pattern formed in the structure of FIG. 3B such that an alignment process error of the bank layer BL occurs and the bank layer BL is pushed downward as a whole.
전술한 도 3b의 경우 상기 뱅크층(BL)이 상기 화소 전극(PE)의 전극부(110)의 가장자리 전체와 오버랩됨과 동시에 상기 화소 전극(PE)의 연결부(120) 전체와 오버랩되도록 형성되며, 이 경우 상기 뱅크층(BL)의 제3 변(213)이 상기 전극부(110)의 제3 변(113)보다 위쪽에 형성되어 있다. 따라서, 상기 뱅크층(BL)의 오픈 영역(OA) 전체는 상기 전극부(110)의 내부 영역에 형성된다. In the case of FIG. 3B described above, the bank layer BL is formed to overlap the entire edge of the
그에 반하여, 도 3c의 경우 상기 뱅크층(BL)이 상기 화소 전극(PE)의 전극부(110)의 가장자리 일부, 특히 제3 변(113)의 적어도 일부와 오버랩되지 않도록 형성되며, 이 경우, 상기 뱅크층(BL)의 제3 변(213)이 상기 전극부(110)의 제3 변(113)보다 아래쪽에 형성되어 있다. 특히, 상기 전극부(110)의 제3 변(113)이 상기 뱅크층(BL)의 제3 변(213)과 상기 크랙 방지부(250)의 상변(도 4a의 도면부호 251 참조) 사이에 위치한다. 따라서, 상기 뱅크층(BL)의 오픈 영역(OA) 중 일부가 상기 전극부(110)의 외부 영역에 형성된다. On the other hand, in the case of FIG. 3C, the bank layer BL is formed so as not to overlap a portion of the edge of the
그러나, 도 3c의 경우에도 상기 뱅크층(BL)이 상기 화소 전극(PE)의 연결부(120) 전체와 오버랩되어 상기 화소 전극(PE)의 연결부(120) 전체를 가리도록 형성된다. 즉, 상기 뱅크층(BL)의 크랙 방지부(250)의 적어도 일부는 상기 전극부(110)의 제3 변(113)보다 위쪽에 형성되고, 그에 따라 상기 화소 전극(PE)의 연결부(120)가 상기 뱅크층(BL)에 의해 가려지지 않고 노출되는 것이 상기 뱅크층(BL)의 크랙 방지부(250)에 의해 방지된다. 즉, 상기 뱅크층(BL)의 크랙 방지부(250) 및 상기 크랙 방지부(250)를 제외한 상기 뱅크층(BL)의 다른 부분의 조합에 의해서 상기 화소 전극(PE)의 연결부(120)가 가려짐으로써, 상기 화소 전극(PE)의 연결부(120)에 크랙이 발생하는 것이 방지될 수 있다. However, even in the case of FIG. 3C, the bank layer BL is formed to overlap the
이하에는 본 발명의 다양한 실시예에 따른 뱅크층(BL)의 크랙 방지부(250)에 대해서 설명하기로 한다. 이하의 실시예에서는 전술한 도 3a 내지 도 3c에 따른 실시예와 동일한 구성에 대해서 동일한 도면 부호를 부여하였고, 동일한 구성에 대한 구체적인 설명은 생략하기로 한다. Hereinafter, the
도 4a는 본 발명의 일 실시예에 따른 뱅크층의 크랙 방지부를 보여주는 개략적인 평면도이고, 도 4b는 도 4a의 A-B라인 및 C-D라인의 단면을 보여주는 본 발명의 일 실시예에 따른 전계 발광 표시장치의 단면도이다. FIG. 4A is a schematic plan view showing a crack prevention portion of a bank layer according to an embodiment of the present invention, and FIG. 4B is a cross section of lines A-B and C-D of FIG. 4A, showing an electroluminescent display device according to an embodiment of the present invention. This is a cross-sectional view of .
도 4a에서 알 수 있듯이, 화소 전극(PE)은 전극부(110), 연결부(120), 및 콘택부(130)를 포함하여 이루어지고, 상기 전극부(110)는 제2 변(112) 및 제3 변(113)을 구비하고 있다.As can be seen in FIG. 4A, the pixel electrode PE includes an
뱅크층(BL)은 상기 전극부(110)의 중앙부를 노출시키는 오픈 영역(OA)을 구비하면서 상기 전극부(110)의 가장자리, 및 상기 연결부(120)와 상기 콘택부(130) 전체와 오버랩되도록 형성되어 있다. 상기 뱅크층(BL)은 상기 오픈 영역(OA)과 접하는 변으로서, 상기 전극부(110)의 제2 변(112)과 마주하는 제2 변(212), 및 상기 전극부(110)의 제3 변(113)과 마주하는 제3 변(213)을 구비하고 있다. 또한, 상기 뱅크층(BL)은 상기 제3 변(213)에서 상기 오픈 영역(OA) 방향으로 돌출된 크랙 방지부(250)를 구비하고 있다. The bank layer BL has an open area OA exposing the central portion of the
상기 크랙 방지부(250)는 상변(251) 및 측변(252)을 구비하고 있다. 상기 크랙 방지부(250)의 상변(251)의 적어도 일 부분이 상기 크랙 방지부(250)의 상단을 구성한다. The
상기 크랙 방지부(250)의 상변(251)은 상기 뱅크층(BL)의 제3 변(213) 또는 상기 전극부(110)의 제3 변(113)과 평행을 이루는 직선 구조로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다. 예를 들어, 상기 크랙 방지부(250)의 상변(251)이 기울어진 직선 구조로 형성될 수도 있고, 곡선 구조로 형성될 수도 있다. The
상기 크랙 방지부(250)의 상변(251)이 평행을 이루는 직선 구조로 이루어진 경우에는 상기 크랙 방지부(250)의 상단이 상기 상변(251) 전체가 될 수 있고, 상기 크랙 방지부(250)의 상변(251)이 기울어진 직선 또는 곡선 구조로 이루어진 경우에는 상기 크랙 방지부(250)의 상단이 상기 상변(251) 중 어느 하나의 지점이 될 수 있다. When the
상기 크랙 방지부(250)의 상변(251) 또는 상단은 상기 뱅크층(BL)의 제3 변(213)보다 상기 전극부(110)의 제3 변(113)에서 멀게 위치한다. 즉, 상기 전극부(110)의 제3 변(113)에서 상기 크랙 방지부(250)의 상변(251) 또는 상단까지의 거리(D1)는 상기 전극부(110)의 제3 변(113)에서 상기 뱅크층(BL)의 제3 변(213)가지의 거리(D2)보다 멀다. 본 명세서에서 두 개의 구성 사이의 거리는 두 개의 구성 사이의 최단 거리로 해석되어야 한다. The
상기 크랙 방지부(250)의 측변(252)은 상기 크랙 방지부(250)의 상변(251)과 상기 뱅크층(BL)의 제3 변(213)을 연결한다. 상기 측변(252)은 상기 상변(251)의 좌측 및 우측에 각각 형성되어 있다. 상기 측변(252)은 경사진 직선 구조로 형성되며, 그에 따라 상기 크랙 방지부(250)는 사각형 모양으로 이루어진다. 특히, 상기 상변(251)의 좌측에 구비된 측변(252)과 상기 상변(251)의 우측에 구비된 측변(252)이 서로 대칭구조로 형성될 수 있으며, 이 경우 상기 크랙 방지부(250)는 사다리꼴 모양으로 이루어진다. The
상기 크랙 방지부(250)의 폭(W4)은 상기 화소 전극(PE)의 연결부(120)의 폭(W2) 보다 크게 형성될 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 크랙 방지부(250)의 폭(W4)이 상기 화소 전극(PE)의 연결부(120)의 폭(W2)과 동일하게 형성될 수도 있고, 경우에 따라 상기 크랙 방지부(250)의 폭(W4)이 상기 화소 전극(PE)의 연결부(120)의 폭(W2)보다 작게 형성될 수도 있다. 다만, 상기 크랙 방지부(250)의 폭(W4)이 상기 화소 전극(PE)의 연결부(120)의 폭(W2) 보다 크게 형성되는 것이, 뱅크층(BL)의 얼라인 공정 오차가 발생할 경우 상기 화소 전극(PE)의 연결부(120)의 크랙 발생을 방지하는데 보다 효과적이다. The width W4 of the
또한, 상기 크랙 방지부(250)의 상변(251)의 폭(W5)은 상기 화소 전극(PE)의 연결부(120)의 폭(W2)과 동일한 길이로 형성될 수 있다. 이 경우, 상기 크랙 방지부(250)의 상변(251)의 좌우 끝단은 상기 화소 전극(PE)의 연결부(120)의 좌우 끝단과 대응하는 위치에 형성된다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 크랙 방지부(250)의 상변(251)의 폭(W5)이 상기 화소 전극(PE)의 연결부(120)의 폭(W2)보다 크게 형성될 수도 있다. 경우에 따라 상기 크랙 방지부(250)의 상변(251)의 폭(W5)이 상기 화소 전극(PE)의 연결부(120)의 폭(W2)보다 작게 형성되는 것도 가능하다. 다만, 상기 크랙 방지부(250)의 상변(251)의 폭(W5)이 상기 화소 전극(PE)의 연결부(120)의 폭(W2)과 같거나 그보다 크게 형성되는 것이 상기 뱅크층(BL)의 얼라인 공정 오차시 상기 화소 전극(PE)의 연결부(120)의 크랙 발생을 방지하는데 더 효과적일 수 있다. Additionally, the width W5 of the
이하에서는 도 4b를 참조로 본 발명의 일 실시예에 따른 전계 발광 표시장치의 단면 구조에 대해서 설명하기로 한다. Hereinafter, the cross-sectional structure of the electroluminescence display device according to an embodiment of the present invention will be described with reference to FIG. 4B.
도 4b에서 알 수 있듯이, 기판(10) 상에 액티브층(20), 게이트 절연막(25), 게이트 전극(30), 층간 절연막(35), 소스 전극(40a), 및 드레인 전극(40b)을 포함한 박막 트랜지스터(TFT)가 형성되어 있다. As can be seen in FIG. 4B, an
상기 액티브층(20)은 전자의 이동 채널로 기능하는 것으로서, 상기 기판(10) 상에 형성되어 있다. 상기 게이트 절연막(25)은 상기 액티브층(20)과 상기 게이트 전극(30)을 절연시키는 기능을 하는 것으로서, 상기 액티브층(20) 상에 형성되어 있다. 상기 게이트 절연막(25)은 상기 게이트 전극(30)과 동일한 패턴으로 형성될 수 있다. 상기 게이트 전극(30)은 상기 게이트 절연막(25) 상에 형성되어 있다. 상기 층간 절연막(35)은 상기 게이트 전극(30) 상에 형성되어 있다. 상기 층간 절연막(35)은 상기 액티브층(20)의 일단을 노출시키는 제1 콘택홀(C1) 및 상기 액티브층(20)의 타단을 노출시키는 제2 콘택홀(C2)을 구비하면서 상기 기판(10)의 전체면 상에 형성되어 있다. 상기 소스 전극(40a) 및 상기 드레인 전극(40b)은 상기 층간 절연막(35) 상에 형성되어 있다. 상기 소스 전극(40a)은 상기 제1 콘택홀(C1)을 통해서 상기 액티브층(20)의 일단과 연결되어 있고, 상기 드레인 전극(40b)은 상기 제2 콘택홀(C2)을 통해서 상기 액티브층(20)의 타단과 연결되어 있다. The
이상과 같은 박막 트랜지스터(TFT)는 상기 게이트 전극(30)이 상기 액티브층(20)의 위에 형성되는 탑 게이트(Top Gate) 구조에 관한 것으로서, 본 발명이 반드시 그에 한정되는 것은 아니고 상기 게이트 전극(30)이 상기 액티브층(20)의 아래에 형성되는 바텀 게이트(Bottom Gate) 구조를 포함하여 당업계에 공지된 다양한 형태로 변경될 수 있다. The above thin film transistor (TFT) relates to a top gate structure in which the
상기 박막 트랜지스터(TFT)의 소스 전극(40a) 및 상기 드레인 전극(40b) 상에는 보호막(45) 및 평탄화막(50)이 차례로 형성되어 있다. A
상기 보호막(45)은 상기 소스 전극(40a) 및 드레인 전극(40b) 상에 형성되어 있고, 그 하부의 박막 트랜지스터를 보호하는 기능을 한다. 상기 평탄화막(50)은 상기 보호막(45) 상에 형성되어 있고, 기판(10) 표면을 평탄화시키는 기능을 한다. The
상기 평탄화막(50) 상에는 화소 전극(PE)이 형성되어 있다. 상기 화소 전극(PE)은 상기 보호막(45)과 상기 평탄화막(50)에 구비된 제3 콘택홀(C3)을 통해서 상기 소스 전극(40a)과 연결되어 있다. 경우에 따라서, 상기 제3 콘택홀(C3)이 상기 드레인 전극(40b)을 노출시키도록 상기 보호막(45)과 상기 평탄화막(50)에 구비될 수도 있으며, 이 경우 상기 화소 전극(PE)은 상기 제3 콘택홀(C3)을 통해서 상기 드레인 전극(40b)과 연결될 수 있다. A pixel electrode (PE) is formed on the
상기 화소 전극(PE) 상에는 뱅크층(BL)이 형성되어 있다. 상기 뱅크층(BL)은 상기 평탄화막(50)에서 상기 화소 전극(PE) 위로 연장되어 있다. 특히, 도 4a의 A-B라인에 해당하는 영역의 뱅크층(BL)은 크랙 방지부(250)가 구비되어 있기 때문에 도 4a의 C-D라인에 해당하는 영역의 뱅크층(BL) 보다 상기 화소 전극(PE) 위로 더 연장되어 있다. A bank layer (BL) is formed on the pixel electrode (PE). The bank layer BL extends from the
상기 화소 전극(PE) 상에는 발광층(300)이 형성되어 있고, 상기 발광층(300) 상에는 대향 전극(350)이 형성되어 있다. A light-emitting
상기 발광층(300)은 발광을 일으키는 당업계에 공지된 다양한 재료로 이루어질 수 있다. 예로서, 상기 발광층(300)은 정공주입층, 정공수송층, 유기발광층, 전자수송층 및 전자주입층의 적층구조로 이루어질 수 있다. 도면에는 상기 발광층(300)이 상기 화소 전극(PE) 위에만 형성된 모습을 도시하였지만, 경우에 따라 상기 발광층(300)은 상기 뱅크층(BL) 위에도 형성될 수 있다. The
상기 대향 전극(350)은 상기 발광층(300) 상에 형성되어 있다. 상기 대향 전극(350)은 상기 뱅크층(BL) 위에도 형성될 수 있다. 상기 화소 전극(PE)이 양극(Anode)으로 기능하고 상기 대향 전극(350)이 음극(Cathode)로 기능하여 상기 화소 전극(PE)과 상기 대향 전극(Anode) 사이에서 전계가 발생하고, 발생한 전계에 의해서 상기 발광층(300)이 발광할 수 있다. The
도 5 내지 도 8은 본 발명의 다양한 실시예에 따른 뱅크층의 크랙 방지부를 보여주는 개략적인 평면도로서, 이하에서는 전술한 도 4a와 상이한 구성에 대해서만 설명하기로 한다. Figures 5 to 8 are schematic plan views showing crack prevention parts of the bank layer according to various embodiments of the present invention, and hereinafter, only the configuration different from the above-described Figure 4a will be described.
전술한 도 4a의 경우 크랙 방지부(250)의 측변(252)이 경사진 직선 구조로 이루어져 있다. In the case of FIG. 4A described above, the
그에 반하여, 도 5의 경우 크랙 방지부(250)의 측변(252)이 곡선 구조로 이루어져 있다. 특히, 상기 곡선 구조의 측변(252)은 오픈 영역(OA) 쪽으로 볼록한 구조로 형성되어 있으며, 그에 따라 도 5에 따른 크랙 방지부(250)의 면적이 도 4a에 따른 크랙 방지부(250)의 면적보다 크게 형성될 수 있다. 다만, 반드시 그에 한정된 것은 아니고, 곡선 구조의 측변(252)이 오픈 영역(OA) 쪽으로 오목한 구조로 형성되어 크랙 방지부(250)의 면적이 도 4a에 따른 크랙 방지부(250)의 면적보다 작게 형성되는 것도 가능하다. In contrast, in the case of FIG. 5, the
또한, 도 6의 경우 크랙 방지부(250)의 측변(252)이 경사지지 않은 직선 구조로 이루어져 있다. 즉, 상기 크랙 방지부(250)의 측변(252)이 상기 크랙 방지부(250)의 상변(251)과 수직을 이루도록 형성될 수 있다. In addition, in the case of FIG. 6, the
전술한 도 4a의 경우 크랙 방지부(250)의 측변(252)이 크랙 방지부(250)의 상변(251)을 중심으로 좌우 양측에 형성되며 그에 따라 크랙 방지부(250)가 뱅크층(BL)의 제2 변(212)과는 접하지 않도록 형성되어 있다. In the case of FIG. 4a described above, the side sides 252 of the
그에 반하여, 도 7과 도 8의 경우 크랙 방지부(250)의 측변(252)이 크랙 방지부(250)의 상변(251)에서 일측, 예로서 우측에만 형성되며 그에 따라 크랙 방지부(250)가 뱅크층(BL)의 좌측 제2 변(212)과 접하게 된다. 즉, 도 7과 도 8의 경우 크랙 방지부(250)의 상변(251)이 뱅크층(BL)의 제2 변(212)과 접하게 된다. 도시하지는 않았지만, 상기 크랙 방지부(250)의 측변(252)이 크랙 방지부(250)의 상변(251)에서 좌측에만 형성되고 그에 따라 크랙 방지부(250)가 뱅크층(BL)의 우측 제2 변(212)과 접하도록 형성될 수도 있다. In contrast, in the case of FIGS. 7 and 8, the
도 7의 경우 상기 크랙 방지부(251)의 상변(251)이 상기 화소 전극(PE)의 연결부(120)의 폭(W2) 방향 영역 전체와 마주하도록 형성되어 있다. 즉, 상기 크랙 방지부(251)의 상변(251)은 상기 화소 전극(PE)의 연결부(120)의 좌측 끝단 및 우측 끝단 모두와 마주하도록 형성된다. 그에 따라, 상기 측변(252)과 접하는 크랙 방지부(251)의 상변(251)의 우측 끝단이 상기 화소 전극(PE)의 연결부(120)의 우측 끝단과 일치하거나 또는 그보다 더 우측에 위치하도록 형성될 수 있다. In the case of FIG. 7 , the
도 8의 경우 상기 크랙 방지부(251)의 상변(251)이 상기 화소 전극(PE)의 연결부(120)의 폭(W2) 방향 영역 일부와는 마주하지만 나머지 부분과는 마주하지 않도록 형성되어 있다. 즉, 상기 크랙 방지부(251)의 상변(251)은 상기 화소 전극(PE)의 연결부(120)의 좌측 끝단과는 마주하지만, 상기 연결부(120)의 우측 끝단과는 마주하지 않도록 형성되어 있다. 그에 따라, 상기 측변(252)과 접하는 크랙 방지부(251)의 상변(251)의 우측 끝단은 상기 화소 전극(PE)의 연결부(120)의 좌측 끝단과 우측 끝단 사이에 위치하도록 형성된다. In the case of FIG. 8, the
도 8의 경우에 상기 뱅크층(BL)의 얼라인 공정 오차가 발생하여 상기 뱅크층(BL)이 전체적으로 아래쪽으로 밀리도록 형성될 경우 상기 크랙 방지부(250)가 상기 화소 전극(PE)의 연결부(120)의 일 측(예로서 좌측) 부분과는 오버랩되지만 상기 화소 전극(PE)의 연결부(120)의 타 측(예로서 우측) 부분과는 오버랩되지 않을 수 있다. 그렇지만, 도 8의 경우에도 상기 화소 전극(PE)의 연결부(120)의 폭(W2) 방향에서 적어도 일 측 부분은 상기 크랙 방지부(250)에 의해 가려지기 때문에, 상기 연결부(120) 전체에 크랙이 발생하는 것은 방지될 수 있고, 신호전달에 문제가 생기지 않는다. In the case of FIG. 8, when an alignment process error of the bank layer BL occurs and the bank layer BL is formed to be pushed downward as a whole, the
한편, 도시하지는 않았지만, 도 7과 도 8의 경우에서 상기 크랙 방지부(251)의 측변(252)이 경사진 직선구조로 형성되지 않고, 전술한 도 5에서와 같이 곡선 구조로 이루어질 수도 있고, 전술한 도 6에서와 같이 경사지지 않은 직선 구조, 즉, 상기 크랙 방지부(250)의 상변(251)과 수직을 이루도록 형성될 수도 있다. Meanwhile, although not shown, in the case of FIGS. 7 and 8, the
도 9 내지 도 11은 본 발명의 다양한 실시예에 따른 화소 전극 및 뱅크층을 보여주는 개략적인 평면도로서, 이하에서는 전술한 실시예들과 상이한 구성에 대해서만 설명하기로 한다. 9 to 11 are schematic plan views showing pixel electrodes and bank layers according to various embodiments of the present invention, and hereinafter, only configurations different from the above-described embodiments will be described.
전술한 실시예들에서는 화소 전극(PE)의 전극부(110)가 직사각형과 유사한 모양으로 이루어지고, 그에 따라 뱅크층(BL)의 오픈 영역(OA)도 크랙 방지부(250) 영역을 제외하고 전체적으로 직사각형과 유사한 모양으로 이루어져 있다. In the above-described embodiments, the
그에 반하여, 도 9 내지 도 11에 따른 실시예들은 화소 전극(PE)의 전극부(100)가 다양한 모양의 구조, 예로서 다양한 다각형 모양으로 이루어져 있다. On the other hand, in the embodiments shown in FIGS. 9 to 11, the electrode portion 100 of the pixel electrode PE has a structure of various shapes, for example, various polygonal shapes.
전술한 회로 영역(CA)에는 다양한 구조의 박막 트랜지스터와 커패시터, 및 그들 사이의 전기적 연결을 위한 배선들이 형성되기 때문에, 상기 회로 영역(CA)은 복잡한 회로들을 최적의 위치에 배치되도록 다양하게 변경될 수 있으며, 이와 같은 회로 영역(CA)의 변경에 따라 상기 화소 전극(PE)의 전극부(110)의 모양도 다양하게 변경될 수 있다. 도 9 내지 도 11에 따른 실시예들은 그와 같은 회로 영역(CA)의 변경에 따라 화소 전극(PE)의 전극부(110)의 모양이 다양하게 변경되는 모습을 도시한 것으로서, 본 발명이 반드시 그에 한정되는 것은 아니고, 도 9 내지 도 11에 따른 구조 이외에도 다양하게 변경될 수 있다. Since thin film transistors and capacitors of various structures, and wiring for electrical connection between them, are formed in the above-mentioned circuit area (CA), the circuit area (CA) can be changed in various ways to place complex circuits in optimal positions. The shape of the
도 9에 따른 실시예의 경우, 상기 전극부(110)의 하변의 길이가 상기 전극부(110)의 상변보다 짧게 형성되고, 상기 전극부(110)의 하변과 상기 전극부(110)의 측변(예로서 좌측변) 사이에는 경사면이 구비되어 있다. 상기 전극부(110)의 하변은 연결부(120)와 접하는 변이다. 이와 같은 도 9의 경우, 전술한 실시예들에 비하여 상기 경사면 아래쪽에 회로 영역(CA)의 공간이 추가로 확보될 수 있다. In the case of the embodiment according to FIG. 9, the length of the lower side of the
도 9에 따른 실시예의 경우, 뱅크층(BL)은 상기 전극부(110)의 가장자리와 오버랩되면서 오픈 영역(OA)을 구비하고 있다. 상기 뱅크층(BL)의 오픈 영역(OA)은 크랙 방지부(250) 영역을 제외하고 상기 전극부(110)와 유사한 모양으로 형성되고, 상기 오픈 영역(OA)을 통해 상기 전극부(110)의 중앙부가 노출될 수 있다. 상기 크랙 방지부(250)은 전술한 실시예들과 마찬가지로 상기 전극부(110)의 하변과 마주하는 뱅크층(BL)의 하변에서 상기 오픈 영역(OA) 방향 또는 상기 전극부(110)의 내부 영역 방향으로 돌출되어 있다. In the case of the embodiment according to FIG. 9, the bank layer BL overlaps the edge of the
도 10에 따른 실시예는 상기 전극부(110)의 하변과 상기 전극부(110)의 측변(예로서 좌측변) 사이의 경사면이 직선구조가 아니라 계단구조로 형성되고 그에 따라 상기 뱅크층(BL)의 오픈 영역(OA)도 상기 전극부(110)와 유사한 모양으로 형성된 점을 제외하고 전술한 도 9에 따른 실시예와 동일하다. In the embodiment according to FIG. 10, the inclined surface between the lower side of the
도 11에 따른 실시예의 경우, 연결부(120)가 전극부(110)의 좌측 하단에 연결되고, 이때, 상기 연결부(120)와 접하는 상기 전극부(110)의 좌측 하변은 상대적으로 높은 위치에 형성되고, 상기 연결부(120)가 접하지 않은 상기 전극부(110)의 우측 하변은 상대적으로 낮은 위치에 형성되어 있다. In the case of the embodiment according to FIG. 11, the
도 11에 따른 실시예의 경우, 뱅크층(BL)은 상기 전극부(110)의 가장자리와 오버랩되면서 오픈 영역(OA)을 구비하고 있다. 따라서, 상기 뱅크층(BL)은 상기 전극부(110)의 좌측 하변과 마주하는 좌측 하변 및 상기 전극부(110)의 우측 하변과 마주하는 우측 하변을 구비하고 있다. 이때, 상기 뱅크층(BL)의 크랙 방지부(250)는 상기 뱅크층(BL)의 좌측 하변에서 상기 오픈 영역(OA) 방향 또는 상기 전극부(110)의 내부 영역 방향으로 돌출되어 있다. In the case of the embodiment according to FIG. 11, the bank layer BL overlaps the edge of the
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.Although embodiments of the present invention have been described in more detail with reference to the accompanying drawings, the present invention is not necessarily limited to these embodiments, and various modifications may be made without departing from the technical spirit of the present invention. . Accordingly, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but are for illustrative purposes, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive. The scope of protection of the present invention should be interpreted in accordance with the claims, and all technical ideas within the equivalent scope should be interpreted as being included in the scope of rights of the present invention.
GL: 게이트 라인 DL1 DL2, DL3, DL4: 데이터 라인
Ref1, Ref2: 기준 라인 TFT: 박막 트랜지스터
PE: 화소 전극 BL: 뱅크층
110: 전극부 120: 연결부
130: 콘택부 250: 크랙 방지부GL: Gate line DL1 DL2, DL3, DL4: Data line
Ref1, Ref2: Reference line TFT: Thin film transistor
PE: pixel electrode BL: bank layer
110: electrode part 120: connection part
130: contact part 250: crack prevention part
Claims (18)
상기 화소 전극과 전기적으로 연결되는 박막 트랜지스터; 및
발광 영역을 정의하기 위해서 상기 화소 전극의 일부를 노출시키기 위한 오픈 영역을 구비하는 뱅크층을 포함하여 이루어지고,
상기 화소 전극은 상기 발광 영역에 구비된 전극부, 상기 박막 트랜지스터와 전기적으로 연결되는 콘택부, 및 상기 전극부와 상기 콘택부를 연결하는 연결부를 포함하여 이루어지고,
상기 화소 전극의 상기 연결부에 크랙이 발생하는 것을 방지하기 위해 상기 뱅크층은 상기 연결부와 마주하는 위치에 국부적으로 크랙 방지부가 구비되어 있고,
상기 연결부가 연장되는 제1 방향과 수직을 이루는 제2 방향에서 상기 크랙 방지부의 폭은 상기 연결부의 폭보다 크도록 구비되고,
상기 전극부는 상기 연결부와 접하는 일 변을 포함하고,
상기 뱅크층은 상기 오픈 영역과 접하면서 상기 전극부의 일 변과 마주하는 일 변을 포함하고,
상기 크랙 방지부는 상기 뱅크층의 일 변에서 상기 전극부의 내부 방향으로 돌출되어 있는 전계 발광 표시장치. Pixel electrodes provided for each pixel;
a thin film transistor electrically connected to the pixel electrode; and
It includes a bank layer having an open area to expose a portion of the pixel electrode to define a light emitting area,
The pixel electrode includes an electrode portion provided in the light emitting area, a contact portion electrically connected to the thin film transistor, and a connection portion connecting the electrode portion and the contact portion,
In order to prevent cracks from occurring in the connection portion of the pixel electrode, the bank layer is provided with a local crack prevention portion at a position facing the connection portion,
In a second direction perpendicular to the first direction in which the connection part extends, the width of the crack prevention part is provided to be greater than the width of the connection part,
The electrode portion includes one side in contact with the connection portion,
The bank layer is in contact with the open area and includes one side facing one side of the electrode portion,
The crack prevention portion is an electroluminescent display device in which the crack prevention portion protrudes from one side of the bank layer toward the inside of the electrode portion.
상기 화소 전극과 전기적으로 연결되는 박막 트랜지스터; 및
발광 영역을 정의하기 위해서 상기 화소 전극의 일부를 노출시키기 위한 오픈 영역을 구비하는 뱅크층을 포함하여 이루어지고,
상기 화소 전극은 상기 발광 영역에 구비된 전극부, 상기 박막 트랜지스터와 전기적으로 연결되는 콘택부, 및 상기 전극부와 상기 콘택부를 연결하는 연결부를 포함하여 이루어지고,
상기 화소 전극의 상기 연결부에 크랙이 발생하는 것을 방지하기 위해 상기 뱅크층은 상기 연결부와 마주하는 위치에 크랙 방지부가 구비되어 있고,
상기 전극부는 상기 연결부와 접하는 일 변을 포함하고,
상기 뱅크층은 상기 오픈 영역과 접하면서 상기 전극부의 일 변과 마주하는 일 변을 포함하고,
상기 크랙 방지부는 상기 뱅크층의 일 변에서 상기 전극부의 내부 방향으로 돌출되어 있고,
상기 크랙 방지부는 상변, 및 상기 상변과 상기 뱅크층의 일 변 사이를 연결하는 측변을 구비하고,
상기 크랙 방지부의 상변의 좌측 끝단은 상기 연결부의 좌측 끝단과 일치하거나 그보다 좌측에 위치하거나 또는 상기 크랙 방지부의 상변의 우측 끝단은 상기 연결부의 우측 끝단과 일치하거나 그보다 우측에 위치하도록 구비된 전계 발광 표시장치. Pixel electrodes provided for each pixel;
a thin film transistor electrically connected to the pixel electrode; and
It includes a bank layer having an open area to expose a portion of the pixel electrode to define a light emitting area,
The pixel electrode includes an electrode portion provided in the light emitting area, a contact portion electrically connected to the thin film transistor, and a connection portion connecting the electrode portion and the contact portion,
In order to prevent cracks from occurring in the connection portion of the pixel electrode, the bank layer is provided with a crack prevention portion at a position facing the connection portion,
The electrode portion includes one side in contact with the connection portion,
The bank layer is in contact with the open area and includes one side facing one side of the electrode portion,
The crack prevention portion protrudes from one side of the bank layer toward the inside of the electrode portion,
The crack prevention portion has an upper side and a side side connecting the upper side and one side of the bank layer,
The electroluminescent display is provided such that the left end of the upper side of the crack prevention part coincides with the left end of the connection part or is located to the left of it, or the right end of the upper side of the crack prevention part coincides with the right end of the connection part or is located to the right of it. Device.
상기 화소 전극과 전기적으로 연결되는 박막 트랜지스터; 및
발광 영역을 정의하기 위해서 상기 화소 전극의 일부를 노출시키기 위한 오픈 영역을 구비하는 뱅크층을 포함하여 이루어지고,
상기 화소 전극은 상기 발광 영역에 구비된 전극부, 상기 박막 트랜지스터와 전기적으로 연결되는 콘택부, 및 상기 전극부와 상기 콘택부를 연결하는 연결부를 포함하여 이루어지고,
상기 화소 전극의 상기 연결부에 크랙이 발생하는 것을 방지하기 위해 상기 뱅크층은 상기 연결부와 마주하는 위치에 크랙 방지부가 구비되어 있고,
상기 전극부는 상기 연결부와 접하는 일 변을 포함하고,
상기 뱅크층은 상기 오픈 영역과 접하면서 상기 전극부의 일 변과 마주하는 일 변을 포함하고,
상기 크랙 방지부는 상기 뱅크층의 일 변에서 상기 전극부의 내부 방향으로 돌출되어 있고,
상기 크랙 방지부는 상변, 및 상기 상변과 상기 뱅크층의 일 변 사이를 연결하는 측변을 구비하고,
상기 크랙 방지부의 상변의 일단은 상기 연결부의 좌측 끝단과 우측 끝단 사이에 위치하도록 구비된 전계 발광 표시장치. Pixel electrodes provided for each pixel;
a thin film transistor electrically connected to the pixel electrode; and
It includes a bank layer having an open area to expose a portion of the pixel electrode to define a light emitting area,
The pixel electrode includes an electrode portion provided in the light emitting area, a contact portion electrically connected to the thin film transistor, and a connection portion connecting the electrode portion and the contact portion,
In order to prevent cracks from occurring in the connection portion of the pixel electrode, the bank layer is provided with a crack prevention portion at a position facing the connection portion,
The electrode portion includes one side in contact with the connection portion,
The bank layer is in contact with the open area and includes one side facing one side of the electrode portion,
The crack prevention portion protrudes from one side of the bank layer toward the inside of the electrode portion,
The crack prevention portion has an upper side and a side side connecting the upper side and one side of the bank layer,
An electroluminescent display device wherein one end of the upper side of the crack prevention portion is positioned between the left end and the right end of the connection portion.
상기 화소 전극과 전기적으로 연결되는 박막 트랜지스터; 및
발광 영역을 정의하기 위해서 상기 화소 전극의 일부를 노출시키기 위한 오픈 영역을 구비하는 뱅크층을 포함하여 이루어지고,
상기 화소 전극은 상기 발광 영역에 구비된 전극부, 상기 박막 트랜지스터와 전기적으로 연결되는 콘택부, 및 상기 전극부와 상기 콘택부를 연결하는 연결부를 포함하여 이루어지고,
상기 화소 전극의 상기 연결부에 크랙이 발생하는 것을 방지하기 위해 상기 뱅크층은 상기 연결부와 마주하는 위치에 크랙 방지부가 구비되어 있고,
상기 전극부는 상기 연결부와 접하는 일 변을 포함하고,
상기 뱅크층은 상기 오픈 영역과 접하면서 상기 전극부의 일 변과 마주하는 일 변을 포함하고,
상기 크랙 방지부는 상기 뱅크층의 일 변에서 상기 전극부의 내부 방향으로 돌출되어 있고,
상기 전극부는 상기 전극부의 일 변과 연결되는 타 변을 포함하고, 상기 뱅크층은 상기 전극부의 타 변과 마주하는 타 변을 포함하고,
상기 크랙 방지부는 상기 뱅크층의 타 변과 접하지 않도록 구비된 전계 발광 표시장치. Pixel electrodes provided for each pixel;
a thin film transistor electrically connected to the pixel electrode; and
It includes a bank layer having an open area to expose a portion of the pixel electrode to define a light emitting area,
The pixel electrode includes an electrode portion provided in the light emitting area, a contact portion electrically connected to the thin film transistor, and a connection portion connecting the electrode portion and the contact portion,
In order to prevent cracks from occurring in the connection portion of the pixel electrode, the bank layer is provided with a crack prevention portion at a position facing the connection portion,
The electrode portion includes one side in contact with the connection portion,
The bank layer is in contact with the open area and includes one side facing one side of the electrode portion,
The crack prevention portion protrudes from one side of the bank layer toward the inside of the electrode portion,
The electrode portion includes a second side connected to one side of the electrode portion, and the bank layer includes a second side facing the other side of the electrode portion,
An electroluminescent display device wherein the crack prevention portion is provided so as not to contact the other side of the bank layer.
상기 전극부는 상기 전극부의 일 변과 연결되는 타 변을 포함하고, 상기 뱅크층은 상기 전극부의 타 변과 마주하는 타 변을 포함하고,
상기 크랙 방지부는 상기 뱅크층의 타 변과 접하도록 구비된 전계 발광 표시장치. According to paragraph 1,
The electrode portion includes a second side connected to one side of the electrode portion, and the bank layer includes a second side facing the other side of the electrode portion,
An electroluminescent display device wherein the crack prevention portion is provided to contact the other side of the bank layer.
상기 전극부의 일 변에서 상기 크랙 방지부의 상단까지의 거리는 상기 전극부의 일 변에서 상기 뱅크층의 일 변까지의 거리보다 먼 전계 발광 표시장치. According to paragraph 1,
An electroluminescent display device wherein the distance from one side of the electrode portion to the top of the crack prevention portion is greater than the distance from one side of the electrode portion to one side of the bank layer.
상기 뱅크층은 상기 연결부와 오버랩되고 상기 크랙 방지부는 상기 연결부와 오버랩되지 않도록 구비된 전계 발광 표시장치.According to clause 9,
The electroluminescent display device wherein the bank layer overlaps the connection portion and the crack prevention portion does not overlap the connection portion.
상기 전극부의 일 변은 상기 크랙 방지부의 상단과 상기 뱅크층의 일 변 사이에 위치하는 전계 발광 표시장치. According to paragraph 1,
An electroluminescent display device wherein one side of the electrode portion is located between an upper end of the crack prevention portion and one side of the bank layer.
상기 크랙 방지부는 상기 연결부와 오버랩되도록 구비된 전계 발광 표시장치.According to clause 11,
The crack prevention portion is provided to overlap the connection portion.
상기 전극부의 중앙부를 노출시키기 위한 오픈 영역을 가지면서 상기 전극부의 가장자리와 오버랩되도록 구비된 뱅크층을 포함하여 이루어지고,
상기 화소 전극의 상기 연결부에 크랙이 발생하는 것을 방지하기 위해 상기 뱅크층은 상기 연결부와 마주하는 위치에서 국부적으로 크랙 방지부가 구비되어 있고,
상기 연결부가 연장되는 제1 방향과 수직을 이루는 제2 방향에서 상기 크랙 방지부의 폭은 상기 연결부의 폭보다 크도록 구비되고,
상기 전극부는 상기 연결부와 접하는 일 변을 포함하고,
상기 뱅크층은 상기 오픈 영역과 접하면서 상기 전극부의 일 변과 마주하는 일 변을 포함하고,
상기 크랙 방지부는 상기 뱅크층의 일 변에서 상기 전극부의 중앙부 쪽으로 돌출되어 있는 전계 발광 표시장치. a pixel electrode including an electrode portion provided in a light emitting area, a contact portion electrically connected to a thin film transistor, and a connection portion connecting the electrode portion and the contact portion; and
It includes a bank layer provided to overlap the edges of the electrode portion and having an open area for exposing the central portion of the electrode portion,
In order to prevent cracks from occurring in the connection portion of the pixel electrode, the bank layer is provided with a local crack prevention portion at a position facing the connection portion,
In a second direction perpendicular to the first direction in which the connection part extends, the width of the crack prevention part is provided to be greater than the width of the connection part,
The electrode portion includes one side in contact with the connection portion,
The bank layer is in contact with the open area and includes one side facing one side of the electrode portion,
The crack prevention portion is an electroluminescent display device in which the crack prevention portion protrudes from one side of the bank layer toward the center of the electrode portion.
상기 뱅크층은 상기 연결부와 오버랩되고 상기 크랙 방지부는 상기 연결부와 오버랩되지 않도록 구비된 전계 발광 표시장치.According to clause 13,
The electroluminescent display device wherein the bank layer overlaps the connection portion and the crack prevention portion does not overlap the connection portion.
상기 전극부의 가장자리의 적어도 일부와 오버랩되도록 구비된 뱅크층을 포함하여 이루어지고,
상기 화소 전극의 상기 연결부에 크랙이 발생하는 것을 방지하기 위해 상기 뱅크층은 상기 연결부와 마주하는 위치에서 국부적으로 상기 전극부의 내부 영역으로 돌출된 크랙 방지부가 구비되어 있고, 상기 크랙 방지부의 적어도 일부는 상기 연결부와 오버랩되도록 구비되고,
상기 연결부가 연장되는 제1 방향과 수직을 이루는 제2 방향에서 상기 크랙 방지부의 폭은 상기 연결부의 폭보다 크도록 구비된 전계 발광 표시장치. a pixel electrode including an electrode portion provided in a light emitting area, a contact portion electrically connected to a thin film transistor, and a connection portion connecting the electrode portion and the contact portion; and
It includes a bank layer provided to overlap at least a portion of an edge of the electrode portion,
In order to prevent cracks from occurring in the connection portion of the pixel electrode, the bank layer is provided with a crack prevention portion that locally protrudes into the inner region of the electrode portion at a position facing the connection portion, and at least a portion of the crack prevention portion is It is provided to overlap the connection part,
The electroluminescent display device wherein the width of the crack prevention portion is greater than the width of the connection portion in a second direction perpendicular to the first direction in which the connection portion extends.
상기 연결부는 상기 크랙 방지부 및 상기 크랙 방지부를 제외한 상기 뱅크층의 다른 부분의 조합에 의해 가려지도록 구비된 전계 발광 표시 장치. According to clause 16,
The electroluminescent display device is provided so that the connection portion is covered by a combination of the crack prevention portion and other portions of the bank layer excluding the crack prevention portion.
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