KR102656394B1 - Semi-conductor package and module of electronic device using the same - Google Patents

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KR102656394B1 KR1020170025309A KR20170025309A KR102656394B1 KR 102656394 B1 KR102656394 B1 KR 102656394B1 KR 1020170025309 A KR1020170025309 A KR 1020170025309A KR 20170025309 A KR20170025309 A KR 20170025309A KR 102656394 B1 KR102656394 B1 KR 102656394B1
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Abstract

관통홀이 형성되는 프레임과, 상기 프레임의 관통홀 내에 배치되는 전자부품과, 상기 프레임의 내면과 상기 전자부품의 상면 중 적어도 하나에 형성되는 금속층과, 상기 프레임과 전자부품의 하부에 형성되는 재배선부 및 상기 금속층에 연결되도록 형성되는 전도성층을 포함하는 반도체 패키지가 개시된다.A frame in which a through hole is formed, an electronic component disposed in a through hole of the frame, a metal layer formed on at least one of an inner surface of the frame and an upper surface of the electronic component, and a growth layer formed on a lower portion of the frame and the electronic component. A semiconductor package including a line portion and a conductive layer formed to be connected to the metal layer is disclosed.

Description

반도체 패키지 및 이를 이용한 전자소자 모듈{Semi-conductor package and module of electronic device using the same}Semiconductor package and electronic device module using the same {Semi-conductor package and module of electronic device using the same}

본 발명은 반도체 패키지 및 이를 이용한 전자소자 모듈에 관한 것이다.The present invention relates to a semiconductor package and an electronic device module using the same.

최근 반도체 패키지의 경박단소화로 인하여 전자부품의 작동 시 동반되는 파워 손실(Power loss)에 의한 방열이 큰 이슈가 되고 있다. 그리고, 전자부품으로부터 발생되는 열은 전자부품 및 반도체 패키지를 열화시켜 신뢰성 및 특성을 저하시키는 문제를 초래한다.Recently, due to the thinning and thinning of semiconductor packages, heat dissipation due to power loss accompanying the operation of electronic components has become a major issue. In addition, heat generated from electronic components deteriorates electronic components and semiconductor packages, resulting in reduced reliability and characteristics.

이에 추가하여 전자제품의 크기가 축소되는 소형화 경향에 따라 다양한 소자간의 거리가 가까워지고 기존에 사용하는 EMI 차폐 방법이 소형화로 인하여 적용이 어려운 문제가 있다.In addition, with the trend towards miniaturization, which reduces the size of electronic products, the distances between various elements are getting closer, and the existing EMI shielding methods are difficult to apply due to miniaturization.

이에 따라, 상기한 문제점들을 해결할 수 있는 새로운 구조의 방열 및 EMI 차폐 성능 향상을 위한 구조의 개발이 필요한 실정이다.Accordingly, there is a need to develop a new structure that can solve the above problems and improve heat dissipation and EMI shielding performance.

국내 공개특허공보 제10-2014-0043568호Domestic Patent Publication No. 10-2014-0043568

방열 특성 및 EMI 차폐 성능을 향상시킬 수 있는 반도체 패키지 및 이를 이용한 전자소자 모듈가 제공된다.A semiconductor package that can improve heat dissipation characteristics and EMI shielding performance and an electronic device module using the same are provided.

본 발명의 일 실시예에 따른 반도체 패키지는 관통홀이 형성되는 프레임과, 상기 프레임의 관통홀 내에 배치되는 전자부품과, 상기 프레임의 내면과 상기 전자부품의 상면 중 적어도 하나에 형성되는 금속층과, 상기 프레임과 전자부품의 하부에 형성되는 재배선부 및 상기 금속층에 연결되도록 형성되는 전도성층을 포함한다.A semiconductor package according to an embodiment of the present invention includes a frame in which a through hole is formed, an electronic component disposed in a through hole of the frame, and a metal layer formed on at least one of an inner surface of the frame and a top surface of the electronic component, It includes a redistribution portion formed below the frame and the electronic component, and a conductive layer formed to be connected to the metal layer.

방열 특성 및 EMI 차폐 성능을 향상시킬 수 있는 효과가 있다.It has the effect of improving heat dissipation characteristics and EMI shielding performance.

도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 나타내는 개략 단면도이다.
도 2 내지 도 9는 본 발명의 제1 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정 흐름도이다.
도 10은 본 발명의 제2 실시예에 따른 반도체 패키지를 나타내는 개략 단면도이다.
도 11는 본 발명의 제3 실시예에 따른 반도체 패키지를 나타내는 개략 단면도이다.
도 12 내지 도 19는 본 발명의 제3 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정 흐름도이다.
도 20은 본 발명의 제1 실시예에 따른 전자소자 모듈을 나타내는 개략 단면도이다.
도 21은 본 발명의 제2 실시예에 따른 전자소자 모듈을 나타내는 개략 단면도이다.
도 22은 본 발명의 제3 실시예에 따른 전자소자 모듈을 나타내는 개략 단면도이다.1 is a schematic cross-sectional view showing a semiconductor package according to a first embodiment of the present invention.
2 to 9 are process flow charts for explaining a method of manufacturing a semiconductor package according to the first embodiment of the present invention.
Figure 10 is a schematic cross-sectional view showing a semiconductor package according to a second embodiment of the present invention.
11 is a schematic cross-sectional view showing a semiconductor package according to a third embodiment of the present invention.
12 to 19 are process flow charts for explaining a method of manufacturing a semiconductor package according to a third embodiment of the present invention.
Figure 20 is a schematic cross-sectional view showing an electronic device module according to the first embodiment of the present invention.
Figure 21 is a schematic cross-sectional view showing an electronic device module according to a second embodiment of the present invention.
Figure 22 is a schematic cross-sectional view showing an electronic device module according to a third embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.Hereinafter, preferred embodiments of the present invention will be described with reference to the attached drawings. However, the embodiments of the present invention may be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Additionally, the embodiments of the present invention are provided to more completely explain the present invention to those with average knowledge in the relevant technical field. The shapes and sizes of elements in the drawings may be exaggerated for clearer explanation.

도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 나타내는 개략 단면도이다.1 is a schematic cross-sectional view showing a semiconductor package according to a first embodiment of the present invention.

도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 패키지(100)는 일예로서, 프레임(110), 재배선부(120), 전자부품(130), 금속층(140) 및 전도성층(150)을 포함하여 구성될 수 있다.Referring to FIG. 1, the semiconductor package 100 according to the first embodiment of the present invention includes, as an example, a frame 110, a rewiring unit 120, an electronic component 130, a metal layer 140, and a conductive layer 150. ) may be configured to include.

프레임(110)에는 전자부품(130)이 삽입 배치되는 관통홀(112)이 형성될 수 있다. 즉, 프레임(110)은 전자부품(130)을 감싸도록 배치되며, 일예로서 전자부품(130)이 관통홀(112)의 내부에 배치되는 플레이트 형상을 가질 수 있다.A through hole 112 into which the electronic component 130 is inserted may be formed in the frame 110. That is, the frame 110 is arranged to surround the electronic component 130, and as an example, the electronic component 130 may have a plate shape disposed inside the through hole 112.

한편, 프레임(110)에는 복수개의 비아(114)가 형성될 수 있으며, 일예로서 비아(114)는 후술할 전도성층(150)과 그라운드 전극을 연결하는 역할을 수행할 수 있다.Meanwhile, a plurality of vias 114 may be formed in the frame 110, and as an example, the vias 114 may serve to connect the conductive layer 150 and the ground electrode, which will be described later.

그리고, 프레임(110)은 코어(116)와, 코어(116)의 상면과 저면에 형성되는 도체층(118)으로 구성될 수 있다.Additionally, the frame 110 may be composed of a core 116 and a conductor layer 118 formed on the top and bottom surfaces of the core 116.

코어(116)는 절연재질로 이루어질 수 있으며, 예를 들어 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Bulid-up Film), FR-4, BT(Bismaleimide Triazine) 수지 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 코어(116)는 강성 및 열 전도도가 우수한 금속(metal)이 그 내부에 배치될 수도 있는데, 이때 금속으로는 Fe-Ni계 합금이 사용될 수 있으며, Fe-Ni계 합금 표면에 Cu 도금을 형성할 수도 있다. 그 외에도 기타 유리(glass), 세라믹(ceramic), 플라스틱(plastic) 등이 그 내부에 배치될 수도 있다. The core 116 may be made of an insulating material, for example, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin impregnated with a reinforcing material such as glass fiber or inorganic filler, for example, prep. Prepreg, ABF (Ajinomoto Bulid-up Film), FR-4, BT (Bismaleimide Triazine) resin, etc. may be used, but are not limited thereto. The core 116 may have a metal having excellent rigidity and thermal conductivity disposed therein. In this case, an Fe-Ni-based alloy may be used as the metal, and Cu plating may be formed on the surface of the Fe-Ni-based alloy. It may be possible. In addition, other glass, ceramic, plastic, etc. may be placed therein.

도체층(118)은 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다. 도체층(118)은 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.The conductor layer 118 is selected from silver (Ag), palladium (Pd), aluminum (Al), nickel (Ni), titanium (Ti), gold (Au), copper (Cu), platinum (Pt), etc., which have excellent conductivity. It may include at least one substance or a mixture of at least two substances. The conductor layer 118 may be formed by a known method, for example, electrolytic copper plating or electroless copper plating. More specifically, CVD (chemical vapor deposition), PVD (Physical Vapor Deposition), sputtering, subtractive, additive, SAP (Semi-Additive Process), MSAP (Modified Semi- It can be formed using a method such as an additive process, but is not limited to this.

재배선부(120)는 프레임(110)의 저면에 형성되며, 전자부품(130)은 재배선부(120) 상에 실장될 수 있다. 일예로서, 재배선부(120)는 절연층(122)과 배선층(124)을 구비할 수 있다. 그리고, 재배선부(120)의 하부로 노출되는 배선층(124)에는 솔더(102)가 형성될 수 있다.The rewiring unit 120 is formed on the bottom of the frame 110, and the electronic component 130 can be mounted on the rewiring unit 120. As an example, the redistribution unit 120 may include an insulating layer 122 and a wiring layer 124. Additionally, solder 102 may be formed on the wiring layer 124 exposed below the redistribution portion 120.

한편, 재배선부(120)의 배선층(124)은 비아(114)에 전기적으로 연결될 수 있다.Meanwhile, the wiring layer 124 of the redistribution unit 120 may be electrically connected to the via 114.

또한, 재배선부(120)의 절연층(122)은 전자부품(130)과 프레임(110)에 형성되는 금속층(140) 사이에 형성되는 공간에도 형성될 수 있다. 이에 따라, 전자부품(130)은 재배선부(120)의 절연층(122)에 의해 고정될 수 있다.Additionally, the insulating layer 122 of the redistribution unit 120 may also be formed in the space formed between the electronic component 130 and the metal layer 140 formed on the frame 110. Accordingly, the electronic component 130 can be fixed by the insulating layer 122 of the redistribution unit 120.

전자부품(130)은 프레임(110)의 관통홀(112) 내에 삽입 배치되도록 재배선부(120) 상에 설치된다. 한편, 전자부품(130)의 저면에는 재배선부(120)의 배선층(124)에 연결되는 연결패드(미도시)가 노출될 수 있다.The electronic component 130 is installed on the redistribution unit 120 to be inserted into the through hole 112 of the frame 110. Meanwhile, a connection pad (not shown) connected to the wiring layer 124 of the redistribution unit 120 may be exposed on the bottom of the electronic component 130.

일예로서, 전자부품(130)은 IC 칩일 수 있다. 다만, 이에 한정되지 않으며 전자부품(130)은 이미지센서, 메모리칩 등 다양한 칩으로 변경 가능할 것이다.As an example, the electronic component 130 may be an IC chip. However, it is not limited to this, and the electronic component 130 may be changed to various chips such as image sensors and memory chips.

금속층(140)은 전자부품(130)의 상면에 형성되는 제1 금속층(142)을 구비할 수 있다. 제1 금속층(142)은 전자부품(130)의 제조시 형성되어 제1 금속층(142)이 형성된 전자부품(130)이 재배선부(120) 상에 설치되는 것이다. 제1 금속층(142)은 일예로서, 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 이들 중 어느 하나를 함유한 합금재질로 이루어질 수 있다.The metal layer 140 may include a first metal layer 142 formed on the upper surface of the electronic component 130. The first metal layer 142 is formed during manufacturing of the electronic component 130, and the electronic component 130 on which the first metal layer 142 is formed is installed on the redistribution unit 120. As an example, the first metal layer 142 may be made of either copper (Cu) or nickel (Ni) or an alloy material containing either one of these.

금속층(140)은 프레임(110)의 내면에 형성되는 제2 금속층(144)을 구비할 수 있다. 제2 금속층(144)도 일예로서, 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 이들 중 어느 하나를 함유한 합금재질로 이루어질 수 있다.The metal layer 140 may include a second metal layer 144 formed on the inner surface of the frame 110. As an example, the second metal layer 144 may be made of either copper (Cu) or nickel (Ni) or an alloy material containing either one of these.

일예로서, 금속층(140)은 그라운드 전극(미도시)과 전기적으로 연결될 수 있다. 다시 말해, 제1,2 금속층(142,144)은 그라운드 전극과 전기적으로 연결될 수 있다.As an example, the metal layer 140 may be electrically connected to a ground electrode (not shown). In other words, the first and second metal layers 142 and 144 may be electrically connected to the ground electrode.

이와 같이, 금속층(140)이 프레임(110)의 내면에 형성되므로, 전자부품(130)으로부터 발생되는 열이 금속층(140)을 통해 재배선부(120) 및 도체층(118)으로 전달되어 열방출 효율을 향상시킬 수 있는 것이다.In this way, since the metal layer 140 is formed on the inner surface of the frame 110, the heat generated from the electronic component 130 is transferred to the redistribution unit 120 and the conductor layer 118 through the metal layer 140 to dissipate heat. This can improve efficiency.

나아가, 금속층(140)이 그라운드 전극과 전기적으로 연결되므로 EMI 차폐 성능을 향상시킬 수 있는 것이다.Furthermore, since the metal layer 140 is electrically connected to the ground electrode, EMI shielding performance can be improved.

전도성층(150)은 프레임(110)의 상면과 전자부품(130) 상면을 덮도록 형성된다. 이와 같이 형성되는 전도성층(150)은 EMI 차폐 및 방열기능을 수행한다. 다시 말해, 전도성층(150)은 프레임(110)의 상면에 형성되는 도체층(118)과, 전자부품(130)의 상면에 형성되는 금속층(140)을 연결하는 역할을 수행하여 EMI 차폐 및 방열기능을 수행하는 것이다.The conductive layer 150 is formed to cover the top surface of the frame 110 and the top surface of the electronic component 130. The conductive layer 150 formed in this way performs EMI shielding and heat dissipation functions. In other words, the conductive layer 150 serves to connect the conductor layer 118 formed on the upper surface of the frame 110 and the metal layer 140 formed on the upper surface of the electronic component 130 to provide EMI shielding and heat dissipation. It performs a function.

한편, 전도성층(150)은 은 에폭시(Ag Epoxy), 전도성 에폭시, 솔더 재료로 이루어질 수 있다.Meanwhile, the conductive layer 150 may be made of silver epoxy (Ag Epoxy), conductive epoxy, or solder material.

이와 같이, 전도성층(150)이 프레임(110)의 상면과 전자부품(130) 상면을 덮도록 형성되므로, 전도성층(150)이 형성되지 않은 경우와 비교하여 EMI 차폐 특성이 향상될 수 있다. 다시 말해, EMC 몰드층이 형성된 경우와 비교하여 전도성층(150)이 형성되는 경우 EMI 차폐 특성이 향상될 수 있다. 나아가, 방열 성능도 향상시킬 수 있다.In this way, since the conductive layer 150 is formed to cover the upper surface of the frame 110 and the upper surface of the electronic component 130, EMI shielding characteristics can be improved compared to the case where the conductive layer 150 is not formed. In other words, EMI shielding characteristics may be improved when the conductive layer 150 is formed compared to when the EMC mold layer is formed. Furthermore, heat dissipation performance can also be improved.

상기한 바와 같이, 전도성층(150)을 통해 EMI 차폐 특성 및 방열 성능을 향상시킬 수 있다.As described above, EMI shielding characteristics and heat dissipation performance can be improved through the conductive layer 150.

이하에서는 도면을 참조하여 본 발명의 제1 실시예에 따른 반도체 패키지의 제조방법에 대하여 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor package according to a first embodiment of the present invention will be described with reference to the drawings.

도 2 내지 도 9은 본 발명의 제1 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정 흐름도이다.2 to 9 are process flow charts for explaining a method of manufacturing a semiconductor package according to the first embodiment of the present invention.

먼저, 도 2에 도시된 바와 같이 프레임(110)에 관통홀(112)과 비아홀(114a)을 형성한다. 한편, 비아홀(114a)은 관통홀(112)의 주위에 복수개가 형성될 수 있다.First, as shown in FIG. 2, a through hole 112 and a via hole 114a are formed in the frame 110. Meanwhile, a plurality of via holes 114a may be formed around the through hole 112.

한편, 프레임(110)은 절연 재질로 이루어지는 코어(116)과, 코어(116)의 상면과 저면에 형성되는 도체층(118)으로 구성될 수 있다.Meanwhile, the frame 110 may be composed of a core 116 made of an insulating material and a conductor layer 118 formed on the upper and lower surfaces of the core 116.

이후, 도 3에 도시된 바와 같이, 프레임(110)의 내면에 금속층(140)을 형성한다. 한편, 금속층(140)은 일예로서, 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 이들 중 어느 하나를 함유한 합금재질로 이루어질 수 있다.Thereafter, as shown in FIG. 3, a metal layer 140 is formed on the inner surface of the frame 110. Meanwhile, the metal layer 140 may be made of, for example, either copper (Cu) or nickel (Ni), or an alloy material containing either one of these.

한편, 프레임(110)에 형성된 비아홀(114a)에 전도성 재질로 이루어지는 물질을 충진하여 비아(114)를 형성한다.Meanwhile, the via hole 114a formed in the frame 110 is filled with a conductive material to form the via 114.

이후, 도 4에 도시된 바와 같이, 프레임(110)의 저면 측에 제1 캐리어(10)를 부착한다. 제1 캐리어(10)는 전자부품(130) 및 전도성층(150)의 형성을 위해 임시로 부착되는 구성으로서 이후 제거된다.Thereafter, as shown in FIG. 4, the first carrier 10 is attached to the bottom side of the frame 110. The first carrier 10 is temporarily attached to form the electronic component 130 and the conductive layer 150 and is later removed.

제1 캐리어(10)의 부착이 완료되면, 도 5에 도시된 바와 같이, 전자부품(130)이 제1 캐리어(10) 상에 부착된다. 이때, 전자부품(130)은 프레임(110)의 관통홀(112) 내에 삽입 배치된다. 그리고, 전자부품(130)은 프레임(110)의 내면에 형성된 금속층(130)과 소정 간격 이격 배치되도록 제1 캐리어(10)에 설치된다.When attachment of the first carrier 10 is completed, the electronic component 130 is attached on the first carrier 10, as shown in FIG. 5 . At this time, the electronic component 130 is inserted and placed into the through hole 112 of the frame 110. Then, the electronic component 130 is installed on the first carrier 10 to be spaced apart from the metal layer 130 formed on the inner surface of the frame 110 by a predetermined distance.

한편, 전자부품(130) 상면에는 금속층(140)이 구비된다. 그리고, 전자부품(130)의 상면에 형성되는 금속층(140)은 전자부품(130)의 제조 과정에서 형성되는 구성으로서, 프레임(110)의 내면에 형성되는 금속층(140)과는 별도로 형성된다.Meanwhile, a metal layer 140 is provided on the upper surface of the electronic component 130. In addition, the metal layer 140 formed on the upper surface of the electronic component 130 is a component formed during the manufacturing process of the electronic component 130, and is formed separately from the metal layer 140 formed on the inner surface of the frame 110.

즉, 금속층(140)이 상면에 형성된 전자부품(130)이 제1 캐리어(10) 상에 설치되는 것이다.That is, the electronic component 130 on which the metal layer 140 is formed is installed on the first carrier 10.

다만, 이에 한정되지 않으며, 금속층(140)은 전자부품(130)이 제1 캐리어(10) 상에 설치된 상태에서 형성될 수도 있을 것이다.However, the present invention is not limited to this, and the metal layer 140 may be formed while the electronic component 130 is installed on the first carrier 10 .

이후, 도 6에 도시된 바와 같이, 프레임(110)의 하단부에 재배선부(120)가 형성된다. 재배선부(120)는 절연층(122)과 배선층(124)을 구비하며, 배선층(124)은 그라운드 전극과 전기적으로 연결될 수 있다.Thereafter, as shown in FIG. 6, a rewiring portion 120 is formed at the lower end of the frame 110. The rewiring unit 120 includes an insulating layer 122 and a wiring layer 124, and the wiring layer 124 may be electrically connected to the ground electrode.

한편, 전자부품(130)도 배선층(124)과 전기적으로 연결된다.Meanwhile, the electronic component 130 is also electrically connected to the wiring layer 124.

그리고, 재배선부(120)의 절연층(122)은 전자부품(130)과, 프레임(110)의 내면에 형성되는 금속층(140)에 의해 형성되는 공간에도 형성되어 전자부품(130)을 고정시키는 역할도 수행한다.In addition, the insulating layer 122 of the redistribution unit 120 is also formed in the space formed by the electronic component 130 and the metal layer 140 formed on the inner surface of the frame 110 to secure the electronic component 130. It also plays a role.

이후, 도 7에 도시된 바와 같이, 제1 캐리어(10)를 제거하고, 제1 캐리어(10)가 설치된 면의 반대면에 제2 캐리어(20)를 설치한다.Thereafter, as shown in FIG. 7, the first carrier 10 is removed, and the second carrier 20 is installed on the opposite side of the side where the first carrier 10 is installed.

이후, 8에 도시된 바와 같이, 전도성층(150)이 형성된다. 전도성층(150)은 프레임(110)의 도체층(118)과 전자부품(130)에 형성된 금속층(140)을 덮도록 형성된다. 이와 같이 형성되는 전도성층(150)은 EMI 차폐 및 방열기능을 수행한다.Afterwards, as shown in Figure 8, the conductive layer 150 is formed. The conductive layer 150 is formed to cover the conductor layer 118 of the frame 110 and the metal layer 140 formed on the electronic component 130. The conductive layer 150 formed in this way performs EMI shielding and heat dissipation functions.

한편, 전도성층(150)은 은 에폭시(Ag Epoxy), 전도성 에폭시, 솔더 재료로 이루어질 수 있다.Meanwhile, the conductive layer 150 may be made of silver epoxy (Ag Epoxy), conductive epoxy, or solder material.

전도성층(150)의 형성이 완료되면, 도 9에 도시된 바와 같이 제2 캐리어(20)를 제거한 후 재배선부(120)의 저면에 솔더(102)가 형성된다.When the formation of the conductive layer 150 is completed, the second carrier 20 is removed and solder 102 is formed on the bottom of the redistribution unit 120, as shown in FIG. 9.

상기한 바와 같이, 전도성층(150)을 형성함으로써 EMI 차폐 성능 및 방열 성능을 향상시킬 수 있는 것이다.As described above, EMI shielding performance and heat dissipation performance can be improved by forming the conductive layer 150.

나아가, 재배선부(120)를 통해 전자부품(130)을 고정시킬 수 있다.Furthermore, the electronic component 130 can be fixed through the rewiring unit 120.

이하에서는 도면을 참조하여 본 발명의 제2 실시예에 따른 반도체 패키지에 대하여 설명하기로 한다. 다만, 상기에서 설명한 구성요소와 동일한 구성요소에 대해서는 자세한 설명을 생략하고 상기한 설명에 갈음하기로 한다.Hereinafter, a semiconductor package according to a second embodiment of the present invention will be described with reference to the drawings. However, detailed descriptions of the same components as those described above will be omitted and replaced with the above description.

도 10은 본 발명의 제2 실시예에 따른 반도체 패키지를 나타내는 개략 단면도이다.Figure 10 is a schematic cross-sectional view showing a semiconductor package according to a second embodiment of the present invention.

도 10을 참조하면, 본 발명의 제2 실시예에 따른 반도체 패키지(200)는 일예로서, 프레임(110), 재배선부(120), 전자부품(130), 금속층(140) 및 전도성층(250)을 포함하여 구성될 수 있다.Referring to FIG. 10, the semiconductor package 200 according to the second embodiment of the present invention includes, as an example, a frame 110, a rewiring unit 120, an electronic component 130, a metal layer 140, and a conductive layer 250. ) may be configured to include.

한편, 프레임(110), 재배선부(120), 전자부품(130) 및 금속층(140)은 상기한 본 발명의 제1 실시예에 따른 전자부품 내장 기판(100)에 구비되는 구성과 동일한 구성이므로 자세한 설명을 생략하고 상기한 설명에 갈음하기로 한다.Meanwhile, the frame 110, the rewiring unit 120, the electronic components 130, and the metal layer 140 have the same configuration as those provided in the electronic component embedded board 100 according to the first embodiment of the present invention. Detailed explanation will be omitted and the above explanation will be replaced.

전도성층(250)은 프레임(110)의 도체층(118)과, 전자부품(130)의 금속층(140)을 연결하도록 형성된다. 일예로서, 전도성층(250)은 사각형 띠 형상을 가질 수 있다. 다시 말해, 전자부품(130)의 상면에 형성되는 금속층(140)이 종국적으로 그라운드 전극과 연결되도록 함으로써 EMI 차폐 성능을 향상시킬 수 있는 것이다.The conductive layer 250 is formed to connect the conductor layer 118 of the frame 110 and the metal layer 140 of the electronic component 130. As an example, the conductive layer 250 may have a rectangular band shape. In other words, EMI shielding performance can be improved by ensuring that the metal layer 140 formed on the upper surface of the electronic component 130 is ultimately connected to the ground electrode.

나아가, 전자부품(130)으로부터 발생되는 열이 전도성층(250)을 통해 전달되므로 방열 효율을 향상시킬 수 있는 것이다.Furthermore, heat generated from the electronic component 130 is transmitted through the conductive layer 250, so heat dissipation efficiency can be improved.

한편, 전도성층(250)은 은 에폭시(Ag Epoxy), 전도성 에폭시, 솔더 재료로 이루어질 수 있다.Meanwhile, the conductive layer 250 may be made of silver epoxy (Ag Epoxy), conductive epoxy, or solder material.

이와 같이, 전도성층(250)이 도체층(118)과 금속층(140)을 연결하도록 형성되므로, 전도성층(250)이 형성되지 않은 경우와 비교하여 EMI 차폐 특성이 향상될 수 있다. 다시 말해, EMC 몰드층이 형성된 경우와 비교하여 전도성층(250)이 형성되는 경우 EMI 차폐 특성이 향상될 수 있다. 나아가, 방열 성능도 향상시킬 수 있다.In this way, since the conductive layer 250 is formed to connect the conductor layer 118 and the metal layer 140, EMI shielding characteristics can be improved compared to the case where the conductive layer 250 is not formed. In other words, EMI shielding characteristics may be improved when the conductive layer 250 is formed compared to when the EMC mold layer is formed. Furthermore, heat dissipation performance can also be improved.

나아가, 전도성층(250)이 도체층(118)과 금속층(140)을 연결하는 띠 형상을 가지도록 형성되므로, 제조비용이 절감되며 제조수율이 향상될 수 있다.Furthermore, since the conductive layer 250 is formed to have a strip shape connecting the conductor layer 118 and the metal layer 140, manufacturing costs can be reduced and manufacturing yield can be improved.

상기한 바와 같이, 전도성층(250)을 통해 EMI 차폐 특성 및 방열 성능을 향상시킬 수 있다. 나아가, 제조비용을 절감시킬 수 있으며, 제조수율을 향상시킬 수 있다.As described above, EMI shielding characteristics and heat dissipation performance can be improved through the conductive layer 250. Furthermore, manufacturing costs can be reduced and manufacturing yield can be improved.

이하에서는 도면을 참조하여 본 발명의 제3 실시예에 따른 반도체 패키지에 대하여 설명하기로 한다.Hereinafter, a semiconductor package according to a third embodiment of the present invention will be described with reference to the drawings.

도 11은 본 발명의 제3 실시예에 따른 반도체 패키지를 나타내는 개략 단면도이다.11 is a schematic cross-sectional view showing a semiconductor package according to a third embodiment of the present invention.

도 11을 참조하면, 본 발명의 제3 실시예에 따른 반도체 패키지(300)는 일예로서, 프레임(310), 재배선부(320), 전자부품(330), 제1 금속층(340) 및 제2 금속층(350)을 포함하여 구성될 수 있다.Referring to FIG. 11, the semiconductor package 300 according to the third embodiment of the present invention is, as an example, a frame 310, a rewiring unit 320, an electronic component 330, a first metal layer 340, and a second It may be configured to include a metal layer 350.

프레임(310)에는 전자부품(330)이 삽입 배치되는 관통홀(312)이 형성될 수 있다. 즉, 프레임(310)은 전자부품(330)을 감싸도록 배치되며, 일예로서 전자부품(330)이 관통홀(312)의 내부에 배치되는 플레이트 형상을 가질 수 있다.A through hole 312 into which the electronic component 330 is inserted may be formed in the frame 310. That is, the frame 310 is arranged to surround the electronic component 330, and as an example, the electronic component 330 may have a plate shape disposed inside the through hole 312.

한편, 프레임(310)에는 복수개의 비아(314)가 형성될 수 있으며, 일예로서 비아(314)는 후술할 제1,2 금속층(340,350)과 그라운드 전극을 연결하는 역할을 수행할 수 있다.Meanwhile, a plurality of vias 314 may be formed in the frame 310. As an example, the via 314 may serve to connect the first and second metal layers 340 and 350, which will be described later, and the ground electrode.

그리고, 프레임(310)은 코어(316)와, 코어(316)의 상면과 저면에 형성되는 도체층(318)으로 구성될 수 있다.Additionally, the frame 310 may be composed of a core 316 and a conductor layer 318 formed on the top and bottom surfaces of the core 316.

코어(316)는 절연재질로 이루어질 수 있으며, 예를 들어 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Bulid-up Film), FR-4, BT(Bismaleimide Triazine) 수지 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 코어(116)는 강성 및 열 전도도가 우수한 금속(metal)이 그 내부에 배치될 수도 있는데, 이때 금속으로는 Fe-Ni계 합금이 사용될 수 있으며, Fe-Ni계 합금 표면에 Cu 도금을 형성할 수도 있다. 그 외에도 기타 유리(glass), 세라믹(ceramic), 플라스틱(plastic) 등이 그 내부에 배치될 수도 있다. The core 316 may be made of an insulating material, for example, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin impregnated with a reinforcing material such as glass fiber or inorganic filler, for example, prep. Prepreg, ABF (Ajinomoto Bulid-up Film), FR-4, BT (Bismaleimide Triazine) resin, etc. may be used, but are not limited thereto. The core 116 may have a metal having excellent rigidity and thermal conductivity disposed therein. In this case, an Fe-Ni-based alloy may be used as the metal, and Cu plating may be formed on the surface of the Fe-Ni-based alloy. It may be possible. In addition, other glass, ceramic, plastic, etc. may be placed therein.

도체층(318)은 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다. 도체층(318)은 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.The conductor layer 318 is selected from silver (Ag), palladium (Pd), aluminum (Al), nickel (Ni), titanium (Ti), gold (Au), copper (Cu), platinum (Pt), etc., which have excellent conductivity. It may include at least one substance or a mixture of at least two substances. The conductor layer 318 may be formed by a known method, for example, electrolytic copper plating or electroless copper plating. More specifically, CVD (chemical vapor deposition), PVD (Physical Vapor Deposition), sputtering, subtractive, additive, SAP (Semi-Additive Process), MSAP (Modified Semi- It can be formed using a method such as an additive process, but is not limited to this.

재배선부(320)는 프레임(310)의 저면에 형성되며, 전자부품(330)은 재배선부(320) 상에 실장될 될 수 있다. 일예로서, 재배선부(320)는 절연층(322)과 배선층(324)을 구비할 수 있다. 그리고, 재배선부(320)의 하부로 노출되는 배선층(324)에는 솔더(302)가 형성될 수 있다.The rewiring unit 320 is formed on the bottom of the frame 310, and the electronic component 330 can be mounted on the rewiring unit 320. As an example, the redistribution unit 320 may include an insulating layer 322 and a wiring layer 324. Additionally, solder 302 may be formed on the wiring layer 324 exposed below the redistribution portion 320.

한편, 재배선부(320)의 배선층(324)은 비아(314)에 전기적으로 연결될 수 있다.Meanwhile, the wiring layer 324 of the redistribution unit 320 may be electrically connected to the via 314.

또한, 재배선부(320)의 절연층(322)은 전자부품(330)과 프레임(310)에 형성되는 금속층(340) 사이에 형성되는 공간에도 형성될 수 있다. 이에 따라, 전자부품(330)은 절연층(322)에 의해 고정될 수 있다.Additionally, the insulating layer 322 of the redistribution unit 320 may also be formed in the space formed between the electronic component 330 and the metal layer 340 formed on the frame 310. Accordingly, the electronic component 330 can be fixed by the insulating layer 322.

전자부품(330)은 프레임(310)의 관통홀(312) 내에 삽입 배치되도록 재배선부(320) 상에 설치된다. 한편, 전자부품(330)의 저면에는 재배선부(320)의 배선층(324)에 연결되는 연결패드가 노출될 수 있다.The electronic component 330 is installed on the redistribution unit 320 to be inserted into the through hole 312 of the frame 310. Meanwhile, a connection pad connected to the wiring layer 324 of the redistribution unit 320 may be exposed on the bottom of the electronic component 330.

일예로서, 전자부품(330)은 IC 칩일 수 있다. 다만, 이에 한정되지 않으며 전자부품(330)은 이미지센서, 메모리칩 등 다양한 칩으로 변경 가능할 것이다.As an example, the electronic component 330 may be an IC chip. However, it is not limited to this, and the electronic component 330 may be changed to various chips such as image sensors and memory chips.

제1 금속층(340)은 프레임(310)의 내면에 형성될 수 있다. 그리고, 제1 금속층(340)은 일예로서, 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 이들 중 어느 하나를 함유하는 합금재질로 이루어질 수 있다. 또한, 금속층(340)은 일예로서 그라운드 전극과 전기적으로 연결될 수 있다.The first metal layer 340 may be formed on the inner surface of the frame 310. And, as an example, the first metal layer 340 may be made of either copper (Cu) or nickel (Ni) or an alloy material containing either one of these. Additionally, the metal layer 340 may be electrically connected to a ground electrode, as an example.

이와 같이, 제1 금속층(340)이 프레임(310)의 내면에 형성되므로, 방열 특성이 향상될 수 있다. 나아가, 제1 금속층(340)이 그라운드 전극에 연결되므로 EMI 차폐 성능을 향상시킬 수 있는 것이다.In this way, since the first metal layer 340 is formed on the inner surface of the frame 310, heat dissipation characteristics can be improved. Furthermore, since the first metal layer 340 is connected to the ground electrode, EMI shielding performance can be improved.

제2 금속층(350)은 전자부품(330)의 상면과 프레임(310)의 상면을 덮도록 형성될 수 있다. 제2 금속층(350)은 일예로서, 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 이들 중 어느 하나를 함유하는 합금재질로 이루어질 수 있다. 나아가, 제2 금속층(340)도 그라운드 전극과 전기적으로 연결될 수 있다.The second metal layer 350 may be formed to cover the top surface of the electronic component 330 and the top surface of the frame 310. For example, the second metal layer 350 may be made of either copper (Cu) or nickel (Ni) or an alloy material containing either one of these. Furthermore, the second metal layer 340 may also be electrically connected to the ground electrode.

이와 같이, 제2 금속층(340)이 전자부품(330)의 상면과 프레임(310)의 상면을 덮도록 형성되므로, 방열 특성을 향상시킬 수 있는 것이다. 나아가, 제2 금속층(350)이 그라운드 전극에 연결되므로 EMI 차폐 성능을 향상시킬 수 있는 것이다.In this way, since the second metal layer 340 is formed to cover the upper surface of the electronic component 330 and the upper surface of the frame 310, heat dissipation characteristics can be improved. Furthermore, since the second metal layer 350 is connected to the ground electrode, EMI shielding performance can be improved.

한편, 도면에는 도시하지 않았으나, 제2 금속층(340) 상부에 금속 시트나 흑연층을 추가하여 방열 특성을 보다 향상시킬 수도 있을 것이다.Meanwhile, although not shown in the drawing, heat dissipation characteristics may be further improved by adding a metal sheet or graphite layer on top of the second metal layer 340.

상기한 바와 같이, 제1,2 금속층(340, 350)을 형성함으로써 EMI 차폐 성능 및 방열 성능을 향상시킬 수 있는 것이다.As described above, EMI shielding performance and heat dissipation performance can be improved by forming the first and second metal layers 340 and 350.

나아가, 재배선부(320)를 통해 전자부품(330)을 고정시킬 수 있다.Furthermore, the electronic component 330 can be fixed through the rewiring unit 320.

이하에서는 도면을 참조하여 본 발명의 제3 실시예에 따른 반도체 패키지의 제조방법에 대하여 설명하기로 한다. Hereinafter, a method of manufacturing a semiconductor package according to a third embodiment of the present invention will be described with reference to the drawings.

도 12 내지 도 19은 본 발명의 제3 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정 흐름도이다.12 to 19 are process flow charts for explaining a method of manufacturing a semiconductor package according to a third embodiment of the present invention.

먼저, 도 12에 도시된 바와 같이 프레임(310)에 관통홀(312)과 비아홀(314a)을 형성한다. 한편, 비아홀(314a)은 관통홀(312)의 주위에 복수개가 형성될 수 있다.First, as shown in FIG. 12, a through hole 312 and a via hole 314a are formed in the frame 310. Meanwhile, a plurality of via holes 314a may be formed around the through hole 312.

한편, 프레임(310)은 절연 재질로 이루어지는 코어(316)과, 코어(316)의 상면과 저면에 형성되는 도체층(318)으로 구성될 수 있다.Meanwhile, the frame 310 may be composed of a core 316 made of an insulating material and a conductor layer 318 formed on the top and bottom surfaces of the core 316.

이후, 도 13에 도시된 바와 같이, 프레임(310)의 내면에 제1 금속층(340)을 형성한다. 제1 금속층(340)은 일예로서, 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 이들 중 어느 하나를 함유한 합금재질로 이루어질 수 있다.Thereafter, as shown in FIG. 13, a first metal layer 340 is formed on the inner surface of the frame 310. As an example, the first metal layer 340 may be made of either copper (Cu) or nickel (Ni) or an alloy material containing either one of these.

한편, 프레임(310)에 형성된 비아홀(314a)에 금속재질로 이루어지는 물질을 충진하여 비아(314)를 형성한다.Meanwhile, the via hole 314a formed in the frame 310 is filled with a metal material to form the via 314.

이후, 도 14 도시된 바와 같이, 프레임(310)의 저면 측에 제1 캐리어(30)를 부착한다. 제1 캐리어(30)는 전자부품(330)의 설치와 재배선부(320)의 형성을 위해 임시로 부착되는 구성으로서 이후 제거된다.Afterwards, as shown in FIG. 14, the first carrier 30 is attached to the bottom side of the frame 310. The first carrier 30 is temporarily attached for the installation of the electronic component 330 and the formation of the redistribution unit 320 and is later removed.

제1 캐리어(30)의 부착이 완료되면, 도 15에 도시된 바와 같이, 전자부품(330)이 제1 캐리어(30) 상에 부착된다. 이때, 전자부품(330)은 프레임(310)의 관통홀(312) 내에 삽입 배치된다. 그리고, 전자부품(330)은 프레임(310)의 내면에 형성된 제1 금속층(340)과 소정 간격 이격 배치되도록 제1 캐리어(30)에 설치된다.When attachment of the first carrier 30 is completed, the electronic component 330 is attached on the first carrier 30, as shown in FIG. 15. At this time, the electronic component 330 is inserted into the through hole 312 of the frame 310. Then, the electronic component 330 is installed on the first carrier 30 to be spaced apart from the first metal layer 340 formed on the inner surface of the frame 310 by a predetermined distance.

이후, 도 16에 도시된 바와 같이, 프레임(310)의 하단부에 재배선부(320)가 형성된다. 재배선부(320)는 절연층(322)과 배선층(324)을 구비할 수 있다. 한편, 전자부품(330)도 배선층(324)과 전기적으로 연결된다.Thereafter, as shown in FIG. 16, a rewiring portion 320 is formed at the lower end of the frame 310. The redistribution unit 320 may include an insulating layer 322 and a wiring layer 324. Meanwhile, the electronic component 330 is also electrically connected to the wiring layer 324.

또한, 재배선부(320)의 절연층(322)은 전자부품(330)과, 프레임(310)에 형성되는 금속층(340) 사이에 형성되는 공간에도 형성될 수 있다. 이에 따라, 전자부품(330)은 절연층(322)에 의해 고정될 수 있다.Additionally, the insulating layer 322 of the redistribution unit 320 may be formed in the space formed between the electronic component 330 and the metal layer 340 formed on the frame 310. Accordingly, the electronic component 330 can be fixed by the insulating layer 322.

이후, 도 17에 도시된 바와 같이, 제1 캐리어(30)를 제거하고, 제1 캐리어(30)가 설치된 면의 반대면에 제2 캐리어(40)를 설치한다.Thereafter, as shown in FIG. 17, the first carrier 30 is removed, and the second carrier 40 is installed on the opposite side of the side where the first carrier 30 is installed.

이후, 도 18에 도시된 바와 같이, 전자부품(330)의 상면과, 프레임(310)의 상면에 제2 금속층(350)을 형성한다. 다만, 본 실시예에서는 제2 금속층(350)이 프레임(310)에 형성된 도체층(318) 상에도 중첩되도록 형성되는 경우를 예로 들어 설명하고 있으나, 이에 한정되지 않으며, 프레임(310)의 도체층(318)과 연결되도록 전자부품(330) 상에만 형성될 수 있다.Thereafter, as shown in FIG. 18, a second metal layer 350 is formed on the upper surface of the electronic component 330 and the upper surface of the frame 310. However, in this embodiment, the case where the second metal layer 350 is formed to overlap the conductor layer 318 formed on the frame 310 is described as an example, but the case is not limited to this, and the conductor layer of the frame 310 It can be formed only on the electronic component 330 to be connected to 318.

제2 금속층(350)은 일예로서, 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 이들 중 어느 하나를 함유한 합금재질로 이루어질 수 있다. 다만, 본 실시예에서는 제1 금속층(340)과 제2 금속층(350)이 동일한 재질로 이루어지는 경우를 예로 들어 설명하고 있으나, 이에 한정되지 않으며 제1,2 금속층(340,350)은 서로 다른 재질로 이루어질 수도 있다.For example, the second metal layer 350 may be made of either copper (Cu) or nickel (Ni) or an alloy material containing either one of these. However, in this embodiment, the case where the first metal layer 340 and the second metal layer 350 are made of the same material is taken as an example, but the case is not limited to this, and the first and second metal layers 340 and 350 are made of different materials. It may be possible.

이후, 도 19에 도시된 바와 같이, 제2 캐리어(40)를 제거하고, 재배선부(320)의 저면에 솔더(302)가 형성된다.Thereafter, as shown in FIG. 19, the second carrier 40 is removed, and solder 302 is formed on the bottom of the redistribution portion 320.

상기한 바와 같이, 제1,2 금속층(340, 350)을 통해 방열 특성을 향상시킬 수 있으며, EMI 차폐 성능을 향상시킬 수 있다.As described above, heat dissipation characteristics can be improved through the first and second metal layers 340 and 350, and EMI shielding performance can be improved.

도 20은 본 발명의 제1 실시예에 따른 전자소자 모듈을 나타내는 개략 단면도이다.Figure 20 is a schematic cross-sectional view showing an electronic device module according to the first embodiment of the present invention.

도 20을 참조하면, 본 발명의 제1 실시예에 따른 전자소자 모듈(400)은 전술한 도 1에 도시된 반도체 패키지(100) 상에 적어도 하나의 전자소자(410)가 실장된다. 또한, 밀봉부(420)에 의해 전자소자(410)가 밀봉되도록 구성된다.Referring to FIG. 20, the electronic device module 400 according to the first embodiment of the present invention includes at least one electronic device 410 mounted on the semiconductor package 100 shown in FIG. 1 described above. Additionally, the electronic device 410 is configured to be sealed by the sealing portion 420.

한편, 본 발명의 제1 실시예에 따른 반도체 패키지(100)는 양면에 모두 접속패드(402)가 구비될 수 있다. 이에 따라, 양면 중 제1면에 메인 기판(미도시)이 실장되고, 제2 면에 별도로 제조된 전자소자(410)가 실장될 수 있다.Meanwhile, the semiconductor package 100 according to the first embodiment of the present invention may be provided with connection pads 402 on both sides. Accordingly, the main board (not shown) can be mounted on the first side of the two sides, and the separately manufactured electronic device 410 can be mounted on the second side.

또한, 전자소자(410)로는 능동 소자나 수동 소자 중 적어도 하나일 수 있으며, 밀봉부(420)는 EMC(Epoxy Molding Compound)로 이루어질 수 있다.Additionally, the electronic device 410 may be at least one of an active device or a passive device, and the sealing portion 420 may be made of EMC (Epoxy Molding Compound).

그리고, 일예로서, 본 발명의 제1 실시예에 따른 반도체 패키지(100)는 제1면 전체에 복수개의 접속패드(102)가 형성될 수 있다. 이러한 경우, 보다 많은 전자소자(410)를 반도체 패키지(100)에 실장할 수 있으므로 집적도를 높일 수 있다.And, as an example, the semiconductor package 100 according to the first embodiment of the present invention may have a plurality of connection pads 102 formed on the entire first surface. In this case, since more electronic devices 410 can be mounted on the semiconductor package 100, the degree of integration can be increased.

한편, 본 실시예에서는 본 발명의 제1 실시예에 따른 반도체 패키지(100)가 사용되는 경우를 예로 들어 설명하고 있으나, 이에 한정되지 않는다.Meanwhile, in this embodiment, the case where the semiconductor package 100 according to the first embodiment of the present invention is used is described as an example, but the present invention is not limited to this.

즉, 본 발명의 제2 실시예에 따른 반도체 패키지(200) 및 본 발명의 제3 실시예에 따른 반도체 패키지(300)가 사용될 수도 있을 것이다.That is, the semiconductor package 200 according to the second embodiment of the present invention and the semiconductor package 300 according to the third embodiment of the present invention may be used.

도 21은 본 발명의 제2 실시예에 따른 전자소자 모듈을 나타내는 개략 단면도이다.Figure 21 is a schematic cross-sectional view showing an electronic device module according to a second embodiment of the present invention.

도 21을 참조하면, 본 발명의 제2 실시예에 따른 전자소자 모듈(500)은 전술한 도 1에 도시한 반도체 패키지(100) 상에 패키지 온 패키지(510, Package on Package, PoP)가 실장된다. Referring to FIG. 21, the electronic device module 500 according to the second embodiment of the present invention has a package on package (PoP) 510 mounted on the semiconductor package 100 shown in FIG. 1 described above. do.

또한, 본 실시예에 따른 반도체 패키지(100)는 양면에 모두 접속패드(502)가 구비될 수 있다. 이에 따라, 양면 중 제1면에 메인 기판(미도시)이 실장되고, 제2 면에 별도로 제조된 패키지 온 패키지(510, Package on Package, PoP)가 실장될 수 있다.Additionally, the semiconductor package 100 according to this embodiment may be provided with connection pads 502 on both sides. Accordingly, the main board (not shown) can be mounted on the first side of the two sides, and a separately manufactured package on package (510, PoP) can be mounted on the second side.

일예로서, 패키지 온 패키지(510)는 패키지용 기판(512) 상에 전자소자(514)가 실장되고, 밀봉부(516)에 의해 전자소자(514)가 밀봉되도록 구성될 수 있다. 그러나, 이에 한정되지 않으며, 방열 부재(미도시)등 전자 부품 내장 기판(100)의 제1 면에 실장 가능한 모든 부품이 실장 가능할 것이다.As an example, the package-on-package 510 may be configured such that the electronic device 514 is mounted on the package substrate 512 and the electronic device 514 is sealed by the sealing portion 516. However, it is not limited to this, and any component that can be mounted on the first side of the electronic component embedded board 100, such as a heat dissipation member (not shown), may be mounted.

그리고, 본 발명의 제1 실시예에 따른 반도체 패키지(100)는 제1면 전체에 복수개의 접속 패드(50)가 구비될 수 있다. 이에 따라, I/O 단자가 많은 패키지도 제1면에 실장할 수 있다. 따라서, 제1면에 실장되는 패키지 온 패키지(510, Package on Package)와의 접합 신뢰성도 높일 수 있다.Additionally, the semiconductor package 100 according to the first embodiment of the present invention may be provided with a plurality of connection pads 50 on the entire first surface. Accordingly, a package with many I/O terminals can be mounted on the first side. Accordingly, the reliability of joining with the package on package 510 mounted on the first side can also be improved.

한편, 본 실시예에서는 본 발명의 제1 실시예에 따른 반도체 패키지(100)가 사용되는 경우를 예로 들어 설명하고 있으나, 이에 한정되지 않는다.Meanwhile, in this embodiment, the case where the semiconductor package 100 according to the first embodiment of the present invention is used is described as an example, but the present invention is not limited to this.

즉, 본 발명의 제2 실시예에 따른 반도체 패키지(200) 및 본 발명의 제3 실시예에 따른 반도체 패키지(300)가 사용될 수도 있을 것이다.That is, the semiconductor package 200 according to the second embodiment of the present invention and the semiconductor package 300 according to the third embodiment of the present invention may be used.

도 22는 본 발명의 제3 실시예에 따른 전자소자 모듈을 나타내는 개략 단면도이다.Figure 22 is a schematic cross-sectional view showing an electronic device module according to a third embodiment of the present invention.

도 22를 참조하면, 본 발명의 제3 실시예에 따른 전자소자 모듈(600)은 반도체 패키지(700) 상에 패키지 온 패키지(610, Package on Package, PoP)가 실장된다.Referring to FIG. 22, in the electronic device module 600 according to the third embodiment of the present invention, a package on package (PoP) 610 is mounted on a semiconductor package 700.

반도체 패키지(700)는 내부에 복수의 전자 부품(730)을 포함한다. 여기서, 전자 부품(730)은 전력 증폭기나 필터, 집적회로(IC)를 포함할 수 있으며, 베어 디이(bare die)의 형태로 매립될 수 있다. 한편, 반도체 패키지(700)는 전자 부품(730)이 복수개가 실장되는 구성을 제외하고는 본 발명의 제1 실시예에 따른 반도체 패키지(100)와 동일한 구성을 구비한다.The semiconductor package 700 includes a plurality of electronic components 730 therein. Here, the electronic component 730 may include a power amplifier, a filter, or an integrated circuit (IC), and may be embedded in the form of a bare die. Meanwhile, the semiconductor package 700 has the same configuration as the semiconductor package 100 according to the first embodiment of the present invention, except that a plurality of electronic components 730 are mounted.

패키지 온 패키지(610)는 패키지용 기판(612) 상에 복수개의 전자소자(614)가 실장되고, 밀봉부(616)에 의해 전자소자(614)가 밀봉되도록 구성될 수 있으나, 이에 한정되지 않는다.The package-on-package 610 may be configured such that a plurality of electronic devices 614 are mounted on a package substrate 612 and the electronic devices 614 are sealed by a sealing portion 616, but is not limited to this. .

또한, 본 발명의 제3 실시예에 따른 전자소자 모듈(600)의 표면에는 캡부재(620)가 배치된다.Additionally, a cap member 620 is disposed on the surface of the electronic device module 600 according to the third embodiment of the present invention.

캡부재(620)는 전자기파를 차폐하기 위해 구비된다. 따라서, 캡부재(620)는 반도체 패키지(700)와 패키지 온 패키지(610)이 형성하는 표면을 따라 형성될 수 있다.The cap member 620 is provided to shield electromagnetic waves. Accordingly, the cap member 620 may be formed along the surface formed by the semiconductor package 700 and the package-on-package 610.

이 경우, 반도체 패키지(700)와 패키지 온 패키지(610) 사이에는 절연 물질(630)이 충진될 수 있다.In this case, an insulating material 630 may be filled between the semiconductor package 700 and the package-on-package 610.

한편, 캡부재(620)는 상기 구성으로 한정되지 않으며, 필요에 따라 반도체 패키지(700)와 패키지 온 패키지(610) 중 어느 하나의 표면에만 형성될 수 있다. 또한, 캡부재(620)는 패키지 온 패키지(610)에 구비되는 전자소자(614) 사이에 개재되어 전자소자(614) 상호 간의 간섭을 차단할 수 있다.Meanwhile, the cap member 620 is not limited to the above configuration, and may be formed on only one surface of the semiconductor package 700 and the package-on-package 610, if necessary. Additionally, the cap member 620 may be interposed between the electronic devices 614 provided in the package-on-package 610 to block interference between the electronic devices 614.

이와 같이, 구성되는 본 실시예에 따른 전자소자 모듈(600)은 베어 다이(bare die)의 상태의 전자 부품(730)을 내부에 매립하며, 양면에 접속단자(702)가 배치될 수 있다. 따라서, 전자소자 모듈(600)의 크기를 최소화하면서 패키지 온 패키지(PoP) 구조에 활용될 수 있다.The electronic device module 600 according to the present embodiment configured in this way may have the electronic component 730 in a bare die state embedded therein, and connection terminals 702 may be disposed on both sides. Therefore, it can be used in a package-on-package (PoP) structure while minimizing the size of the electronic device module 600.

더하여, 블록 도체를 통해 전자 소자에서 발생되는 열을 효과적으로 배출할 수 있으므로, 동작 중에 전자소자 모듈의 온도가 증가하는 것을 억제할 수 있다.In addition, since the heat generated from the electronic device can be effectively discharged through the block conductor, an increase in the temperature of the electronic device module during operation can be suppressed.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and variations are possible without departing from the technical spirit of the present invention as set forth in the claims. This will be self-evident to those with ordinary knowledge in the field.

100, 200, 300, 700 : 반도체 패키지
110, 310 : 프레임
120, 320 : 재배선부
130, 330 : 전자부품
140 : 금속층
150, 250 : 전도성층
400, 500, 600 : 전자소자 모듈100, 200, 300, 700: Semiconductor package
110, 310: frame
120, 320: Rewiring section
130, 330: Electronic components
140: metal layer
150, 250: Conductive layer
400, 500, 600: Electronic device module

Claims (18)

관통홀이 형성되며, 절연 재질로 이루어지는 코어, 상기 코어의 상면과 저면에 형성되는 도체층, 및 상기 도체층에 연결되는 비아를 포함하는 프레임;
상기 프레임의 관통홀 내에 배치되는 전자부품;
상기 프레임의 내면과 상기 전자부품의 상면에 형성되는 금속층;
상기 프레임과 전자부품의 하부에 형성되며, 절연 재질로 이루어지는 절연층과 상기 절연층 내에 형성되며 상기 비아에 전기적으로 연결되는 배선층을 포함하는 재배선부; 및
상기 전자부품의 상면에 형성되는 금속층과 상기 코어의 상면에 형성되는 도체층을 전기적으로 연결하며, 상기 전자부품과 상기 프레임의 상부를 모두 덮도록 형성되는 전도성층;
을 포함하고,
상기 절연층은 상기 프레임의 내면에 형성되는 금속층과, 상기 전자부품의 외면에 의해 형성되는 공간까지 연장 형성되는 반도체 패키지.
A frame in which a through hole is formed and including a core made of an insulating material, a conductor layer formed on the upper and lower surfaces of the core, and a via connected to the conductor layer;
Electronic components disposed within the through hole of the frame;
a metal layer formed on the inner surface of the frame and the upper surface of the electronic component;
a rewiring portion formed below the frame and the electronic component and including an insulating layer made of an insulating material and a wiring layer formed in the insulating layer and electrically connected to the via; and
a conductive layer that electrically connects a metal layer formed on the upper surface of the electronic component and a conductive layer formed on the upper surface of the core, and is formed to cover both the electronic component and the upper portion of the frame;
Including,
A semiconductor package wherein the insulating layer extends to a space formed by a metal layer formed on an inner surface of the frame and an outer surface of the electronic component.
 삭제delete 제1항에 있어서,
상기 금속층과 상기 전도성층은 상기 비아를 통해 그라운드 전극과 연결되는 반도체 패키지.
According to paragraph 1,
A semiconductor package wherein the metal layer and the conductive layer are connected to a ground electrode through the via.
 삭제delete 제1항에 있어서,
상기 금속층은 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 이들 중 어느 하나를 함유한 합금재질로 이루어지는 반도체 패키지.
According to paragraph 1,
The metal layer is a semiconductor package made of either copper (Cu) or nickel (Ni) or an alloy material containing either one of them.
 삭제delete 삭제delete 제1항에 있어서,
상기 전도성층은 띠 형상을 가지는 반도체 패키지.
According to paragraph 1,
A semiconductor package wherein the conductive layer has a strip shape.
 제1항에 있어서,
상기 전도성층은 은 에폭시(Ag Epoxy), 전도성 에폭시, 솔더 재료로 이루어지는 반도체 패키지.
According to paragraph 1,
The conductive layer is a semiconductor package made of silver epoxy (Ag Epoxy), conductive epoxy, and solder material.
 삭제delete 삭제delete 관통홀이 형성되며, 절연 재질로 이루어지는 코어, 상기 코어의 상면과 저면에 형성되는 도체층, 및 상기 도체층과 연결되는 비아를 포함하고, 내면에 제1 금속층이 형성되는 프레임;
상기 프레임의 관통홀 내에 배치되는 전자부품;
상기 프레임과 상기 전자부품의 하부에 형성되며, 절연 재질로 이루어지는 절연층과, 상기 절연층 내에 형성되며 상기 비아에 전기적으로 연결되는 배선층을 포함하는 재배선부; 및
상기 코어의 상면에 형성되는 도체층과 전기적으로 연결되며, 상기 전자부품의 상면과 상기 프레임의 상면을 모두 덮도록 형성되는 제2 금속층;
을 포함하고,
상기 절연층은 상기 제1 금속층과, 상기 전자부품의 외면에 의해 형성되는 공간까지 연장 형성되는 반도체 패키지.
A frame in which a through hole is formed, including a core made of an insulating material, a conductor layer formed on the upper and lower surfaces of the core, and a via connected to the conductor layer, and a first metal layer formed on the inner surface;
Electronic components disposed within the through hole of the frame;
a rewiring portion formed under the frame and the electronic component and including an insulating layer made of an insulating material, and a wiring layer formed in the insulating layer and electrically connected to the via; and
a second metal layer electrically connected to the conductor layer formed on the upper surface of the core and formed to cover both the upper surface of the electronic component and the upper surface of the frame;
Including,
A semiconductor package wherein the insulating layer extends to a space formed by the first metal layer and an outer surface of the electronic component.
 삭제delete 제12항에 있어서,
상기 제1 금속층 및 상기 제2 금속층은 상기 비아를 통해 그라운드 전극과 연결되는 반도체 패키지.
According to clause 12,
The first metal layer and the second metal layer are connected to a ground electrode through the via.
 제12항에 있어서,
상기 제1 금속층 및 상기 제2 금속층은 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 이들 중 어느 하나를 함유한 합금재질로 이루어지는 반도체 패키지.
According to clause 12,
The first metal layer and the second metal layer are made of either copper (Cu) or nickel (Ni) or an alloy material containing any one of them.
 삭제delete 제1항, 제3항, 제5항, 제8항, 제9항, 제12항, 제14항, 또는 제15항 중 어느 한 항에 기재된 반도체 패키지; 및
상기 반도체 패키지의 일면에 실장되는 적어도 하나의 전자 소자;
를 포함하는 전자소자 모듈.
The semiconductor package according to any one of claims 1, 3, 5, 8, 9, 12, 14, or 15; and
At least one electronic device mounted on one side of the semiconductor package;
An electronic device module containing a.
 제1항, 제3항, 제5항, 제8항, 제9항, 제12항, 제14항, 또는 제15항 중 어느 한 항에 기재된 반도체 패키지; 및
상기 반도체 패키지의 일면에 실장되는 패키지 온 패키지;
를 포함하는 전자소자 모듈.The semiconductor package according to any one of claims 1, 3, 5, 8, 9, 12, 14, or 15; and
a package-on-package mounted on one side of the semiconductor package;
An electronic device module containing a.
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