KR20180020860A - Semi-conductor package and module of electronic device using the same - Google Patents
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Abstract
Description
본 발명은 반도체 패키지 및 이를 이용한 전자소자 모듈에 관한 것이다.The present invention relates to a semiconductor package and an electronic device module using the same.
최근 반도체 패키지의 경박단소화로 인하여 전자부품의 작동 시 동반되는 파워 손실(Power loss)에 의한 방열이 큰 이슈가 되고 있다. 그리고, 전자부품으로부터 발생되는 열은 전자부품 및 반도체 패키지를 열화시켜 신뢰성 및 특성을 저하시키는 문제를 초래한다.Recently, heat dissipation due to the power loss accompanying the operation of electronic parts has become a big issue due to the light and short life of the semiconductor package. The heat generated from the electronic parts deteriorates the electronic parts and the semiconductor package, resulting in a problem of lowering reliability and characteristics.
이에 추가하여 전자제품의 크기가 축소되는 소형화 경향에 따라 다양한 소자간의 거리가 가까워지고 기존에 사용하는 EMI 차폐 방법이 소형화로 인하여 적용이 어려운 문제가 있다.In addition to this, there is a problem that it is difficult to apply the conventional EMI shielding method due to miniaturization because the distance between the various devices becomes close to each other as the size of the electronic product is reduced.
이에 따라, 상기한 문제점들을 해결할 수 있는 새로운 구조의 방열 및 EMI 차폐 성능 향상을 위한 구조의 개발이 필요한 실정이다.Accordingly, there is a need to develop a structure for improving heat dissipation and EMI shielding performance of a new structure that can solve the above problems.
방열 특성 및 EMI 차폐 성능을 향상시킬 수 있는 반도체 패키지 및 이를 이용한 전자소자 모듈가 제공된다.A semiconductor package capable of improving heat dissipation characteristics and EMI shielding performance, and an electronic device module using the semiconductor package.
본 발명의 일 실시예에 따른 반도체 패키지는 관통홀이 형성되는 프레임과, 상기 프레임의 관통홀 내에 배치되는 전자부품과, 상기 프레임의 내면과 상기 전자부품의 상면 중 적어도 하나에 형성되는 금속층과, 상기 프레임과 전자부품의 하부에 형성되는 재배선부 및 상기 금속층에 연결되도록 형성되는 전도성층을 포함한다.According to an aspect of the present invention, there is provided a semiconductor package including: a frame having a through hole; an electronic component disposed in the through hole of the frame; a metal layer formed on at least one of an inner surface of the frame and an upper surface of the electronic component; A rewiring portion formed on the lower portion of the frame and the electronic component, and a conductive layer formed to be connected to the metal layer.
방열 특성 및 EMI 차폐 성능을 향상시킬 수 있는 효과가 있다.Heat radiation characteristics and EMI shielding performance can be improved.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 나타내는 개략 단면도이다.
도 2 내지 도 9는 본 발명의 제1 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정 흐름도이다.
도 10은 본 발명의 제2 실시예에 따른 반도체 패키지를 나타내는 개략 단면도이다.
도 11는 본 발명의 제3 실시예에 따른 반도체 패키지를 나타내는 개략 단면도이다.
도 12 내지 도 19는 본 발명의 제3 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정 흐름도이다.
도 20은 본 발명의 제1 실시예에 따른 전자소자 모듈을 나타내는 개략 단면도이다.
도 21은 본 발명의 제2 실시예에 따른 전자소자 모듈을 나타내는 개략 단면도이다.
도 22은 본 발명의 제3 실시예에 따른 전자소자 모듈을 나타내는 개략 단면도이다.1 is a schematic cross-sectional view showing a semiconductor package according to a first embodiment of the present invention.
2 to 9 are process flow diagrams illustrating a method of manufacturing a semiconductor package according to a first embodiment of the present invention.
10 is a schematic cross-sectional view showing a semiconductor package according to a second embodiment of the present invention.
11 is a schematic cross-sectional view showing a semiconductor package according to a third embodiment of the present invention.
12 to 19 are process flow diagrams illustrating a method of manufacturing a semiconductor package according to a third embodiment of the present invention.
20 is a schematic cross-sectional view showing an electronic device module according to the first embodiment of the present invention.
21 is a schematic sectional view showing an electronic device module according to a second embodiment of the present invention.
22 is a schematic cross-sectional view showing an electronic device module according to a third embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. The shape and size of elements in the drawings may be exaggerated for clarity.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 나타내는 개략 단면도이다.1 is a schematic cross-sectional view showing a semiconductor package according to a first embodiment of the present invention.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 패키지(100)는 일예로서, 프레임(110), 재배선부(120), 전자부품(130), 금속층(140) 및 전도성층(150)을 포함하여 구성될 수 있다.1, a
프레임(110)에는 전자부품(130)이 삽입 배치되는 관통홀(112)이 형성될 수 있다. 즉, 프레임(110)은 전자부품(130)을 감싸도록 배치되며, 일예로서 전자부품(130)이 관통홀(112)의 내부에 배치되는 플레이트 형상을 가질 수 있다.The
한편, 프레임(110)에는 복수개의 비아(114)가 형성될 수 있으며, 일예로서 비아(114)는 후술할 전도성층(150)과 그라운드 전극을 연결하는 역할을 수행할 수 있다.A plurality of
그리고, 프레임(110)은 코어(116)와, 코어(116)의 상면과 저면에 형성되는 도체층(118)으로 구성될 수 있다.The
코어(116)는 절연재질로 이루어질 수 있으며, 예를 들어 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Bulid-up Film), FR-4, BT(Bismaleimide Triazine) 수지 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 코어(116)는 강성 및 열 전도도가 우수한 금속(metal)이 그 내부에 배치될 수도 있는데, 이때 금속으로는 Fe-Ni계 합금이 사용될 수 있으며, Fe-Ni계 합금 표면에 Cu 도금을 형성할 수도 있다. 그 외에도 기타 유리(glass), 세라믹(ceramic), 플라스틱(plastic) 등이 그 내부에 배치될 수도 있다. The
도체층(118)은 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다. 도체층(118)은 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.The
재배선부(120)는 프레임(110)의 저면에 형성되며, 전자부품(130)은 재배선부(120) 상에 실장될 수 있다. 일예로서, 재배선부(120)는 절연층(122)과 배선층(124)을 구비할 수 있다. 그리고, 재배선부(120)의 하부로 노출되는 배선층(124)에는 솔더(102)가 형성될 수 있다.The
한편, 재배선부(120)의 배선층(124)은 비아(114)에 전기적으로 연결될 수 있다.The
또한, 재배선부(120)의 절연층(122)은 전자부품(130)과 프레임(110)에 형성되는 금속층(140) 사이에 형성되는 공간에도 형성될 수 있다. 이에 따라, 전자부품(130)은 재배선부(120)의 절연층(122)에 의해 고정될 수 있다.The
전자부품(130)은 프레임(110)의 관통홀(112) 내에 삽입 배치되도록 재배선부(120) 상에 설치된다. 한편, 전자부품(130)의 저면에는 재배선부(120)의 배선층(124)에 연결되는 연결패드(미도시)가 노출될 수 있다.The
일예로서, 전자부품(130)은 IC 칩일 수 있다. 다만, 이에 한정되지 않으며 전자부품(130)은 이미지센서, 메모리칩 등 다양한 칩으로 변경 가능할 것이다.For example, the
금속층(140)은 전자부품(130)의 상면에 형성되는 제1 금속층(142)을 구비할 수 있다. 제1 금속층(142)은 전자부품(130)의 제조시 형성되어 제1 금속층(142)이 형성된 전자부품(130)이 재배선부(120) 상에 설치되는 것이다. 제1 금속층(142)은 일예로서, 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 이들 중 어느 하나를 함유한 합금재질로 이루어질 수 있다.The
금속층(140)은 프레임(110)의 내면에 형성되는 제2 금속층(144)을 구비할 수 있다. 제2 금속층(144)도 일예로서, 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 이들 중 어느 하나를 함유한 합금재질로 이루어질 수 있다.The
일예로서, 금속층(140)은 그라운드 전극(미도시)과 전기적으로 연결될 수 있다. 다시 말해, 제1,2 금속층(142,144)은 그라운드 전극과 전기적으로 연결될 수 있다.For example, the
이와 같이, 금속층(140)이 프레임(110)의 내면에 형성되므로, 전자부품(130)으로부터 발생되는 열이 금속층(140)을 통해 재배선부(120) 및 도체층(118)으로 전달되어 열방출 효율을 향상시킬 수 있는 것이다.Since the
나아가, 금속층(140)이 그라운드 전극과 전기적으로 연결되므로 EMI 차폐 성능을 향상시킬 수 있는 것이다.Further, since the
전도성층(150)은 프레임(110)의 상면과 전자부품(130) 상면을 덮도록 형성된다. 이와 같이 형성되는 전도성층(150)은 EMI 차폐 및 방열기능을 수행한다. 다시 말해, 전도성층(150)은 프레임(110)의 상면에 형성되는 도체층(118)과, 전자부품(130)의 상면에 형성되는 금속층(140)을 연결하는 역할을 수행하여 EMI 차폐 및 방열기능을 수행하는 것이다.The
한편, 전도성층(150)은 은 에폭시(Ag Epoxy), 전도성 에폭시, 솔더 재료로 이루어질 수 있다.Meanwhile, the
이와 같이, 전도성층(150)이 프레임(110)의 상면과 전자부품(130) 상면을 덮도록 형성되므로, 전도성층(150)이 형성되지 않은 경우와 비교하여 EMI 차폐 특성이 향상될 수 있다. 다시 말해, EMC 몰드층이 형성된 경우와 비교하여 전도성층(150)이 형성되는 경우 EMI 차폐 특성이 향상될 수 있다. 나아가, 방열 성능도 향상시킬 수 있다.Since the
상기한 바와 같이, 전도성층(150)을 통해 EMI 차폐 특성 및 방열 성능을 향상시킬 수 있다.As described above, the EMI shielding property and the heat radiation performance can be improved through the
이하에서는 도면을 참조하여 본 발명의 제1 실시예에 따른 반도체 패키지의 제조방법에 대하여 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor package according to a first embodiment of the present invention will be described with reference to the drawings.
도 2 내지 도 9은 본 발명의 제1 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정 흐름도이다.2 to 9 are process flow diagrams illustrating a method of manufacturing a semiconductor package according to a first embodiment of the present invention.
먼저, 도 2에 도시된 바와 같이 프레임(110)에 관통홀(112)과 비아홀(114a)을 형성한다. 한편, 비아홀(114a)은 관통홀(112)의 주위에 복수개가 형성될 수 있다.First, a through
한편, 프레임(110)은 절연 재질로 이루어지는 코어(116)과, 코어(116)의 상면과 저면에 형성되는 도체층(118)으로 구성될 수 있다.The
이후, 도 3에 도시된 바와 같이, 프레임(210)의 내면에 금속층(140)을 형성한다. 한편, 금속층(240)은 일예로서, 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 이들 중 어느 하나를 함유한 합금재질로 이루어질 수 있다.Then, as shown in FIG. 3, a
한편, 프레임(210)에 형성된 비아홀(214a)에 전도성 재질로 이루어지는 물질을 충진하여 비아(214)를 형성한다.Meanwhile, the via hole 214a formed in the frame 210 is filled with a material made of a conductive material to form the via 214.
이후, 도 4에 도시된 바와 같이, 프레임(110)의 저면 측에 제1 캐리어(10)를 부착한다. 제1 캐리어(10)는 전자부품(130) 및 전도성층(150)의 형성을 위해 임시로 부착되는 구성으로서 이후 제거된다.Then, as shown in Fig. 4, the
제1 캐리어(10)의 부착이 완료되면, 도 5에 도시된 바와 같이, 전자부품(130)이 제1 캐리어(10) 상에 부착된다. 이때, 전자부품(130)은 프레임(110)의 관통홀(112) 내에 삽입 배치된다. 그리고, 전자부품(130)은 프레임(110)의 내면에 형성된 금속층(130)과 소정 간격 이격 배치되도록 제1 캐리어(10)에 설치된다.When the attachment of the
한편, 전자부품(130) 상면에는 금속층(140)이 구비된다. 그리고, 전자부품(130)의 상면에 형성되는 금속층(140)은 전자부품(130)의 제조 과정에서 형성되는 구성으로서, 프레임(210)의 내면에 형성되는 금속층(140)과는 별도로 형성된다.On the other hand, a
즉, 금속층(140)이 상면에 형성된 전자부품(130)이 제1 캐리어(10) 상에 설치되는 것이다.That is, the
다만, 이에 한정되지 않으며, 금속층(140)은 전자부품(130)이 제1 캐리어(10) 상에 설치된 상태에서 형성될 수도 있을 것이다.However, the present invention is not limited thereto, and the
이후, 도 6에 도시된 바와 같이, 프레임(110)의 하단부에 재배선부(120)가 형성된다. 재배선부(120)는 절연층(122)과 배선층(124)을 구비하며, 배선층(124)은 그라운드 전극과 전기적으로 연결될 수 있다.Thereafter, as shown in FIG. 6, a
한편, 전자부품(130)도 배선층(124)과 전기적으로 연결된다.On the other hand, the
그리고, 재배선부(120)의 절연층(122)은 전자부품(130)과, 프레임(110)의 내면에 형성되는 금속층(140)에 의해 형성되는 공간에도 형성되어 전자부품(130)을 고정시키는 역할도 수행한다.The insulating
이후, 도 7에 도시된 바와 같이, 제1 캐리어(10)를 제거하고, 제1 캐리어(10)가 설치된 면의 반대면에 제2 캐리어(20)를 설치한다.Thereafter, as shown in Fig. 7, the
이후, 8에 도시된 바와 같이, 전도성층(150)이 형성된다. 전도성층(150)은 프레임(110)의 도체층(118)과 전자부품(130)에 형성된 금속층(140)을 덮도록 형성된다. 이와 같이 형성되는 전도성층(150)은 EMI 차폐 및 방열기능을 수행한다.Thereafter, as shown at 8, a
한편, 전도성층(150)은 은 에폭시(Ag Epoxy), 전도성 에폭시, 솔더 재료로 이루어질 수 있다.Meanwhile, the
전도성층(150)의 형성이 완료되면, 도 9에 도시된 바와 같이 제2 캐리어(20)를 제거한 후 재배선부(120)의 저면에 솔더(102)가 형성된다.When the formation of the
상기한 바와 같이, 전도성층(150)을 형성함으로써 EMI 차폐 성능 및 방열 성능을 향상시킬 수 있는 것이다.As described above, the EMI shielding performance and the heat radiation performance can be improved by forming the
나아가, 재배선부(120)를 통해 전자부품(130)을 고정시킬 수 있다.Further, the
이하에서는 도면을 참조하여 본 발명의 제2 실시예에 따른 반도체 패키지에 대하여 설명하기로 한다. 다만, 상기에서 설명한 구성요소와 동일한 구성요소에 대해서는 자세한 설명을 생략하고 상기한 설명에 갈음하기로 한다.Hereinafter, a semiconductor package according to a second embodiment of the present invention will be described with reference to the drawings. However, the same components as those described above will not be described in detail, and the description will be omitted.
도 10은 본 발명의 제2 실시예에 따른 반도체 패키지를 나타내는 개략 단면도이다.10 is a schematic cross-sectional view showing a semiconductor package according to a second embodiment of the present invention.
도 10을 참조하면, 본 발명의 제2 실시예에 따른 반도체 패키지(200)는 일예로서, 프레임(110), 재배선부(120), 전자부품(130), 금속층(140) 및 전도성층(250)을 포함하여 구성될 수 있다.Referring to FIG. 10, a
한편, 프레임(110), 재배선부(120), 전자부품(130) 및 금속층(140)은 상기한 본 발명의 제1 실시예에 따른 전자부품 내장 기판(100)에 구비되는 구성과 동일한 구성이므로 자세한 설명을 생략하고 상기한 설명에 갈음하기로 한다.The
전도성층(250)은 프레임(110)의 도체층(118)과, 전자부품(130)의 금속층(140)을 연결하도록 형성된다. 일예로서, 전도성층(250)은 사각형 띠 형상을 가질 수 있다. 다시 말해, 전자부품(130)의 상면에 형성되는 금속층(140)이 종국적으로 그라운드 전극과 연결되도록 함으로써 EMI 차폐 성능을 향상시킬 수 있는 것이다.The
나아가, 전자부품(130)으로부터 발생되는 열이 전도성층(250)을 통해 전달되므로 방열 효율을 향상시킬 수 있는 것이다.Further, since the heat generated from the
한편, 전도성층(50)은 은 에폭시(Ag Epoxy), 전도성 에폭시, 솔더 재료로 이루어질 수 있다.Meanwhile, the conductive layer 50 may be made of Ag Epoxy, conductive epoxy, or a solder material.
이와 같이, 전도성층(250)이 도체층(118)과 금속층(140)을 연결하도록 형성되므로, 전도성층(250)이 형성되지 않은 경우와 비교하여 EMI 차폐 특성이 향상될 수 있다. 다시 말해, EMC 몰드층이 형성된 경우와 비교하여 전도성층(250)이 형성되는 경우 EMI 차폐 특성이 향상될 수 있다. 나아가, 방열 성능도 향상시킬 수 있다.Since the
나아가, 전도성층(250)이 도체층(118)과 금속층(140)을 연결하는 띠 형상을 가지도록 형성되므로, 제조비용이 절감되며 제조수율이 향상될 수 있다.Further, since the
상기한 바와 같이, 전도성층(250)을 통해 EMI 차폐 특성 및 방열 성능을 향상시킬 수 있다. 나아가, 제조비용을 절감시킬 수 있으며, 제조수율을 향상시킬 수 있다.As described above, the EMI shielding property and the heat radiation performance can be improved through the
이하에서는 도면을 참조하여 본 발명의 제3 실시예에 따른 반도체 패키지에 대하여 설명하기로 한다.Hereinafter, a semiconductor package according to a third embodiment of the present invention will be described with reference to the drawings.
도 11은 본 발명의 제3 실시예에 따른 반도체 패키지를 나타내는 개략 단면도이다.11 is a schematic cross-sectional view showing a semiconductor package according to a third embodiment of the present invention.
도 11을 참조하면, 본 발명의 제3 실시예에 따른 반도체 패키지(300)는 일예로서, 프레임(310), 재배선부(320), 전자부품(330), 제1 금속층(340) 및 제2 금속층(350)을 포함하여 구성될 수 있다.Referring to FIG. 11, a
프레임(310)에는 전자부품(330)이 삽입 배치되는 관통홀(312)이 형성될 수 있다. 즉, 프레임(310)은 전자부품(330)을 감싸도록 배치되며, 일예로서 전자부품(330)이 관통홀(312)의 내부에 배치되는 플레이트 형상을 가질 수 있다.A through
한편, 프레임(310)에는 복수개의 비아(314)가 형성될 수 있으며, 일예로서 비아(314)는 후술할 제1,2 금속층(340,350)과 그라운드 전극을 연결하는 역할을 수행할 수 있다.A plurality of
그리고, 프레임(310)은 코어(316)와, 코어(316)의 상면과 저면에 형성되는 도체층(318)으로 구성될 수 있다.The
코어(316)는 절연재질로 이루어질 수 있으며, 예를 들어 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Bulid-up Film), FR-4, BT(Bismaleimide Triazine) 수지 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 코어(116)는 강성 및 열 전도도가 우수한 금속(metal)이 그 내부에 배치될 수도 있는데, 이때 금속으로는 Fe-Ni계 합금이 사용될 수 있으며, Fe-Ni계 합금 표면에 Cu 도금을 형성할 수도 있다. 그 외에도 기타 유리(glass), 세라믹(ceramic), 플라스틱(plastic) 등이 그 내부에 배치될 수도 있다. The
도체층(318)은 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다. 도체층(318)은 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.The
재배선부(320)는 프레임(310)의 저면에 형성되며, 전자부품(330)은 재배선부(320) 상에 실장될 될 수 있다. 일예로서, 재배선부(320)는 절연층(322)과 배선층(324)을 구비할 수 있다. 그리고, 재배선부(320)의 하부로 노출되는 배선층(324)에는 솔더(302)가 형성될 수 있다.The
한편, 재배선부(320)의 배선층(324)은 비아(314)에 전기적으로 연결될 수 있다.Meanwhile, the
또한, 재배선부(320)의 절연층(322)은 전자부품(330)과 프레임(310)에 형성되는 금속층(340) 사이에 형성되는 공간에도 형성될 수 있다. 이에 따라, 전자부품(330)은 절연층(322)에 의해 고정될 수 있다.The insulating
전자부품(330)은 프레임(310)의 관통홀(312) 내에 삽입 배치되도록 재배선부(320) 상에 설치된다. 한편, 전자부품(330)의 저면에는 재배선부(320)의 배선층(324)에 연결되는 연결패드가 노출될 수 있다.The
일예로서, 전자부품(330)은 IC 칩일 수 있다. 다만, 이에 한정되지 않으며 전자부품(330)은 이미지센서, 메모리칩 등 다양한 칩으로 변경 가능할 것이다.As an example, the
제1 금속층(340)은 프레임(310)의 내면에 형성될 수 있다. 그리고, 제1 금속층(340)은 일예로서, 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 이들 중 어느 하나를 함유하는 합금재질로 이루어질 수 있다. 또한, 금속층(340)은 일예로서 그라운드 전극과 전기적으로 연결될 수 있다.The
이와 같이, 제1 금속층(340)이 프레임(310)의 내면에 형성되므로, 방열 특성이 향상될 수 있다. 나아가, 제1 금속층(340)이 그라운드 전극에 연결되므로 EMI 차폐 성능을 향상시킬 수 있는 것이다.Since the
제2 금속층(350)은 전자부품(330)의 상면과 프레임(310)의 상면을 덮도록 형성될 수 있다. 제2 금속층(350)은 일예로서, 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 이들 중 어느 하나를 함유하는 합금재질로 이루어질 수 있다. 나아가, 제2 금속층(340)도 그라운드 전극과 전기적으로 연결될 수 있다.The
이와 같이, 제2 금속층(340)이 전자부품(330)의 상면과 프레임(310)의 상면을 덮도록 형성되므로, 방열 특성을 향상시킬 수 있는 것이다. 나아가, 제2 금속층(350)이 그라운드 전극에 연결되므로 EMI 차폐 성능을 향상시킬 수 있는 것이다.Since the
한편, 도면에는 도시하지 않았으나, 제2 금속층(340) 상부에 금속 시트나 흑연층을 추가하여 방열 특성을 보다 향상시킬 수도 있을 것이다.Although not shown in the drawing, a metal sheet or a graphite layer may be added on the
상기한 바와 같이, 제1,2 금속층(340, 350)을 형성함으로써 EMI 차폐 성능 및 방열 성능을 향상시킬 수 있는 것이다.As described above, the EMI shielding performance and the heat radiation performance can be improved by forming the first and
나아가, 재배선부(320)를 통해 전자부품(330)을 고정시킬 수 있다.Further, the
이하에서는 도면을 참조하여 본 발명의 제3 실시예에 따른 반도체 패키지의 제조방법에 대하여 설명하기로 한다. Hereinafter, a method of manufacturing a semiconductor package according to a third embodiment of the present invention will be described with reference to the drawings.
도 12 내지 도 19은 본 발명의 제3 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정 흐름도이다.12 to 19 are process flow diagrams illustrating a method of manufacturing a semiconductor package according to a third embodiment of the present invention.
먼저, 도 12에 도시된 바와 같이 프레임(310)에 관통홀(312)과 비아홀(314a)을 형성한다. 한편, 비아홀(314a)은 관통홀(312)의 주위에 복수개가 형성될 수 있다.First, a through
한편, 프레임(310)은 절연 재질로 이루어지는 코어(316)과, 코어(316)의 상면과 저면에 형성되는 도체층(318)으로 구성될 수 있다.The
이후, 도 13에 도시된 바와 같이, 프레임(310)의 내면에 제1 금속층(340)을 형성한다. 제1 금속층(340)은 일예로서, 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 이들 중 어느 하나를 함유한 합금재질로 이루어질 수 있다.Then, as shown in FIG. 13, a
한편, 프레임(310)에 형성된 비아홀(314a)에 금속재질로 이루어지는 물질을 충진하여 비아(314)를 형성한다.Meanwhile, the via
이후, 도 14 도시된 바와 같이, 프레임(310)의 저면 측에 제1 캐리어(40)를 부착한다. 제1 캐리어(40)는 전자부품(330)의 설치와 재배선부(320)의 형성을 위해 임시로 부착되는 구성으로서 이후 제거된다.Thereafter, as shown in Fig. 14, the
제1 캐리어(40)의 부착이 완료되면, 도 15에 도시된 바와 같이, 전자부품(330)이 제1 캐리어(40) 상에 부착된다. 이때, 전자부품(330)은 프레임(310)의 관통홀(312) 내에 삽입 배치된다. 그리고, 전자부품(330)은 프레임(310)의 내면에 형성된 제1 금속층(340)과 소정 간격 이격 배치되도록 제1 캐리어(40)에 설치된다.When the attachment of the
이후, 도 16에 도시된 바와 같이, 프레임(310)의 하단부에 재배선부(320)가 형성된다. 재배선부(320)는 절연층(322)과 배선층(324)을 구비할 수 있다. 한편, 전자부품(330)도 배선층(324)과 전기적으로 연결된다.Thereafter, as shown in FIG. 16, a
또한, 재배선부(320)의 절연층(322)은 전자부품(330)과, 프레임(310)에 형성되는 금속층(340) 사이에 형성되는 공간에도 형성될 수 있다. 이에 따라, 전자부품(330)은 절연층(322)에 의해 고정될 수 있다.The insulating
이후, 도 17에 도시된 바와 같이, 제1 캐리어(40)를 제거하고, 제1 캐리어(40)가 설치된 면의 반대면에 제2 캐리어(50)를 설치한다.Thereafter, as shown in Fig. 17, the
이후, 도 18에 도시된 바와 같이, 전자부품(330)의 상면과, 프레임(310)의 상면에 제2 금속층(350)을 형성한다. 다만, 본 실시예에서는 제2 금속층(350)이 프레임(310)에 형성된 도체층(318) 상에도 중첩되도록 형성되는 경우를 예로 들어 설명하고 있으나, 이에 한정되지 않으며, 프레임(310)의 도체층(328)과 연결되도록 전자부품(330) 상에만 형성될 수 있다.18, a
제2 금속층(350)은 일예로서, 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 이들 중 어느 하나를 함유한 합금재질로 이루어질 수 있다. 다만, 본 실시예에서는 제1 금속층(340)과 제2 금속층(350)이 동일한 재질로 이루어지는 경우를 예로 들어 설명하고 있으나, 이에 한정되지 않으며 제1,2 금속층(340,350)은 서로 다른 재질로 이루어질 수도 있다.The
이후, 도 19에 도시된 바와 같이, 제2 캐리어(50)를 제거하고, 재배선부(320)의 저면에 솔더(302)가 형성된다.19, the second carrier 50 is removed, and the
상기한 바와 같이, 제1,2 금속층(340, 350)을 통해 방열 특성을 향상시킬 수 있으며, EMI 차폐 성능을 향상시킬 수 있다.As described above, the heat dissipation characteristics can be improved through the first and
도 20은 본 발명의 제1 실시예에 따른 전자소자 모듈을 나타내는 개략 단면도이다.20 is a schematic cross-sectional view showing an electronic device module according to the first embodiment of the present invention.
도 20을 참조하면, 본 발명의 제1 실시예에 따른 전자소자 모듈(400)은 전술한 도 1에 도시된 반도체 패키지(100) 상에 적어도 하나의 전자소자(410)가 실장된다. 또한, 밀봉부(420)에 의해 전자소자(410)가 밀봉되도록 구성된다.Referring to FIG. 20, the
한편, 본 발명의 제1 실시예에 따른 반도체 패키지(100)는 양면에 모두 접속패드(402)가 구비될 수 있다. 이에 따라, 양면 중 제1면에 메인 기판(미도시)이 실장되고, 제2 면에 별도로 제조된 전자소자(410)가 실장될 수 있다.Meanwhile, the
또한, 전자소자(410)로는 능동 소자나 수동 소자 중 적어도 하나일 수 있으며, 밀봉부(420)는 EMC(Epoxy Molding Compound)로 이루어질 수 있다.In addition, the
그리고, 일예로서, 본 발명의 제1 실시예에 따른 반도체 패키지(100)는 제1면 전체에 복수개의 접속패드(102)가 형성될 수 있다. 이러한 경우, 보다 많은 전자소자(410)를 반도체 패키지(100)에 실장할 수 있으므로 집적도를 높일 수 있다.As an example, in the
한편, 본 실시예에서는 본 발명의 제1 실시예에 따른 반도체 패키지(100)가 사용되는 경우를 예로 들어 설명하고 있으나, 이에 한정되지 않는다.Meanwhile, although the
즉, 본 발명의 제2 실시예에 따른 반도체 패키지(200) 및 본 발명의 제3 실시예에 따른 반도체 패키지(300)가 사용될 수도 있을 것이다.That is, the
도 21은 본 발명의 제2 실시예에 따른 전자소자 모듈을 나타내는 개략 단면도이다.21 is a schematic sectional view showing an electronic device module according to a second embodiment of the present invention.
도 21을 참조하면, 본 발명의 제2 실시예에 따른 전자소자 모듈(500)은 전술한 도 1에 도시한 반도체 패키지(100) 상에 패키지 온 패키지(510, Package on Package, PoP)가 실장된다. 21, the
또한, 본 실시예에 따른 반도체 패키지(100)는 양면에 모두 접속패드(502)가 구비될 수 있다. 이에 따라, 양면 중 제1면에 메인 기판(미도시)이 실장되고, 제2 면에 별도로 제조된 패키지 온 패키지(510, Package on Package, PoP)가 실장될 수 있다.In addition, the
일예로서, 패키지 온 패키지(510)는 패키지용 기판(512) 상에 전자소자(514)가 실장되고, 밀봉부(516)에 의해 전자소자(514)가 밀봉되도록 구성될 수 있다. 그러나, 이에 한정되지 않으며, 방열 부재(미도시)등 전자 부품 내장 기판(100)의 제1 면에 실장 가능한 모든 부품이 실장 가능할 것이다.As an example, the package-on-
그리고, 본 발명의 제1 실시예에 따른 반도체 패키지(100)는 제1면 전체에 복수개의 접속 패드(50)가 구비될 수 있다. 이에 따라, I/O 단자가 많은 패키지도 제1면에 실장할 수 있다. 따라서, 제1면에 실장되는 패키지 온 패키지(510, Package on Package)와의 접합 신뢰성도 높일 수 있다.In the
한편, 본 실시예에서는 본 발명의 제1 실시예에 따른 반도체 패키지(100)가 사용되는 경우를 예로 들어 설명하고 있으나, 이에 한정되지 않는다.Meanwhile, although the
즉, 본 발명의 제2 실시예에 따른 반도체 패키지(200) 및 본 발명의 제3 실시예에 따른 반도체 패키지(300)가 사용될 수도 있을 것이다.That is, the
도 22는 본 발명의 제3 실시예에 따른 전자소자 모듈을 나타내는 개략 단면도이다.22 is a schematic cross-sectional view showing an electronic device module according to a third embodiment of the present invention.
도 22를 참조하면, 본 발명의 제3 실시예에 따른 전자소자 모듈(600)은 반도체 패키지(700) 상에 패키지 온 패키지(610, Package on Package, PoP)가 실장된다.Referring to FIG. 22, an
반도체 패키지(700)는 내부에 복수의 전자 부품(730)을 포함한다. 여기서, 전자 부품(730)은 전력 증폭기나 필터, 집적회로(IC)를 포함할 수 있으며, 베어 디이(bare die)의 형태로 매립될 수 있다. 한편, 반도체 패키지(700)는 전자 부품(730)이 복수개가 실장되는 구성을 제외하고는 본 발명의 제1 실시예에 따른 반도체 패키지(100)와 동일한 구성을 구비한다.The semiconductor package 700 includes a plurality of electronic components 730 therein. Here, the electronic component 730 may include a power amplifier, a filter, an integrated circuit (IC), and may be buried in the form of a bare die. The semiconductor package 700 has the same structure as that of the
패키지 온 패키지(610)는 패키지용 기판(612) 상에 복수개의 전자소자(614)가 실장되고, 밀봉부(616)에 의해 전자소자(614)가 밀봉되도록 구성될 수 있으나, 이에 한정되지 않는다.The package on
또한, 본 발명의 제3 실시예에 따른 전자소자 모듈(600)의 표면에는 캡부재(620)가 배치된다.In addition, a
캡부재(620)는 전자기파를 차폐하기 위해 구비된다. 따라서, 캡부재(620)는 반도체 패키지(700)와 패키지 온 패키지(610)이 형성하는 표면을 따라 형성될 수 있다.The
이 경우, 반도체 패키지(700)와 패키지 온 패키지(610) 사이에는 절연 물질(630)이 충진될 수 있다.In this case, an insulating
한편, 캡부재(620)는 상기 구성으로 한정되지 않으며, 필요에 따라 반도체 패키지(700)와 패키지 온 패키지(610) 중 어느 하나의 표면에만 형성될 수 있다. 또한, 캡부재(620)는 패키지 온 패키지(610)에 구비되는 전자소자(614) 사이에 개재되어 전자소자(614) 상호 간의 간섭을 차단할 수 있다.On the other hand, the
이와 같이, 구성되는 본 실시예에 따른 전자소자 모듈(600)은 베어 다이(bare die)의 상태의 전자 부품(730)을 내부에 매립하며, 양면에 접속단자(702)가 배치될 수 있다. 따라서, 전자소자 모듈(600)의 크기를 최소화하면서 패키지 온 패키지(PoP) 구조에 활용될 수 있다.The
더하여, 블록 도체를 통해 전자 소자에서 발생되는 열을 효과적으로 배출할 수 있으므로, 동작 중에 전자소자 모듈의 온도가 증가하는 것을 억제할 수 있다.In addition, since the heat generated in the electronic device can be effectively discharged through the block conductor, increase in the temperature of the electronic device module during operation can be suppressed.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be obvious to those of ordinary skill in the art.
100, 200, 300, 700 : 반도체 패키지
110, 310 : 프레임
120, 320 : 재배선부
130, 330 : 전자부품
140 : 금속층
150, 250 : 전도성층
400, 500, 600 : 전자소자 모듈100, 200, 300, 700: semiconductor package
110, 310: frame
120, 320:
130, 330: Electronic parts
140: metal layer
150, 250: Conductive layer
400, 500, 600: electronic device module
Claims (18)
상기 프레임의 관통홀 내에 배치되는 전자부품;
상기 프레임의 내면과 상기 전자부품의 상면 중 적어도 하나에 형성되는 금속층;
상기 프레임과 전자부품의 하부에 형성되는 재배선부; 및
상기 금속층에 연결되도록 형성되는 전도성층;
을 포함하는 반도체 패키지.
A frame in which a through hole is formed;
An electronic component disposed in the through hole of the frame;
A metal layer formed on at least one of an inner surface of the frame and an upper surface of the electronic component;
A re-wiring part formed at a lower portion of the frame and the electronic part; And
A conductive layer formed to be connected to the metal layer;
≪ / RTI >
상기 프레임는 절연 재질로 이루어지는 코어 및 상기 코어의 상면과 저면 중 적어도 하나에 형성되는 도체층을 구비하는 반도체 패키지.
The method according to claim 1,
Wherein the frame comprises a core made of an insulating material and a conductor layer formed on at least one of an upper surface and a bottom surface of the core.
상기 프레임에는 상기 도체층과 상기 재배선부를 전기적으로 연결하기 위한 비아가 형성되며,
상기 금속층과 상기 전도성층은 상기 비아를 통해 그라운드 전극과 연결되는 반도체 패키지.
3. The method of claim 2,
The frame is provided with a via for electrically connecting the conductor layer and the re-wiring portion,
Wherein the metal layer and the conductive layer are connected to the ground electrode through the via.
상기 금속층은 상기 전자부품의 상면에 형성되는 제1 금속층과, 상기 프레임의 내면에 형성되는 제2 금속층으로 이루어지는 반도체 패키지.
The method according to claim 1,
Wherein the metal layer comprises a first metal layer formed on an upper surface of the electronic component and a second metal layer formed on an inner surface of the frame.
상기 금속층은 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 이들 중 어느 하나를 함유한 합금재질로 이루어지는 반도체 패키지.
5. The method of claim 4,
Wherein the metal layer is made of an alloy material containing any one of copper (Cu) and nickel (Ni), or any one of them.
상기 전도성층은 상기 전자부품과 프레임의 상부를 모두 덮도록 형성되는 반도체 패키지.
The method according to claim 1,
Wherein the conductive layer is formed to cover both the electronic component and the upper portion of the frame.
상기 전도성층은 상기 전자부품의 상면에 형성되는 금속층과, 상기 프레임에 구비되는 도체층을 전기적으로 연결하도록 형성되는 반도체 패키지.
The method according to claim 1,
Wherein the conductive layer is formed to electrically connect a metal layer formed on an upper surface of the electronic component and a conductor layer provided on the frame.
상기 전도성층은 띠 형상을 가지는 반도체 패키지.
8. The method of claim 7,
Wherein the conductive layer has a strip shape.
상기 전도성층은 은 에폭시(Ag Epoxy), 전도성 에폭시, 솔더 재료로 이루어지는 반도체 패키지.
The method according to claim 1,
Wherein the conductive layer comprises a silver epoxy, a conductive epoxy, and a solder material.
상기 재배선부는 절연 재질로 이루어지는 절연층과, 상기 절연층 내에 형성되는 배선층을 구비하는 반도체 패키지.
The method according to claim 1,
Wherein the rewiring portion comprises an insulating layer made of an insulating material and a wiring layer formed in the insulating layer.
상기 절연층은 상기 프레임의 내면에 형성되는 금속층과, 상기 전자부품의 외면에 의해 형성되는 공간까지 연장 형성되는 반도체 패키지.
11. The method of claim 10,
Wherein the insulating layer extends to a space formed by an outer surface of the electronic component and a metal layer formed on an inner surface of the frame.
상기 프레임의 관통홀 내에 배치되는 전자부품;
상기 프레임과 전자부품의 하부에 형성되는 재배선부; 및
상기 전자부품의 상면과 상기 프레임의 상면을 덮도록 형성되는 제2 금속층;
을 포함하는 반도체 패키지.
A frame having a through hole and a first metal layer formed on an inner surface thereof;
An electronic component disposed in the through hole of the frame;
A re-wiring part formed at a lower portion of the frame and the electronic part; And
A second metal layer formed to cover an upper surface of the electronic component and an upper surface of the frame;
≪ / RTI >
상기 프레임는 절연 재질로 이루어지는 코어 및 상기 코어의 상면과 저면 중 적어도 하나에 형성되는 도체층을 구비하는 반도체 패키지.
13. The method of claim 12,
Wherein the frame comprises a core made of an insulating material and a conductor layer formed on at least one of an upper surface and a bottom surface of the core.
상기 프레임에는 상기 도체층과 상기 재배선부를 전기적으로 연결하기 위한 비아가 형성되며,
상기 제1,2 금속층은 상기 비아를 통해 그라운드 전극과 연결되는 반도체 패키지.
14. The method of claim 13,
The frame is provided with a via for electrically connecting the conductor layer and the re-wiring portion,
Wherein the first and second metal layers are connected to the ground electrode through the vias.
상기 제1,2 금속층은 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 이들 중 어느 하나를 함유한 합금재질로 이루어지는 반도체 패키지.
13. The method of claim 12,
Wherein the first and second metal layers are made of an alloy material containing any one of copper (Cu) and nickel (Ni) or any one of them.
상기 재배선부는 절연 재질로 이루어지는 절연층과, 상기 절연층 내에 형성되는 배선층을 구비하며,
상기 절연층은 상기 프레임의 내면에 형성되는 금속층과, 상기 전자부품의 외면에 의해 형성되는 공간까지 연장 형성되는 반도체 패키지.
13. The method of claim 12,
The rewiring portion includes an insulating layer made of an insulating material and a wiring layer formed in the insulating layer,
Wherein the insulating layer extends to a space formed by an outer surface of the electronic component and a metal layer formed on an inner surface of the frame.
상기 반도체 패키지의 일면에 실장되는 적어도 하나의 전자 소자;
를 포함하는 전자소자 모듈.
A semiconductor package according to any one of claims 1 to 16; And
At least one electronic device mounted on one surface of the semiconductor package;
.
상기 반도체 패키지의 일면에 실장되는 패키지 온 패키지;
를 포함하는 전자소자 모듈.A semiconductor package according to any one of claims 1 to 16; And
A package on package mounted on one surface of the semiconductor package;
.
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