KR102634963B1 - Vertical semiconductor devices and methods of forming the same - Google Patents
Vertical semiconductor devices and methods of forming the same Download PDFInfo
- Publication number
- KR102634963B1 KR102634963B1 KR1020200130494A KR20200130494A KR102634963B1 KR 102634963 B1 KR102634963 B1 KR 102634963B1 KR 1020200130494 A KR1020200130494 A KR 1020200130494A KR 20200130494 A KR20200130494 A KR 20200130494A KR 102634963 B1 KR102634963 B1 KR 102634963B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- forming
- insulating layer
- recesses
- trench
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 238000000034 method Methods 0.000 title claims description 40
- 238000004519 manufacturing process Methods 0.000 claims abstract description 27
- 230000000149 penetrating effect Effects 0.000 claims abstract description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims description 26
- 239000003990 capacitor Substances 0.000 claims description 25
- 239000000463 material Substances 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 239000000945 filler Substances 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 239000000758 substrate Substances 0.000 description 20
- 238000005530 etching Methods 0.000 description 17
- 238000000151 deposition Methods 0.000 description 8
- 239000011810 insulating material Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910021426 porous silicon Inorganic materials 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004144 decalcomania Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- IWPSJDKRBIAWLY-UHFFFAOYSA-N gallium zirconium Chemical compound [Ga].[Zr] IWPSJDKRBIAWLY-UHFFFAOYSA-N 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
반도체 소자 제조 방법은, 베이스 절연층 상에 제1상측 절연층, 제1상측 희생층, 제2상측 절연층, 제2상측 희생층, 및 상측 버퍼층을 포함한 상측 적층체를 형성한다. 상측 적층체를 관통하는 제1수직홀들을 형성하고, 제1리세스부들, 및 제2리세스부들을 형성한다. 제1 및 제2리세스부들의 측면을 덮는 게이트 유전층 패턴들 및 채널층 패턴들을 형성한다. 바디 절연층을 형성하고, 제2수직홀들을 형성한다. 제2수직홀들을 채우는 비트 라인 필라들을 형성하고, 제1트렌치를 형성한다. 제1트렌치에 노출된 제1상측 희생층을 제거하여 제3리세스부들을 형성하고, 제3리세스부들을 채우는 워드 라인들을 형성한다. 제1트렌치에 노출된 제2상측 희생층 및 상측 버퍼층을 제거하여 제4리세스부 및 제5리세스부들을 형성하고, 제4리세스부 및 제 5리세스부들을 채우는 플레이트 라인들을 형성한다.The semiconductor device manufacturing method forms an upper laminate including a first upper insulating layer, a first upper sacrificial layer, a second upper insulating layer, a second upper sacrificial layer, and an upper buffer layer on a base insulating layer. First vertical holes penetrating the upper laminate are formed, and first recesses and second recesses are formed. Gate dielectric layer patterns and channel layer patterns are formed to cover the side surfaces of the first and second recesses. A body insulating layer is formed, and second vertical holes are formed. Bit line pillars are formed to fill the second vertical holes, and a first trench is formed. The first upper sacrificial layer exposed in the first trench is removed to form third recesses, and word lines are formed to fill the third recesses. The second upper sacrificial layer and the upper buffer layer exposed in the first trench are removed to form fourth and fifth recesses, and plate lines are formed to fill the fourth and fifth recesses. .
Description
본 출원은 반도체 소자에 관한 것으로, 특히, 수직형 반도체 소자 및 제조하는 방법에 관한 것이다. This application relates to semiconductor devices, and in particular, to vertical semiconductor devices and methods of manufacturing them.
반도체 소자의 성능 및 반도체 소자의 집적도를 증가시키는 것은 계속 요구되고 있다. 반도체 소자의 단위 셀(cell)들을 2차원 평면에 배치하는 것으로는, 반도체 소자의 집적도를 계속 증가시키는 데 한계에 다다르고 있다. 반도체 소자의 단위 셀들을 3차원적으로 집적함으로써, 반도체 소자의 집적도를 크게 증가시키는 기술에 대한 시도들이 이루어지고 있다. 낸드(NAND) 소자나 디램(DRAM) 소자와 같은 메모리(memory) 소자의 집적도를 증가시키려는 시도들이 다양한 형태로 시도되고 있다. There is a continuing need to increase the performance of semiconductor devices and the degree of integration of semiconductor devices. Placing unit cells of semiconductor devices on a two-dimensional plane is reaching its limit in continuously increasing the degree of integration of semiconductor devices. Attempts are being made to develop technologies that greatly increase the degree of integration of semiconductor devices by three-dimensionally integrating their unit cells. Attempts to increase the integration of memory devices such as NAND devices and DRAM devices are being attempted in various forms.
본 출원은 수직형 반도체 소자를 제조하는 방법을 제시하고자 한다. 본 출원은 수직형 반도체 소자를 제시하고자 한다. This application seeks to propose a method of manufacturing a vertical semiconductor device. This application seeks to present a vertical semiconductor device.
본 출원에서 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들이 다음의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem to be solved in this application is not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.
본 출원의 일 관점은 반도체 소자 제조 방법을 제시한다. 상기 반도체 소자 제조 방법은, 베이스 절연층 상에 제1상측 절연층, 제1상측 희생층, 제2상측 절연층, 제2상측 희생층, 및 상측 버퍼층을 포함한 상측 적층체를 형성하는 단계; 상기 상측 적층체를 관통하는 제1수직홀들을 형성하는 단계; 상기 제1수직홀들에 노출된 상기 제1 및 제2상측 희생층들, 상기 제1 및 제2상측 절연층들을 일부 제거하여 제1리세스부들을 형성하는 단계; 상기 제1리세스부들에 노출된 상기 제2상측 희생층을 더 제거하여 제2리세스부들을 형성하는 단계; 상기 제1 및 제2리세스부들의 측면을 덮는 게이트 유전층 패턴들 및 채널층 패턴들을 형성하는 단계; 상기 채널층 패턴들을 덮고 상기 제1수직홀들을 채우는 바디 절연층을 형성하는 단계; 상기 바디 절연층을 관통하면서 상기 채널층 패턴들의 일측 단부들을 노출하는 제2수직홀들을 형성하는 단계; 상기 제2수직홀들을 채우는 비트 라인 필라들을 형성하는 단계; 상기 비트 라인 필라들의 사이 부분을 가로질러 연장되고 상기 상측 적층체를 관통하는 제1트렌치를 형성하는 단계; 상기 제1트렌치에 노출된 상기 제1상측 희생층을 제거하여 제3리세스부들을 형성하는 단계; 및 상기 제3리세스부들을 채우는 워드 라인들을 형성하는 단계;를 포함할 수 있다. One aspect of the present application presents a method of manufacturing a semiconductor device. The semiconductor device manufacturing method includes forming an upper laminate including a first upper insulating layer, a first upper sacrificial layer, a second upper insulating layer, a second upper sacrificial layer, and an upper buffer layer on a base insulating layer; forming first vertical holes penetrating the upper laminate; forming first recesses by partially removing the first and second upper sacrificial layers and the first and second upper insulating layers exposed to the first vertical holes; forming second recesses by further removing the second upper sacrificial layer exposed to the first recesses; forming gate dielectric layer patterns and channel layer patterns covering side surfaces of the first and second recesses; forming a body insulating layer that covers the channel layer patterns and fills the first vertical holes; forming second vertical holes penetrating the body insulating layer and exposing one ends of the channel layer patterns; forming bit line pillars filling the second vertical holes; forming a first trench extending across a portion between the bit line pillars and penetrating the upper stack; forming third recesses by removing the first upper sacrificial layer exposed in the first trench; and forming word lines that fill the third recessed portions.
본 출원의 다른 일 관점에 따른 반도체 소자 제조 방법은, 하측 버퍼층, 제2하측 희생층, 제2하측 절연층, 제1하측 희생층, 및 제1하측 절연층을 포함한 하측 적층체를 형성하는 단계; 상기 하측 적층체 상에 베이스 절연층을 형성하는 단계; 상기 베이스 절연층 상에 제1상측 절연층, 제1상측 희생층, 제2상측 절연층, 제2상측 희생층, 및 상측 버퍼층을 포함한 상측 적층체를 형성하는 단계; 상기 상측 및 하측 적층체, 상기 베이스 절연층를 관통하는 제1수직홀들을 형성하는 단계; 상기 제1수직홀들에 노출된 상기 제1 및 제2상측 희생층들, 상기 제1 및 제2상측 절연층들, 상기 제1 및 제2하측 희생층들, 상기 제1 및 제2하측 절연층들을 일부 제거하여 제1리세스부들을 형성하는 단계; 상기 제1리세스부들에 노출된 상기 제2하측 및 제2상측 희생층들을 더 제거하여 제2리세스부들을 형성하는 단계; 상기 제1 및 제2리세스부들의 측면을 덮는 게이트 유전층 패턴들 및 채널층 패턴들을 형성하는 단계; 상기 채널층 패턴들을 덮고 상기 제1수직홀들을 채우는 바디 절연층을 형성하는 단계; 상기 바디 절연층을 관통하면서 상기 채널층 패턴들의 일측 단부들을 노출하는 제2수직홀들을 형성하는 단계; 상기 제2수직홀들을 채우는 비트 라인 필라들을 형성하는 단계; 상기 비트 라인 필라들의 사이 부분을 가로질러 연장되고 상기 상측 및 하측 적층체들을 관통하는 제1트렌치를 형성하는 단계; 상기 제1트렌치에 노출된 상기 제1상측 및 상기 제1하측 희생층들을 제거하여 제3리세스부들을 형성하는 단계; 및 상기 제3리세스부들을 채우는 워드 라인들을 형성하는 단계;를 포함할 수 있다. A semiconductor device manufacturing method according to another aspect of the present application includes forming a lower laminate including a lower buffer layer, a second lower sacrificial layer, a second lower insulating layer, a first lower sacrificial layer, and a first lower insulating layer. ; forming a base insulating layer on the lower laminate; forming an upper laminate including a first upper insulating layer, a first upper sacrificial layer, a second upper insulating layer, a second upper sacrificial layer, and an upper buffer layer on the base insulating layer; forming first vertical holes penetrating the upper and lower laminates and the base insulating layer; The first and second upper sacrificial layers exposed to the first vertical holes, the first and second upper insulating layers, the first and second lower sacrificial layers, and the first and second lower insulating layers. forming first recesses by removing some of the layers; forming second recesses by further removing the second lower and second upper sacrificial layers exposed to the first recesses; forming gate dielectric layer patterns and channel layer patterns covering side surfaces of the first and second recesses; forming a body insulating layer that covers the channel layer patterns and fills the first vertical holes; forming second vertical holes penetrating the body insulating layer and exposing one ends of the channel layer patterns; forming bit line pillars filling the second vertical holes; forming a first trench extending across a portion between the bit line pillars and penetrating the upper and lower stacked structures; forming third recesses by removing the first upper and first lower sacrificial layers exposed in the first trench; and forming word lines that fill the third recesses.
본 출원의 일 관점에 따른 반도체 소자는, 수직한 비트 라인 필라; 상기 비트 라인 필라의 외주면을 감싸는 베이스부, 상기 베이스부로부터 측방향으로 1차 돌출된 제1돌출부, 및 상기 제1돌출부로부터 측방향으로 2차 돌출된 제2돌출부를 포함한 바디 절연층; 상기 바디 절연층의 외주면을 덮도록 수직하게 연장된 채널층 패턴; 상기 채널층 패턴을 덮는 게이트 유전층 패턴; 상기 바디 절연층의 상기 제1돌출부에 측면이 중첩되도록 연장된 워드 라인; 및 상기 바디 절연층의 상기 제2돌출부 상에 중첩되록 연장된 플레이트 라인;을 포함한 상부 셀을 포함하고, 상기 채널층 패턴의 일 단부가 상기 비트 라인 필라에 접속한 구성을 제시할 수 있다. A semiconductor device according to one aspect of the present application includes a vertical bit line pillar; a body insulating layer including a base portion surrounding an outer peripheral surface of the bit line pillar, a first protrusion portion primarily protruding laterally from the base portion, and a second protrusion portion secondarily protruding laterally from the first protrusion portion; a channel layer pattern extending vertically to cover the outer peripheral surface of the body insulating layer; a gate dielectric layer pattern covering the channel layer pattern; a word line extending so that a side surface overlaps the first protrusion of the body insulating layer; and an upper cell including a plate line extending to overlap the second protrusion of the body insulating layer, wherein one end of the channel layer pattern is connected to the bit line pillar.
본 출원의 실시예들에 따르면, 수직형 반도체 소자를 제조하는 방법을 제시할 수 있다. 수직형 반도체 소자는 수직형 디램 소자를 포함하여 구성될 수 있다. According to embodiments of the present application, a method of manufacturing a vertical semiconductor device can be presented. The vertical semiconductor device may include a vertical DRAM device.
도 1 내지 도 32는 일 예에 따른 반도체 소자 제조 방법을 보여주는 개략적인 도면들이다.
도 33은 일 예에 따른 반도체 소자를 보여주는 개략적인 단면도이다.
도 34는 일 예에 따른 반도체 소자를 보여주는 개략적인 단면도이다.
도 35는 일 예에 따른 반도체 소자를 보여주는 개략적인 단면도이다. 1 to 32 are schematic diagrams showing a semiconductor device manufacturing method according to an example.
Figure 33 is a schematic cross-sectional view showing a semiconductor device according to an example.
Figure 34 is a schematic cross-sectional view showing a semiconductor device according to an example.
Figure 35 is a schematic cross-sectional view showing a semiconductor device according to an example.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. The terms used in the example description of this application are terms selected in consideration of the functions in the presented embodiments, and the meaning of the terms may vary depending on the intention or custom of the user or operator in the technical field. The meaning of the terms used, if specifically defined in this specification, follows the defined definition, and if there is no specific definition, the meaning may be interpreted as generally recognized by those skilled in the art.
본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니고, 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다. In the example description of this application, descriptions such as “first” and “second”, “top” and “bottom or lower” are intended to distinguish members, limit the members themselves, or indicate a specific order. It is not used to mean, but rather refers to a relative positional relationship and does not limit specific cases where the member is in direct contact or another member is introduced into the interface between them. The same interpretation can be applied to other expressions that describe relationships between components.
본 출원의 실시예들은 DRAM 소자나, PcRAM 소자나 ReRAM 소자와 같은 집적 회로들을 구현하는 기술 분야에 적용될 수 있다. 또한, 본 출원의 실시예들은 SRAM, FLASH, MRAM 또는 FeRAM과 같은 메모리 소자나, 논리 집적회로가 집적된 로직(logic) 소자를 구현하는 기술 분야에도 적용될 수 있다. 본 출원의 실시예들은 미세 패턴들을 요구하는 다양한 제품을 구현하는 기술 분야에 적용될 수 있다. Embodiments of the present application can be applied to the technical field of implementing integrated circuits such as DRAM devices, PcRAM devices, or ReRAM devices. Additionally, embodiments of the present application can also be applied to the technical field of implementing memory devices such as SRAM, FLASH, MRAM, or FeRAM, or logic devices with integrated logic circuits. Embodiments of the present application can be applied to the technical field of implementing various products requiring fine patterns.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다. The same reference signs may refer to the same elements throughout the specification. The same or similar reference signs may be described with reference to other drawings even if they are not mentioned or described in the corresponding drawings. Additionally, even if reference signs are not indicated, description may be made with reference to other drawings.
도 1 내지 도 32는 일 예에 따른 수직형 반도체 소자를 제조하는 방법을 보여주는 도면들이다. 1 to 32 are diagrams showing a method of manufacturing a vertical semiconductor device according to an example.
도 1은 일 예에 따라 베이스 절연층(base insulating layer: 100) 상에 상측 적층체(upper stack of layers: S1)을 형성하는 단계를 보여주는 개략적인 단면도이다. 도 1은 X-Y-Z 좌표계에서 X-Z 단면의 형상을 개략적으로 보여준다. Figure 1 is a schematic cross-sectional view showing the steps of forming an upper stack of layers (S1) on a base insulating layer (base insulating layer: 100) according to an example. Figure 1 schematically shows the shape of the X-Z cross section in the X-Y-Z coordinate system.
도 1을 참조하면, 기판(1000) 상에 베이스 절연층(100)을 형성할 수 있다. 기판(1000)은 반도체 소자 제조 공정 단계들이 수행될 때 핸들링 기판(handling substrate) 또는 서포팅 기판(supporting substrate)로서 도입될 수 있다. 기판(1000)은 다양한 재질을 포함하여 이루어질 수 있다. 기판(1000)은 반도체 재질 또는 절연 물질을 포함하여 이루어질 수 있다. 기판(1000)은 반도체 웨이퍼(wafer)를 포함할 수 있다. 기판(100))은 벌크 실리콘 기판(bulk silicon substrate), 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 저매니움 기판, 저매니움-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-저매이움 기판 또는 에피택셜 성장(epitaxial growth) 공정으로 형성된 기판을 포함할 수도 있다. Referring to FIG. 1, a
기판(1000) 상에 베이스 절연층(100)이 증착 공정으로 형성될 수 있다. 베이스 절연층(100)은 실리콘 산화물(SiO2)과 같은 절연 물질(insulating material)의 층을 포함할 수 있다. The
베이스 절연층(100) 상에 복수의 층들이 순차적으로 증착될 수 있다. 복수의 층들은 상측 적층체(S1)를 구성할 수 있다. 상측 적층체(S1)는 수직형 반도체 소자의 단위 셀(unit cell)을 형성하기 위한 예비 구조체로 형성될 수 있다. 베이스 절연층(100) 상에 제1상측 절연층(200), 제1상측 희생층(upper sacrificial layer: 300), 제2상측 절연층(400), 제2상측 희생층(500), 및 상측 버퍼층(upper layer: 600)을 증착할 수 있다. 상측 적층체(S1)는 제1상측 절연층(200), 제1상측 희생층(300), 제2상측 절연층(400), 제2상측 희생층(500), 및 상측 버퍼층(600)을 포함하는 적층 구조로 구성될 수 있다. A plurality of layers may be sequentially deposited on the
제1상측 절연층(200)은 베이스 절연층(100)과 다른 층으로 증착될 수 있다. 제1상측 절연층(200)은 후속의 식각 공정 단계에서 베이스 절연층(100)과 다른 식각율을 가지는 층으로 형성될 수 있다. 제1상측 절연층(200)은 다공성 실리콘 산화물(porous SiO2)을 포함하여 구성될 수 있다. 베이스 절연층(100)은 제1상측 절연층(200) 보다 치밀한 실리콘 산화물층을 포함하여 형성될 수 있다. 제1상측 절연층(200)은 베이스 절연층(100)에 비해 얇은 두께를 가지도록 형성될 수 있다.The first upper
제1상측 절연층(200) 상에 제1상측 희생층(300)을 증착할 수 있다. 제1상측 희생층(300)은 제1상측 절연층(200) 및 베이스 절연층(100)과 다른 물질의 층으로 형성될 수 있다. 제1상측 희생층(300)은 후속의 식각 공정 단계에서 제1상측 절연층(200), 및 베이스 절연층(100)과 다른 식각율을 가지는 층으로 형성될 수 있다. 제1상측 희생층(300)과 제1상측 절연층(200) 및 베이스 절연층(100)은 서로 식각 선택비를 가길 수 있다. 제1상측 희생층(300)은 실리콘 질화물(silicon nitride)의 층을 포함할 수 있다. 제1상측 희생층(300)은 제1상측 절연층(200)에 비해 두꺼운 두께를 가지도록 형성될 수 있다. The first upper
제1상측 희생층(300) 상에 제2상측 절연층(400)을 증착할 수 있다. 제2상측 절연층(400)은 제1상측 희생층(300)과 다른 물질의 층으로 증착될 수 있다. 제2상측 절연층(400)은 후속의 식각 공정 단계에서 제1상측 희생층(300) 및 베이스 절연층(100)과 다른 식각율을 가지는 층으로 형성될 수 있다. 제2상측 절연층(400)은 다공성 실리콘 산화물(porous SiO2)을 포함하여 구성될 수 있다. 제2상측 절연층(400)은 제1상측 절연층(200)과 실질적으로 동일한 물질의 층으로 형성될 수 있다. The second upper
제2상측 절연층(400) 상에 제2상측 희생층(500)을 증착할 수 있다. 제2상측 희생층(500)은 제2상측 절연층(400) 및 베이스 절연층(100)과 다른 물질의 층으로 형성될 수 있다. 제2상측 희생층(500)은 후속의 식각 공정 단계에서 제2상측 절연층(400), 및 베이스 절연층(100)과 다른 식각율을 가지는 층으로 형성될 수 있다. 제2상측 희생층(500)과 제2상측 절연층(400) 및 베이스 절연층(100)은 서로 식각 선택비를 가질 수 있다. 제2상측 희생층(500)은 제1상측 희생층(300)과 다른 식각율을 가지는 층으로 형성될 수 있다. A second upper
제2상측 희생층(500)은 실리콘 질화물의 층을 포함할 수 있다. 제2상측 희생층(500)은 제1상측 희생층(300)과 다른 조성비를 가지는 실리콘 질화물을 포함하여 형성될 수 있다. 예컨대, 제1상측 희생층(300)은 SiNX1의 조성을 가지는 실리콘 질화물의 층을 포함하고, 제2상측 희생층(500)은 SiNX2의 조성을 가지는 실리콘 질화물의 층을 포함할 수 있다. "X1"과 "X2"는 서로 다른 수일 수 있다. 제1상측 희생층(300)과 제2상측 희생층(500)이 서로 다른 조성의 실리콘 질화물의 층들로 구성되므로, 후속 식각 공정 단계에서 제1상측 희생층(300)과 제2상측 희생층(500)은 서로 식각 선택비를 가질 수 있다. The second upper
제2상측 희생층(500) 상에 상측 버퍼층(600)을 증착할 수 있다. 상측 버퍼층(600)은 후속 식각 공정 단계에서 제2상측 희생층(500), 제1상측 희생층(300), 제2상측 절연층(400), 및 제1상측 절연층(200)과 다른 식각율을 가지는 물질의 층으로 형성될 수 있다. 상측 버퍼층(600)은 제2상측 희생층(500)이나 제2상측 절연층(400)과는 서로 다른 물질의 층을 포함할 수 있다. 상측 버퍼층(600)은 폴리실리콘층(polysilicon layer)을 포함하여 형성될 수 있다. An
베이스 절연층(100) 상에 상측 적층체(S1)를 구성하기 이전에, 베이스 절연층(100)과 기판(1000) 사이에 하측 적층체(S2)를 더 형성할 수 있다. 하측 적층체(S2)는 베이스 절연층(100)을 형성하기 이전에 기판(1000) 상에 형성될 수 있다. 하측 적층체(S2)는 베이스 절연층(100)을 가운데 두고 상측 적층체(S1)가 역전된 구조와 실질적으로 동일한 구조를 가질 수 있다. 하측 적층체(S2)는 베이스 절연층(100)을 가운데 두고 상측 적층체(S1)에 대해 데칼코마니 형상(decalcomanie configuration) 또는 미러 이미지(mirror image)의 형상을 가지도록 형성될 수 있다. Before constructing the upper laminate (S1) on the
하측 적층체(S2)는 베이스 절연층(100) 아래에 제1하측 절연층(201), 제1하측 희생층(301), 제2하측 절연층(401), 제2하측 희생층(501), 및 하측 버퍼층(601)이 역순으로 증착하여 형성될 수 있다. 즉, 하측 버퍼층(601), 제2하측 희생층(501), 제2하측 절연층(401), 제1하측 희생층(301), 및 제1하측 절연층(201)이 순차적으로 형성되고, 하측 적층체(S2)의 제1하측 절연층(201) 상에 베이스 절연층(100)이 형성될 수 있다. 제1하측 절연층(201), 제1하측 희생층(301), 제2하측 절연층(401), 제2하측 희생층(501), 및 하측 버퍼층(601)은 제1상측 절연층(200), 제1상측 희생층(300), 제2상측 절연층(400), 제2상측 희생층(500), 및 상측 버퍼층(600) 각각과 실질적으로 동일한 층들로 증착될 수 있다. 제1하측 절연층(201), 제1하측 희생층(301), 제2하측 절연층(401), 제2하측 희생층(501), 및 하측 버퍼층(601)은 제1상측 절연층(200), 제1상측 희생층(300), 제2상측 절연층(400), 제2상측 희생층(500), 및 상측 버퍼층(600)이 증착된 순서와는 역순으로 순차적으로 증착될 수 있다. The lower laminate (S2) includes a first lower insulating
하측 적층체(S2), 베이스 절연층(100), 및 상측 적층체(S1)는 복수의 층들이 적층된 하나의 단위 적층체(SU)를 구성할 수 있다. 기판(1000) 상에 단위 적층체(SU)들이 복수 개로 서로 적층되도록 형성될 수 있다. 기판(1000)과 단위 적층체(SU) 사이에 정수인 N개의 단위 적층체들이 적층된 구조체(SU-N)가 형성될 수 있다. The lower stack S2, the
개개의 층들을 증착하는 공정들은 다양한 증착 기술들을 사용하여 수행될 수 있다. 예컨대, 층들은 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 증착될 수 있다. 원자층 증착 기술이 얇은 층을 증착하는 데 유효하게 사용될 수 있다. The processes for depositing individual layers can be performed using a variety of deposition techniques. For example, the layers may be deposited using Thermal CVD, Plasma enhanced CVD, physical CVD, or Atomic Layer Deposition (ALD) techniques. Atomic layer deposition technology can be effectively used to deposit thin layers.
도 2는 일 예에 따라 상측 적층체(S1)를 관통하는 제1수직홀(vertical hole: H1)들을 형성하는 단계를 보여주는 개략적인 단면도이다. 도 2는 X-Y-Z 좌표계에서 X-Z 단면의 형상을 개략적으로 보여준다. 도 3은 도 2의 제1수직홀(H1)들이 형성된 평면 형상을 보여주는 개략적인 평면도이다. 도 3은 X-Y-Z 좌표계에서 Y-X 평면의 형상을 개략적으로 보여준다.FIG. 2 is a schematic cross-sectional view showing the step of forming first vertical holes (H1) penetrating the upper laminate (S1) according to an example. Figure 2 schematically shows the shape of the X-Z cross section in the X-Y-Z coordinate system. FIG. 3 is a schematic plan view showing the planar shape in which the first vertical holes H1 of FIG. 2 are formed. Figure 3 schematically shows the shape of the Y-X plane in the X-Y-Z coordinate system.
도 2 및 도 3을 참조하면, 상측 적층체(S1)를 실질적으로 관통하고, 상측 적층체(S1) 아래에 위치한 베이스 절연층(100)을 관통하는 제1수직홀(H1)들을 형성한다. 제1수직홀(H1)들은 베이스 절연층(100) 아래의 하측 적층체(S2), 및 적층된 구조체(SU-N)를 더 관통하도록 수직하게 더 연장될 수 있다. 제1수직홀(H1)들은 단위 적층체(SU) 및 적층된 구조체(SU-N)의 일부 부분을 제거하는 선택적 식각 과정으로 형성될 수 있다. 예컨대, 상측 적층체(S1)의 상측 버퍼층(600) 상에 포토레지스트 패턴과 같은 식각 마스크(etch mask: 도시되지 않음)를 형성하고, 식각 마스크에 노출된 부분을 건식 식각(dry etching)으로 제거하여, 수직하게 연장된 제1수직홀(H1)들을 형성할 수 있다. Referring to FIGS. 2 and 3 , first vertical holes H1 are formed that substantially penetrate the upper laminate S1 and penetrate the
도 4는 일 예에 따라 제1수직홀(H1) 측면에 제1리세스부(recess: R1)들을 형성하는 단계를 보여주는 개략적인 단면도이다. FIG. 4 is a schematic cross-sectional view showing the step of forming first recesses (R1) on the side of the first vertical hole (H1) according to an example.
도 4를 참조하면, 제1수직홀(H1)에 노출된 제1 및 제2상측 희생층들(300, 500), 제1 및 제2상측 절연층들(200, 400)의 측면들을 제1리세스(recess)하여, 측 방향으로 오목한 제1리세스부(R1)를 형성한다. 제1리세스부(R1)는 제1수직홀(H1)을 가운데 두고 제1수직홀(H1)의 둘레를 에워싸는 환형 형상을 가지도록 형성될 수 있다. 제1리세스부(R1)의 환형 형상은 제1수직홀(H1)에 열린 형상을 가질 수 있다. Referring to FIG. 4, the side surfaces of the first and second upper
제1리세스 단계는 제1수직홀(H1) 내에 습식 에천트(wet etchant)를 도입하여 각각의 층들이 리세스되도록 유도하는 과정을 포함할 수 있다. 제1리세스 단계에 의해서, 베이스 절연층(100)과 상측 적층체(S1), 및 하측 적층체(S2)를 이루는 층들이 일정 부분 측 방향으로 리세스될 수 있다. The first recess step may include a process of introducing a wet etchant into the first vertical hole H1 to induce each layer to be recessed. By the first recess step, the layers forming the
제1 및 제2상측 희생층들(300, 500), 제1 및 제2상측 절연층들(200, 400)은 베이스 절연층(100) 보다 측방향으로 더 크게 리세스될 수 있다. 상측 버퍼층(600)은 제1 및 제2상측 희생층들(300, 500), 제1 및 제2상측 절연층들(200, 400) 보다 상대적으로 측방향으로 더 작게 리세스될 수 있다. 상측 버퍼층(600)은 베이스 절연층(100) 보다는 측방향으로 더 크게 리세스될 수 있다. 베이스 절연층(100), 상측 버퍼층(600), 그리고 나머지 층들의 순서로 리세스되는 정도가 작을 수 있다.The first and second upper
상측 버퍼층(600)은 제1 및 제2상측 희생층들(300, 500), 제1 및 제2상측 절연층들(200, 400)의 제1리세스된 측면들에 대해 제1길이(RD1)만큼 제1수직홀(H1)을 향해서 돌출될 수 있다. 베이스 절연층(100)은 상측 버퍼층(600)의 돌출된 단부 보다는 제2길이(RD2)만큼 제1수직홀(H1)을 향해서 돌출될 수 있다. 베이스 절연층(100)은 제1 및 제2상측 희생층들(300, 500), 제1 및 제2상측 절연층들(200, 400)의 제1리세스된 측면들에 대해 제1길이(RD1)와 제2길이(RD2)를 더한 합만큼 제1수직홀(H1)을 향해서 돌출될 수 있다.The
제1수직홀(H1)에 노출된 제1 및 제2하측 희생층들(301, 501), 제1 및 제2하측 절연층들(201, 401)의 측면들 또한 제1리세스되어, 또 하나의 제1리세스부(R1)가 더 형성될 수 있다. 마찬가지로, 제1 및 제2하측 희생층들(301, 501), 제1 및 제2하측 절연층들(201, 401)은 베이스 절연층(100) 보다 측방향으로 더 크게 리세스될 수 있다. 하측 버퍼층(601)은 제1 및 제2하측 희생층들(301, 501), 제1 및 제2하측 절연층들(201, 401) 보다 상대적으로 측방향으로 더 작게 리세스될 수 있다. 하측 버퍼층(601)은 베이스 절연층(100) 보다는 측방향으로 더 크게 리세스될 수 있다. 베이스 절연층(100), 하측 버퍼층(601), 그리고 나머지 층들의 순서로 리세스되는 정도가 작을 수 있다. The side surfaces of the first and second lower
이러한 제1리세스 과정에 의해서, 제1수직홀(H1)이 연장된 적층된 구조체(SU-N) 내에도 제1리세스부(R1)들이 형성될 수 있다. Through this first recess process, first recess portions R1 may be formed within the stacked structure SU-N from which the first vertical hole H1 is extended.
도 5는 일 예에 따라 제1리세스부(R1)에 제2리세스부(R2)를 형성하는 단계를 보여주는 개략적인 단면도이다. FIG. 5 is a schematic cross-sectional view showing the step of forming the second recess portion R2 in the first recess portion R1 according to an example.
도 5를 참조하면, 제1리세스부(R1) 내에 측방향으로 더 리세스된 제2리세스부(R2)를 형성한다. 제2리세스부(R2)는 후속 공정 과정에서 커패시터부가 위치할 부분으로 형성될 수 있다. 제1리세스부(R1)에 노출된 제2상측 희생층(500)의 측면을 선택적으로 식각 제거하여 제2리세스시킴으로써, 제2리세스부(R2)가 형성될 수 있다. 제2리세스 과정은 습식 에천트를 이용한 습식 식각 과정으로 수행될 수 있다. Referring to FIG. 5, a second recessed portion R2 that is further recessed laterally is formed within the first recessed portion R1. The second recess portion R2 may be formed as a portion where the capacitor portion will be located in a subsequent process. A second recess (R2) may be formed by selectively etching and removing the side surface of the second upper
제2리세스부(R2)는 제1수직홀(H1)을 가운데 두고 제1수직홀(H1)의 둘레를 에워싸는 환형 형상을 가지도록 형성될 수 있다. 제2리세스부(R2)의 환형 형상은 제1수직홀(H1)에 열린 형상을 가질 수 있다. 제1 및 제2리세스부들(R1, R2)를 포함하는 결과의 리세스 구조는 측방향인 X축 방향으로 계단 형상의 단차 구조를 가지는 형상으로 형성될 수 있다. The second recess (R2) may be formed to have an annular shape surrounding the first vertical hole (H1) with the first vertical hole (H1) in the center. The annular shape of the second recess (R2) may have an open shape in the first vertical hole (H1). The resulting recess structure including the first and second recess portions R1 and R2 may be formed in a shape having a stepped structure in the lateral X-axis direction.
제1수직홀(H1)이 연장된 하측 적층체(S2) 내에 위치하는 다른 제1리세스부(R1) 내에도, 제2상측 희생층(500)에 대응되는 제2하측 희생층(501)이 추가로 더 리세스되면서 제2리세스부(R2)가 형성될 수 있다. 제1수직홀(H1)이 더 연장되는 적층된 구조체(SU-N)내의 다른 제1리세스부(R1)들 내에도 마찬가지로 제2리세스부(R2)들이 더 형성될 수 있다. A second lower
도 6은 일 예에 따라 제1 및 제2리세스부들(R1, R2)의 측면을 덮는 게이트 유전층(gate dielectric layer: 700) 및 채널층(channel layer: 800)을 형성하는 단계를 보여주는 개략적인 단면도이다. FIG. 6 is a schematic diagram showing the steps of forming a
도 6을 참조하면, 제1수직홀(H1) 및 제1 및 제2리세스부들(R1, R2)이 형성된 결과 구조의 측면을 덮도록 게이트 유전층(700)을 증착한다. 제1수직홀(H1) 및 제1 및 제2리세스부들(R1, R2)이 형성된 결과 구조의 측면은 굴곡진 표면 형상을 가지고 있다. 게이트 유전층(700)은 이러한 결과 구조의 측면을 컨포멀(conformal)하게 덮도록 연장되는 층으로 형성될 수 있다. 채널층(800)은 게이트 유전층(700)의 표면을 덮도록 연장되는 층으로 형성될 수 있다. 채널층(800)은 게이트 유전층(700)의 굴곡진 표면 형상을 컨포멀하게 덮도록 연장된 층으로 형성될 수 있다. Referring to FIG. 6, a
게이트 유전층(700)은 다양한 유전 물질의 층을 포함하여 형성될 수 있다. 게이트 유전층(700)은 실리콘 산화물의 층을 포함하여 형성될 수 있다. 채널층(800)은 다양한 반도체 물질을 포함하여 형성될 수 있다. 채널층(800)은 불순물이 도핑된 실리콘층, 비정질 인듐갈륨지르코늄산화물(InGaZnO:IGZO)층 또는 지르코늄스탄늄산화물((Zn,Sn)O:ZTO)층, 인듐스탄늄산화물((In,Sn)O:ITO)층, ITO/IGZO의 이중층, 또는 비정질 산화물층 등을 포함하여 형성될 수 있다. 채널층(800)은 박막 트랜지스터(TFT: Thing Film Transistor)에 적용되는 게이트 유전 물질을 포함하는 층으로 형성될 수 있다. 채널층(800)은 컨포멀한 막질 형성에 유효한 원자층 증착 공정으로 형성될 수 있다. The
도 7은 일 예에 따라 게이트 유전층 패턴(710)들 및 채널층 패턴(810)들로 분리하는 단계를 보여주는 개략적인 단면도이다. FIG. 7 is a schematic cross-sectional view showing the steps of separating gate
도 7을 참조하면, 베이스 절연층(100)의 제1수직홀(H1)을 마주보는 측면을 덮고 있는 게이트 유전층(도 6의 700) 부분과 채널층(도 6의 800) 부분을 선택적으로 제거하여, 베이스 절연층(100)의 측면을 노출시킨다. 상측 버퍼층(600)의 제1수직홀(H1)을 마주보는 측면을 덮고 있는 게이트 유전층(도 6의 700) 부분과 채널층(도 6의 800) 부분을 선택적으로 제거하여, 상측 버퍼층(600)의 측면을 노출시킨다. 이와 같이, 게이트 유전층(도 6의 700)의 일부 부분들과 채널층(도 6의 800)의 일부 부분들을 선택적으로 제거함으로써, 게이트 유전층(700) 및 채널층(800)을 게이트 유전층 패턴(710)들 및 채널층 패턴(810)들로 분리할 수 있다. 게이트 유전층 패턴(710)들 및 채널층 패턴(810)들은 제1수직홀(H1)이 연장되는 방향을 따라 서로 수직하게 적층된 구조를 가질 수 있다. Referring to FIG. 7, the gate dielectric layer (700 in FIG. 6) and the channel layer (800 in FIG. 6) covering the side of the
도 8은 일 예에 따라 제1수직홀(H1)을 채우는 바디 절연층(body insulating layer: 900)를 형성하는 단계를 보여주는 개략적인 단면도이다. FIG. 8 is a schematic cross-sectional view showing the steps of forming a
도 8을 참조하면, 제1수직홀(도 7의 H1)을 채우고, 제1 및 제2리세스부들(도 7의 R1, R2)를 절연 물질로 채워 바디 절연층(900)을 형성한다. 바디 절연층(900)은 채널층 패턴(810)을 덮도록 형성되므로, 게이트 유전층 패턴(710)의 반대편에 위치하면서 채널층 패턴(810)을 절연하는 층으로 형성될 수 있다. 바디 절연층(900)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. Referring to FIG. 8, the first vertical hole (H1 in FIG. 7) is filled, and the first and second recesses (R1 and R2 in FIG. 7) are filled with an insulating material to form a
도 9는 일 예에 따라 바디 절연층(900)을 관통하는 제2수직홀(H2)들을 형성하는 단계를 보여주는 개략적인 단면도이다. FIG. 9 is a schematic cross-sectional view showing the steps of forming second vertical holes H2 penetrating the
도 9를 참조하면, 바디 절연층(900)의 일부 부분을 선택적으로 제거하여, 바디 절연층(900)에 제2수직홀(H2)을 형성할 수 있다. 바디 절연층(900)의 일부 부분은 건식 식각 공정으로 제거될 수 있다. 제2수직홀(H2)은 제1수직홀(도 2의 H1)과 실질적으로 동일한 위치에 위치할 수 있다. 제2수직홀(H2)은 제1수직홀(H1)과 실질적으로 동일한 형상을 가지도록 형성될 수 있다. 제2수직홀(H2)은 상측 적층체(S1)로부터 하측 적층체(S2) 및 적층된 구조체(SU-N)를 관통하도록 연장될 수 있다. 제2수직홀(H2)은 베이스 절연층(100)의 측면을 노출하도록 형성될 수 있다. 제2수직홀(H2)은 채널층 패턴(810)들의 베이스 절연층(100)에 인근한 일측 단부들을 측면으로 노출하도록 형성될 수 있다. Referring to FIG. 9 , a portion of the
도 10은 일 예에 따라 비트 라인 필라(pillar of bit line: 1100)들을 형성하는 단계를 보여주는 단면도이다. FIG. 10 is a cross-sectional view showing the steps of forming pillars of bit lines (1100) according to an example.
도 10을 참조하면, 제2수직홀(H2)들을 도전 물질로 채워 수직한 비트 라인 필라(1100)들을 형성한다. 비트 라인 필라(1100)는 셀 트랜지스터에 접속되는 비트 라인으로 역할하는 부재일 수 있다. 비트 라인 필라(1100)는 상측 적층체(S1)로부터 하측 적층체(S2) 및 적층된 구조체(SU-N)를 관통하도록 연장된 원 기둥 형상을 가질 수 있다. 비트 라인 필라(1100)는 측 방향으로 채널층 패턴(810)의 일 단부에 전기적으로 접속될 수 있다. Referring to FIG. 10, the second vertical holes H2 are filled with a conductive material to form vertical
채널층 패턴(810)은 일 단부가 비트 라인 필라(1100)의 측면에 연결되면서, 제1리세스부(R1) 및 제2리세스부(R2)의 구조 형상을 따라 굴곡진 형상을 가지도록 연장될 수 있다. 채널층 패턴(810)은 비트 라인 필라(1100)을 가운데 두고 비트 라인 필라(1100)를 감싸는 실린더 형상(cylindric shape)를 가질 수 있다. 실린더 형상의 일 단부는 비트 라인 필라(1110)에 연결되고, 실린더 형상의 몸체 부분은 바디 절연층(900)에 의해서 비트 라인 필라(1110)의 측면과 이격되고 절연될 수 있다. 제1리세스부(R1) 및 제2리세스부(R2)가 계단 형상을 제공하므로, 채널층 패턴(810)의 실린더 형상 또한 측벽이 계단 형상을 제공하도록 굴곡진 실린더 측벽을 가질 수 있다. 게이트 유전층 패턴(710)은 채널층 패턴(810)과 겹쳐지면서 형성되므로, 채널층 패턴(810)과 실질적으로 동일한 형상의 실린더 형상을 가질 수 있다. The
도 11은 일 예에 따라 제1트렌치(trench: T1)를 형성하는 단계를 보여주는 개략적인 단면도이다. 도 11은 X-Y-Z 좌표계에서 X-Z 단면의 형상을 개략적으로 보여준다. 도 12는 도 11의 제1트렌치(T1)가 형성된 평면 형상을 보여주는 개략적인 평면도이다. 도 12는 X-Y-Z 좌표계에서 Y-X 평면의 형상을 개략적으로 보여준다.FIG. 11 is a schematic cross-sectional view showing the steps of forming a first trench (T1) according to an example. Figure 11 schematically shows the shape of the X-Z cross section in the X-Y-Z coordinate system. FIG. 12 is a schematic plan view showing the planar shape of the first trench T1 of FIG. 11. Figure 12 schematically shows the shape of the Y-X plane in the X-Y-Z coordinate system.
도 11 및 도 12를 참조하면, 상측 적층체(S1)의 일부 부분을 선택적으로 제거하여, 일 방향으로 길게 연장되는 제1트렌치(T1)를 형성한다. 선택적인 제거 과정은 건식 식각 공정을 포함할 수 있다. Referring to FIGS. 11 and 12 , a portion of the upper stack S1 is selectively removed to form a first trench T1 extending long in one direction. The optional removal process may include a dry etch process.
제1트렌치(T1)는 베이스 절연층(100), 하측 적층체(S2), 및 층들이 적층된 구조체(SU-N)을 관통하도록 연장될 수 있다. 제1트렌치(T1)는 비트 라인 필라(1110)와 이웃하는 다른 비트 라인 필라 사이 부분을 분리하면서 길게 연장되는 형태로 형성될 수 있다. 제1트렌치(T1)는 비트 라인 필라(1110)을 포함하는 하나의 단위 셀과 이웃하는 다른 단위 셀 사이를 분리하는 형태로 형성될 수 있다. The first trench T1 may extend to penetrate the
도 13은 일 예에 따라 제1트렌치(T1)에 제3리세스부(R3)들을 형성하는 단계를 보여주는 개략적인 단면도이다. FIG. 13 is a schematic cross-sectional view showing the step of forming third recesses R3 in the first trench T1 according to an example.
도 13을 참조하면, 제1상측 희생층(도 11의 300)을 제거하여, 제1상측 희생층(300)이 위치하던 부분에 제3리세스부(R3)를 형성한다. 제1트렌치(T1)를 통해 습식 에천트를, 제1트렌치(T1)에 노출된 제1상측 희생층(300)으로 침투시켜, 제1상측 희생층(300)을 선택적으로 습식 식각할 수 있다. 제1상측 희생층(300)과 실질적으로 대등한 층인 제1하측 희생층(도 11의 301)이 제1상측 희생층(300)과 함께 선택적으로 제거될 수 있다. 제1하측 희생층(301)에 제거되면서 또 하나의 제3리세스부(R3)가 하측 적층체(S2)에 형성될 수 있다. 적층된 구조체(SU-N) 내에 위치할 수 있는 또 다른 제1상측 및 제1하측 희생층들 또한 함께 제거되면서 제3리세스부들이 적층된 구조체(SU-N) 내에 형성될 수 있다. Referring to FIG. 13, the first upper sacrificial layer (300 in FIG. 11) is removed to form a third recess (R3) in the portion where the first upper
도 14는 일 예에 따라 제1트렌치(T1) 및 제3리세스부(R3)에 워드 라인층(layer of word line: 1200)을 형성하는 단계를 보여주는 개략적인 단면도이다. FIG. 14 is a schematic cross-sectional view showing the step of forming a layer of
도 14를 참조하면, 제1트렌치(T1) 및 제3리세스부(R3)를 채우는 도전 물질을 증착하여, 워드 라인층(1200)을 형성할 수 있다. 상측 적층체(S1), 하측 적층체(S2) 및 적층된 구조체(SU-N) 내에 위치하는 제3리세부(R3)들을 모두 채우도록 워드 라인층(1200)이 형성될 수 있다. 워드 라인층(1200)은 도전성 실리콘층이나 금속층을 포함하여 형성될 수 있다. Referring to FIG. 14 , the
도 15는 일 예에 따라 제3리세스부(R3)들을 채우는 워드 라인(1210)들을 패터닝하는 단계를 보여주는 개략적인 단면도이다. FIG. 15 is a schematic cross-sectional view showing the steps of patterning the
도 15를 참조하면, 워드 라인층(도 14의 1200)을 식각하여 워드 라인(1210)들로 분리할 수 있다. 워드 라인(1210)들은 제3리세스부(R3)들을 각각 채우는 도전 패턴들로 형성될 수 있다. 워드 라인(1210)들로 분리하는 과정은 워드 라인층(1200)을 건식 식각하여, 제1트렌치(T1)의 형상이 복원되도록 하는 과정을 포함하여 수행될 수 있다. 상측 적층체(S1), 하측 적층체(S2) 및 적층된 구조체(SU-N) 내에 위치하는 제3리세부(R3)들을 모두 채우도록 워드 라인층(1200)이 형성될 수 있다. 워드 라인층(1200)은 도전성 실리콘층이나 금속층을 포함하여 형성될 수 있다. Referring to FIG. 15, the word line layer (1200 in FIG. 14) can be etched to separate it into
워드 라인(1210)들은 상측 적층체(S1)에 형성된 제3리세스부(R3)를 채우는 상측 워드 라인(1211)을 포함하고, 하측 적층체(S2)에 형성된 하측 워드 라인(1212)를 포함할 수 있다. 또한, 워드 라인(1210)들은 적층된 구조체(SU-N) 내에 위치하도록 패터닝될 수 있다. The word lines 1210 include an
워드 라인 (1210)은 제3리세스부(R3)만을 채우도록 제한된 도전 패턴으로 형성될 수 있다. 워드 라인 (1210)은 게이트 유전층 패턴(710)에 일 측면이 접촉하고, 비트 라인 필라(1100)을 둘러싸는 형상을 가지는 도전 패턴으로 형성될 수 있다. 워드 라인(1210), 게이트 유전층 패턴(710), 채널층 패턴(810), 및 비트 라인 필라(1100)가 하나의 셀 트랜지스터를 구성할 수 있다. 워드 라인(1210)에 측 방향으로 중첩된 채널층 패턴(810) 부분(811)이 기판(1000)에 대해 수직하게 연장된 형태를 가지므로, 셀 트랜지스터는 수직한 트랜지스터 구조일 수 있다. The
도 16은 일 예에 따라 제1트렌치(T1)에 제4리세스부(R4)를 형성하는 단계를 보여주는 개략적인 단면도이다.FIG. 16 is a schematic cross-sectional view showing the step of forming the fourth recess portion R4 in the first trench T1 according to an example.
도 16을 참조하면, 제2상측 희생층(도 15의 500)을 제거하여, 제2상측 희생층(500)이 위치하던 부분에 제4리세스부(R4)를 형성한다. 제1트렌치(T1)를 통해 습식 에천트를, 제1트렌치(T1)에 노출된 제2상측 희생층(500)으로 침투시켜, 제2상측 희생층(500)을 선택적으로 습식 식각할 수 있다. 제2상측 희생층(500)과 실질적으로 대등한 층들, 예컨대, 제2하측 희생층(도 15의 501) 또한 선택적으로 제거되면서, 또 다른 제4리세스부(R4)들이 하측 적층체(S2) 및 적층된 구조체(SU-N) 내에 형성될 수 있다. Referring to FIG. 16, the second upper sacrificial layer (500 in FIG. 15) is removed to form a fourth recess (R4) in the portion where the second upper
도 17은 일 예에 따라 제1트렌치(T1)에 제5리세스부(R5)를 형성하는 단계를 보여주는 개략적인 단면도이다.FIG. 17 is a schematic cross-sectional view showing the step of forming the fifth recess portion R5 in the first trench T1 according to an example.
도 17을 참조하면, 상측 버퍼층(도 16의 600)을 제거하여, 상측 버퍼층(600)이 위치하던 부분에 제5리세스부(R5)를 형성한다. 제5리세스부(R5)는 제4리세스부(R4)와 연결되면서 제4리세스부(R4)를 확장시킬 수 있다. 이에 따라, 채널층 패턴(810)의 제4 및 제5리세스부들(R4, R5)에 노출된 부분은, 제4리세스부(R4)에만 노출된 부분 보다 더 넓게 확장될 수 있다. Referring to FIG. 17, the upper buffer layer (600 in FIG. 16) is removed to form a fifth recess (R5) in the portion where the
상측 버퍼층(600)과 실질적으로 대등한 층들, 예컨대, 하측 버퍼층(도 16의 601) 또한 선택적으로 제거되면서, 또 다른 제5리세스부(R5)들이 하측 적층체(S2) 및 적층된 구조체(SU-N) 내에 형성될 수 있다. 습식 에천트를 상측 버퍼층(600)에 습식 에천트를 제공하여, 상측 버퍼층(600)을 습식 제거할 수 있다. 이와 함께, 제1트렌치(T1)를 통해 습식 에천트를, 제1트렌치(T1)에 노출된 하측 버퍼층(601)으로 침투시켜, 하측 버퍼층(601)을 선택적으로 습식 식각할 수 있다. Layers substantially equivalent to the
도 18은 일 예에 따라 제4 및 제5리세스부들(R4, R5)를 채우는 플레이트층(plate layer: 1300)을 형성하는 단계를 보여주는 개략적인 단면도이다. FIG. 18 is a schematic cross-sectional view showing the step of forming a
도 18을 참조하면, 제4리세스부(R4)와 제5리세스부(R5)를 채우는 도전 물질을 증착하여 플레이트층(1300)을 형성할 수 있다. 플레이트층(1300)은 제4리세스부(R4)와 제5리세스부(R5)를 채우면서, 제1트렌치(T1)를 채우도록 연장될 수 있다. Referring to FIG. 18 , the
도 19는 일 예에 따라 제4 및 제5리세스부들(R4, R5)를 채우는 플레이트 라인(plate line: 1310)들을 패터닝하는 단계를 보여주는 개략적인 단면도이다. 도 19는 X-Y-Z 좌표계에서 X-Z 단면의 형상을 개략적으로 보여준다. 도 20은 도 19의 플레이트 라인(1310)이 패터닝된 평면 형상을 보여주는 개략적인 평면도이다. 도 20은 X-Y-Z 좌표계에서 Y-X 평면의 형상을 개략적으로 보여준다.FIG. 19 is a schematic cross-sectional view showing a step of patterning
도 19 및 도 20을 참조하면, 플레이트층(도 18의 1300)을 식각하여 플레이트 라인(1310)들로 분리할 수 있다. 플레이트 라인(1310)들은 제4리세스부(R4)와 제5리세스부(R5)를 포함한 리세스 구조들을 각각 채우는 형상을 가지도록 패터닝 수 있다. 플레이트 라인(1310)들로 분리하는 과정은 건식식각 공정을 플레이트층(1300)에 수행하여, 제2트렌치(T2)가 플레이트 라인(1310)들을 분리하도록 유도할 수 있다. 제2트렌치(T2)는 제1트렌치(T1)의 형상과 실질적으로 동일한 형상을 가지며 형성될 수 있다. Referring to FIGS. 19 and 20, the plate layer (1300 in FIG. 18) can be etched and separated into
비트 라인 필라(1100)의 상측 표면이 노출되고, 바디 절연층(900)의 상측 표면이 함께 노출되도록 플레이트층(1300)이 에치백(etch back)될 수 있다. 이에 따라, 플레이트 라인(1310)이 비트 라인 필라(1100)와 전기적으로 분리될 수 있다. 워드 라인(1210)의 일 측면이 제2트렌치(T2)에 노출되도록 플레이트층(1300)이 더 식각될 수 있다. 이에 따라, 워드 라인(1210)과 플레이트 라인(1310)이 전기적으로 분리될 수 있다. The
플레이트 라인(1310)은 제4리세스부(R3) 및 제5리세스부(R5)만을 채우도록 제한된 도전 패턴으로 형성될 수 있다. 플레이트 라인(1310)은 게이트 유전층 패턴(710)의 굴곡진 형상을 따라 게이트 유전층 패턴(710)을 덮으면서 연장되고, 비트 라인 필라(1100)을 둘러싸는 형상을 가지는 도전 패턴으로 형성될 수 있다. 플레이트 라인(1310), 게이트 유전층 패턴(710)의 일부 부분, 및 채널층 패턴(810)의 일부 부분이 하나의 셀 커패시터를 구성할 수 있다. 이러한 커패시터는 채널층 패턴(810)의 일부 부분과 플레이트 라인(1310)을 서로 대향하는 커패시터 전극(capacitor node)들로 구성하고, 채널층 패턴(810)의 일부 부분과 플레이트 라인(1310) 사이에 연장된 게이트 유전층 패턴(710)의 일부 부분을 커패시터 유전층으로 구성할 수 있다. The
바디 절연층(900)은 제1리세스부(R1)를 채우는 부분(901)과 제2리세스부(R2)를 채우는 부분(902)가 측 방향으로 서로 단차를 가져 계단 형상을 이루고 있다. 플레이트 라인(1310)은 바디 절연층(900)의 제2리세스부(R2)를 채우는 부분(902)에 중첩되도록 형성된다. 이에 따라, 플레이트 라인(1310)이 게이트 유전층 패턴(710) 및 채널층 패턴(810)에 중첩되는 면적은 제2리세스부(R2)가 측방향으로 확장된 길이에 비례하여 증가될 수 있다. 플레이트 라인(1310)이 게이트 유전층 패턴(710) 및 채널층 패턴(810)에 중첩된 면적이 증가되므로, 셀 커패시터가 제공할 수 있는 커패시턴스(capacitance)는 제2리세스부(R2)가 도입되지 않은 경우에 비해 증가할 수 있다. The
이와 같이 셀 커패시터 및 셀 트랜지스터를 포함하는 메모리 셀을 형성할 수 있다. 메모리 셀은 디램 메모리 셀 구조를 가질 수 있다. 이러한 메모리 셀은 상측 및 하측 적층체들(S1, S2)과 그 아래에 추가로 배치된 적층된 구조체(SU-N) 내에도 형성될 수 있다. 이와 같은 메모리 셀들에 전기적으로 접속하는 도전성 콘택 플러그들(contact plugs)을 형성하는 공정을 더 수행할 수 있다. In this way, a memory cell including a cell capacitor and a cell transistor can be formed. The memory cell may have a DRAM memory cell structure. These memory cells may also be formed in the upper and lower stacks S1 and S2 and in the stacked structure SU-N additionally disposed below them. A process of forming conductive contact plugs that electrically connect such memory cells may be further performed.
도 21은 일 예에 따라 플레이트 라인(1310)의 일부 부분을 노출하는 포토레지스트 제1패턴(1400)을 형성하는 단계를 보여주는 개략적인 단면도이다. 도 21는 X-Y-Z 좌표계에서 Y-Z 단면의 형상을 개략적으로 보여준다. 도 21은 도 20의 평면도에서 플레이트 라인(1310)이 연장되는 방향을 따라 절취한 단면 형상을 보여줄 수 있다. 플레이트 라인(1310)이 연장되는 방향은 워드 라인(1210)이 연장되는 방향일 수 있다. FIG. 21 is a schematic cross-sectional view showing the steps of forming the
도 21을 참조하면, 복수의 워드 라인(1210)들은 서로 적층된 구조로 형성되고 있다. 워드 라인(1210)은 상측 워드 라인(1211)과 하측 워드 라인(1212)를 포함할 수 있다. 적층체(S1)에 형성된 상측 워드 라인(1211)과 하측 적층체(S2)에 형성된 하측 워드 라인(1212)이 서로 다른 층 레벨(layer label)에 위치하고 있다. 이들 상측 및 하측 워드 라인들(1211, 1212)에 각각 전기적으로 접속하는 콘택 플러그들을 형성하는 공정을 수행할 수 있다. Referring to FIG. 21, a plurality of
최상층에 위치하는 플레이트 라인(1310)의 일부 부분을 노출하는 포토레지스트 제1패턴(1400)을 형성할 수 있다. 포토레지스트 제1패턴(1400)은 비트 라인 필라(1100)을 덮고, 플레이트 라인(1310)의 다른 일부 부분을 덮는 패턴으로 형성될 수 있다. A
도 22는 일 예에 따라 제1상측 절연층(200)의 일부 부분을 노출하는 제1계단 형상(S1400)을 형성하는 단계를 보여주는 개략적인 단면도이다. FIG. 22 is a schematic cross-sectional view showing the step of forming a first step shape S1400 exposing a portion of the first upper insulating
도 22를 참조하면, 포토레지스트 제1패턴(1400)을 식각 마스크로 이용하는 선택적 식각 과정을 수행한다. 최상층에 위치하는 플레이트 라인(1310)의 일부 부분이 포토레지스트 제1패턴(1400)에 의해 노출되고 있어, 플레이트 라인(1310)의 노출된 부분이 선택적 식각에 의해서 제거될 수 있다. 플레이트 라인(1310)의 노출된 부분이 제거되며 드러난 제2상측 절연층(400)의 일부 부분이 제거될 수 있다. 제2상측 절연층(400)의 일부 부분이 제거되며 드러난 상측 워드 라인(1211)의 일부 부분이 제거되고, 제1상측 절연층(200)의 일부 부분이 드러날 수 있다. Referring to FIG. 22, a selective etching process is performed using the
선택적 식각 과정은 제1상측 절연층(200)의 일부 부분이 드러나도록, 플레이트 라인(1310), 제2상측 절연층(400), 및 상측 워드 라인(1211)의 일부 부분들을 선택적으로 제거한다. 이러한 선택적 제거 과정에 의해서, 플레이트 라인(1310), 제2상측 절연층(400), 및 상측 워드 라인(1211)의 일부 부분들이 제거된 제1계단 형상(S1400)이 형성될 수 있다. The selective etching process selectively removes portions of the
도 23은 일 예에 따라 플레이트 라인(1310)의 일부 부분을 노출하는 포토레지스트 제2패턴(1410)을 형성하는 단계를 보여주는 개략적인 단면도이다. FIG. 23 is a schematic cross-sectional view showing the steps of forming the
도 23을 참조하면, 플레이트 라인(1310) 상에 제1계단 형상(S1400)과 제1계단 형상(S1400)에 인근하는 플레이트 라인(1310)의 일부 부분을 노출하는 포토레지스트 제2패턴(1410)을 형성할 수 있다. 포토레지스트 제2패턴(1410)은 다양한 공정으로 형성될 수 있다. 예컨대, 포토레지스트 제1패턴(도 22의 1400)을 쉬링크(shrink)시켜, 포토레지스트 제1패턴(1400)의 폭을 축소시킴으로써 포토레지스트 제2패턴(1410)을 형성할 수 있다. Referring to FIG. 23, a first step shape (S1400) on the
도 24는 일 예에 따라 워드 라인(1210)의 일부 부분을 노출하는 제2계단 형상(S1500)을 형성하는 단계를 보여주는 개략적인 단면도이다. FIG. 24 is a schematic cross-sectional view showing the step of forming a second step shape S1500 exposing a portion of the
도 24를 참조하면, 포토레지스트 제2패턴(1410)을 식각 마스크로 이용하는 선택적 식각 과정을 수행한다. 최상층에 위치하는 플레이트 라인(1310)의 일부 부분이 포토레지스트 제2패턴(1410)에 의해 2차 노출되고 있어, 플레이트 라인(1310)의 노출된 부분이 선택적 식각에 의해서 제거될 수 있다. 플레이트 라인(1310)의 노출된 부분이 제거되며 2차로 드러난 제2상측 절연층(400)의 일부 부분이 제거될 수 있다. 제2상측 절연층(400)의 일부 부분이 제거되며 상측 워드 라인(1211)의 일부 부분이 드러날 수 있다. Referring to FIG. 24, a selective etching process is performed using the
선택적 식각 과정은 상측 워드 라인(1211)의 일부 부분이 드러나도록, 플레이트 라인(1310), 및 제2상측 절연층(400)의 일부 부분들을 선택적으로 제거한다. 선택적 식각 과정은 제1계단 형상(도 23의 S1400)에 드러나 있는 제1상측 절연층(200)의 드러난 일부 부분을 제거할 수 있다. 제1상측 절연층(200)의 일부 부분이 제거되면서 드러난 베이스 절연층(100)의 일부 부분이 식각 과정으로 제거될 수 있다. 베이스 절연층(100)의 일부 부분이 제거되면서 드러난 제1하측 절연층(201)의 드러난 일부 부분이 제거될 수 있다. 제1하측 절연층(201)의 일부 부분이 제거되면서 하측 워드 라인(1212)의 일부 부분이 드러날 수 있다. The selective etching process selectively removes portions of the
이러한 선택적 제거 과정에 의해서, 상측 워드 라인(1211)의 일부 부분 및 하측 워드 라인(1212)의 일부 부분을 노출하여 드러내는 제2계단 형상(S1500)이 형성될 수 있다. 포토레지스트 제2패턴(1410)을 축소하는 과정 및 선택적 식각 과정을 더 수행하여, 하부의 적층된 구조체(Su-N) 내에 위치하는 워드 라인들의 일부 부분들을 순차적으로 드러내는 계단 형상을 가지도록 제2계단 형상(S1500)을 더 확장시킬 수 있다. 이후에 포토레지스트 제2패턴(1410)을 제거할 수 있다. Through this selective removal process, a second step shape S1500 that exposes a portion of the
도 25는 일 예에 따라 제2계단 형상(S1500)을 채우는 절연 필러(insulating filler: 1600)를 형성하는 단계를 보여주는 개략적인 단면도이다. FIG. 25 is a schematic cross-sectional view showing the steps of forming an insulating filler (1600) that fills the second step shape (S1500) according to an example.
도 25를 참조하면, 제2계단 형상(S1500)을 채우는 절연 물질을 증착하여, 절연 필러(1600)을 형성할 수 있다. 절연 필러(1600)는 실리콘 산화물을 포함하는 다양한 절연 물질로 구성될 수 있다. 절연 필러(1600)는 제2계단 형상(S1500)에 드러난 워드 라인(1210)의 드러난 부분들을 덮어, 후속 공정으로부터 보호할 수 있다. Referring to FIG. 25 , the insulating
도 26은 일 예에 따라 제3트렌치(T3)를 형성하는 단계를 보여주는 개략적인 단면도이다. 도 26은 X-Y-Z 좌표계에서 Y-Z 단면의 형상을 개략적으로 보여준다. 도 27은 도 26의 제3트렌치(T3)가 형성된 평면 형상을 보여주는 개략적인 평면도이다. 도 27은 X-Y-Z 좌표계에서 Y-X 평면의 형상을 개략적으로 보여준다.FIG. 26 is a schematic cross-sectional view showing the steps of forming the third trench T3 according to an example. Figure 26 schematically shows the shape of the Y-Z cross section in the X-Y-Z coordinate system. FIG. 27 is a schematic plan view showing the plan shape of the third trench T3 of FIG. 26. Figure 27 schematically shows the shape of the Y-X plane in the X-Y-Z coordinate system.
도 26 및 도 27을 참조하면, 복수의 플레이트 라인(1310)들이 상측 적층체(S1), 하측 적층체(S2), 및 적층된 구조체(SU-N) 내에 층층이 적층된 형태로 형성되어 있다. 이들 플레이트 라인(1310)들을 서로 전기적으로 연결하고, 플레이트 라인(1310)에 접속하는 콘택 플러그를 형성하는 공정이 수행될 수 있다. 이를 위해서, 플레이트 라인(1310)들이 형성된 상측 적층체(S1), 하측 적층체(S2), 및 적층된 구조체(SU-N)를 관통하는 제3트렌치(T3)를 선택적 식각 과정으로 형성할 수 있다. 제3트렌치(T3)는 제2트렌치(T2) 및 제1트렌치(T1)과 실질적으로 수직한 방향으로 연장될 수 있다. 제2트렌치(T2) 및 제1트렌치(T1)가 Y축 방향으로 연장된다면, 제3트렌치(T3)는 X축 방향으로 연장되도록 형성될 수 있다. 제3트렌치(T3)는 비트 라인 필라(1100)을 사이에 두고 제2계단 형상(1500) 및 절연 필러(1600)의 반대측에 위치할 수 있다. 제3트렌치(T3)는 청구항의 기재에서는 기재의 편의를 위해서 제2트렌치로 기재될 수 있다. Referring to FIGS. 26 and 27 , a plurality of
제3트렌치(T3)는 상측 적층체(S1), 하측 적층체(S2), 및 적층된 구조체(SU-N) 내에 층층이 적층된 복수의 플레이트 라인(1310)들을 실질적으로 모두 관통하는 형태로 형성될 수 있다. 제3트렌치(T3)는 복수의 플레이트 라인(1310)들 사이에 배치되고 있는 층들 또한 모두 관통하도록 형성될 수 있다. 이에 따라, 워드 라인(1210)들의 측면(1210S)들이 제3트렌치(T3)에 노출될 수 있다. 워드 라인(1210)들의 제3트렌치(T3)에 노출되는 측면(1210S)들은, 비트 라인 필라(1100)을 사이에 두고 제2계단 형상(1500) 및 절연 필러(1600)의 반대측에 위치하는 측면일 수 있다. The third trench T3 is formed to penetrate substantially all of the upper stack S1, the lower stack S2, and the plurality of
도 28은 일 예에 따라 제3트렌치(T3)에 제6리세스부(R6)를 형성하는 단계를 보여주는 개략적인 단면도이다.FIG. 28 is a schematic cross-sectional view showing the step of forming the sixth recess portion R6 in the third trench T3 according to an example.
도 28을 참조하면, 제3트렌치(T3)에 노출된 워드 라인(1210)들의 측면(도 26의 1210S)들을 리세스하여, 워드 라인(1210)들의 일부 부분들을 선택적으로 제거한다. 워드 라인(1210)들의 일부 부분들이 제거되면서 제6리세스부(R6)들이 형성될 수 있다. 제6리세스부(R6)들은 상측 적층체(S1), 하측 적층체(S2) 및 적층된 구조체(SU-N) 내에 형성될 수 있다.Referring to FIG. 28, the side surfaces (1210S in FIG. 26) of the
도 29는 일 예에 따라 제6리세스부(R6)에 중간 절연층(1700)을 형성하는 단계를 보여주는 개략적인 단면도이다.FIG. 29 is a schematic cross-sectional view showing the step of forming the intermediate insulating
도 29를 참조하면, 제6리세스부(R6)들 및 제3트렌치(T3)를 절연 물질로 채우고, 제3트렌치(T3)가 드러나 복원되도록 증착된 절연 물질의 일부 부분을 제거한다. 이에 따라, 제6리세스부(R6) 내에 제한된 절연 패턴 형상을 가지는 중간 절연층(1700)이 형성될 수 있다. 복수의 제6리세스부(R6)들 각각에 채워진 중간 절연층(1700)들은 워드 라인(1210)들과 제3트렌치(T3)를 분리시키는 층들로 형성될 수 있다. Referring to FIG. 29, the sixth recesses R6 and the third trench T3 are filled with an insulating material, and a portion of the deposited insulating material is removed so that the third trench T3 is exposed and restored. Accordingly, an intermediate insulating
도 30은 일 예에 따라 공통 플레이트(common plate: 1800)을 형성하는 단계를 보여주는 개략적인 단면도이다.Figure 30 is a schematic cross-sectional view showing the steps of forming a common plate (common plate: 1800) according to one example.
도 30을 참조하면, 제3트렌치(T3)을 채우도록 도전 물질을 증착하여 공통 플레이트(1800)를 형성할 수 있다. 공통 플레이트(1800)는 제3트렌치(T3) 내에 위치하도록 제한될 수 있다. 공통 플레이트(1800)는 수직 방향 및 수평 방향으로 서로 이격되어 있는 플레이트 라인(1310)들을 서로 연결시켜 줄 수 있다. Referring to FIG. 30 , a
도 31은 일 예에 따라 도전성 콘택 플러그들(1910, 1950)을 형성하는 단계를 보여주는 개략적인 단면도이다. 도 31은 X-Y-Z 좌표계에서 Y-Z 단면의 형상을 개략적으로 보여준다. 도 32는 도 31의 도전성 콘택 플러그들(1910, 1950)이 형성된 평면 형상을 보여주는 개략적인 평면도이다. 도 32는 X-Y-Z 좌표계에서 Y-X 평면의 형상을 개략적으로 보여준다.FIG. 31 is a schematic cross-sectional view showing the steps of forming conductive contact plugs 1910 and 1950 according to one example. Figure 31 schematically shows the shape of the Y-Z cross section in the X-Y-Z coordinate system. FIG. 32 is a schematic plan view showing the planar shape of the conductive contact plugs 1910 and 1950 of FIG. 31 . Figure 32 schematically shows the shape of the Y-X plane in the X-Y-Z coordinate system.
도 31 및 도 32를 참조하면, 제2계단 형상(S1500)에 드러난 워드 라인(1210)들의 드러난 부분들에 접속하는 워드 라인 콘택 플러그(1910)들을 형성할 수 있다. 워드 라인 콘택 플러그(1910)들은 서로 다른 길이를 가지는 콘택 플러그들일 수 있다. 제1워드 라인 콘택 플러그(1911)는 제2계단 형상(S1500)에 드러난 상측 워드 라인(1211)의 드러난 일부 부분에 접속되도록 형성될 수 있다. 제2워드 라인 콘택 플러그(1912)는 제2계단 형상(S1500)에 드러난 하측 워드 라인(1212)의 드러난 일부 부분에 접속되도록 형성될 수 있다. 절연 필러(도 30의 1600)은 선택적으로 제거될 수 있다. Referring to FIGS. 31 and 32 , word line contact plugs 1910 connected to exposed portions of the
플레이트 콘택 플러그(1950)가 공통 플레이트(1800)에 접속하도록 형성될 수 있다. The
도 33은 일 예에 따라 도전성 콘택 플러그들(1910, 1950)이 형성된 구조를 보여주는 개략적인 단면도이다.FIG. 33 is a schematic cross-sectional view showing a structure in which conductive contact plugs 1910 and 1950 are formed according to an example.
도 33을 참조하면, 상측 적층체(S1) 아래에 하측 적층체(S2)가 배치되고, 단위 적층체(SU)들이 제1단위 적층체(SU-1)에서 제n단위 적층체(SU-n)까지 배치된 적층된 구조체(SU-N)에서, 각각의 워드 라인(1210)들의 일부 부분들을 순차적으로 노출하도록 제2계단 형상(S1500)이 형성될 수 있다. 제2계단 형상(S1500) 노출된 워드 라인(1210)들의 노출된 부분들 각각에 워드 라인 콘택 플러그(1910)들이 각각 접속될 수 있다. Referring to FIG. 33, the lower stack (S2) is disposed below the upper stack (S1), and the unit stack (SU) is divided from the first unit stack (SU-1) to the nth unit stack (SU-). In the stacked structure SU-N arranged up to n), a second step shape S1500 may be formed to sequentially expose some portions of each
플레이트 콘택 플러그(1950)은 공통 플레이트(1800)에 접속되도록 형성되면서, 실질적으로 모든 플레이트 라인(1310)들에 공통적으로 접속될 수 있다. 반면에, 워드 라인 콘택 플러그(1910)들은 워드 라인(1210)들에 개별적으로 접속되므로, 플레이트 콘택 플러그(1950)가 배치된 면적은 워드 라인 콘택 플러그(1910)들이 배치된 면적에 비해 작을 수 있다. The
도 34는 일 예에 따른 반도체 소자(10)를 보여주는 개략적인 단면도이다. FIG. 34 is a schematic cross-sectional view showing a
도 34를 참조하면, 일 예에 따른 반도체 소자(10)는 비트 라인 필라(1100), 바디 절연층(900), 채널층 패턴(810), 게이트 유전층 패턴(710), 워드 라인(1210), 및 플레이트 라인(1310)을 포함한 수직형 반도체 소자로 구성될 수 있다. 비트 라인 필라(1100)는 실질적으로 수직하게 연장된 도전 기둥 형상을 가질 수 있다. 바디 절연층(900)은 비트 라인 필라(1100)의 외주면을 감싸는 실린더 형상으로 형성될 수 있다. Referring to FIG. 34, the
바디 절연층(900)은 계단 형상의 외주면 구조를 가지는 실린더 형상의 부재로 구성될 수 있다. 바디 절연층(900)은 비트 라인 필라(1100)의 외주면을 덮도록 연장된 부분인 베이스부(910)와, 베이스부(910)로부터 측방향으로 1차 돌출된 제1돌출부(920), 및 제1돌출부(920)로부터 측방향으로 2차 돌출된 제2돌출부(930)를 포함한 구조물일 수 있다. 제1돌출부(920)와 제2돌출부(930)는 비트 라인 필라(1100)의 외주면에 수직한 방향으로 연장된 부분들일 수 있다. The
플레이트 라인(1310)과 비트 라인 필라(1100) 사이로 바디 절연층(900)의 베이스부(910)이 연장되고, 연장된 베이스부(910)는 플레이트 라인(1310)과 비트 라인 필라(1100)을 전기적으로 격리시킬 수 있다. The
제1 및 제2돌출부들(920, 930)이 제공하는 계단 형상의 외주면 구조의 외주면을 덮도록 채널층 패턴(810)이 형성되고, 채널층 패턴(810)의 일측 단부는 비트 라인 필라(1100)과 전기적으로 연결된다. 채널층 패턴(810)을 덮는 게이트 유전층 패턴(710)이 채널층 패턴(810)과 중첩된 형상으로 연장될 수 있다. A
워드 라인(1210)은 바디 절연층(900)의 제1돌출부(920)에 측 방향으로 일 측면(1210L)이 중첩되도록 위치할 수 있다. 워드 라인(1210)의 측면(1210L)에 중첩된 채널층 패턴(810)의 제1중첩 부분(811)과, 채널층 패턴(810)의 제1중첩 부분(811)에 중첩된 게이트 유전층 패턴(710)의 제1중첩 부분(711), 채널층 패턴(810)에 전기적으로 연결된 비트 라인 필라(1100)는 단위 셀의 셀 트랜지스터를 구성할 수 있다. 워드 라인(1210)에 측 방향으로 중첩된 채널층 패턴(810)의 제1중첩 부분(811)은 실질적으로 수직하게 연장되는 층이므로, 셀 트랜지스터는 수직형 트랜지스터 구조를 가질 수 있다. The
플레이트 라인(1310)은 바디 절연층(900)의 제2돌출부(930)를 덮고 제1돌출부(920)의 일측 상면을 덮도록 연장될 수 있다. 플레이트 라인(1310)과 바디 절연층(900) 사이에 채널층 패턴(810)의 제2중첩 부분(812) 및 게이트 유전층 패턴(710)의 제2중첩 부분(712)이 위치할 수 있다. 플레이트 라인(1310)과 채널층 패턴(810)의 제2중첩 부분(812) 및 게이트 유전층 패턴(710)의 제2중첩 부분(712)은 셀 트랜지스터에 전기적으로 접속하는 셀 커패시터를 구성할 수 있다. 셀 커패시터는 수직형 셀 트랜지스터에 실질적으로 수직하게 연결될 수 있다. 셀 커패시터와 셀 트랜지스터는 단위 셀을 이루고, 반도체 소자(10)는 이러한 단위 셀을 포함하여 구성될 수 있다. The
플레이트 라인(1310)과 채널층 패턴(810)의 제2중첩 부분(812)는 셀 커패시터의 서로 대향된 두 커패시터 전극들을 구성할 수 있다. 제2돌출부(930)가 제1돌출부(910) 측 방향으로 돌출되고 있으므로, 제2돌출부(930)에 중첩된 플레이트 라인(1310)의 면적은 제2돌출부(920)이 돌출되는 정도에 비례하여 증가할 수 있다. 플레이트 라인(1310)의 면적이 증가함에 따라, 셀 커패시터의 커패시턴스의 증가를 유도할 수 있다. The
채널층 패턴(810)은 셀 커패시터를 셀 트랜지스터에 전기적으로 연결시키고, 셀 트랜지스터를 비트 라인 필라(1100)에 전기적으로 연결시키는 매개로 형성될 수 있다. The
도 35는 일 예에 따른 반도체 소자(11)를 보여주는 개략적인 단면도이다.Figure 35 is a schematic cross-sectional view showing a semiconductor device 11 according to an example.
도 35를 참조하면, 일 예에 따른 반도체 소자(11)는 베이스 절연층(100) 상에 구성된 상부 셀과 베이스 절연(100) 아래에 구성된 하부 셀을 포함하여 구성될 수 있다. 하부 셀과 상부 셀은 모두 디램 메모리 셀로 구성될 수 있으므로, 반도체 소자(11)는 디램 소자로 구성될 수 있다. Referring to FIG. 35 , the semiconductor device 11 according to an example may include an upper cell constructed on the
상부 셀과 하부 셀은 비트 라인 필라(1100)을 공통으로 공유할 수 있다. 비트 라인 필라(1100)에 상부 셀과 하부 셀이 전기적으로 연결되므로, 상부 셀과 하부 셀 사이의 RC 지연이 감소될 수 있다. 상부 셀은 상부 커패시터와 상부 트랜지스터를 포함하여 구성될 수 있다. 상부 커패시터는 플레이트 라인(1310)과 채널층 패턴(810)의 일부 부분 및 게이트 유전층 패턴(710)의 일부 부분을 포함하여 구성될 수 있다. 상부 트랜지스터는 워드 라인(1210), 채널층 패턴(810)의 다른 일부 부분, 게이트 유전층 패턴(710)의 다른 일부 부분, 및 비트 라인 필라(1100)의 일부 부분을 포함하여 구성될 수 있다. The upper cell and the lower cell may commonly share the
하부 셀은 상부 셀이 역전된 구조와 실질적으로 동일한 형상(same configuration)을 가질 수 있다. 하부 셀은 상부 셀에 대해 데칼코마니 형상 또는 미러 이미지의 형상을 가질 수 있다. The lower cell may have substantially the same configuration as the upper cell inverted. The lower cell may have a decalcomania shape or a mirror image shape with respect to the upper cell.
하부 셀은 하부 커패시터와 하부 트랜지스터를 포함하여 구성될 수 있다. 하부 커패시터는 하부 플레이트 라인(1310-1)과 하부 채널층 패턴(810-1)의 일부 부분 및 하부 게이트 유전층 패턴(710-1)의 일부 부분을 포함하여 구성될 수 있다. 하부 트랜지스터는 하부 워드 라인(1210-1), 하부 채널층 패턴(810-1)의 다른 일부 부분, 하부 게이트 유전층 패턴(710-1)의 다른 일부 부분, 및 비트 라인 필라(1100)의 다른 일부 부분을 포함하여 구성될 수 있다. 하부 셀 트랜지스터 및 하부 셀 커패시터는 베이스 절연층 아래에서 상부 셀 트랜지스터 및 상부 셀 커패시터가 역전된 형상을 가지며 구성될 수 있다. The lower cell may include a lower capacitor and a lower transistor. The lower capacitor may include the lower plate line 1310-1, a portion of the lower channel layer pattern 810-1, and a portion of the lower gate dielectric layer pattern 710-1. The lower transistor is connected to the lower word line 1210-1, another portion of the lower channel layer pattern 810-1, another portion of the lower gate dielectric layer pattern 710-1, and another portion of the
이제까지 본 발명에 대하여 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.So far, the present invention has been examined focusing on the embodiments. A person skilled in the art to which the present invention pertains will understand that the present invention can be implemented in a modified form without departing from the essential characteristics of the present invention. Therefore, the disclosed embodiments should be considered from an illustrative rather than a restrictive perspective. The scope of the present invention is indicated in the claims rather than the foregoing description, and all differences within the equivalent scope should be construed as being included in the present invention.
710: 게이트 유전층 패턴,
810: 채널층 패턴,
900: 바디 절연층,
1100: 비트 라인 필라,
1210: 워드 라인,
1310; 플레이트 라인. 710: gate dielectric layer pattern,
810: channel layer pattern,
900: body insulation layer,
1100: bit line pillar,
1210: word line,
1310; plate line.
Claims (20)
상기 상측 적층체를 관통하는 제1수직홀들을 형성하는 단계;
상기 제1수직홀들에 노출된 상기 제1 및 제2상측 희생층들, 상기 제1 및 제2상측 절연층들을 일부 제거하여 제1리세스부들을 형성하는 단계;
상기 제1리세스부들에 노출된 상기 제2상측 희생층을 더 제거하여 제2리세스부들을 형성하는 단계;
상기 제1 및 제2리세스부들의 측면을 덮는 게이트 유전층 패턴들 및 채널층 패턴들을 형성하는 단계;
상기 채널층 패턴들을 덮고 상기 제1수직홀들을 채우는 바디 절연층을 형성하는 단계;
상기 바디 절연층을 관통하면서 상기 채널층 패턴들의 일측 단부들을 노출하는 제2수직홀들을 형성하는 단계;
상기 제2수직홀들을 채우는 비트 라인 필라들을 형성하는 단계;
상기 비트 라인 필라들의 사이 부분을 가로질러 연장되고 상기 상측 적층체를 관통하는 제1트렌치를 형성하는 단계;
상기 제1트렌치에 노출된 상기 제1상측 희생층을 제거하여 제3리세스부들을 형성하는 단계; 및
상기 제3리세스부들을 채우는 워드 라인들을 형성하는 단계;를 포함하는 반도체 소자 제조 방법. Forming an upper laminate including a first upper insulating layer, a first upper sacrificial layer, a second upper insulating layer, a second upper sacrificial layer, and an upper buffer layer on the base insulating layer;
forming first vertical holes penetrating the upper laminate;
forming first recesses by partially removing the first and second upper sacrificial layers and the first and second upper insulating layers exposed to the first vertical holes;
forming second recessed portions by further removing the second upper sacrificial layer exposed to the first recessed portions;
forming gate dielectric layer patterns and channel layer patterns covering side surfaces of the first and second recesses;
forming a body insulating layer that covers the channel layer patterns and fills the first vertical holes;
forming second vertical holes penetrating the body insulating layer and exposing one ends of the channel layer patterns;
forming bit line pillars filling the second vertical holes;
forming a first trench extending across a portion between the bit line pillars and penetrating the upper stack;
forming third recesses by removing the first upper sacrificial layer exposed in the first trench; and
A method of manufacturing a semiconductor device comprising: forming word lines that fill the third recesses.
상기 제1트렌치에 노출된 상기 제2상측 희생층을 제거하여 제4리세스부를 형성하는 단계;
상기 제1트렌치에 노출된 상기 상측 버퍼층을 제거하여 상기 제4리세스부에 연결된 제5리세스부를 형성하는 단계; 및
상기 제4 및 제5리세스부들을 채우는 플레이트 라인들을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법. According to paragraph 1,
forming a fourth recess by removing the second upper sacrificial layer exposed in the first trench;
forming a fifth recess connected to the fourth recess by removing the upper buffer layer exposed in the first trench; and
A semiconductor device manufacturing method further comprising forming plate lines filling the fourth and fifth recesses.
상기 워드 라인, 상기 게이트 유전층 패턴 및 채널층 패턴의 상기 워드 라인에 중첩된 부분들, 및 상기 비트 라인 필라는 상부 셀 트랜지스터를 구성하고,
상기 플레이트 라인, 및 상기 게이트 유전층 패턴 및 채널층 패턴의 상기 플레이트 라인에 중첩된 부분들은 상부 셀 커패시터를 구성하는 반도체 소자 제조 방법. According to paragraph 2,
The word line, portions of the gate dielectric layer pattern and the channel layer pattern overlapping the word line, and the bit line pillar constitute an upper cell transistor,
The plate line, and portions of the gate dielectric layer pattern and the channel layer pattern overlapping the plate line constitute an upper cell capacitor.
상기 채널층 패턴은
상기 상부 셀 커패시터를 상기 상부 셀 트랜지스터에 전기적으로 연결시키고,
상기 상부 셀 트랜지스터를 상기 비트 라인 필라에 전기적으로 연결시키는 반도체 소자 제조 방법. According to paragraph 3,
The channel layer pattern is
Electrically connecting the upper cell capacitor to the upper cell transistor,
A semiconductor device manufacturing method of electrically connecting the upper cell transistor to the bit line pillar.
상기 채널층 패턴은
반도체 물질의 층을 포함하는 반도체 소자 제조 방법. According to paragraph 4,
The channel layer pattern is
A method of manufacturing a semiconductor device comprising a layer of semiconductor material.
상기 베이스 절연층 아래에
상기 상부 셀 트랜지스터 및 상기 상부 셀 커패시터가 역전된 형상을 가지는
하부 셀 트랜지스터 및 하부 셀 커패시터가 형성되는 반도체 소자 제조 방법.According to paragraph 3,
Below the base insulating layer
The upper cell transistor and the upper cell capacitor have an inverted shape.
A semiconductor device manufacturing method in which a lower cell transistor and a lower cell capacitor are formed.
상기 플레이트 라인들 및 상기 제2상측 절연층의 일부 부분들을 제거하여 상기 워드 라인의 일부 부분을 노출하는 계단 형상을 형성하는 단계;
상기 계단 형상을 채우는 절연 필러를 형성하는 단계;
상기 비트 라인 필라를 사이에 두고 상기 계단 형상의 반대측에 상기 베이스 절연층을 관통하는 제2트렌치를 형성하는 단계;
상기 제2트렌치에 노출된 상기 워드 라인들의 일부 부분을 제거하여 제6리세스부들을 형성하는 단계;
상기 제6리세스부들을 채워 상기 워드 라인들을 상기 제2트렌치와 분리시키는 중간 절연층을 형성하는 단계; 및
상기 제2트렌치를 채워 상기 플레이트 라인들을 서로 연결시키는 공통 플레이트를 형성하는 단계;를 더 포함하는 반도체 소자 제조 방법. According to paragraph 2,
forming a staircase shape exposing a portion of the word line by removing portions of the plate lines and the second upper insulating layer;
forming an insulating filler that fills the step shape;
forming a second trench penetrating the base insulating layer on an opposite side of the step shape with the bit line pillar interposed therebetween;
forming sixth recesses by removing a portion of the word lines exposed to the second trench;
forming an intermediate insulating layer that fills the sixth recesses to separate the word lines from the second trench; and
A semiconductor device manufacturing method further comprising: filling the second trench to form a common plate connecting the plate lines to each other.
상기 공통 플레이트에 접속되는 플레이트 콘택 플러그; 및
상기 계단 형상에 노출된 상기 워드 라인에 접속된 워드 라인 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 소자 제조 방법. In clause 7,
a plate contact plug connected to the common plate; and
A method of manufacturing a semiconductor device further comprising forming a word line contact plug connected to the word line exposed in the step shape.
상기 계단 형상을 형성하는 단계는
상기 플레이트 라인의 일부 부분을 노출하는 포토레지스트 제1패턴을 형성하는 단계;
상기 포토레지스트 제1패턴을 식각 마스크로 사용하여 상기 플레이트 라인, 상기 제2상측 절연층, 및 상기 워드 라인의 일부 부분들을 선택적으로 제거하여 상기 제1상측 절연층의 일부 부분을 노출하는 단계;
상기 포토레지스트 제1패턴을 쉬링크시켜 포토레지스트 제2패턴을 형성하는 단계; 및
상기 포토레지스트 제2패턴을 식각 마스크로 사용하여, 상기 플레이트 라인 및 상기 제2상측 절연층의 다른 일부 부분들을 선택적으로 더 제거하여, 상기 워드 라인의 다른 일부 부분을 노출하는 단계를 더 포함하는 반도체 소자 제조 방법. In clause 7,
The step of forming the staircase shape is
forming a first photoresist pattern exposing a portion of the plate line;
exposing a portion of the first upper insulating layer by selectively removing portions of the plate line, the second upper insulating layer, and the word line using the first photoresist pattern as an etch mask;
forming a second photoresist pattern by shrinking the first photoresist pattern; and
A semiconductor device further comprising using the second photoresist pattern as an etch mask to selectively remove the plate line and other portions of the second upper insulating layer to expose other portions of the word line. Device manufacturing method.
상기 베이스 절연층 아래에
상기 상측 적층체가 역전된 형상을 가지는 하측 적층체를 형성하는 단계를 더 포함하는 반도체 소자 제조 방법. According to paragraph 1,
Below the base insulating layer
A semiconductor device manufacturing method further comprising forming a lower laminated body having a shape in which the upper laminated body is inverted.
상기 제1상측 희생층과 상기 제2상측 희생층은
서로 다른 조성의 실리콘 질화물층들을 각각 포함하는 반도체 소자 제조 방법. According to paragraph 1,
The first upper sacrificial layer and the second upper sacrificial layer are
A method of manufacturing a semiconductor device each including silicon nitride layers of different compositions.
상기 상측 버퍼층은
폴리실리콘층을 포함하는 반도체 소자 제조 방법. According to paragraph 1,
The upper buffer layer is
Method for manufacturing a semiconductor device including a polysilicon layer.
상기 제1 및 제2상측 절연층들은
실리콘 산화물층을 포함하여 형성되고,
상기 베이스 절연층은 상기 제1 및 제2상측 절연층들 보다 더 치밀한 실리콘 산화물층을 포함하여 형성되는 반도체 소자 제조 방법. According to paragraph 1,
The first and second upper insulating layers are
It is formed including a silicon oxide layer,
The method of manufacturing a semiconductor device wherein the base insulating layer includes a silicon oxide layer more dense than the first and second upper insulating layers.
상기 하측 적층체 상에 베이스 절연층을 형성하는 단계;
상기 베이스 절연층 상에 제1상측 절연층, 제1상측 희생층, 제2상측 절연층, 제2상측 희생층, 및 상측 버퍼층을 포함한 상측 적층체를 형성하는 단계;
상기 상측 및 하측 적층체, 상기 베이스 절연층를 관통하는 제1수직홀들을 형성하는 단계;
상기 제1수직홀들에 노출된 상기 제1 및 제2상측 희생층들, 상기 제1 및 제2상측 절연층들, 상기 제1 및 제2하측 희생층들, 상기 제1 및 제2하측 절연층들을 일부 제거하여 제1리세스부들을 형성하는 단계;
상기 제1리세스부들에 노출된 상기 제2하측 및 제2상측 희생층들을 더 제거하여 제2리세스부들을 형성하는 단계;
상기 제1 및 제2리세스부들의 측면을 덮는 게이트 유전층 패턴들 및 채널층 패턴들을 형성하는 단계;
상기 채널층 패턴들을 덮고 상기 제1수직홀들을 채우는 바디 절연층을 형성하는 단계;
상기 바디 절연층을 관통하면서 상기 채널층 패턴들의 일측 단부들을 노출하는 제2수직홀들을 형성하는 단계;
상기 제2수직홀들을 채우는 비트 라인 필라들을 형성하는 단계;
상기 비트 라인 필라들의 사이 부분을 가로질러 연장되고 상기 상측 및 하측 적층체들을 관통하는 제1트렌치를 형성하는 단계;
상기 제1트렌치에 노출된 상기 제1상측 및 상기 제1하측 희생층들을 제거하여 제3리세스부들을 형성하는 단계; 및
상기 제3리세스부들을 채우는 워드 라인들을 형성하는 단계; 를 포함하는 반도체 소자 제조 방법. forming a lower laminate including a lower buffer layer, a second lower sacrificial layer, a second lower insulating layer, a first lower sacrificial layer, and a first lower insulating layer;
forming a base insulating layer on the lower laminate;
forming an upper laminate including a first upper insulating layer, a first upper sacrificial layer, a second upper insulating layer, a second upper sacrificial layer, and an upper buffer layer on the base insulating layer;
forming first vertical holes penetrating the upper and lower laminates and the base insulating layer;
The first and second upper sacrificial layers exposed to the first vertical holes, the first and second upper insulating layers, the first and second lower sacrificial layers, and the first and second lower insulating layers. forming first recesses by removing some of the layers;
forming second recesses by further removing the second lower and second upper sacrificial layers exposed to the first recesses;
forming gate dielectric layer patterns and channel layer patterns covering side surfaces of the first and second recesses;
forming a body insulating layer that covers the channel layer patterns and fills the first vertical holes;
forming second vertical holes penetrating the body insulating layer and exposing one ends of the channel layer patterns;
forming bit line pillars filling the second vertical holes;
forming a first trench extending across a portion between the bit line pillars and penetrating the upper and lower stacked structures;
forming third recesses by removing the first upper and first lower sacrificial layers exposed in the first trench; and
forming word lines filling the third recessed portions; A semiconductor device manufacturing method comprising.
상기 제1트렌치에 노출된 상기 제2상측 및 상기 제2하측 희생층들을 제거하여 제4리세스부들을 형성하는 단계;
상기 제1트렌치에 노출된 상기 상측 및 하측 버퍼층들을 제거하여 상기 제4리세스부들에 연결된 제5리세스부들을 형성하는 단계; 및
상기 제4 및 제5리세스부들을 채우는 플레이트 라인들을 형성하는 단계;를 더 포함하는 반도체 소자 제조 방법. According to clause 14,
forming fourth recesses by removing the second upper and second lower sacrificial layers exposed in the first trench;
forming fifth recessed portions connected to the fourth recessed portions by removing the upper and lower buffer layers exposed in the first trench; and
A semiconductor device manufacturing method further comprising forming plate lines filling the fourth and fifth recesses.
상기 플레이트 라인들 및 상기 제2상측 및 상기 제1하측 절연층들의 일부 부분들을 제거하여 상기 워드 라인들의 일부 부분들을 노출하는 계단 형상을 형성하는 단계;
상기 계단 형상을 채우는 절연 필러를 형성하는 단계;
상기 비트 라인 필라를 사이에 두고 상기 계단 형상의 반대측에 제2트렌치를 형성하는 단계;
상기 제2트렌치에 노출된 상기 워드 라인들의 일부 부분들을 제거하여 제6리세스부들을 형성하는 단계;
상기 제6리세스부들을 채워 상기 워드 라인들을 상기 제2트렌치와 분리시키는 중간 절연층들을 형성하는 단계; 및
상기 제2트렌치를 채워 상기 플레이트 라인들을 서로 연결시키는 공통 플레이트를 형성하는 단계;를 더 포함하는 반도체 소자 제조 방법. According to clause 15,
forming a staircase shape exposing some portions of the word lines by removing portions of the plate lines and the second upper and first lower insulating layers;
forming an insulating filler that fills the step shape;
forming a second trench on an opposite side of the step shape with the bit line pillar in between;
forming sixth recesses by removing portions of the word lines exposed to the second trench;
forming intermediate insulating layers that fill the sixth recesses to separate the word lines from the second trench; and
A semiconductor device manufacturing method further comprising: filling the second trench to form a common plate connecting the plate lines to each other.
상기 공통 플레이트에 접속되는 플레이트 콘택 플러그; 및
상기 계단 형상에 노출된 상기 워드 라인에 접속된 워드 라인 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 소자 제조 방법. According to clause 16,
a plate contact plug connected to the common plate; and
A method of manufacturing a semiconductor device further comprising forming a word line contact plug connected to the word line exposed in the step shape.
상기 계단 형상을 형성하는 단계는
최상층에 위치하는 상기 플레이트 라인의 일부 부분을 노출하는 포토레지스트 제1패턴을 형성하는 단계;
상기 포토레지스트 제1패턴을 식각 마스크로 사용하여 상기 최상층의 플레이트 라인, 상기 제2상측 절연층, 및 상기 워드 라인의 일부 부분들을 선택적으로 제거하여 상기 제1상측 절연층의 일부 부분을 노출하는 단계;
상기 포토레지스트 제1패턴을 쉬링크시켜 포토레지스트 제2패턴을 형성하는 단계; 및
상기 포토레지스트 제2패턴을 식각 마스크로 사용하여, 상기 최상층의 플레이트 라인, 상기 제2상측 절연층의 다른 일부 부분들, 상기 제1상측 절연층의 일부 부분, 상기 베이스 절연층의 일부 부분, 및 상기 제1하측 절연층의 일부 부분을 선택적으로 더 제거하여, 상기 워드 라인들의 다른 일부 부분들을 노출하는 단계를 더 포함하는 반도체 소자 제조 방법. According to clause 16,
The step of forming the staircase shape is
forming a first photoresist pattern exposing a portion of the plate line located on the uppermost layer;
Using the first photoresist pattern as an etch mask to selectively remove portions of the uppermost plate line, the second upper insulating layer, and the word line to expose a portion of the first upper insulating layer. ;
forming a second photoresist pattern by shrinking the first photoresist pattern; and
Using the second photoresist pattern as an etch mask, the plate line of the uppermost layer, some other parts of the second upper insulating layer, some parts of the first upper insulating layer, some parts of the base insulating layer, and A semiconductor device manufacturing method further comprising selectively removing a portion of the first lower insulating layer to expose other portions of the word lines.
상기 비트 라인 필라의 외주면을 감싸는 베이스부,
상기 베이스부로부터 측방향으로 1차 돌출된 제1돌출부, 및
상기 제1돌출부로부터 측방향으로 2차 돌출된 제2돌출부를 포함한 바디 절연층;
상기 바디 절연층의 외주면을 덮도록 수직하게 연장된 채널층 패턴;
상기 채널층 패턴을 덮는 게이트 유전층 패턴;
상기 바디 절연층의 상기 제1돌출부에 측면이 중첩되도록 연장된 워드 라인; 및
상기 바디 절연층의 상기 제2돌출부 상에 중첩되록 연장된 플레이트 라인;을 포함한 상부 셀을 포함하고,
상기 채널층 패턴의 일 단부가 상기 비트 라인 필라에 접속한 반도체 소자. vertical bit line pillars;
A base portion surrounding the outer peripheral surface of the bit line pillar,
A first protrusion that primarily protrudes laterally from the base portion, and
a body insulating layer including a second protrusion that secondarily protrudes laterally from the first protrusion;
a channel layer pattern extending vertically to cover the outer peripheral surface of the body insulating layer;
a gate dielectric layer pattern covering the channel layer pattern;
a word line extending so that a side surface overlaps the first protrusion of the body insulating layer; and
an upper cell including a plate line extending to overlap the second protrusion of the body insulating layer;
A semiconductor device in which one end of the channel layer pattern is connected to the bit line pillar.
상기 상부 셀 아래에
상기 상부 셀에 역전된 형상을 가지는 하부 셀을 더 포함하는 반도체 소자.
According to clause 19,
below the upper cell
A semiconductor device further comprising a lower cell having a shape inverted from the upper cell.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020200130494A KR102634963B1 (en) | 2020-10-08 | 2020-10-08 | Vertical semiconductor devices and methods of forming the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020200130494A KR102634963B1 (en) | 2020-10-08 | 2020-10-08 | Vertical semiconductor devices and methods of forming the same |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20220047047A KR20220047047A (en) | 2022-04-15 |
KR102634963B1 true KR102634963B1 (en) | 2024-02-07 |
Family
ID=81211911
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020200130494A KR102634963B1 (en) | 2020-10-08 | 2020-10-08 | Vertical semiconductor devices and methods of forming the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR102634963B1 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102710383B1 (en) * | 2022-12-21 | 2024-09-25 | 서울대학교산학협력단 | Vertical stack-type memory device and method of manufacturing the same |
CN118475130A (en) * | 2023-02-07 | 2024-08-09 | 华为技术有限公司 | Three-dimensional memory array, preparation method thereof, memory and electronic equipment |
WO2024195956A1 (en) * | 2023-03-23 | 2024-09-26 | 서울대학교 산학협력단 | Memory device and method for manufacturing same |
KR102649968B1 (en) * | 2023-05-25 | 2024-03-20 | 서울대학교산학협력단 | Capacitorless 3-dimensional stacked dynamic random access memory device and method of manufacturing the same |
CN118317602B (en) * | 2024-04-10 | 2024-09-27 | 北京超弦存储器研究院 | Semiconductor device, method of manufacturing the same, and electronic apparatus |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130044531A1 (en) | 2011-08-17 | 2013-02-21 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
US20150179660A1 (en) | 2013-12-19 | 2015-06-25 | SanDisk Technologies, Inc. | Three Dimensional NAND Device with Channel Located on Three Sides of Lower Select Gate and Method of Making Thereof |
WO2017034647A1 (en) | 2015-08-25 | 2017-03-02 | Sandisk Technologies Llc | Multi tier three-dimensional memory devices including vertically shared bit lines |
-
2020
- 2020-10-08 KR KR1020200130494A patent/KR102634963B1/en active IP Right Grant
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130044531A1 (en) | 2011-08-17 | 2013-02-21 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
US20150179660A1 (en) | 2013-12-19 | 2015-06-25 | SanDisk Technologies, Inc. | Three Dimensional NAND Device with Channel Located on Three Sides of Lower Select Gate and Method of Making Thereof |
WO2017034647A1 (en) | 2015-08-25 | 2017-03-02 | Sandisk Technologies Llc | Multi tier three-dimensional memory devices including vertically shared bit lines |
Also Published As
Publication number | Publication date |
---|---|
KR20220047047A (en) | 2022-04-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102634963B1 (en) | Vertical semiconductor devices and methods of forming the same | |
TWI679751B (en) | Semiconductor storage device, manufacturing method thereof, and electronic device including storage device | |
KR102597954B1 (en) | Memory array staircase structure | |
KR101986245B1 (en) | Method of manufacturing a vertical type semiconductor device | |
KR102609519B1 (en) | Semiconductor devices | |
KR102691496B1 (en) | Semiconductor device | |
CN114446963A (en) | Semiconductor memory unit structure, semiconductor memory and preparation method and application thereof | |
US8415738B2 (en) | Semiconductor memory device and manufacturing method thereof | |
KR20150104337A (en) | Semiconductor device with line type air gap and method for fabricating the same | |
US20230013420A1 (en) | Semiconductor structure and fabrication method thereof | |
CN114864501A (en) | Three-dimensional memory and forming method thereof | |
KR20180018239A (en) | Semiconductor Memory Device | |
TWI575714B (en) | Three-dimensional memory | |
KR20110004966A (en) | Dram device and method of manufacturing the same | |
US20230328955A1 (en) | Method for manufacturing semiconductor structure, semiconductor structure and semiconductor memory | |
WO2023040135A1 (en) | Method for forming semiconductor structure and semiconductor structure | |
JP7519460B2 (en) | Semiconductor device and its manufacturing method | |
CN114023749A (en) | Semiconductor structure, preparation method thereof and three-dimensional memory | |
KR102710383B1 (en) | Vertical stack-type memory device and method of manufacturing the same | |
KR20200126826A (en) | Semiconductor memory device | |
WO2023142227A1 (en) | Semiconductor structure and manufacturing method therefor | |
WO2024060322A1 (en) | Semiconductor structure, manufacturing method therefor, and memory | |
KR102704016B1 (en) | Memory device and method of manufacturing the same | |
US11930631B2 (en) | Semiconductor memory device and method of fabricating the same | |
KR101131967B1 (en) | Semiconductor device with vertical channel and method for manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
E701 | Decision to grant or registration of patent right |