KR102633199B1 - 반도체소자 패키지 및 자동 초점 장치 - Google Patents
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Abstract
반도체소자 패키지는, 제1 기판 위에 배치된 반도체소자와, 제1 기판 위에 배치되고 반도체소자와 전기적으로 연결되는 제1 및 제2 전극과, 제1 기판 위에 배치되고 반도체소자 둘레에 배치되며 상부 영역에 단차를 갖는 하우징과, 하우징의 단차에 배치되며 반도체소자 위에 배치된 확산부와, 제1 기판과 하우징을 관통하는 복수의 비아홀을 포함한다.
Description
실시예는 반도체소자 패키지 및 반도체소자 패키지를 포함하는 자동 초점 장치에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 파장 대역의 빛을 구현할 수 있는 장점이 있다. 또한, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광원도 구현이 가능하다. 이러한 발광소자는, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 이와 같은 수광 소자는 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용될 수 있다.
따라서, 반도체소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 가스(Gas)나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
발광소자(Light Emitting Device)는 예로서 주기율표상에서 3족-5족 원소 또는 2족-6족 원소를 이용하여 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로 제공될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 파장 구현이 가능하다.
반도체소자는 응용분야가 다양해 지면서 고출력, 고전압 구동이 요구되고 있다. 반도체소자의 고출력, 고전압 구동에 따라 반도체소자에서 발생되는 열에 의하여 반도체소자 패키지의 온도가 많이 올라가고 있다.
이에 따라, 반도체소자 패키지에서 발생되는 열을 효율적으로 방출하기 위한 방안이 요청되고 있다. 또한, 제품의 소형화를 위해 반도체소자 패키지에 대한 소형화도 강하게 요청되고 있다. 따라서, 소형으로 제공되면서도 반도체소자에서 발생되는 열을 효율적으로 방출할 수 있는 반도체소자 패키지에 대한 요청이 증대되고 있다.
또한, 반도체소자 패키지는 사람의 움직임 인식 등의 응용 분야에도 적용될 수 있다. 이때, 반도체소자 패키지로부터 제공되는 강한 빛이 사람에게 직접 입사될 경우 사람이 다칠 수도 있다. 만약, 반도체소자 패키지로부터 방출되는 강한 빛이 사람의 눈에 직접 입사될 경우에는 사람이 실명할 수도 있는 위험성이 있다. 이에 따라, 사람의 움직임 등의 응용 분야에 적용되면서도, 사람에게 직접적인 강한 빛이 입사되는 것을 방지할 수 있는 반도체소자 패키지에 대한 연구가 모색되고 있다.
실시예는 소형으로 제공되며 방열 특성이 우수한 반도체소자 패키지를 제공할 수 있다.
실시예는 기구적인 안정성이 우수하고 내부에 배치된 소자를 외부 충격으로부터 안전하게 보호할 수 있는 반도체소자 패키지를 제공할 수 있다.
실시예는 고출력의 빛을 제공하고 내부로 습기가 침투되는 것을 방지할 수 있는 반도체소자 패키지를 제공할 수 있다.
실시예는 사람에게 강한 빛이 직접 입사되는 것을 방지할 수 있는 반도체소자 패키지를 제공할 수 있다.
실시예는 소형으로 제공되며 방열 특성이 우수하고 고출력의 빛을 제공할 수 있으며, 사람에게 강한 빛이 직접 입사되는 것을 방지할 수 있는 자동 초점 장치를 제공할 수 있다.
실시예에 따른 반도체소자 패키지는, 제1 기판; 상기 제1 기판 위에 배치된 반도체소자; 상기 제1 기판 위에 배치되고, 상기 반도체소자와 전기적으로 연결되는 제1 및 제2 전극; 상기 제1 기판 위에 배치되고, 상기 반도체소자 둘레에 배치되며, 상부 영역에 단차를 갖는 하우징; 상기 하우징의 단차에 배치되며, 상기 반도체소자 위에 배치된 확산부; 및 상기 제1 기판과 상기 하우징을 관통하는 복수의 비아홀을 포함한다.
실시예에 따른 반도체소자 패키지는, 제1 기판; 상기 제1 기판 위에 배치된 반도체소자; 상기 제1 기판 위에 배치되고, 상기 반도체소자 둘레에 배치되며, 상부 영역에 단차를 갖는 하우징; 상기 하우징의 단차에 배치되며, 상기 반도체소자 위에 배치된 확산부; 상기 제1 기판 아래에 배치되는 제2 기판; 및 상기 확산부의 가장자리를 따라 배치되는 제1 영역과 상기 제1 영역으로부터 연장되어 상기 하우징을 경유하여 상기 제2 기판에 접하는 제2 영역을 갖는 보호층을 포함한다.
실시예에 따른 자동 초점 장치는, 상기 반도체소자 패키지; 및 상기 반도체소자 패키지에서 방출된 빛의 반사된 빛을 입사 받는 수광부를 포함한다.
실시예에 따른 반도체소자 패키지에 의하면, 소형으로 제공되면서도 방열 특성이 좋은 장점이 있다.
실시예에 따른 반도체소자 패키지에 의하면, 기구적인 안정성이 우수하고 내부에 배치된 소자를 외부 충격으로부터 안전하게 보호할 수 있는 장점이 있다.
실시예에 따른 반도체소자 패키지에 의하면, 고출력의 빛을 제공하고 내부로 습기가 침투되는 것을 방지할 수 있는 장점이 있다.
실시예에 따른 반도체소자 패키지에 의하면, 사람에게 강한 빛이 직접 입사되는 것을 방지할 수 있는 장점이 있다.
실시예에 따른 자동 초점 장치에 의하면, 소형으로 제공되며 방열 특성이 우수하고 고출력의 빛을 제공할 수 있으며, 사람에게 강한 빛이 직접 입사되는 것을 방지할 수 있는 장점이 있다.
도 1은 제1 실시예에 따른 반도체소자 패키지를 나타낸 단면도이다.
도 2는 제1 실시예에 따른 반도체소자 패키지의 일 예를 나타낸 평면도이다.
도 3은 제1 실시예에 따른 반도체소자 패키지의 다른 예를 나타낸 평면도이다.
도 4는 제1 실시예에 따른 반도체소자 패키지에 적용된 반도체소자와 전극의의 전기적 연결 관계를 나타낸 도면이다.
도 5는 제1 실시예에 따른 반도체소자 패키지에 적용된 검출회로의 예를 나타낸 회로도이다.
도 6은 제2 실시예에 따른 반도체소자 패키지를 나타낸 단면도이다.
도 7은 제3 실시예에 따른 반도체소자 패키지를 나타낸 평면도이다.
도 8은 제3 실시예에 따른 반도체소자 패키지를 나타낸 단면도이다.
도 9는 제4 실시예에 따른 반도체소자 패키지를 나타낸 단면도이다.
도 10은 제4 실시예에 따른 반도체소자 패키지를 나타낸 평면도이다.
도 11은 실시예에 따른 반도체소자를 나타낸 평면도이다.
도 12는 도 11에 도시된 반도체소자의 E-E 선에 따른 단면도이다.
도 13은 실시예에 따른 반도체소자 패키지를 포함하는 자동 초점 장치가 적용된 이동 단말기의 사시도이다.
도 2는 제1 실시예에 따른 반도체소자 패키지의 일 예를 나타낸 평면도이다.
도 3은 제1 실시예에 따른 반도체소자 패키지의 다른 예를 나타낸 평면도이다.
도 4는 제1 실시예에 따른 반도체소자 패키지에 적용된 반도체소자와 전극의의 전기적 연결 관계를 나타낸 도면이다.
도 5는 제1 실시예에 따른 반도체소자 패키지에 적용된 검출회로의 예를 나타낸 회로도이다.
도 6은 제2 실시예에 따른 반도체소자 패키지를 나타낸 단면도이다.
도 7은 제3 실시예에 따른 반도체소자 패키지를 나타낸 평면도이다.
도 8은 제3 실시예에 따른 반도체소자 패키지를 나타낸 단면도이다.
도 9는 제4 실시예에 따른 반도체소자 패키지를 나타낸 단면도이다.
도 10은 제4 실시예에 따른 반도체소자 패키지를 나타낸 평면도이다.
도 11은 실시예에 따른 반도체소자를 나타낸 평면도이다.
도 12는 도 11에 도시된 반도체소자의 E-E 선에 따른 단면도이다.
도 13은 실시예에 따른 반도체소자 패키지를 포함하는 자동 초점 장치가 적용된 이동 단말기의 사시도이다.
이하 실시예를 첨부된 도면을 참조하여 설명한다. 실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이하, 첨부된 도면을 참조하여 실시예에 따른 반도체소자 패키지, 반도체소자 패키지를 포함하는 자동 초점 장치에 대해 상세히 설명하도록 한다.
<제1 실시예>
도 1 내지 도 4를 참조하여 실시예에 따른 반도체소자 패키지를 설명하기로 한다. 도 1은 제1 실시예에 따른 반도체소자 패키지를 나타낸 단면도이고, 도 2은 제1 실시예에 따른 반도체소자 패키지의 일 예를 나타낸 평면도이고, 도 3는 제1 실시예에 따른 반도체소자 패키지의 다른 예를 나타낸 평면도이며, 도4는 제1 실시예에 따른 반도체소자 패키지에 적용된 반도체소자와 전극의의 전기적 연결 관계를 나타낸 도면이다.
제1 실시예에 따른 반도체소자 패키지(100)는 기판(110)과 기판(110) 위에 배치된 반도체소자(120)를 포함할 수 있다.
기판(110)은 열 전도율이 높은 물질을 포함할 수 있다. 기판(110)은 반도체소자(120)에서 발생된 열을 외부로 효율적으로 방출할 수 있도록 방열 특성이 좋은 물질로 제공될 수 있다. 기판(110)은 절연 재질을 포함할 수 있다.
예컨대, 기판(110)은 세라믹 소재를 포함할 수 있다. 기판(110)은 동시 소성되는 저온 소성 세라믹(LTCC: low temperature co-fired ceramic) 또는 고온 소성 세라믹(HTCC: high temperature co-fired ceramic)을 포함할 수 있다.
또한, 기판(110)은 금속 화합물을 포함할 수 있다. 기판(110)은 열 전도도가 140 W/mK 이상인 금속 산화물을 포함할 수 있다. 예컨대, 기판(110)은 질화 알루미늄(AlN) 또는 알루미나(Al2O3)를 포함할 수 있다.
기판(110)은 다른 예로서, 수지 계열의 절연 물질을 포함할 수 있다. 기판(110)은, 실리콘 수지, 에폭시 수지, 플라스틱 재질을 포함하는 열 경화성 수지, 또는 고내열성 재질로 제공될 수 있다.
기판(110)은 도전성 물질을 포함할 수도 있다. 기판(110)이 도전성 물질, 예컨대 금속으로 제공되는 경우, 기판(110)과 반도체소자(120) 사이의 전기적인 절연을 위한 절연층이 제공될 수 있다.
제1 실시예에 따른 반도체소자(120)는 발광 다이오드 소자, 레이저 다이오드 소자를 포함하는 발광소자 중에서 선택될 수 있다. 예로서, 반도체소자(120)는 수직 캐비티 표면 방출 레이저(VCSEL; Vertical Cavity Surface Emitting Laser) 반도체소자일 수 있다. 수직 캐비티 표면 방출 레이저(VCSEL) 반도체소자는 상부 면에 수직한 방향으로 빔을 방출할 수 있다. 수직 캐비티 표면 방출 레이저(VCSEL) 반도체소자는 예를 들어, 15도 내지 25도 정도의 빔 화각으로 빔을 상부 방향으로 방출할 수 있다. 수직 캐비티 표면 방출 레이저(VCSEL) 반도체소자는 원형의 빔을 방출하는 단일 발광 애퍼쳐(aperture) 또는 복수의 발광 애퍼쳐를 포함할 수 있다. 수직 캐비티 표면 방출 레이저(VCSEL) 반도체소자의 예는 뒤에서 다시 설명하기로 한다.
제1 실시예에 따른 반도체소자 패키지(100)는 하우징(130)을 더 포함할 수 있다. 하우징(130)은 기판(110) 위에 배치될 수 있다. 하우징(130)은 반도체소자(120)의 둘레에 배치될 수 있다.
하우징(130)은 열 전도율이 높은 물질을 포함할 수 있다. 하우징(130)은 반도체소자(120)에서 발생된 열을 외부로 효율적으로 방출할 수 있도록 방열 특성이 좋은 물질로 제공될 수 있다. 하우징(130)은 절연 재질을 포함할 수 있다.
예컨대, 하우징(130)은 세라믹 소재를 포함할 수 있다. 하우징(130)은 동시 소성되는 저온 소성 세라믹(LTCC: low temperature co-fired ceramic) 또는 고온 소성 세라믹(HTCC: high temperature co-fired ceramic)을 포함할 수 있다.
또한, 하우징(130)은 금속 화합물을 포함할 수 있다. 하우징(130)은 열 전도도가 140 W/mK 이상인 금속 산화물을 포함할 수 있다. 예컨대, 하우징(130)은 질화 알루미늄(AlN) 또는 알루미나(Al2O3)를 포함할 수 있다.
하우징(130)은 다른 예로서, 수지 계열의 절연 물질을 포함할 수 있다. 하우징(130)은, 실리콘 수지, 에폭시 수지, 플라스틱 재질을 포함하는 열 경화성 수지, 또는 고내열성 재질로 제공될 수 있다.
하우징(130)은 도전성 물질을 포함할 수 있다. 하우징(130)은 도전성 물질, 예컨대 금속으로 제공될 수도 있다.
예로서, 하우징(130)은 기판(110)과 같은 물질을 포함할 수 있다. 하우징(130)이 기판(110)과 동일 물질로 형성되는 경우, 하우징(130)은 기판(110)과 일체로 형성될 수도 있다.
또한, 하우징(130)은 기판(110)과 서로 다른 물질로 형성될 수도 있다.
제1 실시예에 따른 반도체소자 패키지(100)에 의하면, 기판(110)과 하우징(130)이 방열 특성이 우수한 물질로 제공될 수 있다. 이에 따라, 반도체소자(120)에서 발생되는 열을 외부로 효과적으로 방출할 수 있게 된다.
제1 실시예에 의하면, 기판(110)과 하우징(130)이 서로 분리된 부품으로 제공되어 결합되는 경우, 기판(110)과 하우징(130) 사이에 접착층이 제공될 수 있다.
예로서, 접착층은 유기물을 포함할 수 있다. 접착층은 에폭시 계열의 레진을 포함할 수 있다. 또한, 접착층은 실리콘계 레진을 포함할 수 있다.
기판(110)과 하우징(130)을 포함하는 반도체소자 패키지(100)는 예로서 웨이퍼 레벨 패키지 공정에 의하여 제조될 수 있다. 즉, 웨이퍼 레벨에서 기판(110) 위에 반도체소자(120)와 하우징(130)이 부착되고, 다이싱 등에 의한 절단 방법에 의하여 기판(110)에 반도체소자(120)와 하우징(130)이 결합된 복수의 반도체소자 패키지가 제공될 수 있다.
이와 같이, 기판(110)과 하우징(130)을 포함하는 반도체소자 패키지(100)가 웨이퍼 레벨 패키지 공정에 의하여 제조되는 경우, 기판(110)의 외측면과 하우징(130)의 외측면이 동일 평면 상에 배치될 수 있다. 즉, 기판(110)의 외측면과 하우징(130)의 외측면 사이에 단차가 존재하지 않게 된다.
제1 실시예에 의하면, 기판(110)의 외측면과 하우징(130)의 외측면 사이에 단차가 없으므로, 종래 반도체소자 패키지에서 단차 구조에 의한 투습 및 외부 마찰 등에 의하여 손상이 발생되는 불량을 근본적으로 방지할 수 있게 된다.
기판(110)은 제1 기판으로 지칭되고 하우징(130)은 제2 기판으로 지칭될 수 있다. 또는 기판(110)은 제1 몸체로 지칭되고 하우징(130)은 제2 몸체로 지칭될 수 있다.
제1 실시예에 따른 반도체소자 패키지(100)는 기판(110) 위에 배치된 제1 전극(181)과 제2 전극(182)을 더 포함할 수 있다. 제1 전극(181)과 제2 전극(182)은 기판(110) 위에 서로 이격되어 배치될 수 있다.
예로서, 반도체소자(120)는 제1 전극(181) 위에 배치될 수 있다. 반도체소자(120)는 제1 전극(181) 위에 예컨대, 다이 본딩 방식에 의하여 제공될 수 있다.
도 4에 도시한 바와 같이, 제1 전극(181)의 면적은 반도체소자(120)의 면적과 동일하거나 클 수 있다.
제2 전극(182)는 ㄷ자 형상을 가질 수 있다. 제2 전극(182)는 제1 전극(181)의 둘레를 둘러싸도록 배치될 수 있다. 구체적으로, 제1 전극(181)의 제1 측과 제2 측이 서로 대향되고 제3 측과 제4 측이 서로 대행되는 경우, 제2 전극(182)는 제1 전극(181)의 제1 측과 이격되어 배치되고 제1 전극(181)의 제3측과 이격되어 배치되며, 제1 전극(181)의 제2 측과 이격되어 배치될 수 있다.
반도체소자(120)는 제2 전극(182)과 전기적으로 연결될 수 있다. 예로서, 반도체소자(120)와 제2 전극(182)은 와이어(191)에 의하여 전기적으로 연결될 수 있다. 반도체소자(120)는 복수의 와이어에 의하여 제2 전극(182)과 전기적으로 연결될 수 있다. 반도체소자(120)는 와이어(191)에 의하여 제2 전극(182)에 전기적으로 연결될 수 있다.
반도체소자(120)와 제2 전극(182)을 연결하는 와이어의 수 및 연결 위치는 반도체소자(120)의 크기 또는 반도체소자(120)에서 필요한 전류 확산의 정도 등에 의하여 선택될 수 있다.
제1 실시예에 따른 반도체소자 패키지(100)는 기판(110) 아래에 배치된 제1 본딩부(183)와 제2 본딩부(184)를 포함할 수 있다. 예로서, 제1 본딩부(183)와 제2 본딩부(184)는 회로기판(160)의 신호라인(미도시)에 전기적으로 연결될 수 있다.
기판(110)은 제1 기판으로 지칭되고, 회로기판(160)은 제2 기판으로 지칭될 수 있다. 이와 반대로, 회로기판(160)은 제1 기판으로 지칭되고 기판(110)은 제2 기판으로 지칭될 수 있다. 하우징(130)은 제3 기판으로 지칭될 수 있다.
제1 본딩부(183)와 제2 본딩부(184)는 기판(110) 아래에서 서로 이격되어 배치될 수 있다. 제1 본딩부(183)와 제2 본딩부(184)는 원 형상의 패드를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
제1 본딩부(183)는 기판(110)의 하부 면에 배치될 수 있다. 제1 본딩부(183)는 제1 전극(181)과 전기적으로 연결될 수 있다. 제1 본딩부(183)는 제1 연결배선(185)을 통하여 제1 전극(181)과 전기적으로 연결될 수 있다. 제1 연결배선(185)은 예로서, 기판(110)에 제공된 제1 비아홀에 배치될 수 있다.
제2 본딩부(184)는 기판(110)의 하부 면에 배치될 수 있다. 제2 본딩부(184)는 제2 전극(182)과 전기적으로 연결될 수 있다. 제2 본딩부(184)는 제2 연결배선(186)을 통하여 제2 전극(182)과 전기적으로 연결될 수 있다. 제2 연결배선(186)은 예로서, 기판(110)에 제공된 제2 비아홀에 배치될 수 있다.
예컨대, 제1 연결배선(185)와 제2 연결배선(186)은 텅스텐(W)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 텅스텐(W)이 1000℃ 이상의 고온에서 녹여진 후 제1 및 제2 비아홀에 주입된 후 경화되어, 제1 연결배선(185)와 제2 연결배선(186)이 형성될 수 있다.
실시예에 의하면, 회로기판(160)을 통하여 반도체소자(120)에 구동 전원이 제공될 수 있게 된다.
이상에서 설명된 제1 실시예에 따른 반도체소자 패키지(100)는 반도체소자(120)가 제1 전극(181)에 다이 본딩 방식으로 연결되고 제2 전극(182)에 와이어 본딩 방식으로 연결되는 경우를 기준으로 설명되었다.
그러나, 반도체소자(120)에 구동 전원이 공급되는 방식은 다양하게 변형되어 적용될 수 있다. 예로서, 반도체소자(120)가 플립칩 본딩 방식에 의하여 제1 전극(181)과 제2 전극(182)에 전기적으로 연결될 수도 있다. 또한, 반도체소자(120)가 제1 전극(181)과 제2 전극(182)에 모두 와이어 본딩 방식에 의하여 전기적으로 연결될 수도 있다.
한편, 하우징(130)의 상부 영역에 단차가 제공될 수 있다. 예컨대, 하우징(130)의 상부 영역에 리세스 영역(142)이 제공될 수 있다. 예로서, 리세스 영역(142)의 폭 및/또는 깊이는 수백 마이크로 미터로 제공될 수 있다.
리세스 영역(142)에 확산부(140)가 배치될 수 있다. 하우징(130)의 상부에 제공된 리세스 영역(142)에 의하여 확산부(140)가 지지될 수 있다.
리세스 영역(142)에서 하우징(130)과 확산부(140) 사이에 접착층(미도시)이 제공될 수 있다. 예로서, 접착층은 리세스 영역(142)의 내면에 접하는 확산부(140)의 하부 면과 측면에 제공될 수 있다.
제1 실시예에 따른 반도체소자 패키지(100)는 확산부(140)를 더 포함할 수 있다. 확산부(140)는 반도체소자(120) 위에 배치될 수 있다. 확산부(140)는 반도체소자(120)로부터 이격되어 배치될 수 있다. 확산부(140)는 하우징(130) 위에 배치될 수 있다. 구체적으로, 확산부(140)는 하우징(130)의 리세스 영역(142)에 안착될 수 있다. 확산부(140)는 하우징(130)의 리세스 영역(142)에 의하여 지지될 수 있다.
확산부(140)는 반도체소자(120)로부터 발광된 빛의 빔 화각을 확장시킬 수 있다. 확산부(140)는 예로서 마이크로 렌즈, 요철 패턴 등을 포함할 수 있다. 마이크로 렌즈, 요철 패턴 등은 확산부(140)의 상면 또는 하면에 배치될 수 있다. 마이크로 렌즈, 요철 패턴 등은 확산부(140)와 일체로 형성되거나 개별로 형성될 수 있다.
확산부(140)는 반도체소자 패키지(100)의 응용 분야에 따라 빔의 화각을 다르게 설정할 수 있다. 확산부(140)는 반도체소자 패키지(100)의 응용 분야에 따라 빛의 세기를 다르게 설정할 수 있다.
확산부(140)는 무반사(anti-reflective) 기능을 포함할 수 있다. 예로서, 확산부(140)는 반도체소자(120)와 대향되는 일면에 배치된 무반사층을 포함할 수 있다. 무반사층은 확산부(140)와 별개로 형성될 수 있다. 확산부(140)는 반도체소자(120)와 마주보는 하면에 배치된 무반사층을 포함할 수 있다. 무반사층은 반도체소자(120)로부터 입사되는 빛이 확산부(140)의 표면에서 반사되는 것을 방지하고 확산부(140) 내로 투과시킴으로써 반사에 의한 광 손실을 개선할 수 있다.
무반사층은 예로서 무반사 코팅 필름으로 형성되어 확산부(140)의 표면에 부착될 수 있다. 무반사층은 확산부(140)의 표면에 스핀 코팅 또는 스프레이 코팅 등을 통하여 형성될 수도 있다. 예로서, 무반사층은 TiO2, SiO2, Al2O3, Ta2O3, ZrO2, MgF2를 포함하는 그룹 중에서 적어도 하나를 포함하는 단일층 또는 다층으로 형성될 수 있다.
제1 실시예에 따른 반도체소자 패키지(100)는, 확산부(140)와 하우징(130)의 리세스 영역(142) 사이에 제공된 접착층을 더 포함할 수 있다. 예로서, 접착층은 유기물을 포함할 수 있다. 접착층은 에폭시 계열의 레진을 포함할 수 있다. 또한, 접착층은 실리콘계 레진을 포함할 수 있다.
한편, 이상에서 설명된 바와 같이, 기판(110)과 하우징(130)은 웨이퍼 레벨 패키지 공정에 의하여 제조될 수 있다. 실시예에 의하면, 확산부(140)도 웨이퍼 레벨 패키지 공정에 의하여 하우징(130) 위에 부착될 수 있다.
즉, 웨이퍼 레벨에서 기판(110) 위에 반도체소자(120)와 하우징(130)이 부착되고, 하우징(130) 위에 확산부(140)가 부착된 후에, 다이싱 등에 의한 절단 방법에 의하여 기판(110)에 반도체소자(120), 하우징(130), 확산부(140)가 결합된 복수의 반도체소자 패키지가 제공될 수 있다.
이와 같이, 기판(110), 하우징(130), 확산부(140)를 포함하는 반도체소자 패키지(100)가 웨이퍼 레벨 패키지 공정에 의하여 제조되는 경우, 기판(110)의 외측면, 하우징(130)의 외측면, 확산부(140)의 외측면이 동일 평면 상에 배치될 수 있다. 즉, 기판(110)의 외측면, 하우징(130)의 외측면, 확산부(140)의 외측면 사이에 단차가 존재하지 않게 된다.
제1 실시예에 따른 반도체소자 패키지(100)는 제3 비아홀과 제4 비아홀 각각에 배치되는 제3 연결배선(171)과 제4 연결배선(172)를 더 포함할 수 있다. 제3 비아홀과 제4 비아홀은 기판(110)에 형성될 수 있다. 제3 비아홀은 제1 연결배선(185)에 배치된 제1 비아홀에 비해 기판(110)의 가장자리에 보다 더 인접하여 형성될 수 있다. 제4 비아홀은 제2 연결배선(186)이 배치된 제2 비아홀에 비해 기판(110)의 가장자리에 보다 더 인접하여 형성될 수 있다. 제3 연결배선(171)과 제4 연결배선(172)은 기판(110) 내부에 배치될 수 있다.
제1 실시예에 따른 반도체소자 패키지(100)는 기판(110)의 하면에 배치되는 제3 본딩부(161)와 제4 본딩부(163)를 더 포함할 수 있다.
제3 본딩부(161)와 제4 본딩부(163)는 제1 본딩부(183)와 제2 본딩부(184)와 동일한 본딩 공정에 의해 일괄적으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 이러한 경우, 제1 내지 제4 본딩부(183, 184, 161, 163)는 서로 동일한 금속 물질을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제1 실시예에 따른 반도체소자 패키지(100)는 적어도 하나 이상의 신호라인을 포함하는 회로기판(160)을 더 포함할 수 있다. 예컨대, 회로기판(180)은 제1 내지 제4 신호라인을 포함하고, 제1 신호라인과 제2 신호라인에 제1 본딩부(183)와 제2 본딩부(184)가 전기적으로 연결되고, 제3 신호라인과 제4 신호라인에 제3 본딩부(161)와 제4 본딩부(163)가 전기적으로 연결될 수 있다.
한편, 제1 신호라인과 제2 신호라인은 각각 제3 신호라인(165)과 제4 신호라인(167)으로 지칭되고, 제3 신호라인(165)과 제4 신호라인(167)은 각각 제1 신호라인과 제2 신호라인으로 지칭될 수도 있다.
제1 실시예에 따른 반도체소자 패키지(100)는 제5 비아홀과 제6 비아홀 각각에 배치되는 제5 연결배선(173)과 제6 연결배선(174)를 더 포함할 수 있다. 제5 비아홀과 제6 비아홀은 하우징(130)에 형성될 수 있다. 제5 연결배선(173)과 제6 연결배선(174)은 하우징(130) 내에 배치될 수 있다.
제1 내지 제6 연결배선(185, 186, 171 내지 174)의 순서 부여는 변경 가능하다. 예컨대, 제3 연결배선(171)이 제1 연결배선(185)으로 지칭되고 제4 연결배선(172)이 제2 연결배선(186)으로 지칭될 수 있다. 예컨대, 제1 연결배선(185)이 제3 연결배선(171)으로 지칭되고 제2 연결배선(186)이 제4 연결배선(172)으로 지칭될 수 있다.
제3 연결배선(171)은 수직방향을 따라 제5 연결배선(173)과 일렬로 배치되고, 제4 연결배선(172)은 수직방향을 따라 제6 연결배선(174)과 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 기판(110)에 형성된 제3 비아홀과 하우징(130)에 형성된 제5 비아홀이 수직방향을 따라 일렬로 형성되지 않을 수도 있다. 즉, 기판(110)에 형성된 제3 비아홀과 하우징(130)에 형성된 제5 비아홀이 어긋나게 형성될 수도 있다. 이러한 경우, 제3 비아홀에 배치된 제3 연결배선(171)과 제5 비아홀에 배치된 제5 연결배선(173) 또한 어긋나게 배치될 수 있다.
또한, 기판(110)에 형성된 제4 비아홀과 하우징(130)에 형성된 제6 비아홀이 수직방향을 따라 일렬로 형성되지 않을 수도 있다. 즉, 기판(110)에 형성된 제4 비아홀과 하우징(130)에 형성된 제6 비아홀이 어긋나게 형성될 수도 있다. 이러한 경우, 제4 비아홀에 배치된 제4 연결배선(172)과 제6 비아홀에 배치된 제6 연결배선(174) 또한 어긋나게 배치될 수 있다. 한편, 도 1에서 제3 내지 제6 연결배선(171 내지 174) 각각이 하나씩만 구비되고 있지만, 제3 내지 제6 연결배선(171 내지 174) 각각이 다수개 구비되고, 이들 다수의 제3 연결배선(171), 제4 연결배선(172), 제5 연결배선(173) 및 제6 연결배선(174)이 서로 어긋나게 배치될 수도 있지만, 이에 대해서는 한정하지 않는다.
도시되지 않았지만, 기판(110)의 상면과 하우징(130)의 하면 사이에 제3 연결배선(171)과 제5 연결배선(173)으로 전기적으로 연결시키기 위한 패드가 배치되고, 기판(110)의 상면과 하우징(130)의 하면 사이의 제4 연결배선(172)과 제6 연결배선(174)을 전기적으로 연결시키기 위한 또 다른 패드가 배치될 수 있다. 패드와 또 다른 패드 모두 도전성 물질, 예컨대 금속 물질을 포함할 수 있다.
제1 실시예에 따른 반도체소자 패키지(100)는 하우징(130) 상에 배치되는 제5 본딩부(177)와 제6 본딩부(179)를 더 포함할 수 있다.
제5 본딩부(177)와 제6 본딩부(179)는 제1 내지 제4 본딩부(183, 184, 161, 163)와 동일한 본딩 공정에 의해 일괄적으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 이러한 경우, 제1 내지 제6 본딩부(183, 184, 161, 163, 177, 179)는 서로 동일한 금속 물질을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제5 본딩부(177)는 하우징(130)의 리세스 영역(142)의 일측 상에 배치되고, 제6 본딩부(179)는 하우징(130)의 리세스 영역(142)의 타측 상에 배치될 수 있다. 리세스 영역(142)의 일측과 리세스 영역(142)의 타측 모두 리세스 영역(142)의 바닥면일 수 있다.
제1 실시예에 따른 반도체소자 패키지(100)는 확산부(140)의 아래에 배치되는 패드(153)를 더 포함할 수 있다.
패드(153)는 도전성 물질, 즉 금속 물질을 포함할 수 있다. 패드(153)의 일측 영역은 제5 본딩부(177)와 전기적으로 연결되며 패드(153)의 타측 영역은 제6 본딩부(179)와 전기적으로 연결될 수 있다.
접착층(미도시)가 패드(153) 아래에 배치될 수 있다. 접착층은 금속 본딩 방식을 이용하여 제5 및 제6 본딩부(177, 179)와 패드(153)를 전기적으로 연결시킬 수 있다. 즉, 제5 본딩부(177)는 접착층을 통해 패드(153)의 일측 영역과 전기적으로 연결되고, 제6 본딩부(179)는 접착층을 통해 패드(153)의 타측 영역과 전기적으로 연결될 수 있다.
도 2 및 도 3에 도시한 바와 같이, 패드(153)는 확산부(140)의 하면의 가장자리의 둘레를 따라 배치될 수 있다. 패드(153)는 페루프 형상을 가질 수 있다.
제5 본딩부(177)과 제6 본딩부(179)은 서로 이격되어 배치될 수 있다. 예컨대, 도 2에 도시한 바와 같이, 제5 본딩부(177)과 제6 본딩부(179)은 일자 형상을 가질 수 있다. 도 3에 도시한 바와 같이, 제5 본딩부(177)과 제6 본딩부(179)은 ㄷ자 형상을 가질 수 있다.
제5 본딩부(177) 또는 제6 본딩부(179)의 폭은 패드(153)의 폭과 동일하거나 클 수 있지만, 이에 대해서는 한정하지 않는다.
제3 내지 제6 연결부와 제3 내지 제6 본딩부(161, 163, 177, 179)는 확산부(140)의 이탈을 감지하는 감지부로 지칭될 수 있다.
감지부에 의해 감지된 감지신호가 도 5에 도시된 검출회로로 제공되어 확산부(140)의 이탈 여부가 검출되고, 검출 결과에 따라 제어부에 의해 반도체소자(120)의 동작이 제어될 수 있다. 이에 관한 설명은 이미 앞서 상세히 설명된 바 있으므로, 더 이상의 설명은 생략한다.
도 5에 도시한 바와 같이, 회로기판(160)의 제3 신호라인(165)는 입력단자이고 회로기판(160)의 제4 신호라인(167)은 감지단자일 수 있다.
확산부(140)가 이탈되지 않고 하우징(130)에 안정적으로 고정되는 경우, 회로기판(160)의 제3 신호라인(165)으로 제공된 신호가 제3 본딩부(161), 제3 연결배선(171), 제5 연결배선(173), 제5 본딩부(177), 패드(153), 제6 본딩부(179), 제6 연결배선(174), 제4 연결배선(172) 및 제4 본딩부(163)를 경유하여 회로기판(160)의 제4 신호라인(167)으로 제공될 수 있다. 제4 신호라인(167)으로 제공된 신호는 감지신호로서 이후에 설명될 도 5에 도시된 검출회로로 제공될 수 있다.
이와 달리, 확산부(140)가 이탈되어 패드(153)와 제5 및 제6 본딩부(177, 179) 중 하나와 전기적인 단선이 발생되는 경우, 회로기판(160)의 제3 신호라인(165)으로 제공된 신호가 회로기판(160)의 제4 신호라인(167)으로 제공될 수 없다.
도 5에 도시된 검출회로는 회로기판(160)의 제4 신호라인(167)으로부터 제공되는 감지신호를 바탕으로 확산부(140)의 이탈 여부가 검출 내지 판단될 수 있다.
종래에 있어서, 반도체소자 패키지의 장시간 사용 또는 진동 등의 극한 환경에서 확산부(140)가 하우징(130)으로부터 분리될 수 있는 가능성도 제기될 수 있다. 이때, 확산부(140)가 하우징(130)으로부터 이탈되는 경우, 반도체소자(120)로부터 방출되는 강한 빛이 확산부(140)를 경유하지 않고 외부로 직접 조사될 수 있게 된다.
이러한 경우, 제1 실시예에 따른 반도체소자 패키지(100)가 사람의 움직임을 검출하는데 사용되는 경우, 확산부(140)를 경유하지 않은 강한 빛이 사람의 눈에 직접 조사될 수 있다. 예로서, 반도체소자(120)로부터 방출되는 강한 빛이 사람의 눈에 직접 조사되는 경우, 사람이 실명될 수 있는 위험성이 있다.
따라서, 확산부(140)가 하우징(130)으로부터 분리되지 않도록 할 수 있는 확실한 방안에 대한 연구가 진행되고 있다. 또한, 극한 환경에서는, 확산부(140)가 하우징(130)으로부터 분리되는 경우가 발생될 수 있다는 확률적인 가정 하에, 반도체소자(120)로부터 방출되는 강한 빛에 의하여 사람이 다치지 않을 수 있는 안정적인 방안의 제공이 요청된다.
제1 실시예에 따른 반도체소자 패키지(100)는 전기적인 신호를 이용하여 확산부(140)와 하우징(130)의 분리 여부를 검출할 수 있는 방안을 제시한다. 제1 실시예에 의하면, 물리적인 검출 방법이 아닌 전기적인 신호를 이용한 검출 방법을 제시함으로써 확산부(140)의 이탈을 빠르게 검출하고, 그에 따른 후속 조치를 빠르게 처리할 수 있는 장점이 있다.
즉, 제1 실시예에 따른 반도체소자 패키지(100)에 의하면, 전기적 신호를 이용하여 확산부(140)의 이탈을 검출하고, 반도체소자(120)에 인가되는 구동 전압을 차단하여 반도체소자(120)로부터 더 이상 빔이 발생되지 않도록 할 수 있다. 이에 따라, 확산부(140)가 하우징(130)으로부터 이탈되는 것을 실시간으로 검출할 수 있으며, 반도체소자(120)의 제어를 통하여 반도체소자(120)로부터 방출되는 강한 빛이 사람에게 직접 조사되는 것을 원천적으로 방지할 수 있게 된다.
한편, 회로기판(160)은 확산부(140)가 하우징(130)으로부터 분리되는 지의 여부를 검출할 수 있는 검출회로(도 5 참조)를 포함할 수 있다. 회로기판(160)은 확산부(140)가 하우징(130)으로부터 분리되는 지의 여부를 검출하고 반도체소자(120)에 제공되는 구동 전원의 공급을 제어할 수 있다.
제1 실시예에 의하면, 확산부(140)가 하우징(130)으로부터 분리되는 것으로 검출되는 경우, 회로기판(160)은 반도체소자(120)에 공급되는 구동 전원을 차단할 수 있다. 또한, 확산부(140)가 하우징(130) 위에 정상적으로 부착되어 있는 경우, 회로기판(160)은 반도체소자(120)에 공급되는 구동 전원을 유지할 수 있다.
이하에서는 도 1 내지 도 5을 참조하여, 제1 실시예에 따른 반도체소자 패키지(100)에서 확산부(140)가 하우징(130)으로부터 분리되는 지의 여부를 검출하고 반도체소자(120)에 공급되는 구동 전원을 제어하는 방안의 예에 대해서 살펴 보기로 한다.
제1 실시예에 따른 반도체소자 패키지(100)에 의하면, 회로기판(160)은 검출회로를 포함할 수 있다. 검출회로는 제5 본딩부(177)와 패드(153) 사이의 전기적인 단선 또는 제6 본딩부(179)과 패드(153) 사이의 전기적인 단선을 검출할 수 있다. 검출회로는 회로기판(160)의 제3 신호라인(165)과 제4 신호라인(167)에 전기적으로 연결될 수 있다.
검출회로는, 도 5에 도시된 바와 같이, 비교부(300)를 포함할 수 있다. 비교부(300)는 제1 입력단자(301), 제2 입력단자(302), 출력단자(303)을 포함할 수 있다. 예로서, 비교부(300)는 연산 증폭기(OP Amp)를 포함할 수 있다.
비교부(300)는 제1 입력단자(301)에 입력되는 제1 전압 값과 제2 입력단자(302)에 입력되는 제2 전압 값을 비교하여, 출력단자(303)로 증폭된 신호를 제공할 수 있다.
예로서, 제1 입력단자(301)에 입력되는 제1 전압 값이 제2 입력단자(302)에 입력되는 제2 전압 값에 비해 더 큰 경우에, 비교부(300)는 출력단자(303)에 “정상”을 나타내는 “Low” 신호를 제공할 수 있다. 또한, 제1 입력단자(301)에 입력되는 제1 전압 값이 제2 입력단자(302)에 입력되는 제2 전압 값에 비해 더 작은 경우에, 비교부(300)는 출력단자(303)에 “이상”을 나타내는 “High” 신호를 제공할 수 있다.
실시예에 의하면, 도 5에 도시된 바와 같이, 검출회로는 제1 입력단자(301)에 연결된 제1 전원 공급부(310)를 포함할 수 있다. 제1 전원 공급부(310)는 제1 입력단자(301)에 일정 전압을 제공할 수 있다. 예로서, 제1 전원 공급부(310)는 제1 입력단자(301)에 2V의 전원을 공급하도록 설정될 수 있다.
또한, 도 5에 도시된 바와 같이, 검출회로는 제2 입력단자(302)에 연결되며 회로기판(160)의 제3 신호라인(165)에 연결된 제1 노드(N1)를 포함할 수 있다. 검출회로는 제1 노드(N1)에서 회로기판(160)의 제3 신호라인(165)와 병렬로 연결된 제1 저항(R1)을 포함할 수 있다.
그리고, 도 5에 도시된 바와 같이, 검출회로는 제1 저항(R1)과 접지전극 사이에 연결된 제2 전원 공급부(320)를 포함할 수 있다. 제2 전원 공급부(320)는 제1 전원 공급부(310)에 비해 더 큰 전압을 제공하도록 선택될 수 있다. 예로서, 제2 전원 공급부(320)는 5V의 전원을 공급하도록 설정될 수 있다.
또한, 검출회로는 제2 전원 공급부(320)와 접지전극 사이에 연결되며 회로기판(160)의 제4 신호라인(167)에 연결된 제2 노드(N2)를 포함할 수 있다.
검출회로는, 도 5에 도시된 바와 같이, 회로기판(160)의 제3 신호라인(165)와 회로기판(160)의 제4 신호라인(167) 사이에 배치된 영역 P를 포함할 수 있다.
영역 P에서 회로기판(160)의 제3 신호라인(165)와 회로기판(160)의 제4 신호라인(167) 사이에 배치된 제3 저항(R3)은 도 4를 참조하여 설명된 “회로기판(160)의 제3 신호라인(165) - 제3 본딩부((161) - 제3 연결배선(171) - 제5 연결배선(173) - 제5 본딩부(177) - 패드(153) - 제6 본딩부(179) - 제6 연결배선(174) - 제4 연결배선(172) - 제4 본딩부(163) - 회로기판(160)의 제4 신호라인(167)”에 존재하는 저항 값일 수 있다.
예로서, 확산부(140)가 하우징(130) 위에 정상적으로 고정되어 있는 경우에는, “회로기판(160)의 제3 신호라인(165) - 제3 본딩부((161) - 제3 연결배선(171) - 제5 연결배선(173) - 제5 본딩부(177) - 패드(153) - 제6 본딩부(179) - 제6 연결배선(174) - 제4 연결배선(172) - 제4 본딩부(163)-회로기판(160)의 제4 신호라인(167)”가 서로 간에 전기적으로 연결되어 있는 상태이므로, 제3 저항(R3)의 저항 값은 0이거나 0에 근접한 저항 값을 가질 수 있다.
예로서, 확산부(140)가 하우징(130) 위에서 분리되어 이탈되는 경우에는, “회로기판(160)의 제3 신호라인(165) - 제3 본딩부((161) - 제3 연결배선(171) - 제5 연결배선(173) - 제5 본딩부(177) - 패드(153) - 제6 본딩부(179) - 제6 연결배선(174) - 제4 연결배선(172) - 제4 본딩부(163)-회로기판(160)의 제4 신호라인(167)”가 전기적으로 단선되어 오픈(open)된 상태이므로, 제3 저항(R3)의 값은 큰 저항 값을 가질 수 있다. 예로서, 제3 저항(R3)은 무한대 또는 수 메가 옴 내지 수십 메가 옴의 저항 값을 갖는 것으로 측정될 수 있다.
이하에서, 확산부(140)의 이탈 여부 검출 방법에 대해 더욱 상세히 설명한다.
<확산부(140)가 하우징(130) 위에 정상적으로 고정되어 있는 경우>
이 경우에는, 확산부(140)가 하우징(130) 위에 정상적으로 부착되어 있는 경우이므로, 제5 본딩부(177)과 패드(153) 사이 또는 제6 본딩부(179)과 패드(153) 사이가 정상적으로 연결될 수 있다. 이에 따라, “회로기판(160)의 제3 신호라인(165) - 제3 본딩부((161) - 제3 연결배선(171) - 제5 연결배선(173) - 제5 본딩부(177) - 패드(153) - 제6 본딩부(179) - 제6 연결배선(174) - 제4 연결배선(172) - 제4 본딩부(163)-회로기판(160)의 제4 신호라인(167)”가 전기적으로 연결되어 있으므로, 제3 저항(R3)의 저항 값은 0에 가까운 값을 가질 수 있다.
즉, 도 5에 도시된 검출회로에서 제3 저항(R3)의 저항 값이 0의 근사치를 가지게 될 것이므로, 제1 노드(N1)는 0V의 근사치를 가지게 될 것이다. 예로서, 제2 전원 공급부(320)에 5V의 전압이 인가되고, 제3 저항(R3)이 0.0001 옴을 갖고, 제1 저항(R1)이 5000 옴을 갖는 경우, 제1 노드(N1)에서 0V의 근사치를 가질 수 있다.
또한, 제1 전원 공급부(310)에 2V의 전압이 인가되는 경우, 제1 입력단자(301)에 2V가 공급되고 제2 입력단자(302)에 0V가 공급될 수 있게 된다. 이에 따라, 제1 입력단자(301)에 입력되는 제1 전압 값이 제2 입력단자(302)에 입력되는 제2 전압 값에 비해 더 큰 경우이므로, 출력단자(303)에 “정상”을 나타내는 “Low” 신호가 공급될 수 있다.
한편, 회로기판(160)은 비교부(300)에서 출력되는 신호를 입력 받고 반도체소자(120)의 구동을 제어하는 제어부(미도시)를 포함할 수 있다. 제어부는 검출회로에 포함될 수 있지만, 이에 대해서는 한정하지 않는다. 제어부는 출력단자(303)에 연결될 수 있다. 따라서, 제어부는 비교부(300)의 출력단자(303)로부터 검출회로의 논리 값을 제공 받을 수 있다. 즉, 제어부는 출력단자(303)로부터 “정상”을 나타내는 “Low” 신호를 공급 받을 경우, 반도체소자(120)에 공급되는 구동 전원을 정상적으로 공급하도록 제어할 수 있다.
예로서, 회로기판(160)은 제1 본딩부(183)와 전기적으로 연결된 제1 신호라인과 제2 본딩부(184)와 전기적으로 연결된 제2 신호라인을 포함할 수 있다. 회로기판(160)은 제어부의 제어에 의하여, 제3 신호라인(165)과 제4 신호라인(167)을 통하여 구동 전압을 반도체소자(120)에 지속적으로 공급할 수 있다.
<확산부(140)가 하우징(130)으로부터 분리되어 이탈되는 경우>
이 경우에는, 확산부(140)가 하우징(130)으로부터 이탈되는 경우이므로, 제5본딩부(177)과 패드(153) 사이 또는 제6 본딩부(179)과 패드(153) 사이가 전기적으로 단선될 수 있다. 이에 따라, “회로기판(160)의 제3 신호라인(165) - 제3 본딩부((161) - 제3 연결배선(171) - 제5 연결배선(173) - 제5 본딩부(177) - 패드(153) - 제6 본딩부(179) - 제6 연결배선(174) - 제4 연결배선(172) - 제4 본딩부(163)-회로기판(160)의 제4 신호라인(167)”가 전기적으로 오픈(open)된 상태이므로, 제3 저항(R3)의 저항 값은 무한대에 가까운 큰 값을 가지게 될 것이다.
즉, 도 5에 도시된 검출회로에서 제3 저항(R3)의 저항 값이 무한대에 가까운 큰 값을 가지게 될 것이므로, 제1 노드(N1)는 제2 전원 공급부(320)에 인가된 전압에 대응되는 값을 가지게 될 것이다. 예로서, 제2 전원 공급부(320)에 5V의 전압이 인가되고, 제3 저항(R3)이 10 메가 옴을 갖고, 제1 저항(R1)이 5000 옴을 갖는 경우, 제1 노드(N1)에서 5V의 근사치를 가질 수 있다.
또한, 제1 전원 공급부(310)에 2V의 전압이 인가되는 경우, 제1 입력단자(301)에 2V가 공급되고 제2 입력단자(302)에 5V가 공급될 수 있게 된다. 이에 따라, 제1 입력단자(301)에 입력되는 제1 전압 값이 제2 입력단자(302)에 입력되는 제2 전압 값에 비해 더 작은 경우이므로, 출력단자(303)에 “이상”을 나타내는 “High” 신호가 공급될 수 있다.
제어부는 출력단자(303)로부터 “이상”을 나타내는 “High” 신호를 공급 받을 경우, 반도체소자(120)에 공급되는 구동 전원을 차단하도록 제어할 수 있다.
예로서, 회로기판(160)은 제1 본딩부(183)와 전기적으로 연결된 제1 신호라인과 제2 본딩부(184)와 전기적으로 연결된 제2 신호라인을 포함할 수 있다. 회로기판(160)은 제어부의 제어에 의하여, 제1 신호라인과 제2 신호라인을 통하여 반도체소자(120)에 공급되는 구동 전압을 차단할 수 있다. 이에 따라, 반도체소자(120)는 더 이상 빔을 방출하지 않는다.
따라서, 제1 실시예에 따른 반도체소자 패키지(100)에 의하면, 확산부(140)가 하우징(130)으로부터 분리되는 것을 검출하고 반도체소자(120)가 구동되지 않게 제어할 수 있다.
이와 같이 제1 실시예에 의하면, 전기적 신호를 이용하여 확산부(140)의 분리 여부를 검출하고, 확산부(140)가 이탈되는 것이 검출되는 경우 반도체소자(120)에 인가되는 구동 전압을 차단할 수 있다. 이에 따라, 제1 실시예에 따른 반도체소자 패키지(100)에 의하면, 확산부(140)가 하우징(130)으로부터 이탈되는 것을 실시간으로 검출하고, 반도체소자(120)에 인가되는 구동 전압을 실시간으로 제어할 수 있으므로, 반도체소자(120)로부터 방출되는 강한 빛이 사람에게 직접 조사되는 것을 원천적으로 방지할 수 있게 된다.
한편, 다른 예로서, 제1 입력단자(301)에 입력되는 제1 전압 값이 제2 입력단자(302)에 입력되는 제2 전압 값에 비해 더 큰 경우에, 비교부(300)는 출력단자(303)에 “정상”을 나타내는 “High” 신호를 제공하도록 설정될 수도 있다. 또한, 제1 입력단자(301)에 입력되는 제1 전압 값이 제2 입력단자(302)에 입력되는 제2 전압 값에 비해 더 작은 경우에, 비교부(300)는 출력단자(303)에 “이상”을 나타내는 “Low” 신호를 제공하도록 설정될 수도 있다.
제1 실시예에 의하면, 기판(110)의 외측면, 하우징(130)의 외측면, 확산부(140)의 외측면 사이에 단차가 없으므로, 종래 반도체소자 패키지에서 단차 구조에 의한 투습 및 외부 마찰 등에 의하여 손상이 발생되는 불량을 근본적으로 방지할 수 있게 된다.
제1 실시예에 의하면, 기판(110)과 하우징(130)이 웨이퍼 레벨 패키지 공정으로 제조되고, 확산부(140)는 별도의 분리된 공정에서 하우징(130) 위에 부착될 수도 있다.
제1 실시예에 의하면, 확산부(140)와 하우징(130)의 리세스 영역(142) 사이에 제공된 접착층에 의하여 확산부(140)가 하우징(130)에 안정적으로 고정될 수 있다.
제1 실시예에 의하면, 감지부를 구성하는 제3 내지 제6 연결부재와 제3 내지 제6 본딩부(161, 163, 177, 179)가 반도체소자 패키지(100)의 내부에 배치되므로, 외부 환경에 영향을 받지 않고 확산부(140)의 이탈을 정확히 검출할 수 있다.
제1 실시예에 의하면, 감지부를 구성하는 제3 내지 제6 연결부재와 제3 내지 제6 본딩부(161, 163, 177, 179)가 반도체소자 패키지(100)의 내부에 배치되므로, 외부 충격에 의해 감지부가 손상되어 확산부(140)의 이탈 검출의 에러 가능성을 차단할 수 있다.
<제2 실시예>
도 6 및 도 7 참조하여 실시예에 따른 반도체소자 패키지를 설명하기로 한다. 도 6은 제1 실시예에 따른 반도체소자 패키지를 나타낸 단면도이고, 도 7은 제1 실시예에 따른 반도체소자 패키지를나타낸 평면도이다.
제2 실시예는 제1 실시예와 달리, 확산부(140)가 이탈되지 않도록 보호층(150)에 의해 확산부(140)가 고정되는 구조를 제시한다. 제2 실시예에서 제1 실시예와 동일한 형상이나 기능을 갖는 구성 요소에 대해서는 동일한 도면부호를 부여하고, 상세한 설명은 생략한다.
제2 실시예에 따른 반도체소자 패키지(100A)는 기판(110)과 기판(110) 위에 배치된 반도체소자(120)를 포함할 수 있다.
제2 실시예에 따른 반도체소자 패키지(100A)는 반도체소자(120)를 둘러싸고 기판(110)의 가장자리에 배치되는 하우징(130)을 더 포함할 수 있다.
제2 실시예에 따른 반도체소자 패키지(100A)는 하우징(130)의 리세스 영역(142)에 안착되는 확산부(140)을 더 포함할 수 있다.
제2 실시예에 따른 반도체소자 패키지(100A)는 기판(110)의 상면 상에 배치되는 제1 전극(181)과 제2 전극(182)를 더 포함할 수 있다. 반도체소자(120)는 제1 전극(181) 상에 배치되고, 제1 전극(181)과 전기적으로 연결될 수 있다. 반도체소자(120)의 일 영역은 와이어(191)을 이용하여 제2 전극(182)에 전기적으로 연결될 수 잇다.
제2 실시예에 따른 반도체소자 패키지(100A)는 제1 연결배선(185)과 제2 연결배선(186) 각각을 이용하여 제1 전극(181)와 제2 전극(182)에 전기적으로 연결되고, 기판(110)의 하면 상에 배치되는 제1 본딩부(183)와 제2 본딩부(184)를 더 포함할 수 있다. 제1 연결배선(185)와 제2 연결배선(186)은 기판(110)을 관통하는 제1 및 제2 비아홀 각각에 배치될 수 있다.
제2 실시예에 따른 반도체소자 패키지(100A)는 적어도 하나 이상의 신호라인을 포함하는 회로기판(160)을 더 포함할 수 있다. 회로기판(160)의 제1 신호라인과 제2 신호라인에 제1 본딩부(183)와 제2 본딩부(184)가 전기적으로 연결될 수 있다.
제2 실시예에 따른 반도체소자 패키지(100A)는, 보호층(150)을 더 포함할 수 있다. 보호층(150)은 하우징(130)과 확산부(140)를 고정시킬 수 있다. 보호층(150)은 외부의 산소나 습기가 하우징(130) 내부로 침부되는 것을 방지할 수 있다. 보호층(150)은 외부로부터 하우징(130)과 확산부(140) 나아가 반도체소자(120)를 보호할 수 있다.
보호층(150)은 수지 계열의 절연 물질을 포함할 수 있다. 구체적으로, 보호층(150)은 실리콘 수지, 에폭시 수지, 플라스틱 재질을 포함하는 열 경화성 수지, 또는 고내열성 재질을 포함할 수 있다.
보호층(150)은 무기 물질을 포함할 수 있다. 구체적으로, 보호층(150)은 예컨대, SiO2, Si3N4, Al2O3, TiO2 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 제공될 수 있다.
보호층(150)은 도전성 물질을 포함할 수 있다. 보호층(150)은 도전성 물질, 예컨대 금속 물질로 제공될 수도 있다. 구체적으로, 보호층(150)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Au를 포함하는 그룹 중에서 선택된 단일 물질 또는 이들의 합금으로 제공될 수 있다.
보호층(150)이 도전성 물질로 형성되는 경우, 보호층(150)은 도전성 솔더 페이스(solder paste)를 이용하여 회로기판(160)에 고정될 수 있다. 보호층(150)은 수지 계열의 절연 물질로 형성되는 경우, 보호층(150)이 직접 회로기판(160)에 고정될 수 있다.
보호층(150)은 기판(110)의 외측면 둘레에 배치될 수 있다. 보호층(150)은 하우징(130)의 외측면 둘레에 배치될 수 있다. 보호층(150)은 하우징(130)의 상면 상에 배치될 수 있다. 보호층(150)은 확산부(140)의 가장자리를 따라 배치될 수 있다.
예컨대, 보호층(150)은 확산부(140)의 가장자리를 따라 배치되는 제1 영역과 제1 영역으로부터 연장되어 하우징(130)의 외측면을 경유하여 회로기판(160)에 접하는 제2 영역을 가질 수 있다.
고정성을 강화하기 위해, 보호층(150)에 접하는 기판(110)의 외측면, 하우징(130)의 외측면, 하우징(130)의 상면 그리고 확산부(140)의 가장자리의 일부 영역에 접착층이 제공될 수 있다.
보호층(150)의 일측은 회로기판(160)에 접하고 보호층(150)의 타측은 확산부(140)의 가장자리의 일부 영역에 접할 수 있다.
도 7에 도시한 바와 같이, 보호층(150)은 위에서 보았을 때 페루프(closed-loop) 형상을 가질 수 있다. 즉, 보호층(150)은 기판(110)의 외측면의 둘레, 하우징(130)의 외측면의 둘레 그리고 확산부(140)의 가장자리의 둘레를 따라 배치될 수 있다.
보호층(150)은 캐핑(capping)층으로 지칭될 수 있다.
제2 실시예에 의하면, 보호층(150)에 의해 하우징(130)에 안착된 확산부(140)가 고정되므로, 확산부(140)의 이탈로 인해 반도체소자(120)로부터 방출되는 강한 빛이 사람의 눈에 직접 조사되는 않게 되어, 제품 신뢰성이 향상될 수 잇다.
제2 실시예에 의하면, 보호층(150)에 의해 하우징(130)에 안착된 확산부(140)가 고정되므로, 기구적인 안정성이 우수하며 외부의 충격으로부터 반도체소자(120)가 안전하게 보호될 수 있다.
제2 실시예에 의하면, 보호층(150)에 의해 하우징(130)이 둘러싸이므로, 외부의 산소나 습기가 반도체소자(120)로 침투되는 것이 방지될 수 있다.
<제3 실시예>
도 8은 제3 실시예에 따른 반도체소자 패키지를 나타낸 단면도이다.
제3 실시예는 제1 실시예의 감지부와 제2 실시예의 보호층(150)이 결합된 구조를 제시한다. 따라서, 제3 실시예에서 제1 또는 제2 실시예와 동일한 형상이나 기능을 갖는 구성 요소에 대해서는 동일한 도면부호를 부여하고, 상세한 설명은 생략한다.
제3 실시예에 따른 반도체소자 패키지(100B)는 기판(110), 반도체소자(120), 제1 및 제2 전극(181, 182), 제1 및 제2 연결배선(185, 186), 제1 및 제2 본딩부(183, 184), 기판(110), 하우징(130) 및 확산부(140)를 포함할 수 있다.
제3 실시예에 따른 반도체소자 패키지(100B)는 확산부(140)의 이탈을 감지하는 감지부를 더 포함할 수 있다. 감지부는 제3 내지 제6 본딩부(161, 163, 177, 179) 및 제3 내지 제6 연결부를 포함할 수 있다.
제3 실시예에 따른 반도체소자 패키지(100B)는 보호층(150)을 더 포함할 수 있다. 보호층(150)은 하우징(130)과 확산부(140)를 고정시킬 수 있다. 보호층(150)은 외부의 산소나 습기가 하우징(130) 내부로 침부되는 것을 방지할 수 있다. 보호층(150)은 외부로부터 하우징(130)과 확산부(140) 나아가 반도체소자(120)를 보호할 수 있다.
보호층(150)은 수지 계열의 절연 물질을 포함할 수 있다. 구체적으로, 보호층(150)은 실리콘 수지, 에폭시 수지, 플라스틱 재질을 포함하는 열 경화성 수지, 또는 고내열성 재질을 포함할 수 있다.
보호층(150)은 무기 물질을 포함할 수 있다. 구체적으로, 보호층(150)은 예컨대, SiO2, Si3N4, Al2O3, TiO2 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 제공될 수 있다.
보호층(150)은 도전성 물질을 포함할 수 있다. 보호층(150)은 도전성 물질, 예컨대 금속 물질로 제공될 수도 있다. 구체적으로, 보호층(150)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Au를 포함하는 그룹 중에서 선택된 단일 물질 또는 이들의 합금으로 제공될 수 있다.
보호층(150)이 도전성 물질로 형성되는 경우, 보호층(150)은 도전성 솔더 페이스(solder paste)를 이용하여 회로기판(160)에 고정될 수 있다. 보호층(150)은 수지 계열의 절연 물질로 형성되는 경우, 보호층(150)이 직접 회로기판(160)에 고정될 수 있다.
보호층(150)은 기판(110)의 외측면 둘레에 배치될 수 있다. 보호층(150)은 하우징(130)의 외측면 둘레에 배치될 수 있다. 보호층(150)은 하우징(130)의 상면 상에 배치될 수 있다. 보호층(150)은 확산부(140)의 가장자리를 따라 배치될 수 있다.
고정성을 강화하기 위해, 보호층(150)에 접하는 기판(110)의 외측면, 하우징(130)의 외측면, 하우징(130)의 상면 그리고 확산부(140)의 가장자리의 일부 영역에 접착층이 제공될 수 있다.
보호층(150)의 일측은 회로기판(160)에 접하고 보호층(150)의 타측은 확산부(140)의 가장자리의 일부 영역에 접할 수 있다.
보호층(150)은 위에서 보았을 때 페루프 형상을 가질 수 있다(도 7 참조).
<제4 실시예>
도 9 및 도 10을 참조하여 실시예에 따른 반도체소자 패키지를 설명하기로 한다. 도 9는 제4 실시예에 따른 반도체소자 패키지를 나타낸 단면도이며, 도 10은 제4 실시예에 따른 반도체소자 패키지를 나타낸 평면도이다.
제4 실시예는 제2 실시예의 보호층(150)을 제1 및 제2 보호층(151, 152)로 구분하고 도전성을 갖는 물질로 형성하여 감지부를 구성하는 구조를 제시한다.제4 실시예에서 제2 실시예와 동일한 형상이나 기능을 갖는 구성 요소에 대해서는 동일한 도면부호를 부여하고, 상세한 설명은 생략한다.
제4 실시예에 따른 반도체소자 패키지(100C)는 기판(110)과 기판(110) 위에 배치된 반도체소자(120)를 포함할 수 있다.
제4 실시예에 따른 반도체소자 패키지(100C)는 반도체소자(120)를 둘러싸고 기판(110)의 가장자리에 배치되는 하우징(130)을 더 포함할 수 있다.
제4 실시예에 따른 반도체소자 패키지(100C)는 하우징(130)의 리세스 영역(142)에 안착되는 확산부(140)을 더 포함할 수 있다.
제4 실시예에 따른 반도체소자 패키지(100C)는 기판(110)의 상면 상에 배치되는 제1 전극(181)과 제2 전극(182)를 더 포함할 수 있다. 반도체소자(120)는 제1 전극(181) 상에 배치되고, 제1 전극(181)과 전기적으로 연결될 수 있다. 반도체소자(120)의 일 영역은 와이어(191)을 이용하여 제2 전극(182)에 전기적으로 연결될 수 잇다.
제4 실시예에 따른 반도체소자 패키지(100C)는 제1 연결배선(185)과 제2 연결배선(186) 각각을 이용하여 제1 전극(181)와 제2 전극(182)에 전기적으로 연결되고, 기판(110)의 하면 상에 배치되는 제1 본딩부(183)와 제2 본딩부(184)를 더 포함할 수 있다. 제1 연결배선(185)와 제2 연결배선(186)은 기판(110)을 관통하는 제1 및 제2 비아홀 각각에 배치될 수 있다.
제4 실시예에 따른 반도체소자 패키지(100C)는 적어도 하나 이상의 신호라인을 포함하는 회로기판(160)을 더 포함할 수 있다. 회로기판(160)의 제1 신호라인과 제2 신호라인에 제1 본딩부(183)와 제2 본딩부(184)가 전기적으로 연결될 수 있다.
제4 실시예에 따른 반도체소자 패키지(100C)는 보호층(151, 152)을 더 포함할 수 있다. 보호층(151, 152)은 하우징(130)과 확산부(140)를 고정시킬 수 있다. 보호층(151, 152)은 외부의 산소나 습기가 하우징(130) 내부로 침부되는 것을 방지할 수 있다. 보호층(151, 152)은 외부로부터 하우징(130)과 확산부(140) 나아가 반도체소자(120)를 보호할 수 있다.
특히, 보호층(151, 152)은 도전성 물질을 포함할 수 있다. 보호층(151, 152)은 도전성 물질, 예컨대 금속 물질로 제공될 수도 있다. 구체적으로, 보호층(151, 152)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Au를 포함하는 그룹 중에서 선택된 단일 물질 또는 이들의 합금으로 제공될 수 있다. 따라서, 보호층(151, 152)은 도전층으로 지칭될 수 있다.
보호층(151, 152)은 기판(110)의 외측면 둘레에 배치될 수 있다. 보호층(151, 152)은 하우징(130)의 외측면 둘레에 배치될 수 있다. 보호층(151, 152)은 하우징(130)의 상면 상에 배치될 수 있다. 보호층(151, 152)은 확산부(140)의 가장자리의 일부 영역 상에 배치될 수 있다.
보호층은 제1 보호층(151)과 제2 보호층(152)을 포함할 수 있다. 제1 보호층(151)과 제2 보호층(152)은 서로 이격될 수 있다.
도 10에 도시한 바와 같이, 제1 보호층(151)은 기판(110)의 제1 외측면의 둘레, 하우징(130)의 제1 외측면의 둘레, 하우징(130)의 일측 상면 그리고 확산부(140)의 제1 가장자리의 일부 영역 상에 배치될 수 있다. 제2 보호층(152)은 기판(110)의 제2 외측면의 둘레, 하우징(130)의 제2 외측면의 둘레, 하우징(130)의 타측 상면 그리고 확산부(140)의 제2 가장자리의 일부 영역 상에 배치될 수 있다.
기판(110)의 제1 외측면의 둘레와 기판(110)의 제2 외측면의 둘레는 서로 대향되고 서로 대칭될 수 있다. 하우징(130)의 제1 외측면의 둘레와 하우징(130)의 제2 외측면의 둘레는 서로 대향되고 서로 대칭될 수 있다. 하우징(130)의 일측 상면과 하우징(130)의 타측 상면은 서로 대향되고 서로 대칭될 수 있다. 확산부(140)의 제1 가장자리의 일부 영역과 확산부(140)의 제2 가장자리의 일부 영역은 서로 대향되고 서로 대칭될 수 있다.
제1 보호층(151)과 제2 보호층(152)은 서로 전기적인 쇼트가 발생되지 않도록 이격되어 배치될 수 있다. 예컨대, 제1 보호층(151)과 제2 보호층(152)의 이격 거리는 50nm 내지 200nm 일 수 있다. 제1 보호층(151)과 제2 보호층(152)의 이격 거리가 50nm 이상에서 전기적인 쇼트가 방지되며, 제1 보호층(151)과 제2 보호층(152)의 이격 거리가 200nm 이하에서 가능한 많이 하우징(130)이나 확산부(140)를 둘러쌀 수 있다.
제4 실시예에 따른 반도체소자 패키지(100C)는 확산부(140) 상에 배치되는 패드(153)를 더 포함할 수 있다.
패드(153)는 도전성 물질, 즉 금속 물질을 포함할 수 있다. 패드(153)는 제1 보호층(151)과 전기적으로 연결되며 제2 보호층(152)과 전기적으로 연결될 수 있다.
패드(153)는 단일층으로 제공될 수도 있으며, 복수의 층으로 제공될 수도 있다. 예로서, 패드(153)는 Cr, Ni, Au, Ti, Pt를 포함하는 그룹 중에서 선택된 적어도 하나의 물질 또는 그 합금을 포함할 수 있다. 또한, 패드(153)는 예로서, Cr/Ni/Au, Ti/Pt/Au, Ti/Au로 제공될 수도 있다.
접착층(미도시)가 패드(153) 상에 배치될 수 있다. 접착층은 금속 본딩 방식을 이용하여 제1 및 제2 보호층(151, 152)과 패드(153)를 전기적으로 연결시킬 수 있다. 즉, 제1 보호층(151)은 접착층을 통해 패드(153)의 일측 영역과 전기적으로 연결되고, 제2 보호층(152)은 접착층을 통해 패드(153)의 타측 영역과 전기적으로 연결될 수 있다.
접착층은 Ag, Au, AuSn를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 제공될 수 있다.
패드(153)는 확산부(140)의 상면의 가장자리의 둘레를 따라 배치될 수 있다. 패드(153)는 페루프 형상을 가질 수 있다. 따라서, 제1 보호층(151)은 패드(153)의 일부 영역과 전기적으로 연결되고, 제2 보호층(152)은 패드(153)의 또 다른 일부 영역과 전기적으로 연결될 수 있다.
제4 실시예에 따른 반도체소자 패키지(100C)는 제1 보호층(151)과 제2 보호층(152) 각각의 하면에 배치되는 본딩부(161, 163)을 더 포함할 수 있다.
이미 설명된 제1 본딩부(183)와 제2 본딩부(184)와 구별하기 위해 본딩부는 제3 본딩부(161)와 제4 본딩부(163)로 지칭될 수 있다.
제3 본딩부(161)와 제4 본딩부(163)는 제1 본딩부(183)와 제2 본딩부(184)와 동일한 본딩 공정에 의해 일괄적으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 이러한 경우, 제1 내지 제4 본딩부(183, 184, 161, 163)는 서로 동일한 금속 물질을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제3 본딩부(161)는 회로기판(160)의 제3 신호라인(165)과 전기적으로 연결되고, 제4 본딩부(163)는 회로기판(160)의 제4 신호라인(167)과 전기적으로 연결될 수 있다.
제1 및 제2 보호부는 확산부(140)의 이탈을 감지하는 감지부로 지칭될 수 있다. 또는 제1 및 제2 보호부와 패드(153)는 확산부(140)의 이탈을 감지하는 감지부로 지칭될 수 있다. 또는 제1 및 제2 보호부, 패드(153) 및 제3 및 제4 본딩부(161, 163)는 확산부(140)의 이탈을 감지하는 감지부로 지칭될 수 있다.
회로기판(160)은 확산부(140)가 하우징(130)으로부터 분리되는 지의 여부를 검출할 수 있는 검출회로(도 6 참조)를 포함할 수 있다. 검출회로는, 도 5에 도시된 바와 같이, 회로기판(160)의 제3 신호라인(165)와 회로기판(160)의 제4 신호라인(167) 사이에 배치된 영역 P를 포함할 수 있다.
영역 P에서 회로기판(160)의 제3 신호라인(165)와 회로기판(160)의 제4 신호라인(167) 사이에 배치된 제3 저항(R3)은 도 9를 참조하여 설명된 “회로기판(160)의 제3 신호라인(165) - 제3 본딩부((161)-제1 보호층(151) - 패드(153) - 제2 보호층(152) - 제4 본딩부(163)-회로기판(160)의 제4 신호라인(167)”에 존재하는 저항 값일 수 있다.
예로서, 확산부(140)가 하우징(130) 위에 정상적으로 고정되어 있는 경우에는, “회로기판(160)의 제3 신호라인(165) - 제3 본딩부((161)-제1 보호층(151) - 패드(153) - 제2 보호층(152) - 제4 본딩부(163)-회로기판(160)의 제4 신호라인(167)”가 서로 간에 전기적으로 연결되어 있는 상태이므로, 제3 저항(R3)의 저항 값은 0이거나 0에 근접한 저항 값을 가질 수 있다.
예로서, 확산부(140)가 하우징(130) 위에서 분리되어 이탈되는 경우에는, “회로기판(160)의 제3 신호라인(165) - 제3 본딩부((161)-제1 보호층(151) - 패드(153) - 제2 보호층(152) - 제4 본딩부(163)-회로기판(160)의 제4 신호라인(167)”가 전기적으로 단선되어 오픈(open)된 상태이므로, 제3 저항(R3)의 값은 큰 저항 값을 가질 수 있다. 예로서, 제3 저항(R3)은 무한대 또는 수 메가 옴 내지 수십 메가 옴의 저항 값을 갖는 것으로 측정될 수 있다.
<확산부(140)가 하우징(130) 위에 정상적으로 고정되어 있는 경우>
이 경우에는, 확산부(140)가 하우징(130) 위에 정상적으로 부착되어 있는 경우이므로, 제1 보호층(151)과 패드(153) 사이 또는 제2 보호층(152)과 패드(153) 사이가 정상적으로 연결될 수 있다. 이에 따라, “회로기판(160)의 제3 신호라인(165) - 제3 본딩부((161)-제1 보호층(151) - 패드(153) - 제2 보호층(152) - 제4 본딩부(163)-회로기판(160)의 제4 신호라인(167)”가 전기적으로 연결되어 있으므로, 제3 저항(R3)의 저항 값은 0에 가까운 값을 가질 수 있다.
즉, 도 5에 도시된 검출회로에서 제3 저항(R3)의 저항 값이 0의 근사치를 가지게 될 것이므로, 제1 노드(N1)는 0V의 근사치를 가지게 될 것이다. 예로서, 제2 전원 공급부(320)에 5V의 전압이 인가되고, 제3 저항(R3)이 0.0001 옴을 갖고, 제1 저항(R1)이 5000 옴을 갖는 경우, 제1 노드(N1)에서 0V의 근사치를 가질 수 있다.
또한, 제1 전원 공급부(310)에 2V의 전압이 인가되는 경우, 제1 입력단자(301)에 2V가 공급되고 제2 입력단자(302)에 0V가 공급될 수 있게 된다. 이에 따라, 제1 입력단자(301)에 입력되는 제1 전압 값이 제2 입력단자(302)에 입력되는 제2 전압 값에 비해 더 큰 경우이므로, 출력단자(303)에 “정상”을 나타내는 “Low” 신호가 공급될 수 있다.
한편, 회로기판(160)은 비교부(300)에서 출력되는 신호를 입력 받고 반도체소자(120)의 구동을 제어하는 제어부(미도시)를 포함할 수 있다. 제어부는 검출회로에 포함될 수 있지만, 이에 대해서는 한정하지 않는다. 제어부는 출력단자(303)에 연결될 수 있다. 따라서, 제어부는 비교부(300)의 출력단자(303)로부터 검출회로의 논리 값을 제공 받을 수 있다. 즉, 제어부는 출력단자(303)로부터 “정상”을 나타내는 “Low” 신호를 공급 받을 경우, 반도체소자(120)에 공급되는 구동 전원을 정상적으로 공급하도록 제어할 수 있다.
예로서, 회로기판(160)은 제1 본딩부(183)와 전기적으로 연결된 제1 신호라인과 제2 본딩부(184)와 전기적으로 연결된 제2 신호라인을 포함할 수 있다. 회로기판(160)은 제어부의 제어에 의하여, 제3 신호라인(165)과 제4 신호라인(167)을 통하여 구동 전압을 반도체소자(120)에 지속적으로 공급할 수 있다.
<확산부(140)가 하우징(130)으로부터 분리되어 이탈되는 경우>
이 경우에는, 확산부(140)가 하우징(130)으로부터 이탈되는 경우이므로, 제1 보호층(151)과 패드(153) 사이 또는 제2 보호층(152)과 패드(153) 사이가 전기적으로 단선될 수 있다. 이에 따라, “회로기판(160)의 제3 신호라인(165) - 제3 본딩부((161)-제1 보호층(151) - 패드(153) - 제2 보호층(152) - 제4 본딩부(163)-회로기판(160)의 제4 신호라인(167)”가 전기적으로 오픈(open)된 상태이므로, 제3 저항(R3)의 저항 값은 무한대에 가까운 큰 값을 가지게 될 것이다.
즉, 도 5에 도시된 검출회로에서 제3 저항(R3)의 저항 값이 무한대에 가까운 큰 값을 가지게 될 것이므로, 제1 노드(N1)는 제2 전원 공급부(320)에 인가된 전압에 대응되는 값을 가지게 될 것이다. 예로서, 제2 전원 공급부(320)에 5V의 전압이 인가되고, 제3 저항(R3)이 10 메가 옴을 갖고, 제1 저항(R1)이 5000 옴을 갖는 경우, 제1 노드(N1)에서 5V의 근사치를 가질 수 있다.
또한, 제1 전원 공급부(310)에 2V의 전압이 인가되는 경우, 제1 입력단자(301)에 2V가 공급되고 제2 입력단자(302)에 5V가 공급될 수 있게 된다. 이에 따라, 제1 입력단자(301)에 입력되는 제1 전압 값이 제2 입력단자(302)에 입력되는 제2 전압 값에 비해 더 작은 경우이므로, 출력단자(303)에 “이상”을 나타내는 “High” 신호가 공급될 수 있다.
한편, 제어부는 출력단자(303)로부터 “이상”을 나타내는 “High” 신호를 공급 받을 경우, 반도체소자(120)에 공급되는 구동 전원을 차단하도록 제어할 수 있다.
예로서, 회로기판(160)은 제1 본딩부(183)와 전기적으로 연결된 제1 신호라인과 제2 본딩부(184)와 전기적으로 연결된 제2 신호라인을 포함할 수 있다. 회로기판(160)은 제어부의 제어에 의하여, 제1 신호라인과 제2 신호라인을 통하여 반도체소자(120)에 공급되는 구동 전압을 차단할 수 있다. 이에 따라, 반도체소자(120)는 더 이상 빔을 방출하지 않는다.
따라서, 제4 실시예에 따른 반도체소자 패키지(100C)에 의하면, 확산부(140)가 하우징(130)으로부터 분리되는 것을 검출하고 반도체소자(120)가 구동되지 않게 제어할 수 있다.
이와 같이 제4 실시예에 의하면, 전기적 신호를 이용하여 확산부(140)의 분리 여부를 검출하고, 확산부(140)가 이탈되는 것이 검출되는 경우 반도체소자(120)에 인가되는 구동 전압을 차단할 수 있다. 이에 따라, 제4 실시예에 따른 반도체소자 패키지(100C)에 의하면, 확산부(140)가 하우징(130)으로부터 이탈되는 것을 실시간으로 검출하고, 반도체소자(120)에 인가되는 구동 전압을 실시간으로 제어할 수 있으므로, 반도체소자(120)로부터 방출되는 강한 빛이 사람에게 직접 조사되는 것을 원천적으로 방지할 수 있게 된다.
한편, 이상에서 설명된 바와 같이 제1 내지 제4 실시예에 따른 반도체소자 패키지(100, 100A, 100B, 100C)는 수직 캐비티 표면 방출 레이저 반도체소자를 포함할 수 있다.
수직 캐비티 표면 방출 레이저 반도체소자는 전기신호를 광신호로 변환할 수 있다. 수직 캐비티 표면 방출 레이저 반도체소자는 일반적인 측면 발광레이저(LD)와 다르게, 원형의 레이저 빔이 반도체소자의 표면에서 수직으로 방출될 수 있다. 따라서, 수직 캐비티 표면 방출 레이저 반도체소자는 수광 소자나 광섬유 등에 연결이 쉬우며 2차원 배열이 용이하여 병렬신호처리가 가능한 장점이 있다. 또한, 수직 캐비티 표면 방출 레이저 반도체소자는 소자의 소형화로 고밀도 집적이 가능하며, 전력소비가 작고, 제작공정이 간단하며, 내열성이 좋은 장점이 있다.
수직 캐비티 표면 방출 레이저 반도체소자의 응용 분야로는, 디지털 미디어 부문으로 레이저 프린터, 레이저 마우스, DVI, HDMI, 고속 PCB, 홈 네트워크 등에 응용될 수 있다. 또한, 수직 캐비티 표면 방출 레이저 반도체소자는 자동차 내 멀티미디어 네트워크, 안전 센서 등의 자동자 분야에 응용될 수 있다. 또한, 수직 캐비티 표면 방출 레이저 반도체소자는 Gigabit Ethernet, SAN, SONET, VSR 등의 정보통신분야에도 응용될 수 있다. 또한, 수직 캐비티 표면 방출 레이저 반도체소자는 엔코더, 가스 센서 등의 센서 분야에도 응용될 수 있다. 또한, 수직 캐비티 표면 방출 레이저 반도체소자는 혈당측정기, 피부 관리용 레이저 등의 의료 및 바이오 분야에도 응용될 수 있다.
그러면, 도 11 및 도 12를 참조하여 제1 내지 제4 실시예에 따른 반도체소자 패키지(100, 100A, 100B, 100C)에 적용되는 반도체소자의 예를 설명하기로 한다. 즉, 반도체소자는 도 1 내지 도 10을 참조하여 설명된 제1 내지 제4 실시예에 따른 반도체소자 패키지(100, 100A, 100B, 100C) 중에서 적어도 하나가 적용될 수 있다.
도 11은 실시예에 따른 반도체소자를 나타낸 평면도이고, 도 12는 도 11에 도시된 반도체소자의 E-E 선에 따른 단면도이다.
실시예에 따른 반도체소자(1100)는, 도 11 및 도 12에 도시된 바와 같이, 수직 캐비티 표면 방출 레이저(VCSEL) 반도체소자일 수 있다.
실시예에 따른 반도체소자(1100)는, 발광구조물(1110), 제1 전극(1120), 제2 전극(1160)을 포함할 수 있다.
제1 전극(1120)은 접착층(1121), 기판(1123), 제1 도전층(1125)을 포함할 수 있다.
접착층(1121)은 유테틱 본딩이 가능한 물질을 포함할 수 있다. 예를 들어, 접착층(1121)은 AuSn, NiSn 또는 InAu 중 적어도 하나를 포함할 수 있다.
기판(1123)은 전도성 기핀으로 제공될 수 있다. 기판(1123)은 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, AlN, GaAs, ZnO, SiC 등)를 포함하는 전도성 물질 중에서 선택된 적어도 하나로 제공될 수 있다. 기판(1123)은 다른 예로서, 전도성 시트로 제공될 수 있다.
한편, 기판(1123)이 GaAs와 같은 적절한 캐리어 웨이퍼로 제공될 경우, 기판(1123)에서 발광구조물(110)이 성장될 수 있다. 이와 같은 경우에, 접착층(1121)은 생략될 수 있다.
제1 도전층(1125)은 기판(1123) 아래에 배치될 수 있다. 제1 도전층(1125)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택되어 단층 또는 다층으로 제공될 수 있다.
발광구조물(1110)은 제1 전극(1120) 상에 배치된 제1 반도체층(1111), 활성층(1113), 애퍼쳐층(1114), 제2 반도체층(1115)을 포함할 수 있다. 발광구조물(1110)은 복수의 화합물 반도체층으로 성장될 수 있다. 복수의 화합물 반도체층은 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성될 수 있다.
제1 반도체층(1111)은 제1 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 예컨대 제1 반도체층(1111)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 제1 반도체층(1111)은 예컨대, AlxGa1-xAs(0<x<1)/AlyGa1-yAs(0<y<1)(y<x)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 제1 반도체층(1111)은 제1 도전형의 도펀트 예컨대, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 제1 반도체층(1111)은 서로 다른 반도체층을 교대로 배치하여 λ/4n 두께를 갖는 DBR(Distributed Bragg Reflector)일 수 있다.
활성층(1113)은 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 예컨대 활성층(1113)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 활성층(1113)은 다중 우물 구조로 구현된 경우, 활성층(1113)은 교대로 배치된 복수의 우물층과 복수의 장벽층을 포함할 수 있다. 복수의 우물층은 예컨대, InpGa1-pAs(0≤p≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 장벽층은 예컨대, InqGa1-qAs(0≤q≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있다.
애퍼쳐층(1114)은 활성층(1113) 상에 배치될 수 있다. 애퍼쳐층(1114)은 중심부에 원형의 개구부가 포함될 수 있다. 애퍼쳐층(1114)은 활성층(1113)의 중심부로 전류가 집중되도록 전류이동을 제한하는 기능을 포함할 수 있다. 즉, 애퍼쳐층(1114)은 공진 파장을 조정하고, 활성층(1113)으로부터 수직 방향으로 발광하는 빔 각을 조절 할 수 있다. 애퍼쳐층(1114)은 SiO2 또는 Al2O3와 같은 절연 물질을 포함할 수 있다. 또한, 애퍼쳐층(1114)은 활성층(1113), 제1 및 제2 반도체층(1111, 1115)보다 높은 밴드 갭을 가질 수 있다.
제2 반도체층(1115)은 제2 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 예컨대 제2 반도체층(1115)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 제2 반도체층(1115)은 예컨대, AlxGa1-xAs(0<x<1)/AlyGa1-yAs(0<y<1)(y<x)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 제2 반도체층(1115)은 제2 도전형의 도펀트 예컨대, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 갖는 p형 반도체층일 수 있다. 제2 반도체층(1115)은 서로 다른 반도체층을 교대로 배치하여 λ/4n 두께를 갖는 DBR일 수 있다. 제2 반도체층(1115)은 제1 반도체층(1111) 보다 낮은 반사율을 포함할 수 있다. 예컨대 제1 및 제2 반도체층(1111, 1115)은 90% 이상의 반사율에 의해 수직 방향으로 공진 캐비티를 형성할 수 있다. 이때, 광은 제1 반도체층(1111)의 반사율보다 낮은 제2 반도체층(1115)을 통해서 외부로 방출될 수 있다.
실시예의 반도체소자(1100)는 발광구조물(1110) 상에 제공된 제2 도전층(1140)을 포함할 수 있다. 제2 도전층(1140)은 제2 반도체층(1115) 상에 배치되고, 발광영역(EA)의 가장자리를 따라 배치될 수 있다. 제2 도전층(1140)은 상부 방향에서 보았을 때 원형 링 타입일 수 있다. 제2 도전층(1140)은 오믹 접촉 기능을 포함할 수 있다. 제2 도전층(1140)은 제2 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 예컨대 제2 도전층(1140)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 제2 도전층(1140)은 제2 도전형의 도펀트 예컨대, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 갖는 p형 반도체층일 수 있다.
실시예의 반도체소자(1100)는 발광구조물(1110) 상에 제공된 보호층(1150)을 포함할 수 있다. 보호층(1150)은 제2 반도체층(1115) 상에 배치될 수 있다. 보호층(1150)은 발광영역(EA)과 수직 방향으로 중첩될 수 있다.
실시예의 반도체소자(1100)는 절연층(1130)을 포함할 수 있다. 절연층(1130)은 발광구조물(1110) 상에 배치될 수 있다. 절연층(1130)은 Al, Cr, Si, Ti, Zn, Zr를 포함하는 그룹 중에서 선택된 물질의 산화물, 질화물, 불화물, 황화물 등 절연물질 또는 절연성 수지를 포함할 수 있다. 절연층(1130)은 예컨대, SiO2, Si3N4, Al2O3, TiO2 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 제공될 수 있다. 절연층(1130)은 단층 또는 다층으로 제공될 수 있다.
제2 전극(1160)은 제2 도전층(1140) 및 절연층(1130) 상에 배치될 수 있다. 제2 전극(1160)은 제2 도전층(1140)과 전기적으로 연결될 수 있다. 제2 전극(1160)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Au를 포함하는 그룹 중에서 선택된 단일 물질 또는 이들의 합금으로 제공될 수 있다. 또한 제2 전극(1160)은 단층 또는 다층으로 제공될 수 있다.
한편, 이상에서 설명된 제1 내지 제4 실시예에 따른 반도체소자 패키지(100, 100A, 100B, 100C)는 근접 센서, 자동 초점 장치 등에 적용될 수 있다. 예컨대, 실시예에 따른 자동 초점 장치는 빛을 발광하는 발광부와 빛을 수광하는 수광부를 포함할 수 있다. 발광부의 예로서 도 1 내지 도 10을 참조하여 설명된 제1 내지 제4 실시예에 따른 반도체소자 패키지(100, 100A, 100B, 100C) 중에서 적어도 하나가 적용될 수 있다. 수광부의 예로서 포토 다이오드가 적용될 수 있다. 수광부는 발광부에서 방출된 빛이 물체에서 반사되는 빛을 입사 받을 수 있다.
자동 초점 장치는 이동 단말기, 카메라, 차량용 센서, 광 통신용 장치 등에 다양하게 적용될 수 있다. 자동 초점 장치는 피사체의 위치를 검출하는 멀티 위치 검출을 위한 다양한 분야에 적용될 수 있다.
도 13은 실시예에 따른 반도체소자 패키지를 포함하는 자동 초점 장치가 적용된 이동 단말기의 사시도이다.
도 13에 도시된 바와 같이, 실시예의 이동 단말기(1500)는 후면에 제공된 카메라 모듈(1520), 플래쉬 모듈(1530), 자동 초점 장치(1510)를 포함할 수 있다. 여기서, 자동 초점 장치(1510)는 발광부로서 도 1 내지 도 10을 참조하여 설명된 제1 내지 제4 실시예에 따른 반도체소자 패키지(100, 100A, 100B, 100C) 중의 하나를 포함할 수 있다.
플래쉬 모듈(1530)은 내부에 광을 발광하는 발광소자를 포함할 수 있다. 플래쉬 모듈(1530)은 이동 단말기의 카메라 작동 또는 사용자의 제어에 의해 작동될 수 있다. 카메라 모듈(1520)은 이미지 촬영 기능 및 자동 초점 기능을 포함할 수 있다. 예컨대 카메라 모듈(1520)은 이미지를 이용한 자동 초점 기능을 포함할 수 있다.
자동 초점 장치(1510)는 레이저를 이용한 자동 초점 기능을 포함할 수 있다. 자동 초점 장치(1510)는 카메라 모듈(1520)의 이미지를 이용한 자동 초점 기능이 저하되는 조건, 예컨대 10m 이하의 근접 또는 어두운 환경에서 주로 사용될 수 있다. 자동 초점 장치(1510)는 수직 캐비티 표면 방출 레이저(VCSEL) 반도체소자를 포함하는 발광부와, 포토 다이오드와 같은 빛 에너지를 전기 에너지로 변환하는 수광부를 포함할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 특허청구범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
100, 100A, 100B, 100C: 반도체소자 패키지
110: 기판
120: 반도체소자
130: 하우징
140: 확산부
142: 리세스 영역
150, 151, 152: 보호층
153: 패드
161, 163, 177, 179, 183, 184: 본딩부
160: 회로기판
181, 182: 전극
171, 172, 173, 174, 185, 186: 연결배선
191: 와이어
110: 기판
120: 반도체소자
130: 하우징
140: 확산부
142: 리세스 영역
150, 151, 152: 보호층
153: 패드
161, 163, 177, 179, 183, 184: 본딩부
160: 회로기판
181, 182: 전극
171, 172, 173, 174, 185, 186: 연결배선
191: 와이어
Claims (16)
- 기판;
상기 기판 상에 반도체소자;
상기 기판 상에서 상기 반도체소자를 둘러싸는 하우징;
상기 하우징 상에 확산부; 및
상기 확산부의 이탈을 감지하는 감지부;를 포함하는,
반도체소자 패키지. - 제1항에 있어서,
상기 감지부는 상기 하우징 내부에 구비되는,
반도체소자 패키지. - 제2항에 있어서,
상기 감지부는,
상기 하우징과 상기 확산부 사이에 도전성 패드; 및
상기 하우징 내부에 배치되어 상기 도전성 패드에 전기적으로 연결되는 연결배선;을 포함하는,
반도체소자 패키지. - 제3항에 있어서,
상기 감지부는,
상기 확산부의 이탈을 감지하기 위해 상기 도전성 패드와 상기 연결배선 사이의 전기적 단선을 감지하는,
반도체소자 패키지. - 제3항에 있어서,
상기 도전성 패드는,
상기 확산부의 하면의 가장자리의 둘레를 따라 배치되는,
반도체소자 패키지. - 제3항에 있어서,
상기 연결배선은,
상기 도전성 패드의 일측에 연결되는 제1 연결배선; 및
상기 제1 연결배선과 이격되고 상기 도전성 패드의 타측에 연결되는 제2 연결배선;을 포함하는,
반도체소자 패키지. - 제1항에 있어서,
상기 감지부는 상기 하우징의 외측면 상에 구비되는,
반도체소자 패키지. - 제7항에 있어서,
상기 감지부는,
상기 확산부 상에 도전성 패드; 및
상기 하우징의 외측면 둘레에 배치되어 상기 도전성 패드에 전기적으로 연결되는 도전층;을 포함하는,
반도체소자 패키지. - 제8항에 있어서,
상기 감지부는,
상기 확산부의 이탈을 감지하기 위해 상기 도전성 패드와 상기 도전층 사이의 전기적 단선을 감지하는,
반도체소자 패키지. - 제8항에 있어서,
상기 도전성 패드는,
상기 확산부의 하면의 가장자리의 둘레를 따라 배치되는,
반도체소자 패키지. - 제8항에 있어서,
상기 도전층은,
상기 도전성 패드의 일측에 연결되는 제1 도전층; 및
상기 제1 도전층에 이격되고 상기 도전성 패드의 타측에 연결되는 제2 도전층;을 포함하는,
반도체소자 패키지. - 제1항에 있어서,
상기 기판은,
회로기판; 및
상기 회로기판 상에 방열기판;을 포함하고,
상기 하우징 및 상기 반도체소자는 상기 방열기판 상에 배치되고,
상기 회로기판은 상기 감지부와 전기적으로 연결되는 신호라인을 포함하는,
반도체소자 패키지. - 제12항에 있어서,
상기 하우징은 상기 방열기판과 일체로 형성되는,
반도체소자 패키지. - 제12항에 있어서,
상기 하우징의 외측면과 상기 방열기판의 외측면은 동일 평면 상에 배치되는,
반도체소자 패키지. - 제1항에 있어서,
상기 하우징은,
그 상부 영역의 내측 둘레를 따라 단차를 갖도록 리세스 영역을 포함하고,
상기 확산부는 상기 리세스 영역에 배치되는,
반도체소자 패키지. - 제1항에 있어서,
상기 반도체소자는 수직 캐비티 표면 방출 레이저 반도체소자를 포함하는,
반도체소자 패키지.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020230025159A KR102633199B1 (ko) | 2017-10-13 | 2023-02-24 | 반도체소자 패키지 및 자동 초점 장치 |
| KR1020240014277A KR20240023056A (ko) | 2017-10-13 | 2024-01-30 | 반도체소자 패키지 및 자동 초점 장치 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170133378A KR102505351B1 (ko) | 2017-10-13 | 2017-10-13 | 반도체소자 패키지 및 자동 초점 장치 |
| KR1020230025159A KR102633199B1 (ko) | 2017-10-13 | 2023-02-24 | 반도체소자 패키지 및 자동 초점 장치 |
Related Parent Applications (1)
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Related Child Applications (1)
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| US20100012957A1 (en) | 2008-07-15 | 2010-01-21 | Visera Technologies Company Limited | Light-emitting diode device and method for fabricating the same |
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Patent Citations (1)
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