KR102629849B1 - 반도체 디바이스와 방법 - Google Patents

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팅-리 양
포-하오 차이
밍-다 쳉
융-한 추앙
슈에-솅 왕
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

상이한 표면 프로파일을 갖는 언더-범프 금속 배선 (UBM; Under-Bump Metallurgy) 구조를 형성하는 방법 및 이에 의해 형성된 반도체 디바이스가 개시된다. 일 실시예에서, 반도체 디바이스는 반도체 기판 위의 제1 재배선 라인 및 제2 재배선 라인; 제1 재배선 라인 및 상기 제2 재배선 라인 위의 제1 패시베이션 층; 제1 재배선 라인 위에 있고 그에 전기적으로 결합된 제1 언더-범프 금속 배선 (UBM) 구조 - 제1 UBM 구조는 제1 패시베이션 층을 통해 연장되며, 제1 UBM 구조의 상단 표면은 오목함 -; 및 제2 재배선 라인 위에 있고 그에 전기적으로 결합된 제2 UBM 구조 - 제2 UBM 구조는 제1 패시베이션 층을 통해 연장되며, 제2 UBM 구조의 상단 표면은 평평하거나 볼록함 -를 포함한다.

Description

반도체 디바이스와 방법 {SEMICONDUCTOR DEVICE AND METHOD}
우선권 주장 및 상호 참조
본 출원은, 2021년 1월 14일에 출원되어 발명의 명칭이 “An Asymmetric Cu Structure to Enable Better Coplanarity for Hybrid Bonding Process Applications,” 인 미국 특허 가출원 제63/137,362호에 대해 우선권을 주장하며, 이 출원의 전체 내용은 본 명세서에 참고로 포함된다.
반도체 디바이스들은 예를 들어 개인용 컴퓨터, 휴대폰, 디지털 카메라, 및 기타 전자 장비와 같은 다양한 전자 어플리케이션에 이용된다. 반도체 디바이스들은 일반적으로 반도체 기판 위에 절연체 또는 유전체 층들, 전도성 층들, 및 재료의 반도체 층들을 순차적으로 성막하고, 회로 구성요소들 및 요소들을 그들 상에 형성하기 위해 리소그래피를 이용하여 다양한 재료 층들을 패터닝하여 제조된다.
반도체 산업은 최소 피처 크기의 지속적인 감소에 의해 다양한 전자 구성요소들 (예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 개선하며, 이는 더 많은 구성요소들이 주어진 영역에 집적될 수 있도록 한다.
본 개시내용의 양상들은 첨부 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 축척대로 그려지지 않았다는 점을 강조한다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 축소될 수 있다.
도 1 내지 도 14는 일부 실시예들에 따른 반도체 디바이스들의 제조에서 중간 단계들의 단면도들이다.
다음의 개시내용은 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 간략화 하기 위해 구성요소들 및 배열들의 특정 예들이 아래에 설명된다. 이들은 물론 단지 예들일 뿐이며 제한하려는 것은 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위의 또는 그 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 및 제2 피처들이 직접 접촉하지 않을 수 있도록, 제1 및 제2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 추가적으로, 본 개시내용은 참조 번호들 및/또는 문자들을 다양한 예들에서 반복할 수 있다. 이러한 반복은 단순성 및 명확성의 목적을 위함이고, 그 자체로 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
추가적으로, “아래 있는”, “아래”, “하위”, “위에 있는”, “상위” 등과 같은 공간적으로 관련된 용어들은 본 명세서에서 설명의 용이함을 위해, 도면들에서 나타내어진 바와 같은 하나의 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들)에 대한 관계를 설명하는 데 이용될 수 있다. 공간적으로 관련된 용어들은, 도면들에 도시된 배향에 부가하여, 이용 중인 디바이스나 동작의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향(90도 또는 다른 배향들로 회전)될 수 있고, 본 명세서에서 이용되는 공간적으로 관련된 기술어들은 마찬가지로 상응하게 해석될 수 있다.
다양한 실시예들은 개선된 편평도(coplanarity)를 갖는, 상이한 크기의 언더-범프 금속 배선들(UBMs; under-bump metallizations) 및 전도성 범프들을 형성하기 위한 방법들, 및 이에 의해 형성되는 반도체 디바이스들을 제공한다. 상이한 폭을 갖는 UBM들 및 전도성 범프들은 반도체 디바이스들 사이에 상이한 유형의 연결들을 제공하기 위해 이용될 수 있다. 그러나, 상이한 폭을 갖는 UBM들 및 전도성 범프들을 형성하는 것은 전도성 범프들의 상단 표면들의 상위 범위가 상이한 레벨에 배치되는 결과를 초래할 수 있다. 예를 들어, 만약 동일한 두께를 갖는 전도성 범프들을 형성하기 위한 전도성 재료가 동일한 높이 및 상이한 폭을 갖는 2개의 UBM들 위에 성막되는 경우, 더 넓은 UBM 위에 형성된 전도성 범프의 상단 표면이 전도성 재료가 리플로우된 후의 더 좁은 UBM 위에 형성된 전도성 범프의 상단 표면보다 위에 배치될 수 있다.
전도성 범프들의 상단 표면의 편평도를 개선시키기 위하여, 상대적으로 큰 폭을 갖는 제1 UBM들은 오목한 상위 표면들로 형성될 수 있고, 상대적으로 더 작은 폭을 갖는 제2 UBM들은 평평한 표면들 또는 볼록한 상위 표면들로 형성될 수 있다. 제1 UBM들 위에 형성된 전도성 커넥터들은 제2 UBM들 위에 형성된 전도성 커넥터들에 비해 채우기 위한 더 큰 부피를 가지며, 따라서 제1 UBM들 위에 형성된 전도성 커넥터들의 상단 표면들의 상위 범위 레벨은 제2 UBM들 위에 형성된 전도성 커넥터들에 비해 낮아진다. 제1 UBM들 및 제2 UBM들은 도금 공정을 이용해 형성될 수 있으며, 제1 UBM들 및 제2 UBM들의 상단 표면들의 형상들은 도금 용액에 이용되는 레벨링제의 농도와 도금 공정동안 인가되는 전류밀도에 기반하여 조절될 수 있다. 전도성 범프들의 편평도를 개선하는 방법은 콜드 조인트, 솔더 브리지 등으로 인한 수율 손실을 감소시킨다. 이것은 디바이스 결함을 감소시키고 처리량을 증가시킨다. 또한, 제1 UBM들 및 제2 UBM들은 동시에 형성될 수 있고 그들 위에 형성되는 전도성 커넥터들은 동시에 형성될 수 있어, 이는 생산 시간 및 비용을 절감시킨다.
도 1 내지 도 14는 본 개시내용의 일부 실시예들에 따른 디바이스의 형성에서 중간 단계들의 단면도들을 예시한다. 디바이스 웨이퍼 및 디바이스 다이가 예들로서 이용되지만, 본 개시내용의 실시예는 또한 패키지 기판들, 인터포저들, 패키지들 등을 포함하는, 하지만 이에 제한되지는 않는 다른 디바이스들 (예를 들어, 패키지 구성요소들)에서 전도성 피처들을 형성하기 위해 적용될 수 있다.
도 1은 반도체 디바이스 (100)의 단면도를 예시한다. 일부 실시예들에서, 반도체 디바이스 (100)는 집적 회로 디바이스들 (104)로서 표현되는 능동 디바이스들 및/또는 수동 디바이스들을 포함하는 디바이스 웨이퍼이다. 반도체 디바이스 (100)는 그로부터 복수의 칩들/다이들 (106)을 형성하기 위해 싱귤레이션 될 수 있다. 도 1에서, 단일 다이 (106)가 예시된다. 일부 실시예들에서, 반도체 디바이스 (100)는 능동 디바이스들이 없고 수동 디바이스들을 포함할 수 있는 인터포저 웨이퍼이다. 일부 실시예들에서, 반도체 디바이스 (100)는 코어가 없는 패키지 기판 또는 내부에 코어를 갖는 코어 패키지 기판을 포함하는 패키지 기판 스트립이다. 이어지는 논의에서, 반도체 디바이스 (100)의 일 예로서 디바이스 웨이퍼가 이용되고, 반도체 디바이스 (100)는 웨이퍼라고 지칭될 수 있다. 본 개시내용의 실시예들은 또한 인터포저 웨이퍼들, 패키지 기판들, 패키지들 등에도 적용될 수 있다.
일부 실시예들에서, 다이들 (106)은 로직 다이들 (예를 들어, 중앙 처리 장치들 (CPUs), 그래픽 처리 장치들 (GPUs), 시스템 온 칩들 (SoCs), 어플리케이션 프로세서들 (APs), 마이크로컨트롤러들, 특정 어플리케이션 집적 회로 (ASIC) 다이들 등), 메모리 다이들 (예를 들어, 동적 랜덤 액세스 메모리 (DRAM) 다이들, 정적 랜덤 액세스 메모리 (SRAM) 다이들, 고대역폭 메모리 (HBM) 다이들 등), 전력 관리 다이들 (예를 들어, 전력 관리 집적 회로 (PMIC) 다이들), 라디오 주파수 (RF) 다이들, 센서 다이들, 마이크로 전자 기계 시스템 (MEMS) 다이들, 신호 처리 다이들 (예를 들어, 디지털 신호 처리 (DSP) 다이들 등), 프론트-엔드 다이들 (예를 들어, 아날로그 프론트-엔드 (AFE) 다이들) 등, 또는 이들의 조합이다.
일부 실시예들에서, 반도체 디바이스 (100)는 반도체 기판 (102) 및 반도체 기판 (102)의 상단 표면에 형성된 피처들을 포함한다. 반도체 기판 (102)은 벌크 반도체, 절연체-위-반도체 (SOI; semiconductor-on-insulator) 기판 등 일 수 있고, 이는 (예를 들어, p형 또는 n형 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 반도체 기판 (102)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물 (BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판들도 또한 이용될 수 있다. 일부 실시예들에서, 반도체 기판 (102)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비소화물, 알루미늄 갈륨 비소화물, 갈륨 인듐 비소화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비소화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 얕은 트렌치 격리 (STI) 영역들 (별도로 도시되지 않음)은 반도체 기판 (102) 내의 활성 영역들을 격리하기 위해 반도체 기판 (102) 내에 형성될 수 있다. 비아들 (별도로 도시되지 않음)은 반도체 기판 (102) 안으로 확장되거나 반도체 기판 (102)를 통해서 (예를 들어, 관통 비아들) 형성될 수 있고, 반도체 디바이스 (100)의 반대편 측면들 상의 피처들을 전기적으로 상호 결합하는 데 이용될 수 있다.
일부 실시예들에서, 반도체 디바이스(100)는 반도체 기판(102)의 상단 표면 상에 형성된 집적 회로 디바이스들 (104)을 포함한다. 집적 회로 디바이스들 (104)은 상보형 금속 산화물 반도체 (CMOS) 트랜지스터들, 저항기들, 커패시터들, 다이오드들 등을 포함할 수 있다. 집적 회로 디바이스들 (104)의 세부사항들은 본 명세서에 예시되지 않는다. 일부 실시예들에서, 반도체 디바이스 (100)는 인터포저들 (능동 디바이스들이 없음)을 형성하기 위해 이용되며, 반도체 기판 (102)은 반도체 기판 또는 유전체 기판일 수 있다.
층간 유전체 (ILD; 108)는 반도체 기판 (102) 위에 형성되고 집적 회로 디바이스들 (104)에서 트랜지스터들의 게이트 스택들 (별도로 도시되지 않음) 사이의 공간을 채운다. 일부 실시예들에서, ILD (108)는 포스포실리케이트 유리 (PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리 (BPSG), 불소 도핑된 실리케이트 유리 (FSG), 실리콘 산화물, 이들의 조합들 또는 다중 층들 등으로 형성된다. ILD (108)는 스핀 코팅, 유동성 화학 기상 증착 (FCVD) 등을 이용하여 형성될 수 있다. 일부 실시예들에서, ILD (108)는 플라즈마 강화 화학 기상 증착 (PECVD), 저압 화학 기상 증착 (LPCVD) 등과 같은 성막 방법을 이용하여 형성된다.
콘택 플러그들 (110)은 ILD (108) 내에 형성되고 집적 회로 디바이스들 (104)을 상부 금속 라인들 및/또는 비아들에 전기적으로 결합한다. 일부 실시예들에서, 콘택 플러그들 (110)는 텅스텐 (W), 알루미늄 (Al), 구리 (Cu), 티타늄 (Ti), 탄탈륨 (Ta), 티타늄 질화물 (TiN), 탄탈륨 질화물 (TaN), 합금들 또는 이들의 다중 층들 등 같은 전도성 재료들로 형성된다. 콘택 플러그들 (110)의 형성은 ILD (108) 내에 콘택 오프닝들을 형성하고, 전도성 재료들을 콘택 오프닝들 안으로 채우고, ILD (108)의 상단 표면들과 콘택 플러그들 (110)의 상단 표면들을 평평하게 하기위한 평탄화 공정 (화학적 기계적 연마 (CMP) 공정, 기계적 연삭 공정, 에치-백 공정 등 같은)을 수행하는 것을 포함할 수 있다.
상호연결 구조 (112)는 ILD (108) 및 콘택 플러그들 (110) 위에 형성된다. 상호연결 구조 (112)는 금속 라인들 (114) 및 금속 비아들 (116)을 포함하며, 이는 유전체 층들 (118; 금속간 유전체들 (IMDs)로도 지칭됨) 내에 형성된다. 동일한 레벨에 형성되는 금속 라인들 (114)은 금속 층이라고 총칭된다. 일부 실시예들에서, 상호연결 구조 (112)는 금속 비아들 (116)를 통해 상호연결된 금속 라인들 (114)을 포함하는 복수의 금속 층들을 포함한다. 금속 라인들 (114) 및 금속 비아들 (116)은 구리, 구리 합금들, 다른 금속들 등으로 형성될 수 있다.
일부 실시예들에서, 유전체 층들 (118)은 저-k 유전체 재료들로 형성된다. 저-k 유전 재료들의 유전체 상수들 (k-값들)은 약 3.0보다 낮을 수 있다. 유전체 층들 (118)은 탄소 함유 저-k 유전체 재료들, 수소 실세스퀴옥세인 (HSQ), 메틸실세스퀴옥세인 (MSQ), 이들의 조합들 또는 다중 층들 등을 포함할 수 있다. 일부 실시예들에서, 유전체 층들 (118)은 포스포실리케이트 유리 (PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리 (BPSG), 도핑되지 않은 실리케이트 유리 (USG) 등을 포함할 수 있다. 일부 실시예들에서, 유전체 층들 (118)은 산화물들 (예를 들어, 실리콘 산화물 등), 질화물들 (예를 들어, 실리콘 질화물 등), 이들의 조합들 등을 포함할 수 있다. 유전체 층들 (118)은 FCVD, PECVD, LPCVD 등에 의해 형성될 수 있다. 일부 실시예들에서, 유전체 층들 (118)의 형성은 유전체 층들 (118) 내에 포로겐-함유 유전체 재료를 성막한 다음 포로젠을 몰아내기 위한 경화 공정을 수행하는 것을 포함한다. 이와 같이, 유전체 층들 (118)은 다공성일 수 있다.
유전체 층들 (118) 내에 금속 라인들 (114) 및 금속 비아들 (116)을 형성하는 것은 단일 다마신 공정들 및/또는 이중 다마신 공정들을 포함할 수 있다. 단일 다마신 공정에서, 트렌치 또는 비아 오프닝은 유전체 층들 (118) 중 하나에 형성되고 트렌치 또는 비아 오프닝은 전도성 재료로 채워진다. 그 후, CMP 공정과 같은 평탄화 공정은, 유전체 층 (118)의 상단 표면들보다 높을 수 있는 전도성 재료의 초과 부분들을 제거하기 위해 수행되며, 금속 라인 (114) 또는 금속 비아 (116)를 해당하는 트렌치 또는 비아 오프닝 내에 남긴다. 이중 다마신 공정에서는, 트렌치와 비아 오프닝 모두가 유전체 층 (118) 내에 형성되며, 비아 오프닝은 트렌치 하부에 놓이고 트렌치에 연결된다. 금속 라인 (114) 및 금속 비아 (116)를 각각 형성하기 위해 전도성 재료들이 트렌치 및 비아 오프닝에 채워진다. 전도성 재료들은 확산 방지층 및 확산 방지층 위의 구리-함유 금속 재료를 포함할 수 있다. 확산 방지층은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
상단 금속 피처들 (120)은 상단 유전체 층 (121)내에 형성될 수 있다. 상단 금속 피처들 (120)은 금속 라인들 (114) 및 금속 비아들 (116)과 동일하거나 유사한 공정들에 의해 동일하거나 유사한 재료들로 형성될 수 있고, 상단 유전체 층 (121)은 유전체 층 (118)과 동일하거나 유사한 재료 및 동일하거나 유사한 공정들에 의해 동일하거나 유사한 재료들로 형성될 수 있다. 상단 금속 피처들 (120)은 상호연결 구조 (112)에서 금속 배선의 최상단 층을 지칭할 수 있다. 비록 도 1이 상호연결 구조 (112)가 특정 수의 금속배선 층들을 갖는 것으로 예시하지만, 임의의 수의 금속 층들은 다른 실시예들에 포함될 수 있다. 상단 유전체 층 (121) 및 상단 유전체 층 (121) 바로 아래에 놓인 하부 유전체 층 (118)은 단일 연속 유전체 층으로 형성될 수 있거나, 상이한 공정들을 이용하여 상이한 유전체 층으로서 형성될 수 있고/있거나 서로 상이한 재료들로 형성될 수 있다.
제1 패시베이션 층 (122) 및 제2 패시베이션 층 (124)은 상호연결 구조 (112) 위에 형성될 수 있다. 제1 패시베이션 층 (122) 및 제2 패시베이션 층 (124)은 제1 패시베이션 구조로 총칭될 수 있다. 일부 실시예들에서, 제1 패시베이션 층 (122) 및 제2 패시베이션 층 (124)은 포스포실리케이트 유리 (PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리 (BPSG), 도핑되지 않은 실리케이트 유리 (USG; Undoped Silicate Glass)등을 포함할 수 있다. 일부 실시예들에서, 제1 패시베이션 층 (122) 및 제2 패시베이션 층 (124)은 실리콘 질화물 (SiNx), 실리콘 산화물 (SiO2), 실리콘 산질화물 (SiONx), 실리콘 산-탄화물 (SiOCx), 실리콘 탄화물 (SiC), 이들의 조합들 또는 다중 층들 등으로부터 선택된 재료를 포함할 수 있는 무기 유전체 재료를 포함할 수 있다. 제1 패시베이션 층 (122)과 제2 패시베이션 층 (124)은 상이한 재료들로 형성될 수 있다. 예를 들어, 제1 패시베이션 층 (122)은 실리콘 질화물 (SiN)을 포함할 수 있고, 제2 패시베이션 층 (124)은 도핑되지 않은 실리케이트 유리 (USG)를 포함할 수 있다. 일부 실시예들에서, 제1 패시베이션 층 (122)은 단일층을 포함할 수 있고, 제2 패시베이션 층 (124)은 생략될 수 있다. 일부 실시예들에서, 상단 유전체 층 (121) 및 상단 금속 피처들 (120)의 상단 표면들은 동일 평면이다 (예를 들어, 서로 수평을 이룸). 따라서, 제1 패시베이션 층 (122) 및 제2 패시베이션 층 (124)은 평면 층일 수 있다. 일부 실시예들에서, 상단 금속 피처들 (120)은 상단 유전체 층 (121)의 상단 표면들보다 높게 돌출하고, 제1 패시베이션 층 (122) 및 제2 패시베이션 층 (124)은 비평면이다. 제1 패시베이션 층 (122) 및 제2 패시베이션 층 (124)은 화학 기상 증착 (CVD; Chemical Vapor Deposition), 물리 기상 증착 (PVD; Physical Vapor Deposition), 원자 층 증착 (ALD; Atomic Layer Deposition) 등으로 성막될 수 있다.
도 2에서, 오프닝들 (126)은 제1 패시베이션 층 (122) 및 제2 패시베이션 층 (124) 내에 형성된다. 오프닝들 (126)은 건식 에칭 공정을 포함할 수 있는 에칭 공정을 이용하여 형성될 수 있다. 에칭 공정은 패터닝된 포토레지스트와 같은 패터닝된 에칭 마스크 (별도로 도시되지 않음)를 형성한 후, 패터닝된 포토레지스트를 마스크로 이용하여 제1 패시베이션 층 (122) 및 제2 패시베이션 층 (124)을 에칭하는 것을 포함할 수 있다. 그 후 패터닝된 에칭 마스크가 제거된다. 오프닝들 (126)은 제1 패시베이션 층 (122) 및 제2 패시베이션 층 (124)을 통해 패터닝될 수 있고 상단 금속 피처들 (120)을 노출시킬 수 있다.
도 3에서, 시드 층 (128)은 제2 패시베이션 층 (124), 제1 패시베이션 층 (122), 상단 금속 피처들 (120) 위에 그리고 오프닝들 (126) 내에 형성된다. 시드 층 (128)은 티타늄 층 및 티타늄 층 위에 구리 층을 포함할 수 있다. 일부 실시예들에서, 시드 층 (128)은 제2 패시베이션 층 (124), 제1 패시베이션 층 (122), 및 상단 금속 피처들 (120)과 접촉하는 구리 층을 포함한다. 시드 층 (128)은 PVD등과 같은 성막 공정에 의해 형성될 수 있다.
도 4에서, 패터닝된 포토레지스트 (130)가 시드 층 (128) 위에 형성된다. 패터닝된 포토레지스트 (130)는 스핀-온 코팅 등을 이용하여 시드 층 (128) 위에 감광층을 성막함으로써 형성될 수 있다. 그 후, 감광층은 패터닝된 에너지원 (예를 들어, 패터닝된 광원)에 감광층을 노출시키고 감광층의 노출되거나 노출되지 않은 부분을 제거하기 위해 감광층을 현상함으로써 패터닝될 수 있고, 그로인해 패터닝된 포토레지스트 (130)를 형성한다. 시드 층 (128)을 노출시키는 오프닝들 (132)은 패터닝된 포토레지스트 (130)를 통해 연장되어 형성된다. 패터닝된 포토레지스트 (130)의 패턴은 도 5와 관련하여 아래에서 논의되는 바와 같이, 패터닝된 포토레지스트 (130) 내에 형성될 재배선 층들 (RDL들)에 해당한다.
도 5에서, 전도성 재료 (134)가 시드 층 (128)의 노출된 부분들 위에 형성되고 오프닝들 (126) 및 오프닝들 (132)을 채운다. 전도성 재료 (134)는 전기도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료 (134)는 구리, 티타늄, 텅스텐, 알루미늄, 이들의 조합 또는 합금 등과 같은 금속을 포함할 수 있다. 전도성 재료 (134)와 시드 층 (128)의 하부 부분들의 조합은 RDL (136A) 및 RDL (136B) (RDL들 (136)으로 총칭됨)을 형성한다. RDL들 (136) 각각은 제2 패시베이션 층 (124) 및 제1 패시베이션 층 (122)을 통해 연장하는 비아 부분 및 제2 패시베이션 층 (124) 위의 트레이스/라인 부분을 포함할 수 있다. 비록 오직 2개의 RDL들 (136) 만이 도 5에 예시되어 있지만, 임의의 수의 RDL들 (136)은 다이들 (106) 각각의 위에 형성될 수 있다.
도 6에서, 패터닝된 포토레지스트 (130) 및 전도성 재료 (134)가 형성되지 않은 시드 층 (128)의 부분들이 제거된다. 패터닝된 포토레지스트 (130)는 산소 플라즈마 등을 이용하는 것과 같은 허용 가능한 애싱 (ashing) 또는 스트리핑 (stripping) 공정에 의해 제거될 수 있다. 일단 패터닝된 포토레지스트 (130)가 제거되면, 시드 층 (128)의 노출된 부분들은 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 이용하여 제거된다. 하나 이상의 선택적 세척 공정들 또한 수행될 수 있다.
도 7에서, 제3 패시베이션 층 (138), 제4 패시베이션 층 (140), 및 보호 층 (142)이 제2 패시베이션 층 (124) 위에 그리고 RDL들 (136)의 측벽들 및 상단 표면들을 따라 그 위에 형성된다. 제3 패시베이션 층 (138) 및 제4 패시베이션 층 (140)은 제2 패시베이션 구조로 총칭될 수 있다. 제3 패시베이션 층 (138) 및 제4 패시베이션 층 (140)은 제1 패시베이션 층 (122) 및 제2 패시베이션 층 (124)과 동일하거나 상이한 재료들로 형성될 수 있다. 일부 실시예들에서, 제3 패시베이션 층 (138) 및 제4 패시베이션 층 (140)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄화물, 이들의 조합들 또는 다중 층들 등과 같은 무기 유전체 재료들로 형성될 수 있다. 일부 실시예들에서, 제3 패시베이션 층 (138)은 실리콘 산화물을 포함할 수 있고 제4 패시베이션 층 (140)은 실리콘 질화물을 포함할 수 있다. 제3 패시베이션 층 (138)이 제4 패시베이션 층 (140)을 에칭하기 위해 이용되는 공정의 에칭 정지 층으로 작용할 수 있도록, 제3 패시베이션 층 (138)은 제4 패시베이션 층 (140)의 재료로부터 높은 에칭 선택성을 가지는 재료들로 이루어질 수 있다. 일부 실시예들에서, 제3 패시베이션 층 (138)은 단일층일 수 있고, 제4 패시베이션 층 (140)은 생략될 수 있다. 제3 패시베이션 층 (138) 및 제4 패시베이션 층 (140)은 CVD, ALD 등에 의해 성막될 수 있다. 제3 패시베이션 층 (138) 및 제4 패시베이션 층 (140)은 약 0.5 ㎛ 내지 약 5.0 ㎛ 또는 약 1.0 ㎛ 내지 약 2.5 ㎛ 범위의 결합 두께 (T1)를 가질 수 있다.
그 후, 보호 층 (142)은 제4 패시베이션 층 (140) 위에 형성된다. 일부 실시예들에서, 보호 층 (142)은 폴리이미드, 폴리벤즈옥사졸 (PBO), 벤조사이클로부텐 (BCB), 에폭시 등과 같은 폴리머 재료 (이는 감광성일 수 있음)로 형성된다. 보호 층 (142)은 CVD, PECVD, 스핀 코팅 공정 등에 의해 형성될 수 있다. 일부 실시예들에서, 보호 층 (142)의 형성은 보호 층 (142)을 유동성 형태로 코팅한 후, 보호 층 (142)을 경화시키기 위해 베이킹하는 것을 포함한다. 보호 층 (142)의 상단 표면을 평평하게 하기 위해 CMP 또는 기계적 연삭 공정과 같은 평탄화 공정이 수행될 수 있다. 보호 층 (142)은 약 1.0㎛ 내지 약 10㎛ 범위의 RDL들 (136) 위의 높이 (H1)를 가질 수 있다. 보호 층 (142)은 약 2㎛ 내지 약 40㎛ 또는 약 4.5㎛ 내지 약 20㎛ 범위의 RDL들 (136) 사이의 제2 패시베이션 층 (124) 위의 높이(H2)를 더 가질 수 있다.
도 8에서, 보호 층 (142), 제4 패시베이션 층 (140), 및 제3 패시베이션 층 (138)을 관통해 제1 오프닝 (144) 및 제2 오프닝 (146)이 RDL (136A) 및 RDL (136B) 위에 각각 형성된다. 보호 층 (142)이 감광성 재료를 포함하는 실시예들에서, 보호 층 (142)은 보호 층 (142)을 패터닝된 에너지원 (예를 들어, 패터닝된 광원)에 노출시키고 보호 층 (142)의 노출되거나 노출되지 않은 부분을 제거하기 위하여 보호 층 (142)을 현상하여, 제1 오프닝 (144) 및 제2 오프닝 (146)을 형성함으로써 패터닝될 수 있다. 이어서, 제1 오프닝 (144) 및 제2 오프닝 (146)은 보호 층 (142)을 마스크로 이용하여, RDL (136A) 및 RDL (136B)를 각각 노출하기 위해 제4 패시베이션 층 (140) 및 제3 패시베이션 층 (138)을 통해 연장될 수 있다. 제4 패시베이션 층 (140) 및 제3 패시베이션 층 (138)은 반응성 이온 에칭 (RIE), 중성 빔 에칭 (NBE) 등, 또는 이들의 조합과 같은 임의의 수용 가능한 에칭 공정을 이용하여 에칭될 수 있다. 에칭 공정은 이방성일 수 있다.
도 8에 예시된 바와 같이, 제1 오프닝 (144) 및 제2 오프닝 (146)는 반도체 기판 (102)을 향하는 방향으로 좁아지는 테이퍼화된 측벽들을 가질 수 있다. 일부 실시예들에서, 제1 오프닝 (144) 및 제2 오프닝 (146)의 측벽들은 실질적으로 수직일 수 있거나 테이퍼화될 수 있고 반도체 기판 (102)을 향하는 방향으로 넓어질 수 있다. 제1 오프닝 (144)는 약 5 ㎛ 내지 약 80 ㎛ 또는 약 10 ㎛ 내지 약 50 ㎛ 범위의 보호 층 (142)의 상단 표면과 수평인 폭 (W1)과 약 5 ㎛ 내지 약 80 ㎛ 또는 약 10 ㎛ 내지 약 50 ㎛ 범위의 RDL (136A) 위의 제3 패시베이션 층 (138)의 하단 표면과 수평인 폭 (W2)을 가질 수 있다. 제2 오프닝 (146)는 약 5 ㎛ 내지 약 80 ㎛ 또는 약 10 ㎛ 내지 약 50 ㎛ 범위의 보호 층 (142)의 상단 표면과 수평인 폭 (W3)과 약 5 ㎛ 내지 약 80 ㎛ 또는 약 10 ㎛ 내지 약 50 ㎛ 범위의 RDL (136B) 위의 제3 패시베이션 층 (138)의 하단 표면과 수평인 폭 (W4)을 가질 수 있다. 폭(W3) 대 폭(W1) 및 폭(W4) 대 폭(W2)의 비율은 약 1.0 내지 약 8.0의 범위일 수 있다. 제1 오프닝 (144) 및 제2 오프닝 (146)는 약 2㎛ 내지 약 40㎛ 또는 약 4.5㎛ 내지 약 20㎛ 범위의 높이 (H3)를 가질 수 있다. 일부 실시예들에서, 제1 오프닝 (144)는 제2 오프닝 (146)보다 더 크다 (예를 들어, 더 넓다). 예를 들어, 제1 오프닝 (144)의 폭 (W1)은 제2 오프닝 (146)의 폭 (W3)보다 더 클 수 있고, 제1 오프닝 (144)의 폭 (W2)은 또한 제2 오프닝 (146)의 폭 (W4)보다 더 클 수 있다.
그 후, 보호 층 (142)은 경화 공정을 이용하여 경화될 수 있다. 경화 공정은 어닐링 공정 또는 다른 가열 공정을 이용하여 미리 정해진 기간 동안 미리 정해진 온도로 보호 층 (142)을 가열하는 것을 포함할 수 있다. 경화 공정은 또한 자외선 (UV) 광 노출 공정, 적외선 (IR) 에너지 노출 공정, 이들의 조합, 또는 가열 공정과 이들의 조합을 포함할 수 있다. 대안적으로, 보호 층 (142)은 다른 방법들을 이용하여 경화될 수 있다. 일부 실시예들에서, 경화 공정은 포함되지 않거나, 제1 오프닝 (144) 및 제2 오프닝 (146)를 형성하기 전에 수행된다.
도 9에서, 시드 층 (148)은 RDL들 (136), 제3 패시베이션 층 (138), 제4 패시베이션 층 (140) 및 보호 층 (142) 위에 및 제1 오프닝들 (144) 및 제2 오프닝들 (146) 내에 형성된다. 시드 층 (148)은 티타늄 층 및 티타늄 층 위의 구리 층을 포함할 수 있다. 일부 실시예들에서, 시드 층 (148)은 RDL들 (136), 제3 패시베이션 층 (138), 제4 패시베이션 층 (140), 및 보호 층 (142)과 접촉하는 구리 층을 포함한다. 시드 층 (148)은 PVD 등과 같은 성막 공정에 의해 형성될 수 있다. 도 9에 예시된 바와 같이, 제1 오프닝 (144) 내의 시드 층 (148)의 하단 표면은 제2 오프닝 (146) 내의 시드 층 (148)의 하단 표면과 수평일 수 있다. 시드 층 (148)은 보호 층 (142)의 상단 표면을 따라 연장되는 수평 부분들, 제3 패시베이션 층 (138), 제4 패시베이션 층 (140), 및 보호 층 (142)의 측벽들을 따라 연장되는 대각선 부분들, 및 RDL들 (136)의 상단 표면을 따라 연장되는 수평 부분들을 포함한다.
도 10에서, 패터닝된 포토레지스트 (150)가 시드 층 (148) 위에 형성된다. 패터닝된 포토레지스트 (150)는 스핀-온 코팅 등을 이용하여 시드 층 (148) 위에 감광층을 성막함으로써 형성될 수 있다. 그 후, 감광층은 패터닝된 에너지원 (예를 들어, 패터닝된 광원)에 감광층을 노출시키고 감광층의 노출된 부분 또는 노출되지 않은 부분을 제거하기 위해 감광층을 현상함으로써 패터닝되며, 따라서 패터닝된 포토레지스트 (150)를 형성한다. RDL (136A) 위의 시드 층 (148)을 노출시키는 제1 오프닝 (152A) 및 RDL (136B) 위의 시드 층 (148)을 노출시키는 제2 오프닝 (152B)가 패터닝된 포토레지스트 (150)를 통해 연장되어 형성된다. 제1 오프닝 (152A) 및 제2 오프닝 (152B)는 오프닝들 (152)로 통칭될 수 있다. 패터닝된 포토레지스트 (150)의 패턴은 도 11과 관련하여 아래에서 논의되는 바와 같이 패터닝된 포토레지스트 (150) 내에 형성될 언더-범프 금속 배선들 (UBM들; under-bump metallizations)에 해당한다.
제1 오프닝 (152A)는 약 10 ㎛ 내지 약 90 ㎛ 범위의 폭 (W5)을 갖을 수 있고, 제2 오프닝 (152B)는 약 5 ㎛ 내지 약 80 ㎛ 범위의 폭(W6)을 갖을 수 있다. 제1 오프닝 (152A)의 폭 (W5) 대 제2 오프닝 (152B)의 폭 (W6)의 비는 약 1.5 내지 약 10 또는 약 2 내지 약 5의 범위일 수 있다. 일부 실시예들에서, 제1 오프닝 (152A)는 제2 오프닝 (152B)보다 더 크다 (예를 들어, 더 넓다). 예를 들어, 제1 오프닝 (152A)의 폭 (W5)은 제2 오프닝 (152B)의 폭 (W6)보다 클 수 있다. 탑-다운뷰 (별도로 도시되지 않음)에서 제1 오프닝 (152A)의 면적 대 제2 오프닝 (152B)의 면적의 비율은 약 2.5 내지 약 16의 범위일 수 있다. 상이한 유형의 UBM들이 후속적으로 제1 오프닝 (152A) 및 제2 오프닝 (152B) 내에 형성될 수 있고 제1 오프닝 (152A) 및 제2 오프닝 (152B)의 치수는 그 안에 형성될 UBM들의 유형에 기반할 수 있다. 일부 실시예들에서, 제어된 붕괴 칩 연결 (C4) 범프들은 제1 오프닝 (152A) 내에 형성될 수 있고 마이크로 범프들 (μ범프들)은 제2 오프닝들 (152B) 내에 형성될 수 있다. 제1 오프닝 (152A) 및 제2 오프닝 (152B)를 동시에 형성하고, 후속적으로 UBM들 및 전도성 콘택들을 동시에 형성하는 것은, UBM들 및 전도성 콘택들을 형성하는 데 요구되는 마스크들을 감소시키고 비용을 감소시킨다.
도 11a 및 도 11b에서, 전도성 재료 (154)는 제1 오프닝 (152A) 및 제2 오프닝 (152B) 내에 성막된다. 전도성 재료 (154)는 전기도금 등과 같은 도금에 의해 성막될 수 있다. 전도성 재료 (154)는 구리 (Cu), 니켈 (Ni), 은 (Ag), 이들의 조합 등과 같은 금속을 포함할 수 있다. 전도성 재료 (154)와 시드 층 (148)의 하부 부분들의 조합은 제1 오프닝 (152A) 내에 제1 UBM (156A)과 제2 오프닝 (152B) 내에 제2 UBM (156B)을 형성한다 (UBM들 (156)이라고 총칭됨). 전도성 커넥터들 (도 13과 관련하여 아래에서 논의되는 전도성 커넥터들 (160)과 같은)은 반도체 디바이스 (100)에 대한 외부 연결을 제공하기 위해 UBM들 (156) 상에 후속적으로 형성될 수 있다. UBM들 (156)은 보호 층 (142)의 상단 표면을 따라 연장되는 범프 부분들을 포함할 수 있다. UBM들 (156)은 또한 RDL들 (136)에 물리적으로 및 전기적으로 결합되는 (예를 들어, 보호 층 (142), 제4 패시베이션 층 (140), 및 제3 패시베이션 층 (138)을 통해 연장되는) 제1 오프닝 (144) 및 제2 오프닝 (146) 내의 비아 부분들을 포함할 수 있다. 그 결과, UBM들 (156)은 디바이스들 (예를 들어, 반도체 기판 (102)의 집적 회로 디바이스들 (104))에 전기적으로 결합된다.
전도성 재료 (154)가 도금 공정에 의해 형성되는 실시예들에서, 다이들 (106)은 도금 용액에 잠겨질 수 있다. 반도체 기판 (102)에 직류가 인가될 수 있다. 전도성 재료 (154)가 구리를 포함하는 실시예들에서, 도금 용액은 황산구리 (CuSO4), 황산 (H2SO4), 및 염산(HCl)을 포함할 수 있다. 도금 용액은 촉진제, 억제제, 레벨링제, 이들의 조합들 등과 같은 첨가제들을 더 포함할 수 있다. 일부 실시예들에서, 도금 용액은 약 20g/L 내지 약 175g/L 범위의 농도를 갖는 황산구리, 약 50g/L 내지 약 300g/L 범위의 농도를 갖는 황산, 약 10ppm 내지 약 100ppm 범위의 농도를 갖는 염산, 약 5cc/L 내지 약 30cc/L 범위의 농도를 갖는 레벨링제, 약 5cc/L 내지 약 30cc/L 범위의 농도를 갖는 촉진제 L, 및 약 5cc/L 내지 약 30cc/L 범위의 농도를 갖는 억제제를 포함할 수 있다.
레벨링제는 전도성 재료 (154)가 성막됨에 따라 전도성 재료 (154)의 표면들 상에 흡착될 수 있다. 레벨링제는 전도성 재료 (154)가 볼록한 프로파일을 갖는 상단 표면으로 성막되는 것을 방지할 수 있으며, 레벨링제의 더 높은 농도는 전도성 재료 (154)가 덜 볼록한 프로파일로 성막되게 한다. 예를 들어, 전도성 재료 (154)가 레벨링제를 포함하지 않는 도금 용액으로 성막되는 경우, 전도성 재료 (154)는 볼록한 상단 표면을 가질 수 있다. 오프닝들 (152)에 존재하는 레벨링제의 농도가 증가함에 따라, 전도성 재료 (154)는 평평한 상단 표면 또는 오목한 상단 표면과 같은 덜 볼록한 상단 표면으로 성막될 수 있다.
일부 실시예들에서, 레벨링제는 극성 분자를 포함할 수 있다. 예를 들어, 레벨링제는 클로로-기 등과 같은 하나 이상의 할로-기를 포함할 수 있다. 레벨링제는 극성 분자들을 포함하기 때문에, 레벨링제는 RDL (136A) 및 RDL (136B)을 통해 인가되는 전기장에 기반하여 각각 제1 오프닝 (152A) 및 제2 오프닝 (152B)에 끌릴 수 있다. RDL (136A) 및 RDL (136B)을 통해 인가된 전기장은 전기도금 동안 반도체 기판 (102)에 인가된 직류의 결과이다. RDL (136A) 및 RDL (136B)을 통해 인가되는 전기장의 크기는 RDL (136A) 및 RDL (136B)의 면적 및 인가된 전류 밀도에 의존한다. 제1 오프닝 (152A)는 제2 오프닝 (152B) 보다 큰 면적을 가지며, 결과적으로 제1 오프닝 (152A)에 인가된 전기장은 제2 오프닝 (152B)에 인가된 전기장보다 크다. 이것은 제2 오프닝 (152B)보다 제1 오프닝 (152A)에 더 높은 농도의 레벨링제가 존재하게 한다. 그 결과, 제2 오프닝 (152B)보다 제1 오프닝 (152A) 내의 전도성 재료 (154)에 레벨링제가 더 많이 흡착되고, 제1 UBM (156A)은 제2 UBM (156B) 보다 덜 볼록한 표면으로 형성된다. 이것은 도 11a 및 11b에 예시된 실시예들에서 오목한 표면으로 형성된 제1 UBM (156A)과 더 볼록한 표면 (예를 들어, 도 11a에 예시된 실시예에서 평평한 표면 및 도 11b에 예시된 실시예에서 볼록한 표면)으로 형성된 제2 UBM (156B)에 의해 예시된다. 전도성 재료 (154)는 약 1 amp/dm2 (ASD) 내지 약 15 ASD 범위의 전류 밀도를 이용하여 도금될 수 있다. 제1 오프닝 (152A)의 면적은 제1 오프닝 (152A)에 인가된 전류가 제2 오프닝 (152B)에 인가된 전류보다 약 5 내지 약 16배 더 클 수 있도록 제2 오프닝 (152B)의 면적 (예를 들어, 탑-다운뷰에서) 보다 약 5내지 약 16배 더 크다.
도 11a 및 도 11b에 예시된 UBM들 (156)의 표면 프로파일들은 도금 용액내에 레벨링제의 상이한 농도를 포함하는 것, 상이한 전류 밀도를 인가하는 것, 이들의 조합들 등의 결과일 수 있다. 예를 들어, 도 11a에 예시된 표면 프로파일들은 도 11b에 예시된 실시예와 관련하여 더 높은 농도의 레벨링제를 포함하고/하거나 더 높은 전류 밀도를 이용함으로써 달성될 수 있다. 도 11a에 예시된 실시예의 경우, 도금 용액 내의 레벨링제의 농도는 약 5cc/L 내지 약 30cc/L의 범위일 수 있고, 약 1 ASD 내지 약 15 ASD 범위의 전류 밀도가 다이들 (106)에 인가될 수 있다. 도 11B에 예시된 실시예의 경우, 도금 용액 내의 레벨링제의 농도는 약 5cc/L 내지 약 30cc/L의 범위일 수 있고 약 1 ASD 내지 약 15 ASD 범위의 전류 밀도가 다이들 (106)에 인가될 수 있다. 전류 밀도는 반도체 기판 (102)에 인가된 직류를 변경함으로써 조정될 수 있다.
도 11a에 예시된 실시예에서, 제1 UBM (156A)은 약 10㎛ 내지 약 90㎛ 범위의 보호 층 (142) 위의 폭 (W5), 약 5㎛ 내지 약 80㎛ 또는 약 10㎛ 내지 약 50㎛의 범위의 보호 층 (142)의 상단 표면과 수평인 폭 (W1)을 갖고, 제1 UBM (156A)의 하단 표면은 약 5㎛ 내지 약 80㎛ 또는 약 10㎛ 내지 약 50㎛의 범위의 폭 (W2)을 갖는다. 제1 UBM (156A)은 약 5㎛ 내지 약 18㎛ 범위의 보호 층 (142) 위의 높이 (H4)를 갖는다. 제1 UBM (156A)의 상단 표면은 제1 UBM (156A)의 상위 범위와 제1 UBM (156A)의 상단 표면의 하위 범위 사이의 거리 (D1)가 약 0.1㎛ 내지 약 10㎛ 또는 약 0.5㎛ 내지 약 6 μm 범위가 되도록 오목하다. 제2 UBM (156B)은 약 5 ㎛ 내지 약 50 ㎛ 범위의 보호 층 (142) 위의 폭 (W6), 약 5 ㎛ 내지 약 80 ㎛ 또는 약 10 ㎛ 내지 약 50㎛ 범위의 보호 층 (142)의 상단 표면과 수평인 폭 (W3)을 가지며, 제1 UBM (156A)의 하단 표면은 약 5㎛ 내지 약 80㎛ 또는 약 10㎛ 내지 50㎛ 범위의 폭 (W4)을 갖는다. 제2 UBM (156B)은 약 5㎛ 내지 약 18㎛ 범위의 보호 층 (142) 위의 높이 (H5)를 갖는다. 제2 UBM (156B)의 상단 표면은 실질적으로 평면일 수 있다. 일부 실시예들에서, 제2 UBM (156B)의 높이 (H5)는 제1 UBM (156A)의 높이 (H4)와 동일할 수 있다. 일부 실시예들에서, 제2 UBM (156B)의 높이 (H5)는 제1 UBM (156A)의 높이 (H4)보다 크고, 제1 UBM (156A)의 높이 (H4)는 제2 UBM (156B)의 높이 (H5)의 약 3 ㎛ 또는 약 6 ㎛ 이내이다. 도 11a에 예시된 실시예에서, 제2 UBM (156B)의 상단 표면은 제1 UBM (156A)의 상단 표면의 상위 범위와 수평이거나 그 위에 있을 수 있고 제1 UBM (156A)의 상단 표면의 하위 범위 위에 있을 수 있다. 규정된 범위 내의 높이를 갖는 제1 UBM (156A) 및 제2 UBM (156B)을 제공하는 것은 후속적으로 성막된 전도성 커넥터들 (도 13과 관련하여 아래에서 논의되는 전도성 커넥터들 (160)과 같은)의 상위 범위가 서로의 원하는 범위 내에 있도록 보장하는데 도움이 되며, 이는 전도성 커넥터들의 편평도를 개선하는데 도움이 되며; 콜드 조인트, 솔더 브리지 등의 위험을 감소시키고; 디바이스 결함 및 수율 손실을 감소시킨다.
도 11b에 예시된 실시예에서, 제1 UBM (156A)은 약 10 ㎛ 내지 약 90 ㎛ 범위의 보호 층(142) 위의 폭 (W5), 약 5㎛ 내지 약 80㎛ 또는 약 10㎛ 내지 약 50㎛의 범위의 보호 층 (142)의 상단 표면과 수평인 폭 (W1)을 갖고, 제1 UBM (156A)의 하단 표면은 약 5㎛ 내지 약 80㎛ 또는 약 10㎛ 내지 약 50㎛의 범위의 폭 (W2)을 갖는다. 제1 UBM (156A)은 약 5㎛ 내지 약 18㎛ 범위의 보호 층 (142) 위의 높이 (H6)를 갖는다. 제1 UBM (156A)의 상단 표면은 제1 UBM (156A)의 상위 범위와 제1 UBM (156A)의 상단 표면의 하위 범위 사이의 거리 (D2)가 약 0.1㎛ 내지 약 10㎛ 또는 약 0.5㎛ 내지 약 6 μm 범위가 되도록 오목하다. 제2 UBM (156B)은 약 5 ㎛ 내지 약 80 ㎛ 범위의 보호 층 (142) 위의 폭 (W6), 약 5 ㎛ 내지 약 80 ㎛ 또는 약 10 ㎛ 내지 약 50 ㎛ 범위의 보호 층 (142)의 상단 표면과 수평인 폭 (W3)을 갖고, 제1 UBM (156A)의 하단 표면은 약 5㎛ 내지 약 80㎛ 또는 약 10㎛ 내지 약 50㎛의 범위의 폭 (W4)을 갖는다. 제2 UBM (156B)은 약 5㎛ 내지 약 18㎛ 범위의 보호 층 (142) 위의 높이 (H7)를 갖는다. 제2 UBM (156B)의 상단 표면은 볼록할 수 있다. 제2 UBM (156B)의 상단 표면은 제2 UBM (156B)의 상위 범위와 제2 UBM (156B)의 상단 표면의 하위 범위 사이의 거리 (D4)가 약 0.1㎛ 미만이 되도록 볼록하다. 제2 UBM (156B)의 높이 (H7)는 제1 UBM (156A)의 높이 (H6)보다 클 수 있다. 일부 실시예들에서, 제2 UBM (156B)의 상단 표면은 제1 UBM (156A)의 상단 표면 위로 약 0.01 ㎛ 내지 약 3 ㎛ 범위의 거리 (D3)로 연장될 수 있다. 도 11b에 예시된 실시예에서, 제2 UBM (156B)의 상단 표면의 상위 범위는 제1 UBM (156A)의 상단 표면의 상위 범위보다 위에 있을 수 있고, 제2 UBM (156B)의 상단 표면의 하위 범위는 제1 UBM (156A)의 상단 표면의 상위 범위와 수평이거나 그 위에 있을 수 있고, 제2 UBM (156B)의 상단 표면의 하위 범위는 제1 UBM (156A)의 상단 표면의 하위 범위 위에 있을 수 있다. 비록 제1 UBM (156A)이 각진 표면 및 표면 사이의 전이를 갖는 것으로 예시되어 있지만, 제1 UBM (156A)의 상단 표면은 도 11a 및 11b의 단면도에서 둥근 프로파일을 가질 수 있다.
전도성 재료들 (예를 들어, 솔더 재료)은 후속적으로 UBM들 (156) 위에 성막되고 전도성 커넥터들을 형성하도록 리플로우될 수 있다. 제2 UBM (156B)에 비해 제1 UBM (156A)의 더 큰 폭 때문에, 전도성 커넥터들을 형성하기 위해 전도성 재료들을 리플로우하는 것은 제2 UBM (156B) 위에 형성된 전도성 커넥터보다 더 큰 높이를 갖는 경향을 갖는 제1 UBM (156A) 위에 형성된 전도성 커넥터를 초래할 수 있다. 그러나, 오목한 상단 표면을 갖는 제1 UBM (156A) 및 편평하거나 볼록한 상단 표면을 갖는 제2 UBM (156B)을 형성함으로써, 이러한 높이 차이가 보정되고 전도성 커넥터들은 후속적으로 동일한 레벨의 또는 동일한 레벨에 가까운 상위 범위를 갖는 상단 표면들로 형성될 수 있다. 구체적으로, 제1 UBM (156A)의 더 오목한 프로파일은 제1 UBM (156A) 위에 형성된 전도성 커넥터가 제2 UBM (156B) 위에 형성된 전도성 커넥터에 비해 채워질 더 큰 부피를 제공하며, 이는 제2 UBM (156B) 위에 형성된 전도성 커넥터에 비해 제1 UBM (156A)위에 형성된 전도성 커넥터의 상단 표면을 낮춘다. 그 결과 전도성 커넥터들의 상단 표면들은 동일 평면에 더 가까워지고, 콜드 조인트 및 솔더 브리지로 인한 수율 손실을 감소시키고, 디바이스 결함을 감소시킨다. 또한, 제1 UBM (156A)과 제2 UBM (156B)이 동시에 형성되기 때문에, 전도성 커넥터들의 편평도를 개선하기 위한 다른 방법들에 비해 적은 마스크들이 요구되고, 이는 생산 시간과 비용을 감소시킨다.
도 12에서, 제1 전도성 재료 (158A) 및 제2 전도성 재료 (158B) (전도성 재료 (158)로 총칭됨)가 제1 오프닝 (152A) 내의 제1 UBM (156A) 및 제2 오프닝 (152B) 내의 제2 UBM (156B) 위에 각각 성막된다. 일부 실시예들에서, 전도성 재료 (158)는 증발, 전기도금, 프린팅, 솔더 전달, 볼 배치 등에 의해 형성된다. 전도성 재료 (158)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석, 이들의 다중 층들 또는 조합들 등과 같은 전도성 재료를 포함할 수 있다. 전도성 재료 (158)는 제1 오프닝 (152A) 및 제2 오프닝 (152B) 내에 동시에 성막될 수 있으며, 약 3㎛ 내지 약 20㎛ 범위의 두께로 성막될 수 있다.
도 12에 예시된 바와 같이, 전도성 재료 (158)는 제1 전도성 재료 (158A)의 상단 표면이 제1 UBM (156A)의 상단 표면과 유사한 프로파일을 갖도록 및 제2 솔더 재료 (158B)의 상단 표면과 제2 UBM (156B)의 상단 표면이 유사한 프로파일을 갖도록 균일하게 (conformally) 형성될 수 있다. 그 결과, 제1 전도성 재료 (158A)는 오목한 상단 표면을 가질 수 있고, 제2 전도성 재료 (158B)는 평평한 상단 표면 또는 볼록한 상단 표면을 가질 수 있다. 제2 UBM (156B)에 비해 제1 UBM (156A)의 더 큰 폭 때문에, 전도성 재료 (158)를 리플로우하는 것은 제1 전도성 재료 (158A)가 제2 전도성 재료 (158B)보다 더 큰 높이를 갖는 경향을 가질 수 있게 할 수 있다. 그러나, 오목한 상단 표면을 갖는 제1 UBM (156A) 및 평평하거나 볼록한 상단 표면을 갖는 제2 UBM (156B)을 형성함으로써, 이러한 높이 차이가 보정되고 전도성 재료 (158)는 동일한 레벨 또는 동일한 레벨에 더 가까운 상단 표면들의 상위 범위를 갖는 전도성 커넥터들 (도 13과 관련하여 아래에서 논의되는 전도성 커넥터들 (160)같은)을 형성하기 위해 리플로우될 수 있다. 구체적으로, 제1 UBM (156A)의 더 오목한 프로파일은 제2 전도성 재료 (158B)에 비해 리플로우 동안 충전할 제1 전도성 재료 (158A)에 대한 더 큰 부피를 제공하며, 이는 제2 UBM (156B) 위에 형성된 전도성 커넥터에 비해 제1 UBM (156A) 위에 형성된 전도성 커넥터의 상단 표면 상위 범위를 낮춘다. 그 결과 전도성 커넥터들의 상단 표면들의 상위 범위가 동일 평면에 더 가까워지고, 콜드 조인트 및 솔더 브리지로 인한 수율 손실을 감소시키고, 디바이스 결함을 감소시킨다. 또한, 제1 전도성 재료 (158A)와 제2 전도성 재료 (158B)가 동시에 형성됨으로써 생산 시간 및 비용을 감소시킨다.
도 13에서, 패터닝된 포토레지스트 (150) 및 전도성 재료 (154)가 그 상에 형성되지 않은 시드 층 (148)의 부분들이 제거되고 제1 전도성 재료 (158A) 및 제2 전도성 재료 (158B) 상에 리플로우가 수행된다 (도 12에 예시됨). 패터닝된 포토레지스트 (150)는 산소 플라즈마 등을 이용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 일단 패터닝된 포토레지스트 (150)가 제거되면, 시드 층 (148)의 노출된 부분들은 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 이용하여 제거된다.
리플로우는 제1 전도성 재료 (158A) 및 제2 전도성 재료 (158B)를 각각 제1 전도성 커넥터 (160A) 및 제2 전도성 커넥터 (160B) (전도성 커넥터들 (160)로 총칭됨)로 성형하기 위해 이용될 수 있다. 도 13에 예시된 바와 같이, 전도성 커넥터들 (160)은 구 형상을 가질 수 있다. 전도성 커넥터들 (160)은 볼 그리드 어레이 (BGA; ball grid array) 커넥터들, 솔더 볼들, 제어된 붕괴 칩 연결 (C4) 범프들, 마이크로 범프들 등일 수 있다. 일부 실시예들에서, 제1 전도성 커넥터 (160A)는 C4 범프일 수 있고, 제2 전도성 커넥터 (160B)는 마이크로 범프일 수 있다.
제2 UBM (156B)에 비해 제1 UBM (156A)의 더 큰 폭으로 인해, 전도성 재료 (158)를 리플로우하는 것은 제1 전도성 커넥터 (160A)가 제2 전도성 커넥터 (160B)보다 더 큰 높이를 갖는 경향을 가지게 할 수 있다. 그러나, 오목한 상단 표면을 갖는 제1 UBM (156A) 및 평평하거나 볼록한 상단 표면을 갖는 제2 UBM (156B)을 형성함으로써, 이러한 높이 차이는 보정되고 전도성 재료 (158)는 동일한 레벨 또는 동일한 레벨에 가까운 상위 범위를 갖는 상단 표면들을 갖는 제1 전도성 커넥터 (160A) 및 제2 전도성 커넥터 (160B)를 형성하기 위해 리플로우될 수 있다. 비록 도 13에서는 제1 전도성 커넥터 (160A) 및 제2 전도성 커넥터 (160B)의 상단 표면들의 상위 범위가 수평인 것으로 예시되어 있지만, 제1 전도성 커넥터 (160A) 및 제2 전도성 커넥터 (160A)의 상단 표면들의 상위 범위들의 레벨의 차이는 제1 전도성 커넥터 (160A)가 약 3 ㎛만큼 제2 전도성 커넥터 (160B) 위에 배치되는 것부터 제2 전도성 커넥터 (160B)가 약 3 ㎛만큼 제1 전도성 커넥터 (160A) 위에 배치되는 것까지 또는 제1 전도성 커넥터 (160A)가 약 8 ㎛만큼 제2 전도성 커넥터 (160B) 위에 배치되는 것부터 제2 전도성 커넥터 (160B)가 약 5 ㎛만큼 제1 전도성 커넥터 (160A) 위에 배치되는 것까지 다양할 수 있다. 제1 전도성 커넥터 (160A) 및 제2 전도성 커넥터 (160B)의 상단 표면들의 상위 범위를 서로의 이러한 범위 내로 유지하는 것은 제1 전도성 커넥터 (160A) 및 제2 전도성 커넥터 (160B)의 편평도를 충분히 개선할 수 있고, 이는 솔더 브리징, 콜드 조인트 등을 감소시킨다. 이는 디바이스 결함을 감소시키고, 디바이스 수율 손실을 감소시키며, 디바이스 성능을 개선시킨다. 또한, 제1 전도성 재료 (158A)와 제2 전도성 재료 (158B)가 동시에 형성됨으로써 생산 시간 및 비용을 감소시킨다.
도 14는 보호 층 (142)이 생략된 실시예를 예시한다. 도 14에 예시된 바와 같이, UBM들 (156)의 시드 층 (148)은 제4 패시베이션 층 (140)의 상단 표면 상에 직접 형성될 수 있다. UBM들 (156)은 제4 패시베이션 층 (140)의 상단 표면을 따라 연장되는 수평 부분들을 포함할 수 있다. UBM들 (156) 및 전도성 커넥터들 (160)을 형성하기 위한 단계들은 위에서 논의된 것과 동일할 수 있으며, 단지 보호 층 (142)을 성막하고 패터닝하는 단계들만 생략된다. 보호 층 (142)을 생략하는 것은 UBM들 (156)과 하부에 놓인 RDL들 (136) 사이에 더 나은 접촉 저항을 제공할 수 있고, 보호 층 (142)을 형성하는 것과 연관된 비용을 감소시킨다.
도 15는 UBM들 (156)의 비아 부분들이 동일한 폭을 갖는 실시예를 예시한다. 도 15에 예시된 UBM들 (156)은 도 8에 예시된 제1 오프닝 (144) 및 제2 오프닝 (146)을 동일한 폭으로 형성한 후, 도 9 내지 도 13에 예시된 단계들을 진행함으로써 형성될 수 있다. 도 15에 예시된 바와 같이, UBM들 (156)의 비아 부분들은 약 5㎛ 내지 약 80㎛ 또는 약 10㎛ 내지 약 50㎛ 범위의 보호 층 (142)의 상단 표면과 수평인 폭 (W7) 및 약 5㎛ 내지 약 80㎛ 또는 약 10㎛ 내지 약 50㎛ 범위의 RDL (136A) 위의 제3 패시베이션 층 (138)의 하단 표면과 수평인 폭 (W8)을 가질 수 있다.
이전에 논의된 바와 같이, 제1 UBM (156A)의 오목한 부분의 형상 및 프로파일은 제1 오프닝 (152A) (도 10에 예시됨)의 폭 (W5), 제1 UBM을 형성할 때 존재하는 레벨링제의 농도, 및 제1 UBM (156A)을 형성할 때 인가된 전류에 의해 야기된다. 이와 같이, 제1 UBM (156A)의 오목한 부분의 형상 및 프로파일은 제1 UBM (156A)의 비아 부분의 형상 및 프로파일과 독립적으로 제어될 수 있다. 도 15에 예시된 바와 같이, 제1 UBM (156A)의 비아 부분 (C1)의 중심선은 제1 UBM (156A)의 범프 부분 (C2)의 중심선으로부터 오프셋되거나 오정렬될 수 있다. 제1 UBM (156A)의 오목한 부분 (C3)의 중심선은 제1 UBM (156A)의 범프 부분 (C2)의 중심선과 정렬되고, 제1 UBM (156A)의 비아 부분 (C1)의 중심선과 오프셋되거나 오정렬될 수 있다. 또한, 도 15에 예시된 실시예에서, 제1 UBM (156A)의 오목한 부분은 제1 UBM (156A)의 비아 부분의 폭보다 더 큰 폭을 가질 수 있다. 전술한 실시예들에 따라 제1 UBM (156A)을 형성하는 것은 제1 UBM (156A)의 오목한 부분의 형상 및 프로파일이 제1 UBM (156A)의 하부 비아 부분의 형상 및 프로파일과 독립적으로 설정되는 것을 허용하며, 이는 제1 UBM (156A)을 형성할 때 더 큰 유연성을 제공한다.
실시예들은 다양한 이점들을 달성할 수 있다. 예를 들어, 상이한 표면 프로파일을 갖는 상이한 폭을 갖는 상이한 UBM들을 형성하는 것은 UBM들 위에 후속적으로 형성되는 전도성 커넥터들의 편평도를 개선시킨다. 이는 솔더 브리지, 콜드 조인트 등을 방지하고, 처리량을 증가시키고, 디바이스 결함을 감소시키는데 도움이 된다. 또한, 전도성 커넥터들뿐만 아니라 UBM들이 동시에 형성될 수 있으므로, 생산 시간과 비용을 감소시킨다.
일 실시예에 따르면, 반도체 디바이스는 반도체 기판 위의 제1 재배선 라인 및 제2 재배선 라인; 제1 재배선 라인 및 제2 재배선 라인 위의 제1 패시베이션 층; 제1 재배선 라인 위에 있고 그에 전기적으로 결합된 제1 언더-범프 금속 배선 (UBM; under-bump metallurgy) 구조 - 제1 UBM 구조는 제1 패시베이션 층을 통해 연장되며, 제1 UBM 구조의 상단 표면은 오목함 -; 및 제2 재배선 라인 위에 있고 그에 전기적으로 결합된 제2 UBM 구조 - 제2 UBM 구조는 제1 패시베이션 층을 통해 연장되며, 제2 UBM 구조의 상단 표면은 평평하거나 볼록함 -를 포함한다. 일 실시예에서, 제1 UBM 구조는 제2 UBM 구조의 제2 폭보다 큰 제1 폭을 갖는다. 일 실시예에서, 제1 UBM은 제1 패시베이션 층을 통해 연장되는 비아 부분을 포함하고, 비아 부분의 중심선은 제1 UBM 구조의 상단 표면의 오목한 부분의 중심선과 오정렬된다. 일 실시예에서, 제1 UBM은 제1 패시베이션 층을 통해 연장되는 비아 부분을 포함하고, 비아 부분의 폭은 제1 UBM 구조의 상단 표면의 오목한 부분의 폭보다 작다. 일 실시예에서, 반도체 디바이스는 제1 패시베이션 층 위에 폴리머 층을 더 포함하고, 제1 UBM 구조 및 제2 UBM 구조는 폴리머 층을 통해 연장되고, 제1 UBM 구조는 폴리머 층 위에 제1 높이를 갖고, 제2 UBM 구조는 폴리머 층 위에 제2 높이를 갖고, 제1 높이와 제2 높이 사이의 차이가 3 ㎛ 미만이다. 일 실시예에서, 반도체 디바이스는 제1 UBM 구조 위의 제1 전도성 커넥터 - 제1 UBM 구조의 상단 표면의 상위 범위는 제1 패시베이션 층의 상단 표면 위로 제1 거리에 배치됨 -; 및 제2 UBM 구조 위의 제2 전도성 커넥터 - 제2 UBM 구조의 상단 표면의 상위 범위는 제1 패시베이션 층의 상단 표면 위로 제2 거리에 배치되고, 제1 거리와 제2 거리 사이의 차이는 4μm 미만임- 를 더 포함한다. 일 실시예에서, 제1 UBM 구조의 상단 표면의 상위 범위는 제2 UBM 구조의 상단 표면의 상위 범위와 수평이다.
다른 실시예에 따르면, 반도체 디바이스는 반도체 기판 위의 제1 재배선 라인 및 제2 재배선 라인; 제1 재배선 라인 위에 있고 그에 전기적으로 결합된 제1 언더-범프 금속 배선 (UBM; under-bump metallurgy) 구조 - 제1 UBM 구조의 상단 표면은 오목하고, 제1 UBM 구조는 제1 폭을 가짐 -; 및 제2 재배선 라인 위에 있고 그에 전기적으로 결합된 제2 UBM 구조 - 제2 UBM 구조의 하단 표면은 제1 UBM 구조의 하단 표면과 수평이고, 제2 UBM 구조는 제1 폭보다 작은 제2 폭을 갖고, 제2 UBM 구조의 상단 표면은 제1 UBM 구조의 상단 표면보다 덜 오목함 - 를 포함한다. 일 실시예에서, 제2 UBM 구조의 상단 표면은 평평하다. 일 실시예에서, 제2 UBM 구조의 상단 표면은 볼록하다. 일 실시예에서, 반도체 디바이스는 제1 재배선 라인 및 제2 재배선 라인 위에 제1 패시베이션 층을 더 포함하고, 제1 UBM 구조 및 제2 UBM 구조는 제1 패시베이션 층을 통해 연장되고, 제1 UBM 구조 및 제2 UBM 구조는 제1 패시베이션 층의 상단 표면을 따라 연장되는 수평 부분을 더 포함한다. 일 실시예에서, 반도체 디바이스는 제1 재배선 라인 및 제2 재배선 라인 위의 제1 패시베이션 층; 및 제1 패시베이션 층 위의 폴리머 층 - 제1 UBM 구조 및 제2 UBM 구조는 폴리머 층 및 제1 패시베이션 층을 통해 연장되고, 제1 UBM 구조 및 제2 UBM 구조는 폴리머 층의 상단 표면을 따라 연장되는 수평 부분을 포함함 - 을 더 포함한다. 일 실시예에서, 제1 UBM 구조의 상단 표면의 상위 범위는 제2 UBM 구조의 상단 표면의 상위 범위와 수평이다.
또 다른 실시예에 따르면, 방법은 반도체 기판 위에 제1 전도성 피처 및 제2 전도성 피처를 형성하는 단계; 제1 전도성 피처 및 제2 전도성 피처 위에 패시베이션 구조를 성막하는 단계; 패시베이션 구조 위에 패터닝된 포토레지스트를 형성하는 단계 - 패터닝된 포토레지스트는 제1 전도성 피처 위의 제1 오프닝 및 제2 전도성 피처 위의 제2 오프닝을를 포함함 -; 및 제1 오프닝 내의 제1 언더-범프 금속 배선 (UBM; Under-Bump Metallurgy) 구조 및 제2 오프닝 내의 제2 UBM 구조를 동시에 전기도금하는 단계 - 제1 UBM 구조는 제1 전도성 피처에 전기적으로 결합되고, 제2 UBM 구조는 제2 전도성 피처에 전기적으로 결합되고, 제1 UBM 구조의 표면 프로파일은 제2 UBM 구조의 표면 프로파일과 상이함 -를 포함한다. 일 실시예에서, 제1 UBM 구조는 오목한 표면 프로파일로 전기도금되고, 제2 UBM 구조는 평평하거나 볼록한 표면 프로파일로 전기도금된다. 일 실시예에서, 탑-다운 뷰에서 제1 오프닝은 제2 오프닝의 제2 면적보다 큰 제1 면적을 갖는다. 일 실시예에서, 제1 UBM 구조 및 제2 UBM 구조를 전기도금하는 단계는 1 ASD 내지 15 ASD의 밀도를 갖는 전류를 인가하는 단계를 포함한다. 일 실시예에서, 제1 UBM 구조 및 제2 UBM 구조를 전기도금하는 단계는 제1 오프닝 및 제2 오프닝에 전기도금 용액을 도포하는 단계를 포함하고, 전기도금 용액은 레벨링제를 포함하고, 제2 UBM 구조의 표면보다 제1 UBM 구조의 표면 상에 더 높은 농도의 레벨링제가 흡착된다. 일 실시예에서, 방법은 제1 UBM 구조 및 제2 UBM 구조 위에 전도성 재료를 동시에 성막하는 단계; 및 제1 UBM 구조 위에 제1 전도성 커넥터 및 제2 UBM 구조 위에 제2 전도성 커넥터를 형성하기 위해 전도성 재료를 리플로우하는 단계를 더 포함한다. 일 실시예에서, 제1 UBM 구조 및 제2 UBM 구조를 전기도금하는 단계는 제1 오프닝 및 제2 오프닝 내에 전기도금 용액을 도포하는 단계를 포함하고, 전기도금 용액은 레벨링제를 포함하고, 레벨링제는 염소를 포함하고, 레벨링제는 5cc/L 내지 30cc/L 범위의 전기도금 용액 내의 농도를 갖는다.
전술한 내용은 당업자들이 본 개시내용의 양상들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 특징들을 약술하였다. 당업자들은 이들이 본 개시내용에서 소개된 실시예들 또는 예들의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 공정들 및 구조들을 설계 또는 변형하기 위한 토대로서 본 개시내용을 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고, 이들이 본 개시내용의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 행할 수 있다는 것을 깨달아야 한다.
<부기>
1. 반도체 디바이스에 있어서,
반도체 기판 위의 제1 재배선 라인 및 제2 재배선 라인;
상기 제1 재배선 라인 및 상기 제2 재배선 라인 위의 제1 패시베이션 층;
상기 제1 재배선 라인 위에 있고 그에 전기적으로 결합된 제1 언더-범프 금속 배선 (UBM; under-bump metallurgy) 구조 - 상기 제1 UBM 구조는 상기 제1 패시베이션 층을 통해 연장되며, 상기 제1 UBM 구조의 상단 표면은 오목함 -; 및
상기 제2 재배선 라인 위에 있고 그에 전기적으로 결합된 제2 UBM 구조 - 상기 제2 UBM 구조는 상기 제1 패시베이션 층을 통해 연장되며, 상기 제2 UBM 구조의 상단 표면은 평평하거나 볼록함 -
를 포함하는 반도체 디바이스.
2. 제 1항에 있어서,
상기 제1 UBM 구조는 상기 제2 UBM 구조의 제2 폭보다 큰 제1 폭을 갖는 반도체 디바이스.
3. 제 1항에 있어서,
상기 제1 UBM은 상기 제1 패시베이션 층을 통해 연장되는 비아 부분을 포함하고, 상기 비아 부분의 중심선은 상기 제1 UBM 구조의 상단 표면의 오목한 부분의 중심선과 오정렬되는 반도체 디바이스.
4. 제 1항에 있어서,
상기 제1 UBM은 상기 제1 패시베이션 층을 통해 연장되는 비아 부분을 포함하고, 상기 비아 부분의 폭은 상기 제1 UBM 구조의 상단 표면의 오목한 부분의 폭보다 작은 반도체 디바이스.
5. 제 1항에 있어서,
상기 제1 패시베이션 층 위에 폴리머 층을 더 포함하고, 상기 제1 UBM 구조 및 상기 제2 UBM 구조는 상기 폴리머 층을 통해 연장되고, 상기 제1 UBM 구조는 상기 폴리머 층 위에 제1 높이를 갖고, 상기 제2 UBM 구조는 상기 폴리머 층 위에 제2 높이를 갖고, 상기 제1 높이와 상기 제2 높이 사이의 차이가 3 ㎛ 미만인 반도체 디바이스.
6. 제 1항에 있어서,
상기 제1 UBM 구조 위의 제1 전도성 커넥터 - 상기 제1 UBM 구조의 상단 표면의 상위 범위는 상기 제1 패시베이션 층의 상단 표면 위로 제1 거리에 배치됨 -; 및
상기 제2 UBM 구조 위의 제2 전도성 커넥터 - 상기 제2 UBM 구조의 상단 표면의 상위 범위는 상기 제1 패시베이션 층의 상단 표면 위로 제2 거리에 배치되고, 상기 제1 거리와 상기 제2 거리 사이의 차이는 4μm 미만임-
를 더 포함하는 반도체 디바이스.
7. 제 1항에 있어서,
상기 제1 UBM 구조의 상단 표면의 상위 범위는 상기 제2 UBM 구조의 상단 표면의 상위 범위와 수평인 반도체 디바이스.
8. 반도체 디바이스에 있어서,
반도체 기판 위의 제1 재배선 라인 및 제2 재배선 라인;
상기 제1 재배선 라인 위에 있고 그에 전기적으로 결합된 제1 언더-범프 금속 배선 (UBM; under-bump metallurgy) 구조 - 상기 제1 UBM 구조의 상단 표면은 오목하고, 상기 제1 UBM 구조는 제1 폭을 가짐 -; 및
상기 제2 재배선 라인 위에 있고 그에 전기적으로 결합된 제2 UBM 구조 - 상기 제2 UBM 구조의 하단 표면은 상기 제1 UBM 구조의 하단 표면과 수평이고, 상기 제2 UBM 구조는 상기 제1 폭보다 작은 제2 폭을 갖고, 상기 제2 UBM 구조의 상단 표면은 상기 제1 UBM 구조의 상단 표면보다 덜 오목함 -
를 포함하는 반도체 디바이스.
9. 제 8항에 있어서,
상기 제2 UBM 구조의 상단 표면은 볼록한 반도체 디바이스.
10. 제 8항에 있어서,
상기 제2 UBM 구조의 상단 표면은 평평한 반도체 디바이스.
11. 제 8항에 있어서,
상기 제1 재배선 라인 및 상기 제2 재배선 라인 위에 제1 패시베이션 층을 더 포함하고, 상기 제1 UBM 구조 및 상기 제2 UBM 구조는 상기 제1 패시베이션 층을 통해 연장되고, 상기 제1 UBM 구조 및 상기 제2 UBM 구조는 상기 제1 패시베이션 층의 상단 표면을 따라 연장되는 수평 부분을 포함하는 반도체 디바이스.
12. 제 8항에 있어서,
상기 제1 재배선 라인 및 상기 제2 재배선 라인 위의 제1 패시베이션 층; 및
상기 제1 패시베이션 층 위의 폴리머 층 - 상기 제1 UBM 구조 및 상기 제2 UBM 구조는 상기 폴리머 층 및 상기 제1 패시베이션 층을 통해 연장되고, 상기 제1 UBM 구조 및 상기 제2 UBM 구조는 상기 폴리머 층의 상단 표면을 따라 연장되는 수평 부분을 포함함 -
을 더 포함하는 반도체 디바이스.
13. 제 8항에 있어서,
상기 제1 UBM 구조의 상단 표면의 상위 범위는 상기 제2 UBM 구조의 상단 표면의 상위 범위와 수평인 반도체 디바이스.
14. 방법에 있어서,
반도체 기판 위에 제1 전도성 피처 및 제2 전도성 피처를 형성하는 단계;
상기 제1 전도성 피처 및 상기 제2 전도성 피처 위에 패시베이션 구조를 성막하는 단계;
상기 패시베이션 구조 위에 패터닝된 포토레지스트를 형성하는 단계 - 상기 패터닝된 포토레지스트는 상기 제1 전도성 피처 위의 제1 오프닝 및 상기 제2 전도성 피처 위의 제2 오프닝을 포함함 -; 및
상기 제1 오프닝 내의 제1 언더-범프 금속 배선 (UBM; Under-Bump Metallurgy) 구조 및 상기 제2 오프닝 내의 제2 UBM 구조를 동시에 전기도금하는 단계 - 상기 제1 UBM 구조는 상기 제1 전도성 피처에 전기적으로 결합되고, 상기 제2 UBM 구조는 상기 제2 전도성 피처에 전기적으로 결합되고, 상기 제1 UBM 구조의 표면 프로파일은 상기 제2 UBM 구조의 표면 프로파일과 상이함 -
를 포함하는 방법.
15. 제 14항에 있어서,
상기 제1 UBM 구조는 오목한 표면 프로파일로 전기도금되고, 상기 제2 UBM 구조는 평평하거나 볼록한 표면 프로파일로 전기도금되는 방법.
16. 제 15항에 있어서,
탑-다운 뷰에서 상기 제1 오프닝은 상기 제2 오프닝의 제2 면적보다 큰 제1 면적을 갖는 방법.
17. 제 16항에 있어서,
상기 제1 UBM 구조 및 상기 제2 UBM 구조를 전기도금하는 단계는 1 ASD 내지 15 ASD의 밀도를 갖는 전류를 인가하는 단계를 포함하는 방법.
18. 제 15항에 있어서,
상기 제1 UBM 구조 및 상기 제2 UBM 구조를 전기도금하는 단계는 상기 제1 오프닝 및 상기 제2 오프닝에 전기도금 용액을 도포하는 단계를 포함하고, 상기 전기도금 용액은 레벨링제를 포함하고, 상기 제2 UBM 구조의 표면보다 상기 제1 UBM 구조의 표면 상에 더 높은 농도의 상기 레벨링제가 흡착되는 방법.
19. 제 14항에 있어서,
상기 제1 UBM 구조 및 상기 제2 UBM 구조 위에 전도성 재료를 동시에 성막하는 단계; 및
상기 제1 UBM 구조 위에 제1 전도성 커넥터 및 상기 제2 UBM 구조 위에 제2 전도성 커넥터를 형성하기 위해 상기 전도성 재료를 리플로우하는 단계
를 더 포함하는 방법.
20. 제 14항에 있어서,
상기 제1 UBM 구조 및 상기 제2 UBM 구조를 전기도금하는 단계는 상기 제1 오프닝 및 상기 제2 오프닝 내에 전기도금 용액을 도포하는 단계를 포함하고, 상기 전기도금 용액은 레벨링제를 포함하고, 상기 레벨링제는 염소를 포함하고, 상기 레벨링제는 5cc/L 내지 30cc/L 범위의 상기 전기도금 용액 내의 농도를 갖는 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    반도체 기판 위의 제1 재배선 라인 및 제2 재배선 라인;
    상기 제1 재배선 라인 및 상기 제2 재배선 라인 위의 제1 패시베이션 층;
    상기 제1 재배선 라인 위에 있고 그에 전기적으로 결합된 제1 언더-범프 금속 배선 (UBM; under-bump metallurgy) 구조 - 상기 제1 UBM 구조는 상기 제1 패시베이션 층을 통해 연장되며, 상기 제1 UBM 구조의 상단 표면은 오목함 -; 및
    상기 제2 재배선 라인 위에 있고 그에 전기적으로 결합된 제2 UBM 구조 - 상기 제2 UBM 구조는 상기 제1 패시베이션 층을 통해 연장되며, 상기 제2 UBM 구조의 상단 표면은 평평하거나 볼록함 -
    를 포함하는 반도체 디바이스.
  2. 제 1항에 있어서,
    상기 제1 UBM 구조는 상기 제2 UBM 구조의 제2 폭보다 큰 제1 폭을 갖는 반도체 디바이스.
  3. 제 1항에 있어서,
    상기 제1 UBM은 상기 제1 패시베이션 층을 통해 연장되는 비아 부분을 포함하고, 상기 비아 부분의 중심선은 상기 제1 UBM 구조의 상단 표면의 오목한 부분의 중심선과 오정렬되는 반도체 디바이스.
  4. 제 1항에 있어서,
    상기 제1 UBM은 상기 제1 패시베이션 층을 통해 연장되는 비아 부분을 포함하고, 상기 비아 부분의 폭은 상기 제1 UBM 구조의 상단 표면의 오목한 부분의 폭보다 작은 반도체 디바이스.
  5. 제 1항에 있어서,
    상기 제1 패시베이션 층 위에 폴리머 층을 더 포함하고, 상기 제1 UBM 구조 및 상기 제2 UBM 구조는 상기 폴리머 층을 통해 연장되고, 상기 제1 UBM 구조는 상기 폴리머 층 위에 제1 높이를 갖고, 상기 제2 UBM 구조는 상기 폴리머 층 위에 제2 높이를 갖고, 상기 제1 높이와 상기 제2 높이 사이의 차이가 3 ㎛ 미만인 반도체 디바이스.
  6. 제 1항에 있어서,
    상기 제1 UBM 구조 위의 제1 전도성 커넥터 - 상기 제1 UBM 구조의 상단 표면의 상위 범위는 상기 제1 패시베이션 층의 상단 표면 위로 제1 거리에 배치됨 -; 및
    상기 제2 UBM 구조 위의 제2 전도성 커넥터 - 상기 제2 UBM 구조의 상단 표면의 상위 범위는 상기 제1 패시베이션 층의 상단 표면 위로 제2 거리에 배치되고, 상기 제1 거리와 상기 제2 거리 사이의 차이는 4μm 미만임-
    를 더 포함하는 반도체 디바이스.
  7. 제 1항에 있어서,
    상기 제1 UBM 구조의 상단 표면의 상위 범위는 상기 제2 UBM 구조의 상단 표면의 상위 범위와 수평인 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    반도체 기판 위의 제1 재배선 라인 및 제2 재배선 라인;
    상기 제1 재배선 라인 위에 있고 그에 전기적으로 결합된 제1 언더-범프 금속 배선 (UBM; under-bump metallurgy) 구조 - 상기 제1 UBM 구조의 상단 표면은 오목하고, 상기 제1 UBM 구조는 제1 폭을 가짐 -; 및
    상기 제2 재배선 라인 위에 있고 그에 전기적으로 결합된 제2 UBM 구조 - 상기 제2 UBM 구조의 하단 표면은 상기 제1 UBM 구조의 하단 표면과 수평이고, 상기 제2 UBM 구조는 상기 제1 폭보다 작은 제2 폭을 갖고, 상기 제2 UBM 구조의 상단 표면은 평평하거나 볼록함 -
    를 포함하는 반도체 디바이스.
  9. 제 8항에 있어서,
    상기 제1 재배선 라인 및 상기 제2 재배선 라인 위에 제1 패시베이션 층을 더 포함하고, 상기 제1 UBM 구조 및 상기 제2 UBM 구조는 상기 제1 패시베이션 층을 통해 연장되고, 상기 제1 UBM 구조 및 상기 제2 UBM 구조는 상기 제1 패시베이션 층의 상단 표면을 따라 연장되는 수평 부분을 포함하는 반도체 디바이스.
  10. 방법에 있어서,
    반도체 기판 위에 제1 전도성 피처 및 제2 전도성 피처를 형성하는 단계;
    상기 제1 전도성 피처 및 상기 제2 전도성 피처 위에 패시베이션 구조를 성막하는 단계;
    상기 패시베이션 구조 위에 패터닝된 포토레지스트를 형성하는 단계 - 상기 패터닝된 포토레지스트는 상기 제1 전도성 피처 위의 제1 오프닝 및 상기 제2 전도성 피처 위의 제2 오프닝을 포함함 -; 및
    상기 제1 오프닝 내의 제1 언더-범프 금속 배선 (UBM; Under-Bump Metallurgy) 구조 및 상기 제2 오프닝 내의 제2 UBM 구조를 동시에 전기도금하는 단계 - 상기 제1 UBM 구조는 상기 제1 전도성 피처에 전기적으로 결합되고, 상기 제2 UBM 구조는 상기 제2 전도성 피처에 전기적으로 결합되고, 상기 제1 UBM 구조는 오목한 표면 프로파일로 전기도금되고, 상기 제2 UBM 구조는 평평하거나 볼록한 표면 프로파일로 전기도금됨 -
    를 포함하는 방법.
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