KR102626475B1 - 듀얼 입력-출력 전압 공급부들을 사용한 저전력 메모리시스템 - Google Patents

듀얼 입력-출력 전압 공급부들을 사용한 저전력 메모리시스템 Download PDF

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정원 서
준영 박
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Abstract

다양한 실시형태들은 메모리 디바이스, 메모리 디바이스에 통신가능하게 연결된 메모리 물리 계층, 메모리 디바이스 및 메모리 물리 계층에 전기적으로 연결된 제 1 입력/출력 (IO) 전압 공급부, 및 메모리 디바이스 및 메모리 물리 계층에 전기적으로 연결된 제 2 IO 전압 공급부를 갖는 컴퓨팅 디바이스 메모리 시스템을 포함하고, 여기서, 메모리 디바이스 및 물리 계층은 3레벨 펄스 진폭 변조 (PAM) IO 방식을 사용하여 메모리 트랜잭션의 데이터를 통신하도록 구성된다.

Description

듀얼 입력-출력 전압 공급부들을 사용한 저전력 메모리 시스템
관련 출원들
본 출원은 "Low Power Memory System Using Dual Input-Output Voltage Supplies" 의 명칭으로 2022년 1월 26일자로 출원된 미국 특허출원 제17/158,485호에 대한 우선권의 이익을 주장하며, 그 전체 내용들은 모든 목적들을 위해 본 명세서에 참조에 의해 통합된다.
차세대 저전력 더블 데이터 레이트 (LPDDR) 메모리 (예를 들어, LPDDR6) 는 모바일 및 비-모바일 어플리케이션들에 매력적인 고성능, 저전력, 경쟁력있는 메모리 비용, 다양한 패키지 타입들, 및 멀티-소싱 가용성의 균형을 제공할 수 있다.
다양한 개시된 양태들은 듀얼 입력/출력 (IO) 전압 공급부들을 사용하는 메모리 시스템을 위한 장치들 및 방법들을 포함할 수도 있다. 다양한 양태들은 메모리 디바이스, 메모리 디바이스에 통신가능하게 연결된 메모리 물리 계층, 메모리 디바이스 및 메모리 물리 계층에 전기적으로 연결된 제 1 입력/출력 (IO) 전압 공급부, 및 메모리 디바이스 및 메모리 물리 계층에 전기적으로 연결된 제 2 IO 전압 공급부를 갖는 컴퓨팅 디바이스 메모리 시스템을 포함할 수도 있으며, 여기서, 메모리 디바이스 및 물리 계층은 3레벨 펄스 진폭 변조 (PAM) IO 방식을 사용하여 메모리 트랜잭션의 데이터를 통신할 수도 있다.
일부 양태들에서, 제 1 IO 전압 공급부는 제 1 전용 IO 전압 공급부이고, 제 2 IO 전압 공급부는 제 2 전용 IO 전압 공급부이다.
일부 양태들에서, 제 1 IO 전압 공급부는 전용 IO 전압 공급부이고, 제 2 IO 전압 공급부는 공유 IO 전압 공급부이다.
일부 양태들은 제 1 코어 전압 공급부 및 제 2 코어 전압 공급부를 더 포함할 수도 있으며, 여기서, 제 1 코어 전압 공급부 및 제 2 코어 전압 공급부의 각각은 메모리 디바이스에 전기적으로 연결되고, 공유 IO 전압 공급부는 제 2 코어 전압 공급부에 전기적으로 연결된다.
일부 양태들은 제 3 코어 전압 공급부를 더 포함할 수도 있고, 여기서, 제 3 코어 전압 공급부는 메모리 디바이스에 전기적으로 연결되고, 제 2 코어 전압 공급부의 전압은 제 3 코어 전압 공급부의 전압보다 크다.
일부 양태들은 제 1 코어 전압 공급부, 제 2 코어 전압 공급부, 및 제 3 코어 전압 공급부를 더 포함할 수도 있으며, 여기서, 제 1 코어 전압 공급부, 제 2 코어 전압 공급부, 및 제 3 코어 전압 공급부의 각각은 메모리 디바이스에 전기적으로 연결되고, 공유 IO 전압 공급부는 제 3 코어 전압 공급부에 전기적으로 연결되고, 제 2 코어 전압 공급부의 전압은 제 3 코어 전압 공급부의 전압보다 크다.
일부 양태들에서, 제 2 IO 전압 공급부의 전압은 제 1 IO 전압 공급부의 전압보다 크다.
일부 양태들에서, 메모리 트랜잭션의 데이터는 바이너리 데이터이고, 메모리 디바이스 및 메모리 물리 계층은 제 1 IO 전압 공급부 및 제 2 IO 전압 공급부를 사용하여 바이너리 데이터와 3레벨 PAM IO 방식 신호들 사이에서 추가로 변환할 수도 있다.
일부 양태들에서, 메모리 디바이스는 3레벨 PAM 신호를 생성하기 위해 메모리 트랜잭션의 데이터를 인코딩하고, 인코딩된 데이터에 따라 메모리 디바이스의 컴포넌트에 대한 제 1 IO 전압 공급부, 제 2 IO 전압 공급부, 또는 접지의 선택적인 전기적 연결을 제어함으로써 3레벨 PAM 신호를 생성할 수도 있다.
일부 양태들에서, 메모리 물리 계층은 3레벨 PAM 신호를 생성하기 위해 메모리 트랜잭션의 데이터를 인코딩하고, 인코딩된 데이터에 따라 메모리 물리 계층의 컴포넌트에 대한 제 1 IO 전압 공급부, 제 2 IO 전압 공급부, 또는 접지의 선택적인 전기적 연결을 제어함으로써 3레벨 PAM 신호를 생성할 수도 있다.
다양한 양태들은 상기에서 요약된 컴퓨팅 디바이스의 기능들 중 임의의 기능을 수행하기 위한 수단을 갖는 컴퓨팅 디바이스들을 포함한다. 다양한 양태들은 상기에서 요약된 컴퓨팅 디바이스의 기능들 중 임의의 기능을 수행하기 위한 방법들을 포함한다.
본 명세서에 통합되고 본 명세서의 부분을 구성하는 첨부 도면들은 다양한 실시형태들의 예시적인 실시형태들을 예시하고, 상기에서 주어진 일반적인 설명 및 하기에서 주어지는 상세한 설명과 함께, 청구항들의 특징들을 설명하도록 제공한다.
도 1 은 다양한 실시형태들을 구현하기에 적합한 예시적인 컴퓨팅 디바이스를 예시한 컴포넌트 블록 다이어그램이다.
도 2a 내지 도 2c 는 다양한 실시형태들을 구현하기 위한 듀얼 입력/출력 (IO) 전압 공급부들을 사용하는 예시적인 메모리 시스템을 예시한 컴포넌트 블록 다이어그램들이다.
도 3 은 다양한 실시형태들을 구현하기 위한 예시적인 듀얼 IO 전압 3레벨 펄스 진폭 변조 (PAM 또는 PAM-3) IO 구조를 예시한 컴포넌트 블록 다이어그램이다.
도 4 는 다양한 실시형태들을 구현하기 위한 예시적인 듀얼 IO 전압 3레벨 PAM 전압 레벨 신호들을 예시한 신호 타이밍 다이어그램이다.
도 5 는 다양한 실시형태들을 구현하기 위한 3레벨 PAM 코딩의 일 예를 예시한 테이블이다.
도 6a 및 도 6b 는 다양한 실시형태들을 구현하기 위한 3레벨 PAM IO 방식들에 대한 예시적인 듀얼 IO 전압 메모리 시스템 인터페이스들을 예시한 컴포넌트 블록 다이어그램들이다.
도 7 은 다양한 실시형태들을 구현하기 위한 3레벨 PAM IO 방식들에 대한 듀얼 IO 전압 메모리 시스템 인터페이스에서의 신호 할당의 일 예를 예시한 테이블들의 세트이다.
도 8 은 일부 실시형태들에 따른 듀얼 IO 전압 3레벨 PAM IO 에 대한 방법을 예시한 프로세스 플로우 다이어그램이다.
도 9 는 다양한 실시형태들을 구현하기에 적합한 예시적인 모바일 컴퓨팅 디바이스를 예시한 컴포넌트 블록 다이어그램이다.
도 10 은 다양한 실시형태들을 구현하기에 적합한 예시적인 모바일 컴퓨팅 디바이스를 예시한 컴포넌트 블록 다이어그램이다.
도 11 은 다양한 실시형태들을 구현하기에 적합한 예시적인 서버를 예시한 컴포넌트 블록 다이어그램이다.
다양한 실시형태들이 첨부 도면들을 참조하여 상세하게 설명될 것이다. 가능한 어느 곳에서든, 동일한 참조부호들이 동일하거나 유사한 부분들을 지칭하기 위해 도면들 전반에 걸쳐 사용될 것이다. 특정 예들 및 구현들에 대해 행해진 참조들은 예시적인 목적들이고, 청구항들의 범위를 제한하도록 의도되지 않는다.
다양한 실시형태들은 듀얼 입력/출력 (IO) 전압 공급부들을 사용하는 메모리 시스템들에 대한 그러한 방법들을 구현하는 회로부, 방법들, 및 컴퓨팅 디바이스들을 포함한다. 일부 실시형태들은, 시스템 온 칩 (SoC) 의 메모리 인터페이스 및 메모리 디바이스의 IO 블록이 듀얼 IO 전압 공급부들에 연결되고 그로부터 전압을 수신하는 듀얼 입력/출력 (IO) 전압 공급부들을 갖는 메모리 시스템들을 포함할 수도 있다. 일부 실시형태들은 듀얼 IO 전압들을 사용하여 3레벨 펄스 진폭 변조 (PAM 또는 PAM-3) 를 구현하도록 구성된 IO 구조들을 포함할 수도 있다.
용어들 "컴퓨팅 디바이스" 및 "모바일 디바이스" 는 셀룰러 전화기들, 스마트 폰들, 개인용 또는 모바일 멀티미디어 플레이어들, 개인용 데이터 보조기들 (PDA들), 랩탑 컴퓨터들, 태블릿 컴퓨터들, 컨버터블 랩탑들/태블릿들 (투인원 (2-in-1) 컴퓨터들), 스마트 북들, 울트라 북들, 넷북들, 팜탑 컴퓨터들, 무선 전자 메일 수신기들, 멀티미디어 인터넷 가능식 셀룰러 전화기들, 모바일 게이밍 콘솔들, 무선 게이밍 제어기들, 및 메모리 및 프로그래밍가능 프로세서를 포함하는 유사한 개인용 전자 디바이스들 중 임의의 하나 또는 그 모두를 지칭하도록 본 명세서에서 상호 대체가능하게 사용된다. 용어 "컴퓨팅 디바이스" 는 추가로, 개인용 컴퓨터들, 데스크탑 컴퓨터들, 올인원 컴퓨터들, 워크스테이션들, 슈퍼 컴퓨터들, 메인프레임 컴퓨터들, 임베디드 컴퓨터들, 서버들, 홈 씨어터 컴퓨터들, 및 게임 콘솔들을 포함한 정지식 컴퓨팅 디바이스들을 지칭할 수도 있다.
형용사들 "높은", "더 높은", "낮은" 및 "더 낮은" 은 전압 공급부들, IO 방식들, 메모리 시스템들 등과 같은 다양한 양태들을 특징으로 하는 상이한 레벨들의 전압 또는 전력 수요를 구별하기 위한 상대적인 용어들로서 본 명세서에서 사용된다. 예를 들어, 메모리 시스템에 포함된, 그 전압 레벨들의 관점에서 상이한 2개의 전압 공급부들은 다양한 실시형태들의 다음의 설명들에서 "고전압 공급부" 및 "저전압 공급부" 로 구별될 수도 있다. 용어들 "높은", "더 높은", "낮은" 및 "더 낮은" 은 특성으로 하는 양태의 특정 레벨 값을 나타내거나 시사하도록 의도되지는 않는다. 예를 들어, "고전압 공급부" 의 전압은 "저전압 공급부" 의 전압과 1, 2 또는 수 볼트만큼 상이할 수도 있다.
본 명세서에서 설명된 실시형태들은 종래의 메모리 시스템들에 비해 개선된 성능 및 감소된 전력 수요를 가능케 하는 3레벨 PAM IO 방식을 구현하기 위한 듀얼 IO 전압 공급부들을 사용하는 메모리 시스템들을 포함한다. 메모리 시스템들은, 듀얼 IO 전압 공급부들에 연결되고 그로부터 전압을 수신하도록 구성된 메모리 디바이스의 IO 블록 및 SoC 의 메모리 인터페이스를 포함할 수도 있다. 일부 실시형태들에서, 듀얼 IO 전압 공급부들은 2개의 전용 IO 전압 공급부들을 포함할 수도 있다. 일부 실시형태들에서, 듀얼 IO 전압 공급부들은 전용 IO 전압 공급부 및 공유 IO 전압 공급부를 포함할 수도 있다. 공유 IO 전압 공급부는 메모리 디바이스의 코어 전압 공급부를 포함할 수도 있다. 일부 실시형태들에서, 공유 IO 전압 공급부는 메모리 디바이스의 코어 고전압 공급부를 포함할 수도 있다. 일부 실시형태들에서, 공유 IO 전압 공급부는 메모리 디바이스의 코어 저전압 공급부를 포함할 수도 있다. 본 명세서에서 사용된 바와 같이, 용어 "IO 전압 공급부" 는 메모리 디바이스의 IO 블록에 연결된 전압 공급부를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "코어 전압 공급부" 는, 예를 들어, 메모리 비트셀 어레이를 포함할 수도 있는 메모리 디바이스의 내부 회로부에 연결된 전압 공급부를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "공유 IO 전압 공급부" 는 IO 블록에 그리고 코어 전압 공급부에 연결된 전압 공급부를 지칭한다.
일부 실시형태들에서, 메모리 디바이스의 IO 블록은 3레벨 PAM IO 방식을 구현하기 위한 신호들의 출력을 제어하도록 구성된 구조들을 포함할 수도 있다. IO 블록은, 예를 들어, 3레벨 펄스 진폭 변조기일 수도 있다. IO 블록은 데이터 신호를 수신하고, 데이터 신호를 송신기 입력 신호들로 인코딩할 수도 있다. IO 블록은 송신기 입력 신호들을 해석하고, 3레벨 PAM IO 방식의 신호 상태들을 나타내도록 구성된 듀얼 IO 전압 공급부들로부터 IO 블록에 공급되는 전압의 선택 및 출력을 제어할 수도 있다. 일부 실시형태들에서, IO 블록은 또한, 3레벨 PAM 신호들을 수신할 수도 있고, 3레벨 PAM 신호들을 데이터 신호들로 변환하고 데이터 신호들을 출력하도록 구성된 구조들을 포함할 수도 있다. 일부 실시형태들에서, IO 블록은 3레벨 PAM 신호들을 전압 레퍼런스 신호들과 비교할 수도 있으며, 이는 수신기 출력 신호들을 생성 및 출력할 수도 있다. IO 블록은 수신기 출력 신호들을 디코딩하고 데이터 신호들을 생성 및 출력할 수도 있다.
일부 실시형태들에서, 시스템 에러 정정 코드 (ECC), 링크 ECC, 또는 다른 시스템 기능들이 메모리 시스템 신뢰성 및 안정성을 향상시키기 위해 지원될 수도 있다. ECC 또는 다른 시스템 기능 값들은 3레벨 PAM IO 방식의 부분으로서 데이터 신호들과 함께 인코딩 및 디코딩될 수도 있다.
3레벨 PAM IO 방식을 구현하기 위해 듀얼 IO 전압 공급부들을 사용하는 것은 2개의 IO 시그널링 레벨 (예를 들어, 하이 및 로우) 방식들과 비교하여 그러한 통신에 사용되는 IO 시그널링 레벨들의 수를 증가시킴으로써 메모리 디바이스와의 통신을 위한 증가된 대역폭을 허용한다. 기존의 저전력 더블 데이터 레이트 메모리 (LPDDR) 사양들 (예를 들어, LPDDR5) 보다 더 높은 메모리 시스템 대역폭을 제공하지만, IO 시그널링 레벨들 증가 및 듀얼 랭크 지원은 상당한 비용 오버헤드 없이 많은 시스템들이 요구하는 플렉시블 메모리 패키지 옵션들 및 구성들을 허용한다.
추가로, 본 명세서에서 설명된 실시형태들은 종래의 단일 IO 전압 3레벨 PAM 방식 메모리 시스템들보다 적은 전력을 인출하는 IO 방식을 사용하는 메모리 시스템들을 제공한다. 기존의 더 높은 IO 전압 공급부에 부가하여 더 낮은 전압 IO 전압 공급부를 사용함으로써, 더 낮은 전압 IO 전압 공급부가 사용될 때와 같이, 더 높은 IO 전압 공급부가 덜 자주 사용될 수도 있기 때문에 전체 메모리 시스템 전력 소비가 감소될 수도 있다. 부가적으로, 일부 실시형태들에서, 메모리 코어 전압 공급부를 듀얼 IO 전압 공급부들 중 하나와 공유함으로써, 메모리 시스템에서 추가적인 IO 전압 공급부를 지원하기 위한 추가의 시스템 비용 오버헤드가 없을 수도 있다.
본 명세서에서 설명된 실시형태들 중 일부는 고성능 메모리 시스템들을 제공함으로써 사용자 장비, 모바일 컴퓨팅, 자동차, 및 인공 지능 시스템들을 위한 메모리 서브-시스템들 및 메모리 디바이스들에 특히 잘 적합할 수도 있다. 특히, 다양한 실시형태들은, 모바일 디바이스 또는 비-모바일 컴퓨팅 디바이스들에서 사용되는 차세대 LPDDR 사양 (LPDDR6) 및 연관된 더블 데이터 레이트 메모리 (DDR) 물리 계층 (PHY) 칩셋들로 구현될 수도 있다.
도 1 은 다양한 실시형태들과의 사용에 적합한 컴퓨팅 디바이스 (10) 를 포함한 시스템을 예시한다. 컴퓨팅 디바이스 (10) 는 프로세서 (14), 메모리 (16), 메모리 물리 계층 (34), 통신 인터페이스 (18), 저장 메모리 인터페이스 (20), 클록 제어기 (30), 및 인터커넥트 (32) 를 갖는 시스템-온-칩 (SoC) (12) 을 포함할 수도 있다. 컴퓨팅 디바이스 (10) 는 유선 또는 무선 모뎀과 같은 통신 컴포넌트 (22), 저장 메모리 (24), 및 무선 통신 링크를 확립하기 위한 안테나 (26), 전력 관리기 (28), 및 메모리 (36) 를 더 포함할 수도 있다. 프로세서 (14) 는 임의의 다양한 프로세싱 디바이스들, 예를 들어, 다수의 프로세서 코어들을 포함할 수도 있다.
용어 "시스템-온-칩" (SoC) 은, 통상적이지만 배타적이지 않게, 프로세싱 디바이스, 메모리 및 통신 인터페이스를 포함하는 상호접속된 전자 회로들의 세트를 지칭하도록 본 명세서에서 사용된다. 프로세싱 디바이스는 범용 프로세서, 중앙 프로세싱 유닛 (CPU), 디지털 신호 프로세서 (DSP), 그래픽스 프로세싱 유닛 (GPU), 가속 프로세싱 유닛 (APU), 보안 프로세싱 유닛 (SPU), 뉴럴 네트워크 프로세싱 유닛 (NPU), 카메라 서브시스템을 위한 이미지 프로세서 또는 디스플레이를 위한 디스플레이 프로세서와 같은 컴퓨팅 디바이스의 특정 컴포넌트들의 서브시스템 프로세서, 보조 프로세서, 단일 코어 프로세서, 멀티코어 프로세서, 제어기, 및 마이크로제어기와 같은 다양한 상이한 타입들의 프로세서들 (14) 및 프로세서 코어들을 포함할 수도 있다. 프로세싱 디바이스는 추가로, 필드 프로그래밍가능 게이트 어레이 (FPGA), 어플리케이션 특정 집적 회로 (ASIC), 다른 프로그래밍가능 로직 디바이스, 이산 게이트 로직, 트랜지스터 로직, 성능 모니터링 하드웨어, 와치도그 하드웨어, 및 시간 참조들과 같이 다른 하드웨어 및 하드웨어 조합들을 구현할 수도 있다. 집적 회로들은, 집적 회로의 컴포넌트들이 실리콘과 같은 반도체 재료의 단일 피스 상에 상주하도록 구성될 수도 있다.
SoC (12) 는 하나 이상의 프로세서들 (14) 을 포함할 수도 있다. 컴퓨팅 디바이스 (10) 는 1 초과의 SoC (12) 를 포함하고, 이에 의해, 프로세서들 (14) 및 프로세서 코어들의 수를 증가시킬 수도 있다. 컴퓨팅 디바이스 (10) 는 또한, SoC (12) 와 연관되지 않은 프로세서들 (14) 을 포함할 수도 있다. 프로세서들 (14) 은 각각, 컴퓨팅 디바이스 (10) 의 다른 프로세서들 (14) 과 동일하거나 상이할 수도 있는 특정 목적들을 위해 구성될 수도 있다. 동일하거나 상이한 구성들의 프로세서들 (14) 및 프로세서 코어들 중 하나 이상은 함께 그룹화될 수도 있다. 프로세서들 (14) 또는 프로세서 코어들의 그룹은 멀티-프로세서 클러스터로서 지칭될 수도 있다.
컴퓨팅 디바이스 (10) 는 SoC (12) 에 통합된 메모리 (16) 및 SoC (12) 로부터 분리된 메모리 (36) 와 같은 임의의 수 및 조합의 메모리들을 포함할 수도 있다. 임의의 메모리들 (16, 36) 은, 프로세서 (14) 에 의한 액세스를 위한 데이터 및 프로세서 실행가능 코드를 저장하기 위해 구성된 휘발성 또는 비휘발성 메모리일 수도 있다. 컴퓨팅 디바이스 (10) 및/또는 SoC (12) 는 다양한 목적들을 위해 구성된 하나 이상의 메모리들 (16, 36) 을 포함할 수도 있다. 하나 이상의 메모리들 (16, 36) 은, 메모리 (16) 와 같은 정적 RAM (SRAM), 메모리 (36) 와 같은 동적 RAM (DRAM), 또는 캐시 메모리를 포함하는 랜덤 액세스 메모리 (RAM) 또는 메인 메모리와 같은 휘발성 메모리들을 포함할 수도 있다. 이들 메모리들 (16, 34) 은 데이터 센서 또는 서브시스템으로부터 수신된 제한된 양의 데이터, 다양한 팩터들에 기초해 장래의 액세스를 예상하여 비휘발성 메모리 (16, 24, 36) 로부터 요청되고 비휘발성 메모리 (16, 24, 36) 로부터 메모리들 (16, 34) 에 로딩된 데이터 및/또는 프로세서 실행가능 코드 명령들, 및/또는 비휘발성 메모리 (16, 24, 36) 에 저장되지 않고도 장래의 신속한 액세스를 위해 임시로 저장되고 그리고 프로세서 (14) 에 의해 생성된 중간 프로세싱 데이터 및/또는 프로세서 실행가능 코드 명령들을 임시로 보유하도록 구성될 수도 있다. 메모리 (16, 36) 는, 보안 부분으로서 본 명세서에서 지칭되는 보안 컴퓨팅 동작들을 위한 데이터 및 프로세서 실행가능 코드를 저장하도록 구성된 메모리 (16, 36) 의 부분들에 데이터 및 프로세서 실행가능 코드를 저장하도록 구성될 수도 있다. 메모리 (16, 36) 는, 비-보안 부분으로서 본 명세서에서 지칭되는 비-보안 컴퓨팅 동작들을 위한 데이터 및 프로세서 실행가능 코드를 저장하도록 구성된 메모리 (16, 36) 의 부분들에 데이터 및 프로세서 실행가능 코드를 저장하도록 구성될 수도 있다.
메모리 물리 계층 (34) 은 컴퓨팅 디바이스 (10) 로 하여금 메모리 (36) 상에서 및 그로부터 데이터 및 프로세서 실행가능 코드를 저장 및 취출할 수 있게 하기 위해 메모리 (36) 와 함께 작동할 수도 있다. 메모리 물리 계층 (34) 은 저장 메모리 (36) 로의 액세스를 제어하고, 프로세서 (14) 로 하여금 메모리 (36) 로부터 데이터를 판독하게 하고 메모리 (36) 에 데이터를 기입하게 할 수도 있다.
저장 메모리 인터페이스 (20) 및 저장 메모리 (24) 는, 컴퓨팅 디바이스 (10) 로 하여금 데이터 및 프로세서 실행가능 코드를 비휘발성 저장 매체 상에 저장하게 하도록 함께 작동할 수도 있다. 저장 메모리 (24) 는, 저장 메모리 (24) 가 프로세서들 (14) 중 하나 이상에 의한 액세스를 위해 데이터 또는 프로세서 실행가능 코드를 저장할 수도 있는 메모리 (16) 의 일 실시형태와 매우 유사하게 구성될 수도 있다. 비휘발성인 저장 메모리 (24) 는, 컴퓨팅 디바이스 (10) 의 전력이 셧오프된 이후 정보를 유지할 수도 있다. 전력이 다시 턴온되고 컴퓨팅 디바이스 (10) 가 재부팅할 경우, 저장 메모리 (24) 상에 저장된 정보는 컴퓨팅 디바이스 (10) 에서 이용가능할 수도 있다. 저장 메모리 인터페이스 (20) 는 저장 메모리 (24) 로의 액세스를 제어하고, 프로세서 (14) 로 하여금 저장 메모리 (24) 로부터 데이터를 판독하게 하고 저장 메모리 (24) 에 데이터를 기입하게 할 수도 있다.
전력 관리기 (28) 는 SoC (12) 의 컴포넌트들의 전력 상태들 및/또는 그 컴포넌트들로의 전력 전달을 제어하도록 구성될 수도 있다. 일부 실시형태들에서, 전력 관리기 (28) 는, 시그널링된 전력 상태들로 트랜지션하도록 SoC (12) 의 컴포넌트들을 프롬프트하기 위해 SoC (12) 의 컴포넌트들에 전력 상태들을 시그널링하도록 구성될 수도 있다. 일부 실시형태들에서, 전력 관리기 (28) 는 SoC (12) 의 컴포넌트들에 제공되는 전력의 양들을 제어하도록 구성될 수도 있다. 예를 들어, 전력 관리기 (28) 는 SoC (12) 의 컴포넌트들과 전력 레일들 (도시되지 않음) 사이의 연결들을 제어하도록 구성될 수도 있다. 다른 예로서, 전력 관리기 (28) 는 SoC (12) 의 컴포넌트들에 연결된 전력 레일들 상의 전력의 양들을 제어하도록 구성될 수도 있다.
클록 제어기 (30) 는 SoC (12) 의 컴포넌트들로 송신되는 클록 신호들을 제어하도록 구성될 수도 있다. 일부 실시형태들에서, 클록 제어기 (30) 는, 클록 상태로 트랜지션하도록 SoC (12) 의 컴포넌트들을 프롬프트하기 위해 SoC (12) 의 컴포넌트들에, 게이팅된 또는 게이팅되지 않은 것과 같은 클록 상태들을 시그널링하도록 구성될 수도 있다. 예를 들어, SoC (12) 의 컴포넌트는, 클록 신호로부터 연결해제함으로써 클록 제어기 (30) 로부터 게이팅된 클록 상태 신호를 수신하는 것에 응답하여 게이팅된 클록 상태로 트랜지션할 수도 있고, 클록 신호에 연결함으로써 클록 제어기 (30) 로부터 게이팅되지 않은 클록 상태 신호를 수신하는 것에 응답하여 게이팅되지 않은 클록 상태로 트랜지션할 수도 있다. 일부 실시형태들에서, 클록 제어기 (30) 는 SoC (12) 의 컴포넌트들에 대한 클록 신호들을 제어하도록 구성될 수도 있다. 예를 들어, 클록 제어기 (30) 는 SoC (12) 의 컴포넌트를 클록 신호로부터 연결해제하여 SoC (12) 의 컴포넌트를 게이팅된 클록 상태로 트랜지션시킬 수도 있고, SoC (12) 의 컴포넌트를 클록 신호에 연결하여 SoC (12) 의 컴포넌트를 게이팅되지 않은 클록 상태로 트랜지션시킬 수도 있다.
인터커넥트 (32) 는 SoC (12) 의 컴포넌트들을 통신가능하게 연결하도록 구성된 통신 버스와 같은 통신 패브릭일 수도 있다. 인터커넥트 (32) 는 SoC (12) 의 컴포넌트들 사이에서 신호들을 송신할 수도 있다. 일부 실시형태들에서, 인터커넥트 (32) 는 신호들의 타이밍 및/또는 송신 경로들을 제어함으로써 SoC (12) 의 컴포넌트들 사이의 신호들을 제어하도록 구성될 수도 있다.
컴퓨팅 디바이스 (10) 및/또는 SoC (12) 의 컴포넌트들의 일부 또는 모두는 다양한 실시형태들의 기능들을 여전히 서빙하면서 상이하게 배열되고/되거나 결합될 수도 있다. 컴퓨팅 디바이스 (10) 는 컴포넌트들의 각각의 하나로 제한되지 않을 수도 있고, 각각의 컴포넌트의 다중의 인스턴스들이 컴퓨팅 디바이스 (10) 의 다양한 구성들에 포함될 수도 있다.
도 2a 내지 도 2c 는 다양한 실시형태들을 구현하기 위한 듀얼 입력/출력 (IO) 전압 공급부들을 사용하는 메모리 시스템들의 예들을 예시한다. 도 1 내지 도 2c 를 참조하여, 메모리 시스템 (200a, 200b, 200c) 은 SoC (예를 들어, 도 1 에서의 SoC (12)) 에 전체적으로 또는 부분적으로 통합될 수도 있다. 메모리 시스템 (200a, 200b, 200c) 은 메모리 제어기 (204), 메모리 물리 계층 (206), 임의의 수 및 조합의 메모리 디바이스들 (208) (예를 들어, 도 1 에서의 메모리 (16, 24)), 및 전력 관리 집적 회로 (PMIC) (210) (예를 들어, 도 1 에서의 전력 관리기 (28)) 를 포함할 수도 있다. 메모리 디바이스들 (208) 은 IO 블록 (212) 및 임의의 수 및 조합의 메모리 뱅크들 (214) 을 더 포함할 수도 있다. IO 블록 (212) 은, 예를 들어, 3레벨 펄스 진폭 변조기일 수도 있다.
PMIC (210) 는 메모리 디바이스 (208) 에 및 메모리 물리 계층 (206) 에 대한 전압을 제어 및/또는 제공하도록 구성될 수도 있다. PMIC (210) 는 레일들, 라인들 등으로서도 또한 지칭될 수도 있는 코어 전압 공급부들 (216a, 216b, 216c) 을 통해 메모리 디바이스 (208) 에 대한 전압을 제어 및/또는 제공할 수도 있다. 일부 실시형태들에서, 코어 전압 공급부들 (216a, 216b, 216c) 은 제 1 코어 전압 공급부 (216a), 및 제 2 코어 전압 공급부 (216b) 및/또는 제 3 코어 전압 공급부 (216c) 를 포함할 수도 있다. 코어 전압 공급부들 (216a, 216b, 216c) 은, 메모리 뱅크들 (214) 또는 메모리 뱅크들 (214) 의 메모리 비트셀 어레이들 (도시되지 않음) 과 같은 메모리 디바이스 (208) 의 내부 회로부에 전기적으로 연결될 수도 있다. 코어 전압 공급부들 (216a, 216b, 216c) 은, 메모리 디바이스 (208) 가 데이터의 저장, 판독, 기입, 및/또는 유지를 포함하여 임의의 수 및 조합의 기능들을 수행하는데 필요한 전압들을 단독으로 또는 임의의 조합으로 제공하기 위해 서로 상이하게 구성될 수도 있다. 일부 실시형태들에서, 코어 전압 공급부들 (216a, 216b, 216c) 은, 메모리 디바이스 (208) 가 다양한 기능들의 임의의 수 및 조합을 상이한 속도들로 및/또는 메모리 디바이스 (208) 의 상이하게 사이징된 부분들에 대해 수행하는데 필요한 전압들을 단독으로 또는 임의의 조합으로 제공하기 위해 서로 상이하게 구성될 수도 있다. 2개의 코어 전압 공급부들 (216a, 216b) 를 포함하는 예에서, 제 1 코어 전압 공급부 (216a) 는 제 2 코어 전압 공급부 (216b) 보다 클 수도 있다. 3개의 코어 전압 공급부들 (216a, 216b, 216c) 를 포함하는 예에서, 제 1 코어 전압 공급부 (216a) 는 제 2 코어 전압 공급부 (216b) 보다 클 수도 있고, 제 2 코어 전압 공급부 (216b) 는 제 3 코어 전압 공급부 (216c) 보다 클 수도 있다. JEDEC (Joint Electron Device Engineering Council) LPDDR5 사양에 따르는 것과 같은 구체적이고 비제한적인 예로서, 제 1 코어 전압 공급부 (216a) 는 대략 1.8V 일 수도 있고, 제 2 코어 전압 공급부 (216b) 는 대략 1.05V 일 수도 있다. JEDEC LPDDR5 사양에 따르는 것과 같은 다른 구체적이고 비제한적인 예로서, 제 1 코어 전압 공급부 (216a) 는 대략 1.8V 일 수도 있고, 제 2 코어 전압 공급부 (216b) 는 대략 1.05V 일 수도 있고, 제 3 코어 전압 공급부 (216c) 는 대략 0.9V 일 수도 있다.
PMIC (210) 는 레일들, 라인들 등으로서도 또한 지칭될 수도 있는 IO 전압 공급부들 (218a, 218b) 을 통해 메모리 디바이스 (208) 에 그리고 메모리 물리 계층 (206) 에 대한 전압을 제어 및/또는 제공할 수도 있다. IO 전압 공급부들 (218a, 218b) 은 본 명세서에서 듀얼 IO 전압 공급부들로서 함께 지칭될 수도 있다. 듀얼 IO 전압 공급부들 (218a, 218b) 은 높은 IO 전압 공급부 및 낮은 IO 전압 공급부를 포함할 수도 있으며, 여기서, 높은 IO 전압 공급부는 낮은 IO 전압 공급부보다 더 높은 전압을 제공한다. 듀얼 IO 전압 공급부들 (218a, 218b) 을 통해 메모리 디바이스 (208) 에 그리고 메모리 물리 계층 (206) 에 제공되는 전압은 메모리 시스템 (200a, 200b, 200c) 으로 하여금 3레벨 PAM IO 방식을 구현할 수 있게 할 수도 있다. 일부 실시형태들에서, 듀얼 IO 전압 공급부들 (218a, 218b) 을 통해 메모리 디바이스 (208) 에 제공되는 전압은 메모리 디바이스로 하여금 본 명세서에서 설명된 바와 같이 3레벨 PAM IO 방식을 구현할 수 있게 하기 위해 메모리 디바이스 (208) 의 IO 블록 (212) 에 제공될 수도 있다.
메모리 디바이스 (208) 및 메모리 물리 계층 (206) 은 통신 버스 (220) 를 통해 통신가능하게 연결될 수도 있다. 통신 버스 (220) 는 메모리 디바이스 (208) 와 메모리 물리 계층 (206) 사이의 메모리 트랜잭션들을 구현하기 위한 신호들 및 데이터를 송신하도록 구성될 수도 있다. 예를 들어, 통신 버스 (220) 는 데이터, 클록 신호들, 커맨드 및 어드레스 정보 등을 송신하기 위한 임의의 수 및 조합의 버스들 또는 라인들을 포함할 수도 있다. 일부 실시형태들에서, 통신 버스 (220) 는 SoC 와 SoC 외부의 메모리 디바이스 (208) 사이에 통신가능하게 연결될 수도 있다. 일부 실시형태들에서, 듀얼 IO 전압 공급부들 (218a, 218b) 을 사용하여 3레벨 PAM IO 방식을 구현하는 것은 단일 IO 전압 공급부를 사용하는 3레벨 PAM IO 방식과 같은 IO 방식들에 비해 동일한 메모리 트랜잭션들을 실행하기 위한 전력을 감소시킬 수도 있다. 듀얼 IO 전압 공급부들 (218a, 218b) 의 낮은 IO 전압 공급부는 단일 IO 전압 공급부보다 더 낮은 전압을 제공할 수도 있고, 단일 IO 전압 공급부와 동일한 메모리 트랜잭션들을 실행하기 위한 낮은 IO 전압 공급부의 사용은 메모리 디바이스 (208) 로 하여금 단일 IO 전압 공급부의 전압을 사용하여 트랜잭션들을 실행하는 것보다 더 적은 전력을 사용할 수 있게 할 수도 있다. 일부 실시형태들에서, 듀얼 IO 전압 공급부들 (218a, 218b) 을 사용하여 3레벨 PAM IO 방식을 구현하는 것은 단일 IO 전압 공급부를 사용하는 IO 방식들에 비해 동일한 메모리 트랜잭션들을 실행하기 위한 메모리 시스템 대역폭을 증가시킬 수도 있다. 3레벨 PAM IO 방식은, 단일 IO 전압 공급부를 사용하는 다른 IO 방식들보다 듀얼 IO 전압 공급부들 (218a, 218b) 에 기초하여, 본 명세서에서 상태들로서 집합적으로 지칭되는 더 큰 수의 신호 상태들을 사용하여 구현될 수도 있다. 더 큰 수의 신호 상태들은, 단일 IO 전압 공급부를 사용하는 다른 IO 방식들보다 통신 버스 (220) 상에서 3레벨 PAM 신호들에서 더 큰 양의 데이터 및 정보를 인코딩하는 것을 가능케 한다.
일부 실시형태들에서, 메모리 시스템 (200a, 200b, 200c) 은 임의의 수 및 조합의 프로세서들 (202a, 202b, 202c) (예를 들어, 도 1 에서의 프로세서 (14)) 로부터 메모리 트랜잭션들을 수신할 수도 있다. 메모리 시스템 (200a, 200b, 200c) 은 프로세서 (202a, 202b, 202c) 로부터 수신된 메모리 트랜잭션을 실행하고 및/또는 실행된 메모리 트랜잭션의 응답을 프로세서 (202a, 202b, 202c) 에 제공할 수도 있다.
도 2a 에 예시된 예에서, 메모리 시스템 (200a) 은 2개의 전압 레벨들을 제공하는 전용 IO 전압 공급부들 (218a, 218b) 을 포함할 수도 있다. PMIC (210) 는 듀얼 IO 전압 공급부들 (218a, 218b) 중 개별 공급부들을 통해 메모리 디바이스 (208) 에 그리고 메모리 물리 계층 (206) 에 대한 전용 듀얼 IO 전압 공급부들 (218a, 218b) 의 각각의 지정된 전압들을 제어 및/또는 제공할 수도 있다.
도 2b 에 예시된 예에서, 메모리 시스템 (200c) 은 공유 IO 전압 공급부 (218a) 및 전용 IO 전압 공급부 (218b) 를 포함할 수도 있으며, 그 조합은 2개의 전압 레벨들을 제공한다. 공유 IO 전압 공급부 (218a) 는, 제 2 코어 전압 공급부 (216b) 로의 전기적 연결에 의해 제 2 코어 전압 공급부 (216b) 와 공통 전압을 공유할 수도 있다. PMIC (210) 는, 제 2 코어 전압 공급부 (216b) 상의 지정된 전압을 제어 및/또는 제공하는 것을 통해 메모리 디바이스 (208) 에 그리고 메모리 물리 계층 (206) 에 대한 공유 듀얼 IO 전압 공급부 (218a) 의 지정된 전압을 제어 및/또는 제공할 수도 있다. PMIC (210) 는, 개별 전용 IO 전압 공급부 (218b) 를 통해 메모리 디바이스 (208) 에 그리고 메모리 물리 계층 (206) 에 대한 전용 IO 전압 공급부 (218b) 의 지정된 전압을 제어 및/또는 제공할 수도 있다.
도 2c 에 예시된 예에서, 메모리 시스템 (200c) 은 공유 IO 전압 공급부 (218a) 및 전용 IO 전압 공급부 (218b) 를 포함할 수도 있으며, 그 조합은 2개의 전압 레벨들을 제공한다. 공유 IO 전압 공급부 (218a) 는, 제 3 코어 전압 공급부 (216c) 로의 전기적 연결에 의해 제 3 코어 전압 공급부 (216c) 와 공통 전압을 공유할 수도 있다. PMIC (210) 는, 제 3 코어 전압 공급부 (216c) 상의 지정된 전압을 제어 및/또는 제공하는 것을 통해 메모리 디바이스 (208) 에 그리고 메모리 물리 계층 (206) 에 대한 공유 듀얼 IO 전압 공급부 (218a) 의 지정된 전압을 제어 및/또는 제공할 수도 있다. PMIC (210) 는, 개별 전용 IO 전압 공급부 (218b) 를 통해 메모리 디바이스 (208) 에 그리고 메모리 물리 계층 (206) 에 대한 전용 IO 전압 공급부 (218b) 의 지정된 전압을 제어 및/또는 제공할 수도 있다.
도 3 은 다양한 실시형태들을 구현하기 위한 예시적인 듀얼 IO 전압 3레벨 PAM IO 구조를 예시한 회로 블록 다이어그램이다. 도 1 내지 도 3 을 참조하면, 듀얼 IO 전압 3레벨 PAM IO 구조 (300) (예를 들어, 도 2a 내지 도 2c 에서의 메모리 물리 계층 (206), IO 블록 (212)) 는 인코더 (302), 디코더 (304), 및 임의의 수 및 조합의 3레벨 PAM 송신기들 (306a, 306b) 및 3레벨 PAM 수신기들 (308a, 308b) 을 포함할 수도 있다. 일부 실시형태들에서, 듀얼 IO 전압 3레벨 PAM IO 구조 (300) 는 2개의 3레벨 PAM 송신기들 (306a, 306b) 및 2개의 3레벨 PAM 수신기들 (308a, 308b) 을 포함할 수도 있다. 3레벨 PAM 송신기들 (306a, 306b) 은 듀얼 IO 전압 공급부들 (218a, 218b) 에 전기적으로 연결될 수도 있다. 일부 실시형태들에서, 듀얼 IO 전압 공급부들 (218a, 218b) 은 2개의 전용 IO 전압 공급부들 (218a, 218b) 일 수도 있다. 일부 실시형태들에서, 듀얼 IO 전압 공급부들 (218a, 218b) 은 공유 IO 전압 공급부 (218a) 및 전용 IO 전압 공급부 (218b) 일 수도 있다. 일부 실시형태들에서, 3레벨 PAM 송신기들 (306a, 306b) 및 3레벨 PAM 수신기들 (308a, 308b) 는 통신가능하게 연결될 수도 있다.
입력 (316) 을 통해, 인코더 (302) 는 메모리 트랜잭션의 부분으로서 송신을 위한 데이터 및/또는 정보를 수신할 수도 있다. 인코더 (302) 는 데이터 및/또는 정보를 바이너리 신호들로서 수신할 수도 있다. 인코더 (302) 는 바이너리 신호들을, 3레벨 PAM 신호들을 생성하기 위한 송신기 입력 신호들로 인코딩할 수도 있다. 예를 들어, 인코더 (302) 는 3개의 바이너리 신호들을, 2개의 3레벨 PAM 송신기들 (306a, 306b) 에 대한 송신기 입력 신호들로 인코딩할 수도 있다. 송신기 입력 신호들은 인코더 (302) 에 의해 3레벨 PAM 송신기들 (306a, 306b) 에 출력될 수도 있다.
3레벨 PAM 송신기들 (306a, 306b) 은 인코더 (302) 로부터 송신기 입력 신호들을 수신하고, 3레벨 PAM 신호들을 생성 및 출력할 수도 있다. 3레벨 PAM 송신기들 (306a, 306b) 은 프리-드라이버(pre-driver)들 (310a, 310b), 본 명세서에서 "풀업(pull up)들" 로서 지칭되는 풀업 회로들 (312a, 312b, 312c, 312d) 및 본 명세서에서 "풀다운(pull down)들" 로서 지칭되는 풀다운 회로들 (314a, 314b) 을 포함할 수도 있다. 풀업들 (312a, 312b, 312c, 312d) 은 듀얼 IO 전압 공급부들 (218a, 218b) 에 전기적으로 연결될 수도 있다. 예를 들어, 풀업들 (312a, 312b, 312c, 312d) 은 각각, 듀얼 IO 전압 공급부들 (218a, 218b) 중 하나에 전기적으로 연결될 수도 있고, 동일한 3레벨 PAM 송신기들 (306a, 306b) 의 풀업들 (312a, 312b, 312c, 312d) 은 각각, 듀얼 IO 전압 공급부들 (218a, 218b) 중 다른 하나에 전기적으로 연결될 수도 있다. 다른 예로서, 풀업들 (312a, 312c) 은 IO 전압 공급부 (218a) 에 전기적으로 연결될 수도 있고, 풀업들 (312b, 312d) 은 IO 전압 공급부 (218b) 에 전기적으로 연결될 수도 있다. 풀다운들 (314a, 314b) 은 풀업들 (312a, 312b, 312c, 312d) 을 통해 듀얼 IO 전압 공급부들 (218a, 218b) 에 선택적으로 전기적으로 연결될 수도 있다. 예를 들어, 풀다운 (314a) 은 풀업 (312a) 을 통해 IO 전압 공급부 (218a) 에 선택적으로 전기적으로 연결되고, 풀업 (312b) 을 통해 IO 전압 공급부 (218b) 에 선택적으로 전기적으로 연결될 수도 있다. 풀다운 (314b) 은 풀업 (312c) 을 통해 IO 전압 공급부 (218a) 에 선택적으로 전기적으로 연결되고, 풀업 (312d) 을 통해 IO 전압 공급부 (218b) 에 선택적으로 전기적으로 연결될 수도 있다.
3레벨 PAM 송신기들 (306a, 306b) 은 출력들 (322a, 322b) 을 통해 3레벨 PAM 신호들을 출력할 수도 있다. 출력들 (322a, 322b) 은 풀업들 (312a, 312b, 312c, 312d) 을 통해 듀얼 IO 전압 공급부들 (218a, 218b) 에 선택적으로 전기적으로 연결되고, 풀다운들 (314a, 314b) 을 통해 접지에 선택적으로 전기적으로 연결될 수도 있다. 예를 들어, 출력 (322a) 은 풀업 (312a) 을 통해 IO 전압 공급부 (218a) 에 선택적으로 전기적으로 연결되고, 풀업 (312b) 을 통해 IO 전압 공급부 (218b) 에 선택적으로 전기적으로 연결되고, 풀다운 (314a) 을 통해 접지에 선택적으로 전기적으로 연결될 수도 있다. 출력 (322b) 은 풀업 (312c) 을 통해 IO 전압 공급부 (218a) 에 선택적으로 전기적으로 연결되고, 풀업 (312d) 을 통해 IO 전압 공급부 (218b) 에 선택적으로 전기적으로 연결되고, 풀다운 (314b) 을 통해 접지에 선택적으로 전기적으로 연결될 수도 있다.
프리 드라이버들 (310a, 310b) 은 수신된 송신기 입력 신호들을 해석할 수도 있고, 이에 따라, 출력들 (322a, 322b) 을 듀얼 IO 전압 공급부들 (218a, 218b) 또는 접지에 선택적으로 전기적으로 연결하여 상태 신호들을 생성 및 출력하도록 풀업들 (312a, 312b, 312c, 312d) 및 풀다운들 (314a, 314b) 을 제어할 수도 있다. 예를 들어, 프리 드라이버 (310a) 는 수신된 송신기 입력 신호들을 해석할 수도 있고, 이에 따라, 출력 (322a) 을 듀얼 IO 전압 공급부들 (218a, 218b) 또는 접지에 선택적으로 전기적으로 연결하도록 풀업들 (312a, 312b) 및 풀다운 (314a) 을 제어할 수도 있다. 프리 드라이버 (310b) 는 수신된 송신기 입력 신호들을 해석할 수도 있고, 이에 따라, 출력 (322b) 을 듀얼 IO 전압 공급부들 (218a, 218b) 또는 접지에 선택적으로 전기적으로 연결하도록 풀업들 (312c, 312d) 및 풀다운 (314b) 을 제어할 수도 있다.
일부 실시형태들에서, 3레벨 PAM 송신기들 (306a, 306b) 은 듀얼 IO 전압 공급부들 (218a, 218b) 또는 접지에 대한 출력들 (322a, 322b) 의 선택적인 연결에 기초하여 9개까지의 상태 신호들을 생성 및 출력할 수도 있다. 예를 들어, 각각의 3레벨 PAM 송신기 (306a, 306b) 는 3개의 레벨 신호들 (예컨대, 하이 "H", 중간 "M", 및 로우 "L") 을 생성 및 출력할 수도 있다. 각각의 3레벨 PAM 송신기 (306a, 306b) 에 의해 출력된 3레벨 PAM 신호들은 9개까지의 상태 신호들 중 임의의 것으로서 결합될 수도 있다.
3레벨 PAM 수신기들 (308a, 308b) 은 3레벨 PAM 신호들을 수신하고, 수신기 출력 신호들을 생성 및 출력할 수도 있다. 3레벨 PAM 수신기들 (308a, 308b) 은, 수신된 3레벨 PAM 신호들과 전압 레퍼런스 신호들 (326a, 326b) 을 비교하도록 구성된 비교기 회로들 (324a, 324b, 324c, 324d) 을 포함할 수도 있다. 예를 들어, 비교기 회로들 (324a, 324c) 은, 수신된 3레벨 PAM 신호들의 상태들이 전압 레퍼런스 신호 (326a) 보다 작은지 여부를 비교하도록 구성될 수도 있다. 다른 예로서, 비교기 회로들 (324b, 324d) 은, 수신된 3레벨 PAM 신호들의 상태들이 전압 레퍼런스 신호 (326b) 보다 작은지 또는 큰지를 비교하도록 구성될 수도 있다. 그러한 예들에서, 전압 레퍼런스 신호 (326a) 는 전압 레퍼런스 신호 (326b) 보다 클 수도 있다. 비교들의 결과들은, 수신된 3레벨 PAM 신호들의 상태들을 나타내는 값들의 수신기 출력 신호들을 출력하도록 비교기 회로들 (324a, 324b, 324c, 324d) 을 프롬프트할 수도 있다.
디코더 (304) 는 3레벨 PAM 수신기들 (308a, 308b) 로부터 수신기 출력 신호들을 수신하고, 메모리 트랜잭션의 데이터 및/또는 정보를 생성 및 출력할 수도 있다. 디코더 (304) 는, 인코더 (302) 에 의해 수신된 바와 같은 바이너리 신호들을 생성하기 위해 수신기 출력 신호들을 디코딩할 수도 있다. 디코더 (304) 는 출력 (318) 을 통해 바이너리 신호들을 출력할 수도 있다.
일부 실시형태들에서, 3레벨 PAM 신호들을 출력하는 인코더 (302) 및 3레벨 PAM 송신기들 (306a, 306b), 및 3레벨 PAM 신호들을 수신하는 디코더 (304) 및 3레벨 PAM 수신기들 (308a, 308b) 은 상이한 듀얼 IO 전압 3레벨 PAM IO 구조들 (300) 의 부분들일 수도 있다. 예를 들어, 인코더 (302) 및 3레벨 PAM 송신기들 (306a, 306b) 은 메모리 물리 계층의 부분일 수도 있고, 디코더 (304) 및 3레벨 PAM 수신기들 (308a, 308b) 은 IO 블록의 부분일 수도 있다. 다른 예로서, 인코더 (302) 및 3레벨 PAM 송신기들 (306a, 306b) 은 IO 블록의 부분일 수도 있고, 디코더 (304) 및 3레벨 PAM 수신기들 (308a, 308b) 은 메모리 물리 계층의 부분일 수도 있다.
도 4 는 다양한 실시형태들을 구현하기 위한 예시적인 듀얼 IO 전압 3레벨 PAM 타이밍 다이어그램을 예시한다. 도 1 내지 도 4 를 참조하면, 타이밍 다이어그램은 IO 전압 1 (예를 들어, 도 2a 내지 도 3 에서의 IO 전압 공급부 (218a, 218b) 중 하나의 전압), IO 전압 2 (예를 들어, 도 2a 내지 도 3 에서의 IO 전압 공급부 (218a, 218b) 중 다른 하나의 전압), 접지 전압 ("GND") (예를 들어, 도 3 에서의 접지), 전압 레퍼런스 1 ("Vref 1") (예를 들어, 도 3 에서의 전압 레퍼런스 신호 (326a, 326b) 중 하나의 전압), 및 전압 레퍼런스 2 ("Vref 2") (예를 들어, 도 3 에서의 전압 레퍼런스 신호 (326a, 326b) 중 다른 하나의 전압) 을 포함한다.
본 명세서에서 설명된 바와 같이, 듀얼 IO 전압 3레벨 PAM IO 구조 (예를 들어, 도 3 에서의 듀얼 IO 전압 3레벨 PAM IO 구조들 (300)) 는 3레벨 신호들 (예를 들어, 하이 "H", 중간 "M", 및 로우 "L") 을 인코딩 및 출력하고/하거나 수신 및 디코딩할 수도 있다. 신호의 값은 IO 전압 공급부들 (예를 들어, 도 2a 내지 도 3 에서의 IO 전압 공급부들 (218a, 218b)) 에 대한 3레벨 PAM 송신기들 (예를 들어, 도 3 에서의 3레벨 PAM 송신기들 (306a, 306b)) 의 선택적인 연결들의 제어에 의존할 수도 있다. 하이 신호는, 하이 레벨 전압 ("전압 1") 을 공급할 수도 있는 높은 IO 전압 공급부에 대한 선택적인 전기적 연결로부터 기인할 수도 있다. 중간 신호는, 중간 레벨 전압 ("전압 2") 을 공급할 수도 있는 낮은 IO 전압 공급부에 대한 선택적인 전기적 연결로부터 기인할 수도 있다. 로우 신호는 접지에 대한 선택적인 전기적 연결로부터 기인할 수도 있다. 듀얼 IO 전압 3레벨 PAM IO 구조는 Vref 1 및/또는 Vref 2 와의 비교에 의해 3레벨 PAM 신호의 타입, 값, 레벨, 또는 상태를 결정할 수도 있다. 예를 들어, 듀얼 IO 전압 3레벨 PAM IO 구조의 3레벨 PAM 수신기들 (예컨대, 도 3 에서의 3레벨 PAM 수신기들 (308a, 308b)) 은 3레벨 PAM 신호의 타입, 값, 레벨, 또는 상태를 결정할 수도 있다.
일부 실시형태들에서, 중간 레벨 전압은 높은 및 중간 신호 타이밍 및 전압 마진 양자 모두에 영향을 미친다. PMIC (예를 들어, 도 2a 내지 도 2c 에서의 PMIC (210)) 로부터의 낮은 IO 전압 공급 레벨은 컴퓨팅 디바이스 (예를 들어, 도 1 에서의 컴퓨팅 디바이스 (10)) 에서의 기입 및 판독 데이터 트레이닝 동안 높은 및 중간 신호 타이밍과 전압 마진 사이에서 균형을 맞추기 위해 글로벌하게 조정될 수도 있다. SoC (예를 들어, 도 1 에서의 SoC (12)) 는 낮은 IO 전압 공급부를 조정하기 위해 PMIC 에 특정 제어 신호들을 제공할 수도 있다.
도 5 는 다양한 실시형태들을 구현하기 위한 3레벨 PAM 코딩의 일 예를 예시한다. 도 1 내지 도 5 를 참조하면, 도 5 에 예시된 테이블 (500) 은 인코더 (예를 들어, 도 3 에서의 인코더 (302)) 및 디코더 (예를 들어, 도 3 에서의 디코더 (304)) 에 의한 바이너리 신호들과 3레벨 PAM 신호들 사이의 인코딩 및 디코딩을 위한 바이너리 신호들과 3레벨 PAM 신호들 사이의 잠재적인 맵핑의 일 예를 도시한다. 테이블 (500) 은 바이너리 신호 값들 (하이 "H" 및 로우 "L") 및 3레벨 PAM 신호 값들 (하이 "H", 중간 "M", 및 로우 "L") 을 포함한다. 이 예에서, 3개의 바이너리 신호들은 총 8개의 가능한 조합들에 대해 2개의 값들 중 하나를 각각 가질 수도 있다. 대응하는 2개의 3레벨 PAM 신호들은 각각, 3개의 값들 중 하나를 가질 수도 있다. 3레벨 PAM 신호들의 9개의 가능한 조합들이 존재할 수도 있다. 하지만, 3레벨 PAM 신호들의 조합들의 수는 바이너리 신호들의 가능한 조합들의 수에 의해 제한된다. 3개의 바이너리 신호들의 각각의 조합은 2개의 3레벨 PAM 신호들의 조합에 대응할 수도 있다. 예시된 예에서, 3레벨 PAM 신호들의 "HH" 조합은 가장 전력 집약적이기 때문에 생략된다. 하지만, 청구항들 및 설명들은 도 5 에 도시된 예에 의해 범위가 제한되도록 의도되지 않는다.
도 6a 및 도 6b 는 다양한 실시형태들을 구현하기 위한 3레벨 PAM IO 방식들에 대한 예시적인 듀얼 IO 전압 메모리 시스템 인터페이스들을 예시한다. 도 1 내지 도 6b 를 참조하면, 3레벨 PAM IO 방식들 (600a, 600b) 에 대한 듀얼 IO 전압 메모리 시스템 인터페이스는 메모리 시스템 (예를 들어, 도 2a 내지 도 2c 에서의 메모리 시스템 (200a, 200b, 200c)) 의 다양한 컴포넌트들에 의해 구현될 수도 있다. 그러한 컴포넌트들은 메모리 물리 계층 (206), 임의의 수 및 조합의 메모리 디바이스들 (208), 듀얼 IO 전압 공급부들 (218a, 218b), 및 통신 버스 (예를 들어, 도 2a 내지 도 2c 에서의 통신 버스 (220)) 를 포함할 수도 있다. 일부 실시형태들에서, 통신 버스는 임의의 수 및 조합의 데이터 버스들 (602a, 602b), 데이터 클록 버스들 (604a, 604b), 판독 스트로브 클록 버스들 (606a, 606b), 커맨드 및 어드레스 버스 (610), 클록 버스 (612), 및 데이터 스트로브 버스들 (614a, 614b) 을 포함할 수도 있다.
데이터 버스들 (602a, 602b) 은 사이즈가 변할 수도 있다. 일부 실시형태들에서, 데이터 버스들 (602a, 602b) 은 단일 IO 전압 메모리 시스템 인터페이스와 메모리 트랜잭션을 위한 동일한 양의 데이터 및/또는 정보를 송신하도록 구성될 수도 있다. 그러한 실시형태들에서, 듀얼 IO 전압 3레벨 PAM IO 방식은 여분의 가능한 신호 타입들, 값들, 레벨들, 또는 상태들을 갖는 것에 기초하여 데이터 버스들 (602a, 602b) 의 라인 당 더 많은 데이터를 인코딩할 수도 있다. 이와 같이, 데이터 버스들 (602a, 602b) 은 단일 IO 전압 메모리 시스템 인터페이스에 비해 더 적은 라인들로 구현될 수도 있다. 예를 들어, 단일 IO 전압 메모리 시스템 인터페이스에 대한 데이터 버스는 8개의 바이너리 데이터 비트 라인들 및 바이너리 함수 비트 라인 (예컨대, 에러 정정 코드 패리티 비트 라인) 을 포함할 수도 있다. 다양한 바이너리 비트들은, 본 명세서에서 더 설명된 바와 같이, 더 적은 3레벨 PAM 신호 비트들로 인코딩될 수도 있다. 예를 들어, 3개의 바이너리 비트들은 2개의 3레벨 PAM 신호 비트들로서 인코딩될 수도 있다. 따라서, 9개의 바이너리 비트들은 6개의 3레벨 PAM 신호 비트들로 감소될 수도 있고, 이에 따라, 데이터 버스들 (602a, 602b) 의 라인들의 수는 3레벨 PAM IO 방식들 (600a, 600b) 에 대한 듀얼 IO 전압 메모리 시스템 인터페이스에 대해 감소될 수도 있다.
일부 실시형태들에서, 데이터 버스들 (602a, 602b) 은 단일 IO 전압 메모리 시스템 인터페이스보다 메모리 트랜잭션을 위한 더 많은 데이터 및/또는 정보를 송신하도록 구성될 수도 있다. 즉, 데이터 버스들 (602a, 602b) 은 더 높은 대역폭을 가질 수도 있다. 그러한 실시형태들에서, 듀얼 IO 전압 3레벨 PAM IO 방식은, 단일 IO 전압 메모리 시스템 인터페이스보다 더 낮은 전력 3레벨 PAM 신호들을 사용하는 것에 기초하여 여분의 전력 비용을 발생시키지 않고 데이터 버스들 (602a, 602b) 의 더 많은 라인들 상으로 더 많은 데이터를 송신할 수도 있다. 예를 들어, 단일 IO 전압 메모리 시스템 인터페이스에 대한 데이터 버스는 8개의 바이너리 데이터 비트 라인들 및 바이너리 함수 비트 라인 (예컨대, 에러 정정 코드 패리티 비트 라인) 을 포함할 수도 있다. 다양한 바이너리 비트들은, 본 명세서에서 더 설명된 바와 같이, 더 적은 3레벨 PAM 신호 비트들로 인코딩될 수도 있다. 예를 들어, 3개의 바이너리 비트들은 2개의 3레벨 PAM 신호 비트들로서 인코딩될 수도 있다. 따라서, 9개의 바이너리 비트들은 6개의 3레벨 PAM 신호 비트들로 감소될 수도 있다. 데이터 버스들 (602a, 602b) 의 대역폭은, 3레벨 PAM IO 방식들 (600a, 600b) 에 대한 듀얼 IO 전압 메모리 시스템 인터페이스에 대해 데이터 버스들 (602a, 602b) 의 라인들의 수를 12개의 라인들로 증가시킴으로써 단일 IO 전압 메모리 시스템 인터페이스에 비해 배가될 수도 있다.
일부 실시형태들에서, 3레벨 PAM IO 방식들 (600a, 600b) 에 대한 듀얼 IO 전압 메모리 시스템 인터페이스는 상이한 클록 방식들을 위해 구성될 수도 있다. 예를 들어, 도 6a 에 예시된 3레벨 PAM IO 방식들 (600a) 에 대한 듀얼 IO 전압 메모리 시스템 인터페이스는 LPDDR5 방식의 데이터 클록 버스들 (604a, 604b) 및 판독 스트로브 클록 버스들 (606a, 606b) 을 포함한다. 다른 예로서, 도 6b 에 예시된 3레벨 PAM IO 방식들 (600b) 에 대한 듀얼 IO 전압 메모리 시스템 인터페이스는 LPDDR4 방식의 데이터 스트로브 버스들 (614a, 614b) 을 포함한다.
도 7 은 다양한 실시형태들을 구현하기 위한 3레벨 PAM IO 방식들에 대한 듀얼 IO 전압 메모리 시스템 인터페이스에서의 신호 할당들의 일 예를 예시한다. 도 1 내지 도 7 을 참조하면, 예시적인 테이블 (700, 702, 704) 은 3레벨 PAM IO 방식들에 대한 듀얼 IO 전압 메모리 시스템 인터페이스에서의 데이터 버스들 (예를 들어, 도 2a 내지 도 2c 에서의 통신 버스 (220), 도 6a 및 도 6b 에서의 통신 버스들 (602a, 602b)) 로의 신호 할당들을 열거한다. 본 명세서에서 설명된 바와 같이, 바이너리 비트들은 더 적은 3레벨 PAM 신호 비트들로 인코딩될 수도 있다. 이와 같이, 데이터 버스들은 단일 IO 전압 메모리 시스템 인터페이스에 비해 더 적은 라인들로 구현될 수도 있다. 테이블 (700) 은 9 라인 데이터 버스를 사용하는 단일 IO 전압 메모리 시스템 인터페이스에 대한 메모리 트랜잭션의 데이터의 버스트의 신호 할당들을 도시한다. 테이블 (702) 는 6 라인 데이터 버스를 사용하는 3레벨 PAM IO 방식들에 대한 듀얼 IO 전압 메모리 시스템 인터페이스에 대한 메모리 트랜잭션의 데이터의 버스트의 신호 할당들을 도시한다. 테이블 (704) 은 단일 IO 전압 메모리 시스템 인터페이스에 대한 데이터 버스의 라인들과 3레벨 PAM IO 방식들에 대한 듀얼 IO 전압 메모리 시스템 인터페이스에 대한 데이터 버스의 라인들 사이의 맵핑을 도시한다. 테이블 (704) 에 도시된 맵핑을 사용하여, 테이블 (700) 과 테이블 (702) 의 비교는, 테이블들 (700 및 702) 에서의 신호 할당이 상이한 시그널링 및 상이한 사이즈의 데이터 버스들을 사용하는 등가의 데이터 버스트들에 대한 것임을 나타낸다. 테이블 (702) 에서의 신호 할당은 테이블 (700) 에서의 할당보다 더 적은 라인들을 사용하여 등가의 데이터 버스트를 할당한다. 도 7 의 예에서, 테이블 (704) 및 테이블 (700 및 702) 의 비교는 3:2 의 감소 비율을 나타낸다. 하지만, 청구항들 및 설명들은 도 7 의 예에 의해 범위가 제한되지 않는다.
도 8 은 일 실시형태에 따른 듀얼 IO 전압 3레벨 PAM IO 에 대한 방법을 위한 방법 (800) 을 예시한다. 도 1 내지 도 8 을 참조하면, 방법 (800) 은 컴퓨팅 디바이스 (예를 들어, 도 1 에서의 컴퓨팅 디바이스 (10)) 에서, 프로세서 (예를 들어, 도 1 에서의 프로세서 (14)) 에서 실행하는 소프트웨어에서, 범용 하드웨어에서, 전용 하드웨어 (예를 들어, 도 1 에서의 메모리 (16, 24), 도 2a 내지 도 2c 에서의 메모리 시스템 (200a, 200b, 200c), 메모리 물리 계층 (206), 메모리 디바이스 (208), IO 블록 (212), 도 3 에서의 듀얼 IO 전압 3레벨 PAM IO 구조 (300), 인코더 (302), 디코더 (304), 3레벨 PAM 송신기 (306a, 306b), 및 3레벨 PAM 수신기 (308a, 308b), 프리 드라이버 (310a, 310b), 비교기 회로들 (324a, 324b, 324c, 324d) 에서, 또는 다른 개별 컴포넌트들, 및 다양한 메모리/캐시 제어기들을 포함하는 메모리 전력 제어 시스템 내의 소프트웨어를 실행하는 프로세서와 같은 소프트웨어 구성된 프로세서와 전용 하드웨어의 조합에서 구현될 수도 있다. 다양한 실시형태들에서 인에이블된 대안적인 구성들을 포괄하기 위하여, 방법 (800) 을 구현하는 하드웨어는 "듀얼 IO 전압 제어기" 로서 본 명세서에서 지칭된다.
블록 802 에서, 듀얼 IO 전압 제어기는 데이터 신호를 수신할 수도 있다. 데이터 신호는 임의의 수 및 조합의 프로세서들 (예를 들어, 도 2a 내지 도 2c 에서의 프로세서 (202a, 202b, 202c)) 로부터의 수신된 메모리 트랜잭션의 부분일 수도 있다. 일부 실시형태들에서, 데이터 신호는 바이너리 신호일 수도 있다. 일부 실시형태들에 있어서, 블록 802 에서 데이터 신호를 수신하는 듀얼 IO 전압 제어기는 메모리 물리 계층, IO 블록, 및/또는 인코더일 수도 있다.
블록 804 에서, 듀얼 IO 전압 제어기는 데이터 신호를, 3레벨 PAM 신호를 생성하기 위한 송신기 입력 신호로서 인코딩하고, 송신기 입력 신호를 출력할 수도 있다. 예를 들어, 듀얼 IO 전압 제어기는 3레벨 PAM 신호들을 생성하기 위해 3개의 바이너리 신호들을 송신기 입력 신호들의 2개의 그룹들로 인코딩할 수도 있다. 바이너리 신호들은 하이 값 및 로우 값에 의해 표현될 수도 있고, 송신기 입력 신호들은 하이, 중간, 및 로우 신호들로서 변환될 수도 있다. 바이너리 신호 비트들의 조합은 더 적은 3레벨 PAM 신호들로 인코딩될 수도 있다. 일부 실시형태들에 있어서, 블록 804 에서 데이터 신호를, 3레벨 PAM 신호를 생성하기 위한 송신기 입력 신호로서 인코딩하고 그리고 송신기 입력 신호를 출력하는 듀얼 IO 전압 제어기는 메모리 물리 계층, IO 블록, 및/또는 인코더일 수도 있다.
블록 806 에서, 듀얼 IO 전압 제어기는 송신기 입력 신호를 수신 및 해석할 수도 있다. 송신기 입력 신호들은 듀얼 IO 전압 공급부들 (예를 들어, 도 2a 내지 도 2c 및 도 3 에서의 듀얼 IO 전압 공급부들 (218a, 218b)) 및/또는 접지에 대한 듀얼 IO 전압 제어기의 출력 (예를 들어, 도 3 에서의 출력 (322a, 322b)) 의 선택적인 전기적 연결을 위한 제어 신호들로서 구성될 수도 있다. 일부 실시형태들에 있어서, 블록 806 에서 송신기 입력 신호를 수신 및 해석하는 듀얼 IO 전압 제어기는 메모리 물리 계층, IO 블록, 3레벨 PAM 송신기, 및/또는 프리 드라이버일 수도 있다.
블록 808 에서, 듀얼 IO 전압 제어기는 송신기 입력 신호에 기초하여 듀얼 IO 전압 공급부들로부터의 전압의 수신을 제어하기 위해 풀업 유닛(들) (예를 들어, 도 3 에서의 풀업 (312a, 312b, 312c, 312d)) 및/또는 풀다운 유닛 (예를 들어, 도 3 에서의 풀다운 (314a, 314b)) 을 제어할 수도 있다. 듀얼 IO 전압 제어기는, 출력을 듀얼 IO 전압 공급부들에 선택적으로 전기적으로 연결하기 위해 제어 신호들을 풀업 유닛(들)에 시그널링할 수도 있다. 듀얼 IO 전압 제어기는, 출력을 접지에 선택적으로 전기적으로 연결하기 위해 제어 신호들을 풀다운 유닛에 시그널링할 수도 있다. 듀얼 IO 전압 공급부들 및/또는 접지에 대한 선택적인 전기적 연결에 응답하여 출력에서 수신된 전압은 송신기 입력 신호에 대한 데이터 신호의 인코딩을 통해 데이터 신호로부터 도출된 3레벨 PAM 신호일 수도 있다. 일부 실시형태들에서, 3레벨 PAM 신호의 신호 상태는 듀얼 IO 전압 공급부들의 높은 IO 전압 공급부에 대한 선택적인 전기적 연결에 응답하여 하이일 수도 있고, 듀얼 IO 전압 공급부들의 낮은 IO 전압 공급부에 대한 선택적인 전기적 연결에 응답하여 중간일 수도 있고, 접지에 대한 선택적인 전기적 연결에 응답하여 로우일 수도 있다. 일부 실시형태들에 있어서, 블록 808 에서 송신기 입력 신호에 기초하여 듀얼 IO 전압 공급부들로부터의 전압의 수신을 제어하기 위해 풀업 유닛(들) 및/또는 풀다운 유닛을 제어하는 듀얼 IO 전압 제어기는 메모리 물리 계층, IO 블록, 3레벨 PAM 송신기, 및/또는 프리 드라이버일 수도 있다.
블록 810 에서, 듀얼 IO 전압 제어기는 송신기 입력 신호에 따라 IO 전압 공급부 또는 접지로부터 수신된 전압에 기초하여 3레벨 PAM 신호를 출력할 수도 있다. 듀얼 IO 전압 제어기는 풀업 유닛(들) 및/또는 풀다운 유닛을 통해 듀얼 IO 전압 공급부들 및/또는 접지에 대한 출력의 선택적인 전기적 연결로부터 기인하는 신호 상태를 갖는 3레벨 PAM 신호를 출력할 수도 있다. 일부 실시형태들에 있어서, 블록 810 에서 송신기 입력 신호에 따라 IO 전압 공급부 또는 접지로부터 수신된 전압에 기초하여 3레벨 PAM 신호를 출력하는 듀얼 IO 전압 제어기는 메모리 물리 계층, IO 블록, 및/또는 3레벨 PAM 송신기일 수도 있다.
블록 812 에서, 듀얼 IO 전압 제어기는 3레벨 PAM 신호를 수신할 수도 있다. 출력 3레벨 PAM 신호는 메모리 트랜잭션의 타겟 및/또는 메모리 트랜잭션의 리턴에 기초하여 수신 디바이스로 타겟팅될 수도 있다. 메모리 트랜잭션의 타겟 및/또는 메모리 트랜잭션의 리턴은 출력 3레벨 PAM 신호를 수신할 수도 있다. 일부 실시형태들에 있어서, 블록 812 에서 3레벨 PAM 신호를 수신하는 듀얼 IO 전압 제어기는 메모리 물리 계층, IO 블록, 3레벨 PAM 수신기, 및/또는 비교기 회로일 수도 있다.
블록 814 에서, 듀얼 IO 전압 제어기는 3레벨 PAM 신호를 전압 레퍼런스 (예를 들어, 도 3 에서의 전압 레퍼런스 신호들 (326a, 326b)) 와 비교할 수도 있다. 예를 들어, 듀얼 IO 전압 제어기는, 수신된 3레벨 PAM 신호가 고전압 레퍼런스 신호보다 작은지 여부를 비교할 수도 있다. 다른 예로서, 듀얼 IO 전압 제어기는, 수신된 3레벨 PAM 신호가 저전압 레퍼런스 신호보다 작은지 또는 큰지를 비교할 수도 있다. 그러한 예들에서, 고전압 레퍼런스 신호는 저전압 레퍼런스 신호보다 클 수도 있다. 일부 실시형태들에 있어서, 블록 814 에서 3레벨 PAM 신호를 전압 레퍼런스와 비교하는 듀얼 IO 전압 제어기는 메모리 물리 계층, IO 블록, 3레벨 PAM 수신기, 및/또는 비교기 회로일 수도 있다.
블록 816 에서, 듀얼 IO 전압 제어기는 비교의 결과를 수신기 출력 신호로서 생성 및 출력할 수도 있다. 비교로부터 기인하는 수신기 출력 신호는 수신된 3레벨 PAM 신호의 상태를 설명하도록 구성될 수도 있다. 일부 실시형태들에 있어서, 블록 816 에서 비교의 결과를 수신기 출력 신호로서 생성 및 출력하는 듀얼 IO 전압 제어기는 메모리 물리 계층, IO 블록, 3레벨 PAM 수신기, 및/또는 비교기 회로일 수도 있다.
블록 818 에서, 듀얼 IO 전압 제어기는 수신기 출력 신호를 데이터 신호로서 수신 및 디코딩할 수도 있다. 수신기 출력 신호를 디코딩하는 것으로부터 기인하는 데이터 신호는 블록 802 에서 수신된 데이터 신호일 수도 있다. 일부 실시형태들에 있어서, 블록 818 에서 수신기 출력 신호를 데이터 신호로서 수신 및 디코딩하는 듀얼 IO 전압 제어기는 메모리 물리 계층, IO 블록, 및/또는 디코더일 수도 있다.
블록 820 에서, 듀얼 IO 전압 제어기는 데이터 신호를 출력할 수도 있다. 일부 실시형태들에서, 데이터 신호는 메모리 디바이스에 출력될 수도 있다. 일부 실시형태들에서, 데이터 신호는, 예컨대, 메모리 제어기를 통해 프로세서에 출력될 수도 있다. 일부 실시형태들에 있어서, 블록 820 에서 데이터 신호를 출력하는 듀얼 IO 전압 제어기는 메모리 물리 계층, IO 블록, 및/또는 디코더일 수도 있다.
(도 1 내지 도 8 을 참조하여 상기에서 설명된 실시형태들을 포함하지만 이에 한정되지 않는) 다양한 실시형태들은 모바일 컴퓨팅 디바이스들을 포함한 매우 다양한 컴퓨팅 시스템들에서 구현될 수도 있으며, 다양한 실시형태들과의 사용에 적합한 그 예는 도 9 에 예시된다. 모바일 컴퓨팅 디바이스 (900) 는 터치스크린 제어기 (904) 및 내부 메모리 (906) 에 커플링된 프로세서 (902) 를 포함할 수도 있다. 프로세서 (902) 는 일반 또는 특정 프로세싱 태스크들을 위해 지정된 하나 이상의 멀티코어 집적 회로들일 수도 있다. 내부 메모리 (906) 는 휘발성 또는 비휘발성 메모리일 수도 있으며, 또한 보안 및/또는 암호화된 메모리, 또는 미보안 및/또는 미-암호화된 메모리, 또는 이들의 임의의 조합일 수도 있다. 활용될 수 있는 메모리 타입들의 예들은 DDR, LPDDR, GDDR, WIDEIO, RAM, SRAM, DRAM, P-RAM, R-RAM, M-RAM, STT-RAM, 및 임베디드 DRAM 을 포함하지만 이에 한정되지 않는다. 터치스크린 제어기 (904) 및 프로세서 (902) 는 또한, 저항 감지 터치스크린, 용량 감지 터치스크린, 적외선 감지 터치스크린 등과 같은 터치스크린 패널 (912) 에 커플링될 수도 있다. 부가적으로, 모바일 컴퓨팅 디바이스 (900) 의 디스플레이는 터치 스크린 능력을 가질 필요는 없다.
모바일 컴퓨팅 디바이스 (900) 는, 서로에 및/또는 프로세서 (902) 에 커플링된, 통신물들을 전송 및 수신하기 위한 하나 이상의 무선 신호 트랜시버들 (908) (예를 들어, 피넛, 블루투스, 지그비, Wi-Fi, RF 라디오) 및 안테나들 (910) 을 가질 수도 있다. 트랜시버들 (908) 및 안테나들 (910) 은 상기 언급된 회로부와 함께 사용되어 다양한 무선 송신 프로토콜 스택들 및 인터페이스들을 구현할 수도 있다. 모바일 컴퓨팅 디바이스 (900) 는, 셀룰러 네트워크를 통해 통신을 가능케 하고 프로세서에 커플링된 셀룰러 네트워크 무선 모뎀 칩 (916) 을 포함할 수도 있다.
모바일 컴퓨팅 디바이스 (900) 는, 프로세서 (902) 에 커플링된 주변기기 디바이스 접속 인터페이스 (918) 를 포함할 수도 있다. 주변기기 디바이스 접속 인터페이스 (918) 는 일 타입의 커넥션을 수용하도록 단수로 구성될 수도 있거나, 또는 범용 직렬 버스 (USB), 파이어와이어, 썬더볼트, 또는 PCIe 와 같이 공통의 또는 독점적인 다양한 타입들의 물리 및 통신 커넥션들을 수용하도록 구성될 수도 있다. 주변기기 디바이스 접속 인터페이스 (918) 는 또한, 유사하게 구성된 주변기기 디바이스 접속 포트 (도시 안됨) 에 커플링될 수도 있다.
모바일 컴퓨팅 디바이스 (900) 는 또한, 오디오 출력들을 제공하기 위한 스피커들 (914) 을 포함할 수도 있다. 모바일 컴퓨팅 디바이스 (900) 는 또한, 본 명세서에서 설명된 컴포넌트들의 모두 또는 그 일부를 포함하기 위한 플라스틱, 금속, 또는 재료들의 조합으로 구성된 하우징 (920) 을 포함할 수도 있다. 모바일 컴퓨팅 디바이스 (900) 는 처분가능 또는 재충전가능 배터리와 같이 프로세서 (902) 에 커플링된 전력 소스 (922) 를 포함할 수도 있다. 재충전가능 배터리는 또한, 모바일 컴퓨팅 디바이스 (900) 외부의 소스로부터 충전 전류를 수신하기 위해 주변기기 디바이스 접속 포트에 커플링될 수도 있다. 모바일 컴퓨팅 디바이스 (900) 는 또한, 사용자 입력들을 수신하기 위한 물리적 버튼 (924) 을 포함할 수도 있다. 모바일 컴퓨팅 디바이스 (900) 는 또한, 모바일 컴퓨팅 디바이스 (900) 를 턴온 및 턴오프하기 위한 파워 버튼 (926) 을 포함할 수도 있다.
(도 1 내지 도 8 을 참조하여 상기에서 설명된 실시형태들을 포함하지만 이에 한정되지 않는) 다양한 실시형태들은 랩탑 컴퓨터 (1000) 를 포함한 매우 다양한 컴퓨팅 시스템들에서 구현될 수도 있으며, 그 예는 도 10 에 예시된다. 다수의 랩탑 컴퓨터들은, 컴퓨터의 포인팅 디바이스로서 기능하고 따라서 터치 스크린 디스플레이가 장비되고 상기 설명된 컴퓨팅 디바이스들 상에 구현된 것들과 유사한 드래그, 스크롤, 및 플릭 제스처들을 수용할 수도 있는 터치패드 터치 표면 (1017) 을 포함한다. 랩탑 컴퓨터 (1000) 는 통상적으로, 휘발성 메모리 (1012) 및 플래시 메모리의 디스크 드라이브 (1013) 와 같은 대용량 비휘발성 메모리에 커플링된 프로세서 (1002) 를 포함할 것이다. 부가적으로, 컴퓨터 (1000) 는 프로세서 (1002) 에 커플링된 셀룰러 전화 트랜시버 (1016) 및/또는 무선 데이터 링크에 접속될 수도 있는 전자기 방사를 전송 및 수신하기 위한 하나 이상의 안테나 (1008) 를 가질 수도 있다. 컴퓨터 (1000) 는 또한, 프로세서 (1002) 에 커플링된 플로피 디스크 드라이브 (1014) 및 컴팩트 디스크 (CD) 드라이브 (1015) 를 포함할 수도 있다. 노트북 구성에 있어서, 컴퓨터 하우징은, 모두가 프로세서 (1002) 에 커플링된 터치 패드 (1017), 키보드 (1018), 및 디스플레이 (1019) 를 포함한다. 컴퓨팅 디바이스의 다른 구성들은 널리 공지된 바와 같이 (예를 들어, USB 입력을 통해) 프로세서에 커플링된 컴퓨터 마우스 또는 트랙볼을 포함할 수도 있으며, 이는 또한 다양한 실시형태들과 함께 사용될 수도 있다.
(도 1 내지 도 9 를 참조하여 상기에서 설명된 실시형태들을 포함하지만 이에 한정되지 않는) 다양한 실시형태들은 또한, 다양한 상업적으로 이용가능한 서버들 중 임의의 것과 같이 고정 컴퓨팅 시스템들에서 구현될 수도 있다. 예시적인 서버 (1100) 가 도 11 에 예시된다. 그러한 서버 (1100) 는 통상적으로, 휘발성 메모리 (1102) 및 디스크 드라이브 (1104) 와 같은 대용량 비휘발성 메모리에 커플링된 하나 이상의 멀티코어 프로세서 어셈블리들 (1101) 을 포함한다. 도 11 에 예시된 바와 같이, 멀티코어 프로세서 어셈블리들 (1101) 은 어셈블리의 랙들에 이들을 삽입함으로써 서버 (1100) 에 부가될 수도 있다. 서버 (1100) 는 또한, 프로세서 (1101) 에 커플링된 플로피 디스크 드라이브, 컴팩트 디스크 (CD) 또는 디지털 다기능 디스크 (DVD) 디스크 드라이브 (1106) 를 포함할 수도 있다. 서버 (1100) 는 또한, 다른 브로드캐스트 시스템 컴퓨터들 및 서버들에 커플링된 로컬 영역 네트워크, 인터넷, 공중 스위칭 전화 네트워크, 및/또는 셀룰러 데이터 네트워크 (예를 들어, CDMA, TDMA, GSM, PCS, 3G, 4G, 5G, LTE, 또는 임의의 다른 타입의 셀룰러 데이터 네트워크) 와 같은 네트워크 (1105) 와 네트워크 인터페이스 접속들을 확립하기 위해 멀티코어 프로세서 어셈블리들 (1101) 에 커플링된 네트워크 액세스 포트들 (1103) 을 포함할 수도 있다.
다양한 실시형태들의 동작들을 실행하기 위한 프로그래밍가능 프로세서 상에서의 실행을 위한 컴퓨터 프로그램 코드 또는 "프로그램 코드" 는 C, C++, C#, 스몰토크, 자바, 자바스크립트, 비주얼 베이직, 구조화된 쿼리 언어 (예를 들어, 트랜잭트-SQL), 펄과 같은 하이 레벨 프로그래밍 언어로, 또는 다양한 다른 프로그래밍 언어들로 기입될 수도 있다. 본 출원에서 사용된 바와 같은 컴퓨터 판독가능 저장 매체 상에 저장된 프로그램 코드 또는 프로그램들은, 그 포맷이 프로세서에 의해 이해가능한 기계어 코드 (예컨대, 오브젝트 코드) 를 참조할 수도 있다.
구현 예들이 다음의 단락들에서 기술된다. 다음의 구현 예들 중 일부가 예시적인 컴퓨팅 디바이스 메모리 시스템의 관점에서 설명되지만, 추가의 예시적인 구현들은, 다음의 구현 예들의 방법들로서 구현되는 다음의 단락들에서 논의되는 컴퓨팅 디바이스 메모리 시스템의 예시적인 기능들; 및 다음의 구현 예들의 컴퓨팅 디바이스 메모리 시스템의 기능들을 수행하기 위한 수단을 포함하는 컴퓨팅 디바이스 메모리 시스템에 의해 구현되는 다음의 단락들에서 논의되는 예시적인 컴퓨팅 디바이스 메모리 시스템을 포함할 수도 있다.
예 1. 컴퓨팅 디바이스 메모리 시스템은, 메모리 디바이스, 메모리 디바이스에 통신가능하게 연결된 메모리 물리 계층, 메모리 디바이스 및 메모리 물리 계층에 전기적으로 연결된 제 1 입력/출력 (IO) 전압 공급부, 및 메모리 디바이스 및 메모리 물리 계층에 전기적으로 연결된 제 2 IO 전압 공급부를 가지며, 여기서, 메모리 디바이스 및 물리 계층은 3레벨 펄스 진폭 변조 (PAM) IO 방식을 사용하여 메모리 트랜잭션의 데이터를 통신한다.
예 2. 예 1 의 컴퓨팅 디바이스 메모리 시스템에 있어서, 제 1 IO 전압 공급부는 제 1 전용 IO 전압 공급부이고, 제 2 IO 전압 공급부는 제 2 전용 IO 전압 공급부이다.
예 3. 예 1 의 컴퓨팅 디바이스 메모리 시스템에 있어서, 제 1 IO 전압 공급부는 전용 IO 전압 공급부이고, 제 2 IO 전압 공급부는 공유 IO 전압 공급부이다.
예 4. 예 1 내지 예 3 중 어느 하나의 컴퓨팅 디바이스 메모리 시스템은, 제 1 코어 전압 공급부 및 제 2 코어 전압 공급부를 더 포함하고, 여기서, 제 1 코어 전압 공급부 및 제 2 코어 전압 공급부의 각각은 메모리 디바이스에 전기적으로 연결되고, 공유 IO 전압 공급부는 제 2 코어 전압 공급부에 전기적으로 연결된다.
예 5. 예 1 내지 예 4 중 어느 하나의 컴퓨팅 디바이스 메모리 시스템은, 제 3 코어 전압 공급부를 더 포함하고, 여기서, 제 3 코어 전압 공급부는 메모리 디바이스에 전기적으로 연결되고, 제 2 코어 전압 공급부의 전압은 제 3 코어 전압 공급부의 전압보다 크다.
예 6. 예 1 내지 예 3 중 어느 하나의 컴퓨팅 디바이스 메모리 시스템은, 제 1 코어 전압 공급부, 제 2 코어 전압 공급부, 및 제 3 코어 전압 공급부를 더 포함하고, 여기서, 제 1 코어 전압 공급부, 제 2 코어 전압 공급부, 및 제 3 코어 전압 공급부의 각각은 메모리 디바이스에 전기적으로 연결되고, 공유 IO 전압 공급부는 제 3 코어 전압 공급부에 전기적으로 연결되고, 제 2 코어 전압 공급부의 전압은 제 3 코어 전압 공급부의 전압보다 크다.
예 7. 예 1 내지 예 5 중 어느 하나의 컴퓨팅 디바이스 메모리 시스템에 있어서, 제 2 IO 전압 공급부의 전압은 제 1 IO 전압 공급부의 전압보다 크다.
예 8. 예 1 내지 예 7 중 어느 하나의 컴퓨팅 디바이스 메모리 시스템에 있어서, 메모리 트랜잭션의 데이터는 바이너리 데이터이고, 메모리 디바이스 및 메모리 물리 계층은 제 1 IO 전압 공급부 및 제 2 IO 전압 공급부를 사용하여 바이너리 데이터와 3레벨 PAM IO 방식 신호들 사이에서 추가로 변환한다.
예 9. 예 1 내지 예 8 중 어느 하나의 컴퓨팅 디바이스 메모리 시스템에 있어서, 메모리 디바이스는 3레벨 PAM 신호를 생성하기 위해 메모리 트랜잭션의 데이터를 인코딩하고, 인코딩된 데이터에 따라 메모리 디바이스의 컴포넌트에 대한 제 1 IO 전압 공급부, 제 2 IO 전압 공급부, 또는 접지의 선택적인 전기적 연결을 제어함으로써 3레벨 PAM 신호를 생성한다.
예 10. 예 1 내지 예 9 중 어느 하나의 컴퓨팅 디바이스 메모리 시스템에 있어서, 메모리 물리 계층은 3레벨 PAM 신호를 생성하기 위해 메모리 트랜잭션의 데이터를 인코딩하고, 인코딩된 데이터에 따라 메모리 물리 계층의 컴포넌트에 대한 제 1 IO 전압 공급부, 제 2 IO 전압 공급부, 또는 접지의 선택적인 전기적 연결을 제어함으로써 3레벨 PAM 신호를 생성한다.
전술한 방법 설명들 및 프로세스 플로우 다이어그램들은 단지 예시적인 예들로서 제공될 뿐이고, 다양한 실시형태들의 동작들이 제시된 순서로 수행되어야 함을 요구 또는 의미하도록 의도되지 않는다. 당업자에 의해 인식될 바와 같이, 전술한 실시형태들에 있어서의 동작들의 순서는 임의의 순서로 수행될 수도 있다. "그 이후", "그 다음", "다음" 등과 같은 단어들은 동작들의 순서를 제한하도록 의도되지 않으며; 이들 단어들은 방법들의 설명을 통해 독자를 안내하도록 단순히 사용된다. 추가로, 예를 들어, 관사들 ("a", "an" 또는 "the") 을 사용하여 단수로의 청구항 엘리먼트들에 대한 임의의 언급은 그 엘리먼트를 단수로 제한하는 것으로서 해석되지는 않아야 한다.
다양한 실시형태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들, 및 알고리즘 동작들은 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들 양자의 조합으로서 구현될 수도 있다. 하드웨어와 소프트웨어의 이러한 상호 대체 가능성을 분명히 예시하기 위하여, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 동작들이 일반적으로 그들의 기능성의 관점에서 상기 기술되었다. 그러한 기능성이 하드웨어로서 구현될지 또는 소프트웨어로서 구현될지는 전체 시스템에 부과된 설계 제약들 및 특정 어플리케이션에 의존한다. 당업자는 설명된 기능을 각각의 특정 어플리케이션에 대하여 다양한 방식으로 구현할 수도 있지만, 그러한 구현의 결정들이 청구항들의 범위로부터의 일탈을 야기하는 것으로서 해석되지는 않아야 한다.
본 명세서에 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 로직들, 논리 블록들, 모듈들, 및 회로들을 구현하는데 사용되는 하드웨어는 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적 회로 (ASIC), 필드 프로그래밍가능 게이트 어레이 (FPGA) 또는 다른 프로그래밍가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에서 설명된 기능들을 수행하도록 설계되는 이들의 임의의 조합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안적으로, 그 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로 제어기, 또는 상태 머신일 수도 있다. 프로세서는 또한, 컴퓨팅 디바이스들의 조합, 예컨대, DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 기타 다른 구성물로서 구현될 수도 있다. 대안적으로, 일부 동작들 또는 방법들은, 주어진 기능에 특정한 회로부에 의해 수행될 수도 있다.
하나 이상의 실시형태들에 있어서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합에서 구현될 수도 있다. 소프트웨어에서 구현된다면, 그 기능들은 하나 이상의 명령들 또는 코드로서 비일시적 컴퓨터 판독가능 매체 또는 비일시적 프로세서 판독가능 매체 상에 저장될 수도 있다. 본 명세서에 개시된 방법 또는 알고리즘의 동작들은, 비일시적 컴퓨터 판독가능 또는 프로세서 판독가능 저장 매체 상에 상주할 수도 있는 프로세서 실행가능 소프트웨어 모듈에서 구현될 수도 있다. 비일시적 컴퓨터 판독가능 또는 프로세서 판독가능 저장 매체들은 컴퓨터 또는 프로세서에 의해 액세스될 수도 있는 임의의 저장 매체들일 수도 있다. 제한이 아닌 예로서, 그러한 비일시적 컴퓨터 판독가능 또는 프로세서 판독가능 매체들은 RAM, ROM, EEPROM, 플래시 메모리, CD-ROM 또는 다른 광학 디스크 저장부, 자기 디스크 저장부 또는 다른 자기 저장 디바이스들, 또는 원하는 프로그램 코드를 명령들 또는 데이터 구조들의 형태로 저장하는데 이용될 수도 있고 컴퓨터에 의해 액세스될 수도 있는 임의의 다른 매체를 포함할 수도 있다. 본 명세서에서 사용된 바와 같은 디스크 (disk) 및 디스크 (disc) 는 컴팩트 디스크 (CD), 레이저 디스크, 광학 디스크, 디지털 다기능 디스크 (DVD), 플로피 디스크 및 블루레이 디스크를 포함하며, 여기서, 디스크 (disk) 는 통상적으로 데이터를 자기적으로 재생하지만 디스크 (disc) 는 레이저를 이용하여 데이터를 광학적으로 재생한다. 상기의 조합들이 또한, 비일시적 컴퓨터 판독가능 및 프로세서 판독가능 매체들의 범위 내에 포함된다. 부가적으로, 방법 또는 알고리즘의 동작들은, 코드들 및/또는 명령들 중 하나 또는 그 임의의 조합 또는 그 세트로서 비일시적 프로세서 판독가능 매체 및/또는 컴퓨터 판독가능 매체 상에 상주할 수도 있으며, 이들은 컴퓨터 프로그램 제품에 통합될 수도 있다.
개시된 실시형태들의 전술한 설명은 당업자로 하여금 청구항들을 제조 또는 이용하게 할 수 있도록 제공된다. 이들 실시형태들에 대한 다양한 수정들은 당업자에게 용이하게 자명할 것이며, 본 명세서에서 정의된 일반적 원리들은 청구항들의 범위로부터 일탈함없이 다른 실시형태들 및 구현들에 적용될 수도 있다. 따라서, 본 개시는 본 명세서에서 설명된 실시형태들 및 구현들로 제한되도록 의도되지 않으며, 본 명세서에 개시된 원리들 및 신규한 특징들 및 다음의 청구항들과 부합하는 최광의 범위를 부여받아야 한다.

Claims (30)

  1. 컴퓨팅 디바이스 메모리 시스템으로서,
    메모리 디바이스;
    상기 메모리 디바이스에 통신가능하게 연결된 메모리 물리 계층;
    상기 메모리 디바이스 및 상기 메모리 물리 계층에 전기적으로 연결된 제 1 입력/출력 (IO) 전압 공급부; 및
    상기 메모리 디바이스 및 상기 메모리 물리 계층에 전기적으로 연결된 제 2 IO 전압 공급부를 포함하고,
    상기 메모리 디바이스 및 상기 물리 계층은,
    상기 제 1 IO 전압 공급부를 출력에 선택적으로 전기적으로 연결함으로써 제 1 3레벨 펄스 진폭 변조 (PAM) 신호를 생성하는 것;
    상기 제 2 IO 전압 공급부를 상기 출력에 선택적으로 전기적으로 연결함으로써 제 2 3레벨 PAM 신호를 생성하는 것; 및
    접지를 상기 출력에 선택적으로 전기적으로 연결함으로써 제 3 3레벨 PAM 신호를 생성하는 것
    에 의해 3레벨 PAM IO 방식을 사용하여 메모리 트랜잭션의 데이터를 통신하도록 구성되는, 컴퓨팅 디바이스 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 제 1 IO 전압 공급부는 제 1 전용 IO 전압 공급부이고; 그리고
    상기 제 2 IO 전압 공급부는 제 2 전용 IO 전압 공급부인, 컴퓨팅 디바이스 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 제 1 IO 전압 공급부는 전용 IO 전압 공급부이고; 그리고
    상기 제 2 IO 전압 공급부는 공유 IO 전압 공급부인, 컴퓨팅 디바이스 메모리 시스템.
  4. 제 3 항에 있어서,
    제 1 코어 전압 공급부 및 제 2 코어 전압 공급부를 더 포함하고,
    상기 제 1 코어 전압 공급부 및 상기 제 2 코어 전압 공급부의 각각은 상기 메모리 디바이스에 전기적으로 연결되고, 상기 공유 IO 전압 공급부는 상기 제 2 코어 전압 공급부에 전기적으로 연결되는, 컴퓨팅 디바이스 메모리 시스템.
  5. 제 4 항에 있어서,
    제 3 코어 전압 공급부를 더 포함하고,
    상기 제 3 코어 전압 공급부는 상기 메모리 디바이스에 전기적으로 연결되고, 상기 제 2 코어 전압 공급부의 전압은 상기 제 3 코어 전압 공급부의 전압보다 큰, 컴퓨팅 디바이스 메모리 시스템.
  6. 제 3 항에 있어서,
    제 1 코어 전압 공급부, 제 2 코어 전압 공급부, 및 제 3 코어 전압 공급부를 더 포함하고,
    상기 제 1 코어 전압 공급부, 상기 제 2 코어 전압 공급부, 및 상기 제 3 코어 전압 공급부의 각각은 상기 메모리 디바이스에 전기적으로 연결되고, 상기 공유 IO 전압 공급부는 상기 제 3 코어 전압 공급부에 전기적으로 연결되고, 상기 제 2 코어 전압 공급부의 전압은 상기 제 3 코어 전압 공급부의 전압보다 큰, 컴퓨팅 디바이스 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 제 2 IO 전압 공급부의 전압은 상기 제 1 IO 전압 공급부의 전압보다 큰, 컴퓨팅 디바이스 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 메모리 트랜잭션의 데이터는 바이너리 데이터이고,
    상기 메모리 디바이스 및 상기 메모리 물리 계층은 추가로, 상기 제 1 IO 전압 공급부 및 상기 제 2 IO 전압 공급부를 사용하여 상기 바이너리 데이터와 3레벨 PAM 신호들 사이에서 변환하도록 구성되는, 컴퓨팅 디바이스 메모리 시스템.
  9. 제 1 항에 있어서,
    상기 출력은 상기 메모리 디바이스의 컴포넌트이고;
    상기 메모리 디바이스는 추가로,
    3레벨 PAM 신호들을 생성하기 위해 상기 메모리 트랜잭션의 데이터를 인코딩하도록 구성되고,
    상기 제 1 IO 전압 공급부를 상기 출력에 선택적으로 전기적으로 연결함으로써 상기 제 1 3레벨 PAM 신호를 생성하는 것은 인코딩된 상기 데이터에 따라 상기 제 1 3레벨 PAM 신호를 생성하는 것을 포함하고;
    상기 제 2 IO 전압 공급부를 상기 출력에 선택적으로 전기적으로 연결함으로써 상기 제 2 3레벨 PAM 신호를 생성하는 것은 인코딩된 상기 데이터에 따라 상기 제 2 3레벨 PAM 신호를 생성하는 것을 포함하고; 그리고
    상기 접지를 상기 출력에 선택적으로 전기적으로 연결함으로써 상기 제 3 3레벨 PAM 신호를 생성하는 것은 인코딩된 상기 데이터에 따라 상기 제 3 3레벨 PAM 신호를 생성하는 것을 포함하는, 컴퓨팅 디바이스 메모리 시스템.
  10. 제 1 항에 있어서,
    상기 출력은 상기 메모리 물리 계층의 컴포넌트이고;
    상기 메모리 물리 계층은 추가로,
    3레벨 PAM 신호들을 생성하기 위해 상기 메모리 트랜잭션의 데이터를 인코딩하도록 구성되고,
    상기 제 1 IO 전압 공급부를 상기 출력에 선택적으로 전기적으로 연결함으로써 상기 제 1 3레벨 PAM 신호를 생성하는 것은 인코딩된 상기 데이터에 따라 상기 제 1 3레벨 PAM 신호를 생성하는 것을 포함하고;
    상기 제 2 IO 전압 공급부를 상기 출력에 선택적으로 전기적으로 연결함으로써 상기 제 2 3레벨 PAM 신호를 생성하는 것은 인코딩된 상기 데이터에 따라 상기 제 2 3레벨 PAM 신호를 생성하는 것을 포함하고; 그리고
    상기 접지를 상기 출력에 선택적으로 전기적으로 연결함으로써 상기 제 3 3레벨 PAM 신호를 생성하는 것은 인코딩된 상기 데이터에 따라 상기 제 3 3레벨 PAM 신호를 생성하는 것을 포함하는, 컴퓨팅 디바이스 메모리 시스템.
  11. 컴퓨팅 디바이스 메모리 시스템으로서,
    메모리 디바이스;
    상기 메모리 디바이스에 통신가능하게 연결된 메모리 물리 계층;
    상기 메모리 디바이스 및 상기 메모리 물리 계층에 제 1 입력/출력 (IO) 전압을 제공하는 수단;
    상기 메모리 디바이스 및 상기 메모리 물리 계층에 제 2 IO 전압을 제공하는 수단; 및
    상기 제 1 IO 전압을 출력에 제공하는 수단을 선택적으로 전기적으로 연결하는 수단에 의한 제 1 3레벨 펄스 진폭 변조 (PAM) 신호를 생성하는 수단;
    상기 제 2 IO 전압을 상기 출력에 제공하는 수단을 선택적으로 전기적으로 연결하는 수단에 의한 제 2 3레벨 PAM 신호를 생성하는 수단; 및
    접지를 상기 출력에 선택적으로 전기적으로 연결하는 수단에 의한 제 3 3레벨 PAM 신호를 생성하는 수단
    에 의해 3레벨 PAM IO 방식을 사용하여 상기 메모리 디바이스와 상기 물리 계층 사이에서 메모리 트랜잭션의 데이터를 통신하는 수단을 포함하는, 컴퓨팅 디바이스 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 제 1 IO 전압을 제공하는 수단은 제 1 전용 IO 전압을 제공하는 수단을 포함하고; 그리고
    상기 제 2 IO 전압을 제공하는 수단은 제 2 전용 IO 전압을 제공하는 수단을 포함하는, 컴퓨팅 디바이스 메모리 시스템.
  13. 제 11 항에 있어서,
    상기 제 1 IO 전압을 제공하는 수단은 전용 IO 전압을 제공하는 수단을 포함하고; 그리고
    상기 제 2 IO 전압을 제공하는 수단은 공유 IO 전압을 제공하는 수단을 포함하는, 컴퓨팅 디바이스 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 메모리 디바이스에 제 1 코어 전압을 제공하는 수단; 및
    상기 메모리 디바이스에 제 2 코어 전압을 제공하는 수단을 더 포함하고,
    상기 공유 IO 전압을 제공하는 수단은 상기 제 2 코어 전압을 제공하는 수단에 전기적으로 연결되는, 컴퓨팅 디바이스 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 메모리 디바이스에 제 3 코어 전압을 제공하는 수단을 더 포함하고,
    상기 제 2 코어 전압은 상기 제 3 코어 전압보다 큰, 컴퓨팅 디바이스 메모리 시스템.
  16. 제 13 항에 있어서,
    상기 메모리 디바이스에 제 1 코어 전압을 제공하는 수단;
    상기 메모리 디바이스에 제 2 코어 전압을 제공하는 수단; 및
    상기 메모리 디바이스에 제 3 코어 전압을 제공하는 수단을 더 포함하고,
    상기 공유 IO 전압을 제공하는 수단은 상기 제 3 코어 전압을 제공하는 수단에 전기적으로 연결되고, 상기 제 2 코어 전압은 상기 제 3 코어 전압보다 큰, 컴퓨팅 디바이스 메모리 시스템.
  17. 제 11 항에 있어서,
    상기 제 2 IO 전압은 상기 제 1 IO 전압보다 큰, 컴퓨팅 디바이스 메모리 시스템.
  18. 제 11 항에 있어서,
    상기 메모리 트랜잭션의 데이터는 바이너리 데이터이고,
    상기 컴퓨팅 디바이스 메모리 시스템은 상기 제 1 IO 전압 및 상기 제 2 IO 전압을 사용하여 상기 바이너리 데이터와 3레벨 PAM 신호들 사이에서 변환하는 수단을 더 포함하는, 컴퓨팅 디바이스 메모리 시스템.
  19. 제 11 항에 있어서,
    상기 출력은 상기 메모리 디바이스의 컴포넌트이고;
    상기 메모리 디바이스는,
    3레벨 PAM 신호들을 생성하기 위해 상기 메모리 트랜잭션의 데이터를 인코딩하는 수단을 포함하고,
    상기 제 1 IO 전압을 상기 출력에 제공하는 수단을 선택적으로 전기적으로 연결하는 수단에 의한 제 1 3레벨 PAM IO 신호를 생성하는 수단은 인코딩된 상기 데이터에 따라 상기 제 1 3레벨 PAM 신호를 생성하는 수단을 포함하고;
    상기 제 2 IO 전압을 상기 출력에 제공하는 수단을 선택적으로 전기적으로 연결하는 수단에 의한 제 2 3레벨 PAM IO 신호를 생성하는 수단은 인코딩된 상기 데이터에 따라 상기 제 2 3레벨 PAM 신호를 생성하는 수단을 포함하고; 그리고
    상기 접지를 상기 출력에 선택적으로 전기적으로 연결하는 수단에 의한 제 3 3레벨 PAM IO 신호를 생성하는 수단은 인코딩된 상기 데이터에 따라 상기 제 3 3레벨 PAM 신호를 생성하는 수단을 포함하는, 컴퓨팅 디바이스 메모리 시스템.
  20. 제 11 항에 있어서,
    상기 출력은 상기 메모리 물리 계층의 컴포넌트이고;
    상기 메모리 물리 계층은,
    3레벨 PAM 신호들을 생성하기 위해 상기 메모리 트랜잭션의 데이터를 인코딩하는 수단을 포함하고,
    상기 제 1 IO 전압을 상기 출력에 제공하는 수단을 선택적으로 전기적으로 연결하는 수단에 의한 제 1 3레벨 PAM IO 신호를 생성하는 수단은 인코딩된 상기 데이터에 따라 상기 제 1 3레벨 PAM 신호를 생성하는 수단을 포함하고;
    상기 제 2 IO 전압을 상기 출력에 제공하는 수단을 선택적으로 전기적으로 연결하는 수단에 의한 제 2 3레벨 PAM IO 신호를 생성하는 수단은 인코딩된 상기 데이터에 따라 상기 제 2 3레벨 PAM 신호를 생성하는 수단을 포함하고; 그리고
    상기 접지를 상기 출력에 선택적으로 전기적으로 연결하는 수단에 의한 제 3 3레벨 PAM IO 신호를 생성하는 수단은 인코딩된 상기 데이터에 따라 상기 제 3 3레벨 PAM 신호를 생성하는 수단을 포함하는, 컴퓨팅 디바이스 메모리 시스템.
  21. 컴퓨팅 디바이스 메모리 시스템에서의 3레벨 펄스 진폭 변조 (PAM) IO 방식을 위한 방법으로서,
    메모리 디바이스 및 메모리 물리 계층에 제 1 입력/출력 (IO) 전압을 제공하는 단계;
    상기 메모리 디바이스 및 상기 메모리 물리 계층에 제 2 IO 전압을 제공하는 단계; 및
    상기 제 1 IO 전압을 출력에 선택적으로 전기적으로 연결함으로써 제 1 3레벨 PAM 신호를 생성하는 것;
    상기 제 2 IO 전압을 상기 출력에 선택적으로 전기적으로 연결함으로써 제 2 3레벨 PAM 신호를 생성하는 것; 및
    접지를 상기 출력에 선택적으로 전기적으로 연결함으로써 제 3 3레벨 PAM 신호를 생성하는 것
    에 의해 상기 메모리 디바이스와 상기 물리 계층 사이에서 상기 3레벨 PAM IO 방식을 사용하여 메모리 트랜잭션의 데이터를 통신하는 단계를 포함하는, 컴퓨팅 디바이스 메모리 시스템에서의 3레벨 PAM IO 방식을 위한 방법.
  22. 제 21 항에 있어서,
    상기 제 1 IO 전압은 제 1 전용 IO 전압이고; 그리고
    상기 제 2 IO 전압은 제 2 전용 IO 전압인, 컴퓨팅 디바이스 메모리 시스템에서의 3레벨 PAM IO 방식을 위한 방법.
  23. 제 21 항에 있어서,
    상기 제 1 IO 전압은 전용 IO 전압이고; 그리고
    상기 제 2 IO 전압은 공유 IO 전압인, 컴퓨팅 디바이스 메모리 시스템에서의 3레벨 PAM IO 방식을 위한 방법.
  24. 제 23 항에 있어서,
    상기 메모리 디바이스에 제 1 코어 전압을 제공하는 단계;
    상기 메모리 디바이스에 제 2 코어 전압을 제공하는 단계를 더 포함하고,
    상기 제 2 코어 전압은 상기 공유 IO 전압인, 컴퓨팅 디바이스 메모리 시스템에서의 3레벨 PAM IO 방식을 위한 방법.
  25. 제 24 항에 있어서,
    상기 메모리 디바이스에 제 3 코어 전압을 제공하는 단계를 더 포함하고,
    상기 제 2 코어 전압은 상기 제 3 코어 전압보다 큰, 컴퓨팅 디바이스 메모리 시스템에서의 3레벨 PAM IO 방식을 위한 방법.
  26. 제 23 항에 있어서,
    상기 메모리 디바이스에 제 1 코어 전압을 제공하는 단계;
    상기 메모리 디바이스에 제 2 코어 전압을 제공하는 단계; 및
    상기 메모리 디바이스에 제 3 코어 전압을 제공하는 단계를 더 포함하고,
    상기 제 3 코어 전압은 상기 공유 IO 전압이고, 그리고
    상기 제 2 코어 전압은 상기 제 3 코어 전압보다 큰, 컴퓨팅 디바이스 메모리 시스템에서의 3레벨 PAM IO 방식을 위한 방법.
  27. 제 21 항에 있어서,
    상기 제 2 IO 전압은 상기 제 1 IO 전압보다 큰, 컴퓨팅 디바이스 메모리 시스템에서의 3레벨 PAM IO 방식을 위한 방법.
  28. 제 21 항에 있어서,
    상기 메모리 트랜잭션의 데이터는 바이너리 데이터이고; 그리고
    상기 방법은 상기 제 1 IO 전압 및 상기 제 2 IO 전압을 사용하여 상기 바이너리 데이터와 3레벨 PAM 신호들 사이에서 변환하는 단계를 더 포함하는, 컴퓨팅 디바이스 메모리 시스템에서의 3레벨 PAM IO 방식을 위한 방법.
  29. 제 21 항에 있어서,
    상기 출력은 상기 메모리 디바이스의 컴포넌트이고,
    상기 방법은,
    3레벨 PAM 신호들을 생성하기 위해 상기 메모리 트랜잭션의 데이터를 인코딩하는 단계를 더 포함하고,
    상기 제 1 IO 전압을 상기 출력에 선택적으로 전기적으로 연결함으로써 상기 제 1 3레벨 PAM 신호를 생성하는 것은 인코딩된 상기 데이터에 따라 상기 제 1 3레벨 PAM 신호를 생성하는 것을 포함하고;
    상기 제 2 IO 전압을 상기 출력에 선택적으로 전기적으로 연결함으로써 상기 제 2 3레벨 PAM 신호를 생성하는 것은 인코딩된 상기 데이터에 따라 상기 제 2 3레벨 PAM 신호를 생성하는 것을 포함하고; 그리고
    상기 접지를 상기 출력에 선택적으로 전기적으로 연결함으로써 상기 제 3 3레벨 PAM 신호를 생성하는 것은 인코딩된 상기 데이터에 따라 상기 제 3 3레벨 PAM 신호를 생성하는 것을 포함하는, 컴퓨팅 디바이스 메모리 시스템에서의 3레벨 PAM IO 방식을 위한 방법.
  30. 제 21 항에 있어서,
    상기 출력은 상기 메모리 물리 계층의 컴포넌트이고,
    상기 방법은,
    3레벨 PAM 신호들을 생성하기 위해 상기 메모리 트랜잭션의 데이터를 인코딩하는 단계를 더 포함하고,
    상기 제 1 IO 전압을 상기 출력에 선택적으로 전기적으로 연결함으로써 상기 제 1 3레벨 PAM 신호를 생성하는 것은 인코딩된 상기 데이터에 따라 상기 제 1 3레벨 PAM 신호를 생성하는 것을 포함하고;
    상기 제 2 IO 전압을 상기 출력에 선택적으로 전기적으로 연결함으로써 상기 제 2 3레벨 PAM 신호를 생성하는 것은 인코딩된 상기 데이터에 따라 상기 제 2 3레벨 PAM 신호를 생성하는 것을 포함하고; 그리고
    상기 접지를 상기 출력에 선택적으로 전기적으로 연결함으로써 상기 제 3 3레벨 PAM 신호를 생성하는 것은 인코딩된 상기 데이터에 따라 상기 제 3 3레벨 PAM 신호를 생성하는 것을 포함하는, 컴퓨팅 디바이스 메모리 시스템에서의 3레벨 PAM IO 방식을 위한 방법.
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