KR102620949B1 - 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치 및 방법 - Google Patents

메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치 및 방법 Download PDF

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Abstract

실시예에 따른 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치가 개시된다. 본 발명의 실시예에 따른 실시예에 따른 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치는, 설계자에 의해 키가 미리 은닉된 적어도 하나의 위장 메모리 셀을 포함하는 메모리 및 메모리의 차폐를 제어하는 제어부를 포함하되, 제어부는, 외부로부터 키가 입력됨에 따라 내부에 저장된 키 위치 정보를 기반으로 메모리의 복수의 메모리 셀들 중에서 해당 키 위치에서 키를 독출하는 단계, 외부로부터 입력된 키와 메모리로부터 독출된 키의 동일성 여부를 판단하는 단계, 판단 결과를 기반으로 인증 신호를 설정하는 단계 및 설정된 인증 신호에 상응하도록 메모리가 정상 동작 또는 전원 차폐되도록 제어하는 단계를 수행할 수 있다.

Description

메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치 및 방법{Apparatus and Method for Hardware Metering using Memory-Type Camouflaged Cell}
기재된 실시예는 반도체 회로 설계 분야에서 하드웨어 미터링을 적용하기 위한 기술에 관한 것이다.
전문화를 위해 분업화된 반도체 산업계에서 칩의 유통과 판매 권리를 갖는 전문 반도체 설계 업체, 즉, 펩리스 업체는 반도체 수량 조절에 대한 제어 권한이 없다.
분업화 이전에는 종합 반도체 업체(IDM)가 반도체의 설계, 웨이퍼 생산, 패키징 및 테스트를 직접 수행하고, 이를 통해 제작한 반도체를 판매 및 유통한다.
그러나 종래에는 생산 시설을 갖추지 않은 반도체 전문 설계 업체(펩리스 업체)가 반도체 설계만을 전문으로 하고, 설계된 반도체를 공장(Fab)에 위탁 생산을 하는 형태의 산업 구조가 되고 있다.
이 경우, 펩리스 업체가 주문한 수량보다 많은 칩이 생산되어 유통, 판매될 가능성이 있다. 이처럼, 반도체 관련 업무가 전문화/분업화되면서 생산된 반도체에 대한 판매 및 유통 권한을 가져야 하는 펩리스 업체가 반도체 생산 수량에 대한 제어 권한이 없는 문제가 발생되었다
이러한 문제를 해결하기 위한 하드웨어 미터링 기술은 분업화된 반도체 산업 구조에서 반도체 전문 설계 업체가 설계하여 제작한 반도체 수량을 제어할 수 있도록 제안되었다.
처음으로 2001년 F Koushanfar와 G.Qu.에 의해 DAC(Design Automation Conference)에서 “Hardware metering” 논문을 통해 제안되었다. 이후 발전된 형태의 "Active Hardware Metering"이 2007년 Y. M. Alkabani and F. Koushanfar에 의해 “Active Hardware Metering for Intellectual Property Protection and Security”로 제안되었다. 이후, 관련된 내용은 “Hardware Metering: A Survey”와 “Counterfeit Integrated CIrcuits: A Rising Threat in the Global Semiconductor Supply Chain”에서 언급된 바 있다.
기재된 실시예는 반도체를 위탁 생산하는 반도체 전문 설계 업체에서 반도체 수량 조절의 제어 권한을 부여할 수 있도록 하는 하드웨어 미터링 기술을 제공함에 목적이 있다.
기재된 실시예는 메모리 방식의 위장 셀을 이용하여 종래보다 간단하고 직관적인 하드웨어 미터링 기술을 제공함에 그 목적이 있다.
실시예에 따른 메모리는, 복수의 메모리 셀들을 포함하되, 복수의 메모리 셀들 중 설계자에 의해 키 값이 미리 은닉된 적어도 하나의 위장 메모리 셀을 포함하고, 위장 메모리 셀은, 문턱 전압이 상이한 적어도 둘 이상의 트랜지스터들을 기반으로 출력 신호가 조절될 수 있다.
이때, 위장 메모리 셀은, 제1 P 채널 트랜지스터, 제2 P 채널 트랜지스터, 제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터를 포함하되, 제1 P 채널 트랜지스터 및 제2 P 채널 트랜지스터 각각의 문턱 전압이 상이하거나, 제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 문턱 전압이 상이할 수 있다.
이때, 위장 메모리 셀은, 제1 P 채널 트랜지스터 및 제2 P 채널 트랜지스터 각각의 소스에 전원이 인가되고, 제1 P 채널 트랜지스터 및 제1 N 채널 트랜지스터 각각의 드레인이 전기적으로 접속되어 출력단(Q)이 형성되고, 제2 P 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 드레인이 전기적으로 접속되어 반전 출력단(Qb)이 형성되고, 제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 소스가 접지되고, 제1 P 채널 트랜지스터 및 제1 N 채널 트랜지스터 각각의 게이트들에 반전 출력단(Qb)이 전기적으로 접속되고, 제2 P 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 게이트들에 출력단(Q)이 전기적으로 접속될 수 있다.
실시예에 따른 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치는, 설계자에 의해 키가 미리 은닉된 적어도 하나의 위장 메모리 셀을 포함하는 메모리 및 메모리의 차폐를 제어하는 제어부를 포함하되, 제어부는, 외부로부터 키가 입력됨에 따라 내부에 저장된 키 위치 정보를 기반으로 메모리의 복수의 메모리 셀들 중에서 해당 키 위치에서 키를 독출하는 단계, 외부로부터 입력된 키와 메모리로부터 독출된 키의 동일성 여부를 판단하는 단계, 판단 결과를 기반으로 인증 신호를 설정하는 단계 및 설정된 인증 신호에 상응하도록 메모리가 정상 동작 또는 전원 차폐되도록 제어하는 단계를 수행할 수 있다.
이때, 위장 메모리 셀은, 문턱 전압이 상이한 적어도 둘 이상의 트랜지스터들을 기반으로 출력 신호가 조절될 수 있다.
이때, 인증 신호를 설정하는 단계는, 외부로부터 입력된 키와 메모리로부터 독출된 키가 동일할 경우, 인증 신호를 '1'로 설정하고, 외부로부터 입력된 키와 메모리로부터 독출된 키가 동일하지 않을 경우, 인증 신호를 '0'으로 설정할 수 있다.
이때, 제어부는, 설정된 인증 신호를 외부로 출력하는 단계를 더 수행하고, 제어하는 단계는, 인증 신호가 '1'일 경우, 외부로부터의 요청에 따라 메모리의 퓨징을 통해 정상 동작되도록 제어할 수 있다.
이때, 제어하는 단계는, 인증 신호가 '0'일 경우, 메모리의 전원이 차폐되도록 제어할 수 있다.
실시예에 따른 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치는, 설계자에 의해 키가 미리 은닉된 적어도 하나의 위장 메모리 셀을 포함하는 메모리 및 메모리의 차폐를 제어하는 제어부를 포함하되, 제어부는, 외부로부터 키 및 키 위치 정보가 입력됨에 따라 키 위치 정보를 기반으로 메모리의 복수의 메모리 셀들 중에서 해당 키 위치에서 키를 독출하는 단계, 외부로부터 입력된 키와 메모리로부터 독출된 키의 동일성 여부를 판단하는 단계, 판단 결과를 기반으로 인증 신호를 설정하는 단계 및 설정된 인증 신호에 상응하도록 메모리가 정상 동작 또는 전원 차폐되도록 제어하는 단계를 수행할 수 있다.
이때, 위장 메모리 셀은, 문턱 전압이 상이한 적어도 둘 이상의 트랜지스터들을 기반으로 출력 신호가 조절될 수 있다.
이때, 인증 신호를 설정하는 단계는, 외부로부터 입력된 키와 메모리로부터 독출된 키가 동일할 경우, 인증 신호를 '1'로 설정하고, 외부로부터 입력된 키와 메모리로부터 독출된 키가 동일하지 않을 경우, 인증 신호를 '0'으로 설정할 수 있다.
이때, 제어부는, 설정된 인증 신호를 외부로 출력하는 단계를 더 수행하고, 제어하는 단계는, 인증 신호가 '1'일 경우, 외부로부터의 요청에 따라 메모리의 퓨징을 통해 정상 동작되도록 제어할 수 있다.
이때, 제어하는 단계는, 인증 신호가 '0'일 경우, 메모리의 전원이 차폐되도록 제어할 수 있다.
실시예에 따른 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치는, 설계자에 의해 키가 미리 은닉된 적어도 하나의 위장 메모리 셀 및 메시지가 미리 저장된 메모리 셀을 포함하는 메모리 및 메모리의 차폐를 제어하는 제어부를 포함하되, 제어부는, 외부로부터 키 위치가 입력됨에 따라 제어부에 미리 저장된 메시지 위치를 기반으로 메모리에 저장된 메시지를 독출하여 출력하는 단계, 메시지 및 외부로부터 입력된 키 위치를 기반으로 메모리로부터 독출된 키를 기반으로 해시 메시지 인증 코드(Hash Message Authentication Code, HMAC) 연산을 수행하는 단계, 외부로부터 외부 HMAC가 입력됨에 따라 내부 HMAC과의 동일성 여부를 판단하는 단계, 동일성 여부 판단 결과를 기반으로 인증 신호를 설정하는 단계 및 설정된 인증 신호에 상응하도록 메모리가 정상 동작 또는 전원 차폐되도록 제어하는 단계를 수행할 수 있다.
이때, 위장 메모리 셀은, 문턱 전압이 상이한 적어도 둘 이상의 트랜지스터들을 기반으로 출력 신호가 조절될 수 있다.
이때, 외부 HMAC은, 키 및 외부로 출력된 메시지에 의해 해시 메시지 인증 코드(Hash Message Authentication Code, HMAC) 연산된 것일 수 있다.
이때, 인증 신호를 설정하는 단계는, 외부 HMAC과 내부 HMAC이 동일할 경우, 인증 신호를 '1'로 설정하고, 외부 HMAC과 내부 HMAC이 동일하지 않을 경우, 인증 신호를 '0'으로 설정할 수 있다.
이때, 제어부는, 설정된 인증 신호를 외부로 출력하는 단계를 더 수행하고, 제어하는 단계는, 인증 신호가 '1'일 경우, 외부로부터의 요청에 따라 메모리의 퓨징을 통해 정상 동작되도록 제어할 수 있다.
이때, 제어하는 단계는, 인증 신호가 '0'일 경우, 메모리의 전원이 차폐되도록 제어할 수 있다.
실시예에 따라, 간단한 방식으로 하드웨어 미터링을 적용하여 칩에 대한 판매 및 유통 권리를 갖는 반도체 설계 전문 업체에서 칩 제작 수량에 대한 제어 및 계측이 가능하게 해준다.
실시예에 따라, SRAM을 사용하는 칩에 위장하여 적용하기 용이하다.
도 1은 실시예에 따른 위장 메모리 셀 구조의 예시도이다.
도 2는 문턱 전압에 따른 트랜지스터 전류 변화 그래프이다.
도 3은 실시예에 따른 메모리 셀의 초기 상태(initial state)의 예시도이다.
도 4는 실시예에 따른 메모리 셀의 과도 상태(transient state)의 예시도이다.
도 5 및 도 6은 실시예에 따른 메모리 셀의 최종 상태(final state)의 예시도이다.
도 7 및 도 8은 실시예에 따른 전압이 인가된 후 시간 경과에 따른 출력단(Q) 및 반전 출력단(Qb)의 전압 변화 그래프이다.
도 9는 본 발명의 제1 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링 장치의 블록도이다.
도 10은 본 발명의 제1 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링 장치의 상세 블록도이다.
도 11은 본 발명의 제1 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링 장치의 상세 블록도이다.
도 12는 본 발명의 제2 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링 장치의 블록도이다.
도 13은 본 발명의 제2 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링 장치의 상세 블록도이다.
도 14는 본 발명의 제2 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링의 시험 절차도이다.
도 15는 본 발명의 제3 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링 장치의 블록도이다.
도 16은 본 발명의 제3 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링 장치의 상세 블록도이다.
도 17은 본 발명의 제3 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링의 시험 절차도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 "제1" 또는 "제2" 등이 다양한 구성요소를 서술하기 위해서 사용되나, 이러한 구성요소는 상기와 같은 용어에 의해 제한되지 않는다. 상기와 같은 용어는 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용될 수 있다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 또는 "포함하는(comprising)"은 언급된 구성요소 또는 단계가 하나 이상의 다른 구성요소 또는 단계의 존재 또는 추가를 배제하지 않는다는 의미를 내포한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 해석될 수 있다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서는, 실시예에 따른 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치에 대해 상세히 설명된다.
본 발명은 메모리에 설계자만 알 수 있는 정보를 위장 메모리 셀을 기록하여, 추후 반도체를 위탁 생산하는 반도체 전문 설계 업체에서 반도체 수량 조절의 제어 권한을 부여할 수 있도록 하는 하드웨어 미터링 기술을 제공한다.
즉, 설계 시, 설계자가 메모리에 키를 숨겨놓고, 칩 제작 이후 테스트 과정에서 키를 확인하지 않은 칩은 전원이 잠기도록(lock) 설계할 수 있다. 칩 제작 이후, 키를 확인한 칩만 전원을 풀어주어 정상 동작을 할 수 있도록 한다.
이때, 위장 메모리 셀은, 문턱 전압이 상이한 적어도 둘 이상의 트랜지스터들을 기반으로 출력 신호가 조절될 수 있다.
그러면, 우선 도 1 내지 도 8을 참조하여 위장 메모리 셀에 대해 살펴보기로 한다.
도 1은 실시예에 따른 위장 메모리 셀 구조의 예시도이다. 그러나, 도 1은 본 발명의 일 실시 예일 뿐 본 발명은 이에 한정되지 않는다. 즉, 위장 메모리 셀은, 문턱 전압이 서로 상이한 복수의 트랜지스터들을 다양하게 조합하여 메모리 데이터를 생성하는 다른 회로 구성을 가질 수도 있다.
도 1을 참조하면, 위장 메모리 셀은, 제1 P 채널 트랜지스터(P-MOSTET, PM1), 제2 P 채널 트랜지스터(P-MOSFET, PM2), 제1 N 채널 트랜지스터(N-MOSFET, NM1) 및 제2 N 채널 트랜지스터(N-MOSFET, NM2)가 래치 회로로 구성된 것일 수 있다.
즉, 실시예에 따라, 제1 P 채널 트랜지스터(PM1)의 소스 및 제2 P 채널 트랜지스터(PM2)의 소스에 전원이 인가될 수 있다.
제1 P 채널 트랜지스터(PM1)의 드레인에 제1 N 채널 트랜지스터(NM1)의 드레인이 전기적으로 접속되어 출력단(Q)이 형성될 수 있고, 제2 P 채널 트랜지스터(PM2)의 드레인에 제2 N 채널 트랜지스터(NM2)의 드레인이 전기적으로 접속되어 반전 출력단(Qb)이 형성될 수 있다.
제1 N 채널 트랜지스터(NM1)의 소스 및 제2 N 채널 트랜지스터(NM2)의 소스가 접지될 수 있다.
제1 P 채널 트랜지스터(PM1) 및 제1 N 채널 트랜지스터(NM1) 각각의 게이트들에 반전 출력단(Qb)이 전기적으로 접속되고, 제2 P 채널 트랜지스터(PM2) 및 제2 N 채널 트랜지스터(NM2) 각각의 게이트들에 출력단(Q)이 전기적으로 접속될 수 있다.
이때, 제1 P 채널 트랜지스터(PM1) 및 제2 P 채널 트랜지스터(PM2) 각각은 상이한 문턱 전압에 의해 채널 온(ON)될 수 있다.
또는, 제1 N 채널 트랜지스터(NM1) 및 제2 N 채널 트랜지스터(NM2) 각각은 상이한 문턱 전압에 의해 채널 온(ON)될 수 있다.
이때, 문턱 전압은, 일반적인 문턱전압(Normal Threshold Voltage, NVT), NVT 미만의 문턱전압(Low Threshold Voltage, LVT) 및 NVT를 초과하는 문턱전압(High Threshold Voltage, HVT) 중 하나일 수 있다.
도 2는 문턱 전압에 따른 트랜지스터 전류 변화 그래프이다.
도 2를 참조하면, 트랜지스터에 흐르는 전류(IDS)는 문턱 전압의 크기에 반비례하여 증가하므로, 문턱 전압에 따라 트랜지스터에 흐르는 전류량이 조절될 수 있다.
따라서, 서로 상이한 문턱 전압을 갖는 트랜지스터들을 다양하게 배치하여 따라 래치의 출력단(Q) 및 반전 출력단(Qb) 값이 각각 하이 레벨(High level, HL)인 '1' 및 로우 레벨(Low Level, LL)인 '0'으로 결정되거나, 로우 레벨(Low Level, LL)인 '0' 및 하이 레벨(High level, HL)인 '1'로 결정되도록 할 수 있다.
도 3은 실시예에 따른 메모리 셀의 초기 상태(initial state)의 예시도이고, 도 4는 실시예에 따른 메모리 셀의 과도 상태(transient state)의 예시도이고, 도 5 및 도 6은 실시예에 따른 메모리 셀의 최종 상태(final state)의 예시도이고, 도 7 및 도 8은 실시예에 따른 전압이 인가된 후 시간 경과에 따른 출력단(Q) 및 반전 출력단(Qb)의 전압 변화 그래프이다.
도 3을 참조하면, 트랜지스터들의 게이트에 인가되는 전압(VDD)이 로우 레벨 '0'인 초기 상태(initial state)에서 P 채널 트랜지스터들(PM1, PM2)은 채널 온(ON)되고, N 채널 트랜지스터들(NM1, NM2)은 채널 오프(OFF)된다. 이때, 출력단(Q) 및 반전 출력단(Qb)의 값은 전원(VDD)과 동일하게 로우 레벨 '0'일 수 있다.
도 4를 참조하면, 전압이 인가된 후 시간이 경과됨에 따라, 트랜지스터들의 게이트에 인가되는 전압(VDD)이 로우 레벨 '0'에서 하이 레벨 '1'로 상승하기 시작하는 과도 상태(transient state)에서 N 채널 트랜지스터들(NM1, NM2) 각각의 게이트 전압인 Q와 Qb가 '0'에서 '1'로 전원 전압과 동일하게 상승하게 된다.
그런데, 전술한 바와 같이, N 채널 트랜지스터들(NM1, NM2) 서로 문턱 전압이 상이하므로, 문턱 전압이 작은 트랜지스터가 먼저 채널 온(ON)될 수 있다. 그러면, 먼저 채널 온(ON)되는 N 채널 트랜지스터는 N 채널 트랜지스터의 게이트 전압을 '0으로 만들어 오프(OFF)시킨다.
즉, 도 6에 도시된 바와 같이, 제1 N 채널 트랜지스터(MM1)이 제2 N 채널 트랜지스터(MM2) 보다 문턱 전압보다 높을 경우, 제2 N 채널 트랜지스터(MM2)이 먼저 채널 온(ON)된다. 따라서, 도 16에 도시된 바와 같이, 반전 출력단(Qb)의 전압이 하강하여 '0'이 되므로, 제1 N 채널 트랜지스터(MM1)의 게이트에 인가되는 전압이 '0'이 되어 채널 오프(OFF)된다.
반면, 도 8에 도시된 바와 같이, 제2 N 채널 트랜지스터(MM2)이 제1 N 채널 트랜지스터(MM1) 보다 문턱 전압보다 높을 경우, 제1 N 채널 트랜지스터(MM1)이 먼저 채널 온(ON)된다. 따라서, 도 18에 도시된 바와 같이, 출력단(Q)의 전압이 하강하여 '0'이 되므로, 제2 N 채널 트랜지스터(NM2)의 게이트에 인가되는 전압이 '0'이 되어 채널 오프(OFF)된다.
대칭되는 트랜지스터들이 동일한 문턱전압을 가진 경우에는 출력단(Q) 및 반전 출력단(Qb)의 값을 예측할 수 없지만, 전술한 바와 같이 하나의 트랜지스터를 문턱 전압이 높은 트랜지스터로 대체하여 사용할 경우, 출력단(Q) 및 반전 출력단(Qb)의 값을 임의로 지정할 수 있다. 따라서, 출력단(Q) 및 반전 출력단(Qb)의 값에 따라 후보 논리 게이트들 중 하나로 동작되는 위장 논리 게이트가 구현될 수 있다.
한편, 본 발명의 메모리 방식의 위장 메모리 셀을 이용한 하드웨어 미터링 장치는 다음의 세 가지 실시예들이 가능하다.
제1 실시예에서는, 칩의 설계 단계에서 메모리에 위장 셀을 이용하여 저장한 키와 테스트할 때 입력하는 키를 단순 비교하여, 메모리의 정상 동작 및 전원 차폐를 제어할 수 있다. 이와 같이 키만을 사용하는 방식은 간단하여 추가 회로 구성에 대한 부담이 적다는 이점이 있다.
제2 실시예에서는, 외부로부터 키와 키 위치 정보를 입력받아 메모리의 정상 동작 및 전원 차폐를 제어할 수 있다. 이와 같이 키와 키 위치 정보를 사용하는 방식은 fab에 키 정보 노출에 대한 위험이 축소할 수 있다.
제3 실시예에서는, 해시 메시지 인증 코드(Hash Message Authentication Code, HMAC)을 적용하여 메모리의 정상 동작 및 전원 차폐를 제어할 수 있다. 이는 입출력 신호 중 키가 직접 노출되지 않아 다른 두 방식에 비해 보안성이 높다.
실시예들 각각의 입/출력 요소, 설계 시 칩에 내장되는 정보, Fab에 노출될 수 있는 요소는 다음의 <표 1>과 같을 수 있다.
실시예 입력 출력 설계시 칩내장 Fab 노출가능요소
제1 실시예 키 - 키
키 위치		 키 위치
제2 실시예 키
키 위치		 - 키 -
제3 실시예 키 위치 msg 키
msg
HMAC 로직		 msg
그러면, 전술한 세가지 실시예들에 대해 도 9 내지 도 17을 참조하여 상세히 설명하기로 한다.
<제1 실시예>
도 9는 본 발명의 제1 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링 장치의 블록도이고, 도 10은 본 발명의 제1 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링 장치의 상세 블록도이다.
도 9 및 10을 참조하면, 본 발명의 제1 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링 장치(100)는, 제어부(110) 및 메모리(120)를 포함할 수 있다.
이때, 메모리(120)는, 인터페이스(121), 메모리 코어(122) 및 전원 차폐 스위치(PWR short)(123)을 포함할 수 있다.
이때, 메모리(120)는, 도 9 및 도 10에 도시된 바와 같이, SRAM(Static Random Access Memory)일 수 있다. 그러나, 이는 일 예일 뿐, 본 발명은 이에 한정되지 않는다.
인터페이스(121)는, 제어부(110)로부터의 요청을 수신하고, 그에 대한 응답으로 메모리 셀에 기록된 정보를 제어부(110)로 반환할 수 있다.
메모리 코어(122)는, 복수의 메모리 셀들을 포함하되, 복수의 메모리 셀들 중 소정 위치에 설계자에 의해 키 값이 미리 은닉된 적어도 하나의 위장 메모리 셀(122-1)을 포함할 수 있다.
이때, 위장 메모리 셀(122-1)은, 문턱 전압이 상이한 적어도 둘 이상의 트랜지스터들을 기반으로 출력 신호가 조절되는 것일 수 있다. 위장 메모리 셀(122-1)의 상세한 설명은 도 1 내지 도 8을 참조하여 전술한 내용과 동일하므로, 여기서는 그 상세한 설명을 생략하기로 한다.
즉, 원래 메모리 코어(122)의 메모리 셀은 입/출력이 서로 연결된 NOT 게이트가 전원이 인가되면서 PVT(Process, voltage, temperature) 변동 때문에 어떤 값이 출력될 지 알 수 없다. 그런데, 실시예에 따른 위장 메모리 셀(122-1)은, 트랜지스터들을 의도적으로 문턱 전압이 상이하도록 구성하면, 전원 인가 시 항상 고정적으로 동일한 값이 출력되도록 할 수 있다.
또한, 위장 메모리 셀(122-1)은, 원래 메모리의 다른 메모리 셀과 동일한 형태로, 다른 메모리 셀과 같이 값을 읽고 쓰는 데 문제가 없다.
따라서, 일반적인 메모리 내부에 위장 메모리 셀(122-1)을 섞어놓아도 설계자 외에는 위장 메모리 셀이 무엇인지를 구별할 수가 없다. 따라서, 이러한 위장 메모리 셀(122-1)을 적용하여 메모리 내부에 설계자만 아는 위치에 키를 은닉할 수 있다.
이러한 메모리 방식의 위장 셀을 이용하여 하드웨어 미터링에 적용하면, 이전의 하드웨어 미터링 기법들보다 더 직관적이며 효율적으로 하드웨어 미터링을 적용하여 활용할 수 있다.
전원 차폐 스위치(PWR short)(123)는, 제어부(110)로부터 입력되는 제어 신호에 따라 스위칭 온/오프되어, 칩을 정상 동작하게 하거나, 정상 동작하지 못하게 할 수 있다. 즉, 설계자가 위장 메모리 셀(122-1)에 저장한 키의 인증 여부에 따라 칩의 사용 가능 여부를 제어할 수 있다.
제어부(110)는 메모리(120)의 정상칩 여부에 따라 차폐를 제어하는 것으로, 제1 실시예에 따라 내부에 키 위치(Key location) 정보를 미리 저장하고 있다.
이때, 키 위치(Key location) 정보는 설계 단계에서 저장된 것일 수 있다.
도 11은 본 발명의 제1 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링의 시험 절차도이다.
도 11을 참조하면, 제어부(110)는, 설계자(10)로부터 키가 입력(S210)됨에 따라, 인터페이스(121)를 통해 내부에 저장된 키 위치 정보를 기반으로 메모리의 복수의 메모리 셀들 중에서 해당 키 위치에서 키를 독출한다(S220).
그런 후, 제어부(110)는, 외부로부터 입력된 키와 메모리로부터 독출된 키를 비교하여, 동일성 여부를 판단한다(S230).
S230의 판단 결과 외부로부터 입력된 키와 메모리로부터 독출된 키가 동일할 경우, 제어부(110)는 메모리를 정상칩으로 판정하여 인증 신호(Authentic flag)를 '1'로 설정하고, 설정된 인증 신호를 외부로 출력한다(S240).
그러면, 설계자(10)는 인증 신호에 따라 정상 칩임을 확인(S250)하고, 쇼트 프리 신호를 입력하고, 테스트를 종료한다.
그러면, 제어부(110)는, 외부로부터의 입력에 따라 쇼프 프리(short free)로 퓨징(fusing)하여 메모리를 정상 동작시킨다(S260). 즉, 제어부(110)의 쇼트 신호(short)는 전원 차폐 스위치(PWR Short)(123)를 닫지 못하게 되며, 메모리가 정상 동작한다.
반면, S230의 판단 결과 외부로부터 입력된 키와 메모리로부터 독출된 키가 동일하지 않을 경우, 제어부(110)는 인증 신호를 '0'으로 설정하고, 설정된 인증 신호를 외부로 출력한다(S270).
그러면, 설계자(10)는 인증 신호에 따라 비정상 칩으로 확인(S280)하고, 테스트를 종료한다.
아울러, 제어부(110)는, 인증 신호가 '0'일 경우, 메모리의 전원이 차폐(Short)되도록 제어할 수 있다(S290). 즉, 쇼트 프리가 퓨징되어 있지 않으면, 제어부(110)는 일정 시간 후, 메모리의 전원 차폐 스위치(PWR short)(123)를 닫아주어 메모리가 정상 동작하지 못하게 한다.
<제2 실시예>
도 12는 본 발명의 제2 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링 장치의 블록도이고, 도 13은 본 발명의 제2 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링 장치의 상세 블록도이다.
도 12 및 13을 참조하면, 본 발명의 제2 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링 장치(300)는, 제어부(310) 및 메모리(320)를 포함할 수 있다.
이때, 메모리(320)는, 인터페이스(321), 메모리 코어(322) 및 전원 차폐 스위치(PWR short)(323)을 포함할 수 있다.
이때, 메모리(320)는, 도 12 및 도 13에 도시된 바와 같이, SRAM(Static Random Access Memory)일 수 있다. 그러나, 이는 일 예일 뿐, 본 발명은 이에 한정되지 않는다.
인터페이스(321)는, 제어부(310)로부터의 요청을 수신하고, 그에 대한 응답으로 메모리 셀에 기록된 정보를 제어부(310)로 반환할 수 있다.
메모리 코어(322)는, 복수의 메모리 셀들을 포함하되, 복수의 메모리 셀들 중 소정 위치에 설계자에 의해 키 값이 미리 은닉된 적어도 하나의 위장 메모리 셀(322-1)을 포함할 수 있다.
이때, 위장 메모리 셀(322-1)은, 문턱 전압이 상이한 적어도 둘 이상의 트랜지스터들을 기반으로 출력 신호가 조절되는 것일 수 있다. 위장 메모리 셀(322-1)의 상세한 설명은 도 1 내지 도 8을 참조하여 전술한 내용과 동일하므로, 여기서는 그 상세한 설명을 생략하기로 한다.
즉, 원래 메모리 코어(322)의 메모리 셀은 입/출력이 서로 연결된 NOT 게이트가 전원이 인가되면서 PVT(Process, voltage, temperature) 변동 때문에 어떤 값이 출력될 지 알 수 없다. 그런데, 실시예에 따른 위장 메모리 셀(322-1)은, 트랜지스터들을 의도적으로 문턱 전압이 상이하도록 구성하면, 전원 인가 시 항상 고정적으로 동일한 값이 출력되도록 할 수 있다.
또한, 위장 메모리 셀(322-1)은, 원래 메모리의 다른 메모리 셀과 동일한 형태로, 다른 메모리 셀과 같이 값을 읽고 쓰는 데 문제가 없다.
따라서, 일반적인 메모리 내부에 위장 메모리 셀(322-1)을 섞어놓아도 설계자 외에는 위장 메모리 셀이 무엇인지를 구별할 수가 없다. 따라서, 이러한 위장 메모리 셀(322-1)을 적용하여 메모리 내부에 설계자만 아는 위치에 키를 은닉할 수 있다.
이러한 메모리 방식의 위장 셀을 이용하여 하드웨어 미터링에 적용하면, 이전의 하드웨어 미터링 기법들보다 더 직관적이며 효율적으로 하드웨어 미터링을 적용하여 활용할 수 있다.
전원 차폐 스위치(PWR short)(323)는, 제어부(310)로부터 입력되는 제어 신호에 따라 스위칭 온/오프되어, 칩을 정상 동작하게 하거나, 정상 동작하지 못하게 할 수 있다. 즉, 설계자가 위장 메모리 셀(322-1)에 저장한 키의 인증 여부에 따라 칩의 사용 가능 여부를 제어할 수 있다.
제어부(310)는 메모리(320)의 정상칩 여부에 따라 차폐를 제어하는 것으로, 제2 실시예에 따라 외부로부터 키 위치(Key location) 정보를 입력받아 메모리(120)로부터 키 값을 독출할 수 있다.
도 14는 본 발명의 제2 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링의 시험 절차도이다.
도 14를 참조하면, 제어부(310)는, 설계자(10)로부터 키 및 키 위치 정보가 입력(S410)됨에 따라, 인터페이스(321)를 통해 외부로부터 입력된 키 위치 정보를 기반으로 메모리의 복수의 메모리 셀들 중에서 해당 키 위치에서 키를 독출한다(S420).
그런 후, 제어부(310)는, 외부로부터 입력된 키와 메모리로부터 독출된 키를 비교하여, 동일성 여부를 판단한다(S430).
S230의 판단 결과 외부로부터 입력된 키와 메모리로부터 독출된 키가 동일할 경우, 제어부(310)는 메모리를 정상칩으로 판정하여 인증 신호(Authentic flag)를 '1'로 설정하고, 설정된 인증 신호를 외부로 출력한다(S440).
그러면, 설계자(10)는 인증 신호에 따라 정상 칩임을 확인(S450)하고, 쇼트 프리신호를 입력하고, 테스트를 종료한다.
그러면, 제어부(310)는, 외부로부터의 입력에 따라 쇼프 프리(short free)로 퓨징(fusing)하여 메모리를 정상 동작시킨다(S460). 즉, 제어부(310)의 쇼트 신호(short)는 전원 차폐 스위치(PWR Short)(323)를 닫지 못하게 되며, 메모리가 정상 동작한다.
반면, S230의 판단 결과 외부로부터 입력된 키와 메모리로부터 독출된 키가 동일하지 않을 경우, 제어부(310)는 인증 신호를 '0'으로 설정하고, 설정된 인증 신호를 외부로 출력한다(S470).
그러면, 설계자(30)는 인증 신호에 따라 비정상 칩으로 확인(S480)하고, 테스트를 종료한다.
아울러, 제어부(310)는, 인증 신호가 '0'일 경우, 메모리의 전원이 차폐(Short)되도록 제어할 수 있다(S490). 즉, 쇼트 프리가 퓨징되어 있지 않으면, 제어부(310)는 일정 시간 후, 메모리의 전원 차폐 스위치(PWR short)(323)를 닫아주어 메모리가 정상 동작하지 못하게 한다.
<제3 실시예>
도 15는 본 발명의 제3 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링 장치의 블록도이고, 도 16은 본 발명의 제3 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링 장치의 상세 블록도이다.
도 15 및 16을 참조하면, 본 발명의 제3 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링 장치(500)는, 제어부(510) 및 메모리(520)를 포함할 수 있다.
이때, 메모리(520)는, 인터페이스(521), 메모리 코어(522) 및 전원 차폐 스위치(PWR short)(523)을 포함할 수 있다.
이때, 메모리(520)는, 도 15 및 도 16에 도시된 바와 같이, SRAM(Static Random Access Memory)일 수 있다. 그러나, 이는 일 예일 뿐, 본 발명은 이에 한정되지 않는다.
인터페이스(521)는, 제어부(510)로부터의 요청을 수신하고, 그에 대한 응답으로 메모리 셀에 기록된 정보를 제어부(510)로 반환할 수 있다.
메모리 코어(522)는, 복수의 메모리 셀들을 포함하되, 복수의 메모리 셀들 중 소정 위치에 설계자에 의해 키가 은닉된 적어도 하나의 위장 메모리 셀(522-1)을 포함할 수 있다.
이때, 위장 메모리 셀(522-1)은, 문턱 전압이 상이한 적어도 둘 이상의 트랜지스터들을 기반으로 출력 신호가 조절되는 것일 수 있다. 위장 메모리 셀(522-1)의 상세한 설명은 도 1 내지 도 8을 참조하여 전술한 내용과 동일하므로, 여기서는 그 상세한 설명을 생략하기로 한다.
즉, 원래 메모리 코어(522)의 메모리 셀은 입/출력이 서로 연결된 NOT 게이트가 전원이 인가되면서 PVT(Process, voltage, temperature) 변동 때문에 어떤 값이 출력될 지 알 수 없다. 그런데, 실시예에 따른 위장 메모리 셀(522-1)은, 트랜지스터들을 의도적으로 문턱 전압이 상이하도록 구성하면, 전원 인가 시 항상 고정적으로 동일한 값이 출력되도록 할 수 있다.
또한, 위장 메모리 셀(522-1)은, 원래 메모리의 다른 메모리 셀과 동일한 형태로, 다른 메모리 셀과 같이 값을 읽고 쓰는 데 문제가 없다.
따라서, 일반적인 메모리 내부에 위장 메모리 셀(522-1)을 섞어놓아도 설계자 외에는 위장 메모리 셀이 무엇인지를 구별할 수가 없다. 따라서, 이러한 위장 메모리 셀(522-1)을 적용하여 메모리 내부에 설계자만 아는 위치에 키를 은닉할 수 있다.
이러한 메모리 방식의 위장 메모리 셀을 이용하여 하드웨어 미터링에 적용하면, 이전의 하드웨어 미터링 기법들보다 더 직관적이며 효율적으로 하드웨어 미터링을 적용하여 활용할 수 있다.
또한, 제3 실시예에 따라, 메모리 코어(522)는, 설계 시, SRAM 내부 임의의 위치의 메모리 셀(522-2)의 값을 메시지로 지정하고, 메시지를 PUF(Physical Unclonable Function)와 같은 칩마다 다른 고유값으로 사용한다.
전원 차폐 스위치(PWR short)(523)는, 제어부(510)로부터 입력되는 제어 신호에 따라 스위칭 온/오프되어, 칩을 정상 동작하게 하거나, 정상 동작하지 못하게 할 수 있다.
이때, 제3 실시예에 따라, 설계자가 위장 메모리 셀(522-1)에 저장한 키 및 소정 위치의 메모리 셀(522-2)에 저장한 메시지를 기반으로 하는 HMAC의 인증 여부에 따라 칩의 사용 가능 여부를 제어할 수 있다.
제어부(510)는 메모리(520)의 정상칩 여부에 따라 차폐를 제어하는 것으로, 제3 실시예에 따라 내부에 메시지 위치(MSG location) 정보를 미리 저장하고 있다.
또한, 제어부(510)는 위장 메모리 셀(522-1)에 저장한 키 및 소정 위치의 메모리 셀(522-2)에 저장한 메시지를 기반으로 하는 해시 메시지 인증 코드(Hash Message Authentication Code, HMAC) 연산을 수행하는 모듈(511)을 포함할 수 있다.
이때, 메시지 위치(Key location) 정보 및 HMAC 연산 모듈(511)은 설계 단계에서 저장된 것일 수 있다.
도 17은 본 발명의 제3 실시예에 따른 메모리 방식의 위장 셀 기반 하드웨어 미터링의 시험 절차도이다.
도 17을 참조하면, 제어부(510)는, 설계자(10)로부터 키 위치 정보가 입력(S610)됨에 따라, 인터페이스(521)를 통해 내부에 저장된 메시지 위치 정보를 기반으로 메모리의 복수의 메모리 셀들 중에서 해당 메시지 위치에서 메시지를 독출하고 외부로 출력한다(S620).
그러면, 설계자(10)는 메시지를 수신하여 저장(S630)하고, 키 및 출력된 메시지에 의해 해시 메시지 인증 코드(Hash Message Authentication Code, HMAC) 연산을 통해 생성된 외부(Outer) HMAC을 제어부(510)에 전달한다(S640).
한편, 제어부(510)는, 인터페이스(521)를 통해 외부로부터 입력된 키 위치 정보를 기반으로 메모리의 복수의 메모리 셀들 중에서 해당 키 위치에서 키를 독출한다(S650).
그런 후, 제어부(510)는, 독출된 메시지 및 키를 기반으로 해시 메시지 인증 코드(Hash Message Authentication Code, HMAC) 연산을 통해 내부(Inter) HMAC을 생성한다(S660).
그런 후, 제어부(510)는, 외부로부터 외부 HMAC가 입력됨에 따라 내부 HMAC과의 동일성 여부를 판단한다(S670).
S670의 판단 결과 외부로부터 내부 HMAC과 외부 HMAC이 동일할 경우, 제어부(510)는 메모리를 정상칩으로 판정하여 인증 신호(Authentic flag)를 '1'로 설정하고, 설정된 인증 신호를 외부로 출력한다(S680).
그러면, 설계자(50)는 인증 신호에 따라 정상 칩임을 확인(S690)하고, 쇼트 프리신호를 입력하고, 테스트를 종료한다.
그러면, 제어부(510)는, 외부로부터의 입력에 따라 쇼프 프리(short free)로 퓨징(fusing)하여 메모리를 정상 동작시킨다(S700). 즉, 제어부(510)의 쇼트 신호(short)는 전원 차폐 스위치(PWR Short)(523)를 닫지 못하게 되며, 메모리가 정상 동작한다.
반면, S670의 판단 결과 외부로부터 입력된 키와 메모리로부터 독출된 키가 동일하지 않을 경우, 제어부(510)는 인증 신호를 '0'으로 설정하고, 설정된 인증 신호를 외부로 출력한다(S710).
그러면, 설계자(10)는 인증 신호에 따라 비정상 칩으로 확인(S720)하고, 테스트를 종료한다.
아울러, 제어부(510)는, 인증 신호가 '0'일 경우, 메모리의 전원이 차폐(Short)되도록 제어할 수 있다(S730). 즉, 쇼트 프리가 퓨징되어 있지 않으면, 제어부(510)는 일정 시간 후, 메모리의 전원 차폐 스위치(PWR short)(123)를 닫아주어 메모리가 정상 동작하지 못하게 한다.
이상에서 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (19)

  1. 복수의 메모리 셀들을 포함하되, 복수의 메모리 셀들 중 설계자에 의해 키 값이 미리 은닉되어 설계자에 의해서만 구별되는 적어도 하나의 위장 메모리 셀을 포함하는 메모리 코어;
    외부로부터의 요청에 따라 메모리 코어의 복수의 메모리 셀들에 기록된 정보를 출력하는 인터페이스; 및
    미리 은닉된 키의 인증 결과에 따라 메모리 코어의 전원이 온/오프되는 전원 차폐 스위치를 포함하되,
    적어도 하나의 위장 메모리 셀은,
    문턱 전압이 상이한 적어도 둘 이상의 트랜지스터들을 기반으로 출력 신호가 조절되어, 전원 인가시 고정적으로 동일한 값을 출력하는 것을 특징으로 하는 메모리.
  2. 제1 항에 있어서, 메모리 셀은,
    제1 P 채널 트랜지스터, 제2 P 채널 트랜지스터, 제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터를 포함하되,
    제1 P 채널 트랜지스터 및 제2 P 채널 트랜지스터 각각의 문턱 전압이 상이하거나, 제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 문턱 전압이 상이한 것을 특징으로 하는 메모리.
  3. 제2 항에 있어서, 메모리 셀은,
    제1 P 채널 트랜지스터 및 제2 P 채널 트랜지스터 각각의 소스에 전원이 인가되고,
    제1 P 채널 트랜지스터 및 제1 N 채널 트랜지스터 각각의 드레인이 전기적으로 접속되어 출력단(Q)이 형성되고,
    제2 P 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 드레인이 전기적으로 접속되어 반전 출력단(Qb)이 형성되고,
    제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 소스가 접지되고,
    제1 P 채널 트랜지스터 및 제1 N 채널 트랜지스터 각각의 게이트들에 반전 출력단(Qb)이 전기적으로 접속되고,
    제2 P 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 게이트들에 출력단(Q)이 전기적으로 접속되는 것을 특징으로 하는 메모리.
  4. 복수의 메모리 셀들 중 설계자에 의해 키가 미리 은닉되어 설계자에 의해서만 구별되는 적어도 하나의 위장 메모리 셀을 포함하는 메모리; 및
    메모리의 차폐를 제어하는 제어부를 포함하되,
    적어도 하나의 위장 메모리 셀은,
    문턱 전압이 상이한 적어도 둘 이상의 트랜지스터들을 기반으로 출력 신호가 조절되어, 전원 인가시 고정적으로 동일한 값을 출력하고,
    제어부는,
    외부로부터 키가 입력됨에 따라 내부에 저장된 키 위치 정보를 기반으로 메모리의 복수의 메모리 셀들 중에서 해당 키 위치에서 키를 독출하는 단계;
    외부로부터 입력된 키와 메모리로부터 독출된 키의 동일성 여부를 판단하는 단계;
    판단 결과를 기반으로 인증 신호를 설정하는 단계; 및
    설정된 인증 신호에 상응하도록 메모리가 정상 동작 또는 전원 차폐되도록 제어하는 단계를 수행하는, 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치.
  5. 제4 항에 있어서, 위장 메모리 셀은,
    제1 P 채널 트랜지스터, 제2 P 채널 트랜지스터, 제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터를 포함하되,
    제1 P 채널 트랜지스터 및 제2 P 채널 트랜지스터 각각의 문턱 전압이 상이하거나, 제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 문턱 전압이 상이하되,
    제1 P 채널 트랜지스터 및 제2 P 채널 트랜지스터 각각의 소스에 전원이 인가되고,
    제1 P 채널 트랜지스터 및 제1 N 채널 트랜지스터 각각의 드레인이 전기적으로 접속되어 출력단(Q)이 형성되고,
    제2 P 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 드레인이 전기적으로 접속되어 반전 출력단(Qb)이 형성되고,
    제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 소스가 접지되고,
    제1 P 채널 트랜지스터 및 제1 N 채널 트랜지스터 각각의 게이트들에 반전 출력단(Qb)이 전기적으로 접속되고,
    제2 P 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 게이트들에 출력단(Q)이 전기적으로 접속되는 것을 특징으로 하는 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치.
  6. 제4 항에 있어서, 인증 신호를 설정하는 단계는,
    외부로부터 입력된 키와 메모리로부터 독출된 키가 동일할 경우, 인증 신호를 '1'로 설정하고,
    외부로부터 입력된 키와 메모리로부터 독출된 키가 동일하지 않을 경우, 인증 신호를 '0'으로 설정하는 것을 특징으로 하는 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치.
  7. 제6 항에 있어서, 제어부는,
    설정된 인증 신호를 외부로 출력하는 단계를 더 수행하고,
    제어하는 단계는,
    인증 신호가 '1'일 경우, 외부로부터의 요청에 따라 메모리의 퓨징을 통해 정상 동작되도록 제어하는 것을 특징으로 하는 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치.
  8. 제6 항에 있어서, 제어하는 단계는,
    인증 신호가 '0'일 경우, 메모리의 전원이 차폐되도록 제어하는 것을 특징으로 하는 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치.
  9. 복수의 메모리 셀들 중 설계자에 의해 키가 미리 은닉되어 설계자에 의해서만 구별되는 적어도 하나의 위장 메모리 셀을 포함하는 메모리; 및
    메모리의 차폐를 제어하는 제어부를 포함하되,
    적어도 하나의 위장 메모리 셀은,
    문턱 전압이 상이한 적어도 둘 이상의 트랜지스터들을 기반으로 출력 신호가 조절되어, 전원 인가시 고정적으로 동일한 값을 출력하고,
    제어부는,
    외부로부터 키 및 키 위치 정보가 입력됨에 따라 키 위치 정보를 기반으로 메모리의 복수의 메모리 셀들 중에서 해당 키 위치에서 키를 독출하는 단계;
    외부로부터 입력된 키와 메모리로부터 독출된 키의 동일성 여부를 판단하는 단계;
    판단 결과를 기반으로 인증 신호를 설정하는 단계; 및
    설정된 인증 신호에 상응하도록 메모리가 정상 동작 또는 전원 차폐되도록 제어하는 단계를 수행하는, 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치.
  10. 제9 항에 있어서, 위장 메모리 셀은,
    제1 P 채널 트랜지스터, 제2 P 채널 트랜지스터, 제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터를 포함하되,
    제1 P 채널 트랜지스터 및 제2 P 채널 트랜지스터 각각의 문턱 전압이 상이하거나, 제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 문턱 전압이 상이하되,
    제1 P 채널 트랜지스터 및 제2 P 채널 트랜지스터 각각의 소스에 전원이 인가되고,
    제1 P 채널 트랜지스터 및 제1 N 채널 트랜지스터 각각의 드레인이 전기적으로 접속되어 출력단(Q)이 형성되고,
    제2 P 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 드레인이 전기적으로 접속되어 반전 출력단(Qb)이 형성되고,
    제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 소스가 접지되고,
    제1 P 채널 트랜지스터 및 제1 N 채널 트랜지스터 각각의 게이트들에 반전 출력단(Qb)이 전기적으로 접속되고,
    제2 P 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 게이트들에 출력단(Q)이 전기적으로 접속되는 것을 특징으로 하는 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치.
  11. 제9 항에 있어서, 인증 신호를 설정하는 단계는,
    외부로부터 입력된 키와 메모리로부터 독출된 키가 동일할 경우, 인증 신호를 '1'로 설정하고,
    외부로부터 입력된 키와 메모리로부터 독출된 키가 동일하지 않을 경우, 인증 신호를 '0'으로 설정하는 것을 특징으로 하는 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치.
  12. 제11 항에 있어서, 제어부는,
    설정된 인증 신호를 외부로 출력하는 단계를 더 수행하고,
    제어하는 단계는,
    인증 신호가 '1'일 경우, 외부로부터의 요청에 따라 메모리의 퓨징을 통해 정상 동작되도록 제어하는 것을 특징으로 하는 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치.
  13. 제11 항에 있어서, 제어하는 단계는,
    인증 신호가 '0'일 경우, 메모리의 전원이 차폐되도록 제어하는 것을 특징으로 하는 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치.
  14. 복수의 메모리 셀들 중 설계자에 의해 키가 미리 은닉되어 설계자에 의해서만 구별되는 적어도 하나의 위장 메모리 셀 및 메시지가 저장된 메모리 셀을 포함하는 메모리; 및
    메모리의 차폐를 제어하는 제어부를 포함하되,
    적어도 하나의 위장 메모리 셀은,
    문턱 전압이 상이한 적어도 둘 이상의 트랜지스터들을 기반으로 출력 신호가 조절되어, 전원 인가시 고정적으로 동일한 값을 출력하고,
    제어부는,
    외부로부터 키 위치가 입력됨에 따라 제어부에 미리 저장된 메시지 위치를 기반으로 메모리에 저장된 메시지를 독출하여 출력하는 단계;
    메시지 및 외부로부터 입력된 키 위치를 기반으로 메모리로부터 독출된 키를 기반으로 해시 메시지 인증 코드(Hash Message Authentication Code, HMAC) 연산을 수행하는 단계;
    외부로부터 외부 HMAC가 입력됨에 따라 내부 HMAC과의 동일성 여부를 판단하는 단계;
    동일성 여부 판단 결과를 기반으로 인증 신호를 설정하는 단계; 및
    설정된 인증 신호에 상응하도록 메모리가 정상 동작 또는 전원 차폐되도록 제어하는 단계를 수행하는, 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치.
  15. 제14 항에 있어서, 위장 메모리 셀은,
    제1 P 채널 트랜지스터, 제2 P 채널 트랜지스터, 제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터를 포함하되,
    제1 P 채널 트랜지스터 및 제2 P 채널 트랜지스터 각각의 문턱 전압이 상이하거나, 제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 문턱 전압이 상이하되,
    제1 P 채널 트랜지스터 및 제2 P 채널 트랜지스터 각각의 소스에 전원이 인가되고,
    제1 P 채널 트랜지스터 및 제1 N 채널 트랜지스터 각각의 드레인이 전기적으로 접속되어 출력단(Q)이 형성되고,
    제2 P 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 드레인이 전기적으로 접속되어 반전 출력단(Qb)이 형성되고,
    제1 N 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 소스가 접지되고,
    제1 P 채널 트랜지스터 및 제1 N 채널 트랜지스터 각각의 게이트들에 반전 출력단(Qb)이 전기적으로 접속되고,
    제2 P 채널 트랜지스터 및 제2 N 채널 트랜지스터 각각의 게이트들에 출력단(Q)이 전기적으로 접속되는 것을 특징으로 하는 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치.
  16. 제14항에 있어서, 외부 HMAC은,
    키 및 외부로 출력된 메시지에 의해 해시 메시지 인증 코드(Hash Message Authentication Code, HMAC) 연산된 것을 특징으로 하는 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치.
  17. 제14 항에 있어서, 인증 신호를 설정하는 단계는,
    외부 HMAC과 내부 HMAC이 동일할 경우, 인증 신호를 '1'로 설정하고,
    외부 HMAC과 내부 HMAC이 동일하지 않을 경우, 인증 신호를 '0'으로 설정하는 것을 특징으로 하는 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치.
  18. 제17 항에 있어서, 제어부는,
    설정된 인증 신호를 외부로 출력하는 단계를 더 수행하고,
    제어하는 단계는,
    인증 신호가 '1'일 경우, 외부로부터의 요청에 따라 메모리의 퓨징을 통해 정상 동작되도록 제어하는 것을 특징으로 하는 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치.
  19. 제17 항에 있어서, 제어하는 단계는,
    인증 신호가 '0'일 경우, 메모리의 전원이 차폐되도록 제어하는 것을 특징으로 하는 메모리 방식의 위장 셀을 이용한 하드웨어 미터링 장치.
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