KR102620525B1

KR102620525B1 - Multilayered capacitor

Info

Publication number: KR102620525B1
Application number: KR1020180084001A
Authority: KR
Inventors: 박흥길; 박세훈; 김태훈; 안영규
Original assignee: 삼성전기주식회사
Priority date: 2018-07-19
Filing date: 2018-07-19
Publication date: 2024-01-03
Also published as: KR20200009529A

Abstract

본 발명은, 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 및 상기 제1 및 제2 접속부에 각각 배치되는 절연층; 을 포함하고, 상기 제1 및 제2 접속부는 하단에 절연층이 형성되지 않는 부분(G)이 마련되고, 상기 제1 및 제2 외부 전극의 높이를 T로 하고 폭을 W로 할 때, T≤0.6mm, W≤0.3mm이고, 0<G≤T/2를 만족하는 적층형 커패시터를 제공한다.The present invention includes a plurality of dielectric layers and a plurality of first and second internal electrodes alternately disposed with the dielectric layers interposed, first and second surfaces facing each other, and the first and second surfaces connected to each other. Opposing third and fourth surfaces, fifth and sixth surfaces connected to the first and second surfaces, connected to the third and fourth surfaces, and facing each other, one end of the first and second internal electrodes a capacitor body exposed through the third and fourth sides, respectively; First and second connection parts disposed on third and fourth sides of the capacitor body, respectively, and from the first and second connection parts to portions of the first, second, fifth, and sixth sides of the capacitor body, respectively. first and second external electrodes each including first and second extending band portions; and insulating layers disposed on the first and second connection portions, respectively; Includes, wherein the first and second connection portions are provided with a portion (G) at the bottom where an insulating layer is not formed, and when the height of the first and second external electrodes is T and the width is W, T Provides a multilayer capacitor that satisfies ≤0.6mm, W≤0.3mm, and 0<G≤T/2.

Description

Multilayered capacitor {MULTILAYERED CAPACITOR}

본 발명은 적층형 커패시터에 관한 것이다.The present invention relates to a multilayer capacitor.

적층형 전자 부품 중 하나로서 적층형 커패시터는 유전체 재료로 이루어지고, 이 유전체 재료는 압전성을 가지기 때문에 인가 전압에 동기화되어 변형될 수 있다.As one of the multilayer electronic components, a multilayer capacitor is made of a dielectric material, and because this dielectric material has piezoelectricity, it can be deformed in synchronization with an applied voltage.

인가 전압의 주기가 가청 주파수 대역에 있을 때, 그 변위는 진동이 되어 솔더를 통해 기판에 전해지고, 이에 기판의 진동이 소리로 들리게 된다. 이러한 소리를 어쿠스틱 노이즈라고 한다.When the cycle of the applied voltage is in the audible frequency band, the displacement becomes vibration and is transmitted to the board through the solder, and the vibration of the board is audible as sound. These sounds are called acoustic noise.

상기 어쿠스틱 노이즈는 기기의 동작 환경이 조용한 경우 사용자가 이상한 소리로 인지하여 기기의 고장이라고 느낄 수 있다. 또한, 음성 회로를 가지는 기기에서는 음성 출력에 어쿠스틱 노이즈가 중첩되면서 기기의 품질을 저하시킬 수 있다.When the operating environment of the device is quiet, the acoustic noise may be perceived by the user as a strange sound and may be perceived as a malfunction of the device. Additionally, in devices with audio circuits, acoustic noise may be superimposed on audio output, deteriorating the quality of the device.

또한, 사람의 귀가 인지하는 어쿠스틱 노이즈와 별개로, 적층형 커패시터의 압전 진동이 20kHz 이상의 고주파 영역에서 발생하는 경우, IT 및 산업/전장에서 사용되는 각종 센서류의 오작동을 발생시키는 원인이 될 수 있다.Additionally, apart from the acoustic noise perceived by the human ear, when piezoelectric vibration of a multilayer capacitor occurs in a high frequency range of 20 kHz or higher, it may cause malfunction of various sensors used in IT and industrial/electrical fields.

일본공개특허 제2013-26392호Japanese Patent Publication No. 2013-26392 한국공개특허 제2015-0018650호Korean Patent Publication No. 2015-0018650

본 발명의 목적은 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있는 적층형 커패시터를 제공하는데 있다.The purpose of the present invention is to provide a multilayer capacitor that can reduce acoustic noise and high-frequency vibrations of 20 kHz or higher.

본 발명의 일 측면은, 복수의 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1, 제2, 제5 및 제6 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 및 상기 제1 및 제2 접속부에 각각 배치되는 절연층; 을 포함하고, 상기 제1 및 제2 접속부는 하단에 절연층이 형성되지 않는 부분(G)이 마련되고, 상기 제1 및 제2 외부 전극의 높이를 T로 하고 폭을 W로 할 때, T≤0.6mm, W≤0.3mm이고, 0<G≤T/2를 만족하는 적층형 커패시터를 제공한다.One aspect of the present invention includes a plurality of dielectric layers and a plurality of first and second internal electrodes alternately disposed with the dielectric layers interposed, first and second surfaces facing each other, first and second surfaces, and third and fourth faces connected and facing each other, fifth and sixth faces connected to the first and second faces and connected to the third and fourth faces and facing each other, wherein the first and second interior A capacitor body where one end of the electrode is exposed through third and fourth sides, respectively; First and second connection parts disposed on third and fourth sides of the capacitor body, respectively, and from the first and second connection parts to portions of the first, second, fifth, and sixth sides of the capacitor body, respectively. first and second external electrodes each including first and second extending band portions; and insulating layers disposed on the first and second connection portions, respectively; Includes, wherein the first and second connection portions are provided with a portion (G) at the bottom where an insulating layer is not formed, and when the height of the first and second external electrodes is T and the width is W, T Provides a multilayer capacitor that satisfies ≤0.6mm, W≤0.3mm, and 0<G≤T/2.

본 발명의 일 실시 예에서, 상기 제1 및 제2 접속부는 상단에 절연층이 형성되지 않는 부분이 더 마련될 수 있다.In one embodiment of the present invention, the first and second connection parts may further have a portion where an insulating layer is not formed at the top.

본 발명의 일 실시 예에서, 상기 절연층은 상기 제1 및 제2 밴드부에서 상기 커패시터 바디의 제5 및 제6 면에 형성된 부분까지 더 연장되어 형성될 수 있다.In one embodiment of the present invention, the insulating layer may be formed to extend further from the first and second band portions to portions formed on the fifth and sixth surfaces of the capacitor body.

본 발명의 일 실시 예에서, 상기 제1 및 제2 밴드부는 상단 또는 하단에 절연층이 형성되지 않는 부분이 마련될 수 있다.In one embodiment of the present invention, the first and second band portions may be provided with a portion where an insulating layer is not formed at the top or bottom.

본 발명의 일 실시 예에서, 상기 절연층은 상기 커패시터 바디의 제5 및 제6 면까지 더 연장되어 형성될 수 있다.In one embodiment of the present invention, the insulating layer may be formed to extend further to the fifth and sixth surfaces of the capacitor body.

본 발명의 일 실시 예에서, 상기 커패시터 바디의 상단 또는 하단에 절연층이 형성되지 않는 부분이 마련될 수 있다.In one embodiment of the present invention, a portion in which an insulating layer is not formed may be provided at the top or bottom of the capacitor body.

본 발명의 일 실시 예에서, 상기 절연층은 상기 제1 및 제2 밴드부에서 상기 커패시터 바디의 제2 면에 형성된 부분까지 더 연장되어 형성될 수 있다.In one embodiment of the present invention, the insulating layer may be formed to extend further from the first and second band portions to a portion formed on the second surface of the capacitor body.

본 발명의 일 실시 예에서, 상기 절연층은 상기 커패시터 바디의 제2 면까지 더 연장되어 형성될 수 있다.In one embodiment of the present invention, the insulating layer may be formed to extend further to the second surface of the capacitor body.

본 발명의 일 실시 예에서, 상기 커패시터 바디는 내부 전극을 갖지 않는 상하 커버를 포함하고, 상부 커버의 두께를 TC로 하고, 하부 커버의 두께를 BC로 할 때, 0<TC<BC를 만족할 수 있다.In one embodiment of the present invention, the capacitor body includes upper and lower covers without internal electrodes, and when the thickness of the upper cover is TC and the thickness of the lower cover is BC, 0<TC<BC can be satisfied. there is.

본 발명의 일 실시 형태에 따르면, 외부 전극의 접속부에 절연층을 형성하되, 접속부의 하단에 절연층이 형성되지 않는 부분을 마련하고, 이 절연층이 형성되지 않는 부분의 높이와 외부 전극의 높이를 조절하여 적층형 커패시터의 어쿠스틱 노이즈를 개선하면서 어쿠스틱 노이즈의 편차 발생을 억제할 수 있는 효과가 있다.According to one embodiment of the present invention, an insulating layer is formed at the connection part of the external electrode, but a part where the insulating layer is not formed is provided at the bottom of the connection part, and the height of the part where the insulating layer is not formed is the height of the external electrode. By adjusting , there is an effect of improving the acoustic noise of the multilayer capacitor and suppressing the occurrence of deviations in acoustic noise.

도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3(a) 및 도 3(b)는 도 1의 커패시터 바디에 포함되는 제1 및 제2 내부 전극의 구조를 나타낸 평면도이다.
도 4는 하부 커버가 상부 커버에 비해 두껍게 형성되는 커패시터 바디를 가지는 적층형 커패시터의 단면도이다.
도 5 및 도 10은 절연층의 다양한 변형 예를 각각 나타낸 사시도이다.
도 11은 도 2의 적층형 커패시터가 기판에 실장된 모습을 나타낸 단면도이다.
도 12는 절연층의 형태에 따른 어쿠스틱 노이즈의 변화를 나타낸 그래프이다.1 is a perspective view of a multilayer capacitor according to an embodiment of the present invention.
Figure 2 is a cross-sectional view taken along line II' of Figure 1.
Figures 3(a) and 3(b) are plan views showing the structures of the first and second internal electrodes included in the capacitor body of Figure 1.
Figure 4 is a cross-sectional view of a multilayer capacitor having a capacitor body in which the lower cover is thicker than the upper cover.
Figures 5 and 10 are perspective views showing various modified examples of the insulating layer, respectively.
FIG. 11 is a cross-sectional view showing the multilayer capacitor of FIG. 2 mounted on a board.
Figure 12 is a graph showing changes in acoustic noise according to the shape of the insulating layer.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the attached drawings.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention may be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Additionally, the embodiments of the present invention are provided to more completely explain the present invention to those with average knowledge in the relevant technical field.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shapes and sizes of elements in the drawings may be exaggerated for clearer explanation.

또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.In addition, components having the same function within the scope of the same idea shown in the drawings of each embodiment will be described using the same reference numerals.

도 1은 본 발명의 일 실시 형태에 따른 적층형 커패시터의 사시도이고, 도 2는 도 1의 I-I'선 단면도이고, 도 3(a) 및 도 3(b)는 도 1의 커패시터 바디에 포함되는 제1 및 제2 내부 전극의 구조를 나타낸 평면도이다.FIG. 1 is a perspective view of a multilayer capacitor according to an embodiment of the present invention, FIG. 2 is a cross-sectional view along line II' of FIG. 1, and FIGS. 3(a) and 3(b) are included in the capacitor body of FIG. 1. This is a plan view showing the structures of the first and second internal electrodes.

도 1 내지 도 3을 참조하면, 본 실시 형태에 따른 적층형 커패시터(100)는 커패시터 바디(110), 제1 및 제2 외부 전극(131, 132) 및 절연층(141, 142)을 포함한다.Referring to FIGS. 1 to 3 , the multilayer capacitor 100 according to the present embodiment includes a capacitor body 110, first and second external electrodes 131 and 132, and insulating layers 141 and 142.

이하, 본 발명의 실시 형태를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 형태에서, Z 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.Hereinafter, if the direction of the capacitor body 110 is defined to clearly describe the embodiment of the present invention, . Additionally, in this embodiment, the Z direction can be used in the same concept as the stacking direction in which the dielectric layers are stacked.

또한, 커패시터 바디(110)는 육면체 형상을 가질 수 있다. 본 실시 형태에서 커패시터 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 서로 대향하는 X방향의 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면과 연결되고 서로 대향하는 Y방향의 양면을 제5 및 제6 면(5, 6)으로 정의하기로 한다.Additionally, the capacitor body 110 may have a hexahedral shape. In this embodiment, the two opposing surfaces in the Z direction of the capacitor body 110 are referred to as the first and second surfaces (1, 2), and the X-direction is connected to the first and second surfaces (1, 2) and opposes each other. The two sides are defined as the third and fourth sides 3 and 4, and the two sides in the Y direction connected to the first and second sides and facing each other are defined as the fifth and sixth sides 5 and 6.

커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 이러한 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.The capacitor body 110 is made by stacking a plurality of dielectric layers 111 in the Z direction and then firing them. The shape, dimensions, and number of stacks of the dielectric layers 111 of the capacitor body 110 are limited to those shown in this embodiment. That is not the case.

이때, 커패시터 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.At this time, the plurality of dielectric layers 111 forming the capacitor body 110 are in a sintered state, and the boundary between adjacent dielectric layers 111 is difficult to confirm without using a scanning electron microscope (SEM). It can be integrated.

또한, 유전체층(111)의 두께는 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.Additionally, the thickness of the dielectric layer 111 can be arbitrarily changed to suit the capacity design of the multilayer capacitor 100.

또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO₃)계 또는 티탄산스트론튬(SrTiO₃)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.Additionally, the dielectric layer 111 may include a ceramic material with a high dielectric constant, for example, barium titanate (BaTiO ₃ )-based or strontium titanate (SrTiO ₃ )-based ceramic powder, etc., but sufficient capacitance cannot be obtained. The present invention is not limited thereto, as far as possible.

또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.In addition, in the dielectric layer 111, along with the ceramic powder, if necessary, ceramic additives such as transition metal oxides or carbides, rare earth elements, magnesium (Mg) or aluminum (Al), organic solvents, plasticizers, binders and dispersants are further added. It can be.

이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브영역과, 상하 마진부로서 액티브영역의 상하부에 각각 형성되는 상부 및 하부 커버(112, 113)로 구성될 수 있다.This capacitor body 110 may be composed of an active area that contributes to forming the capacitance of the capacitor, and upper and lower covers 112 and 113 that are formed at the upper and lower portions of the active area as upper and lower margins, respectively.

상기 액티브영역은 유전체층(111)을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함하고, 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 일단이 각각 노출될 수 있다.The active area includes a plurality of first and second internal electrodes 121 and 122 alternately arranged with a dielectric layer 111 therebetween, and the first and second internal electrodes 121 and 122 are connected to the capacitor body 110. ) One end may be exposed through the third and fourth sides (3, 4), respectively.

상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.The upper and lower covers 112 and 113 may have the same material and configuration as the dielectric layer 111 except that they do not include internal electrodes.

또한, 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브영역의 상하 면에 각각 Z 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.In addition, the upper and lower covers 112 and 113 can be formed by stacking a single dielectric layer or two or more dielectric layers on the upper and lower surfaces of the active area, respectively, in the Z direction. Basically, the first and second dielectric layers are formed by physical or chemical stress. It may play a role in preventing damage to the internal electrodes 121 and 122.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성하고, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.The first and second internal electrodes 121 and 122 are electrodes having different polarities, and are formed by printing a conductive paste containing a conductive metal to a predetermined thickness on the dielectric layer 111, and the dielectric layer 111 disposed in the middle. ) can be electrically insulated from each other.

상기 도전성 금속은 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The conductive metal may be, for example, one of silver (Ag), palladium (Pd), platinum (Pt), nickel (Ni), and copper (Cu) or an alloy thereof, but the present invention is not limited thereto. It doesn't work.

또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.Additionally, the printing method of the conductive paste may use a screen printing method or a gravure printing method, but the present invention is not limited thereto.

또한, 제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출된 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.In addition, the first and second internal electrodes 121 and 122 are exposed alternately through the third and fourth surfaces 3 and 4 of the capacitor body 110, and the first and second external electrodes 131 and 132) may be electrically connected to each other.

따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층형 커패시터(100)의 정전 용량은 액티브영역에서 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.Therefore, when a voltage is applied to the first and second external electrodes 131 and 132, charges are accumulated between the first and second internal electrodes 121 and 122 opposing each other, and at this time, the electrostatic capacity of the multilayer capacitor 100 is proportional to the area of the overlapping area of the first and second internal electrodes 121 and 122 in the active area.

제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.The first and second external electrodes 131 and 132 are provided with voltages of different polarities and may be electrically connected to exposed portions of the first and second internal electrodes 121 and 122, respectively.

이러한 제1 및 제2 외부 전극(131, 132)의 표면에는 필요시 도금층이 형성될 수 있다.A plating layer may be formed on the surfaces of the first and second external electrodes 131 and 132, if necessary.

예컨대, 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 도전층과, 상기 제1 및 제2 도전층 상에 형성되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 도금층 상에 형성되는 제1 및 제2 주석(Sn) 도금층을 각각 포함할 수 있다.For example, the first and second external electrodes 131 and 132 include first and second conductive layers, first and second nickel (Ni) plating layers formed on the first and second conductive layers, and the first and second conductive layers. It may include first and second tin (Sn) plating layers formed on the first and second plating layers, respectively.

제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.The first external electrode 131 may include a first connection portion 131a and a first band portion 131b.

제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되고 제1 내부 전극(121)과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 부분이다.The first connection part 131a is formed on the third surface 3 of the capacitor body 110 and is connected to the first internal electrode 121, and the first band part 131b is a capacitor in the first connection part 131a. It is a part that extends to parts of the first, second, fifth, and sixth sides (1, 2, 5, and 6) of the body 110.

제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.The second external electrode 132 may include a second connection portion 132a and a second band portion 132b.

제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 형성되고 제2 내부 전극(122)과 접속되는 부분이고, 제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되는 부분이다.The second connection portion 132a is formed on the fourth surface 4 of the capacitor body 110 and is connected to the second internal electrode 122, and the second band portion 132b is a capacitor in the second connection portion 132a. It is a part that extends to parts of the first, second, fifth, and sixth sides (1, 2, 5, and 6) of the body 110.

절연층(141, 142)은 제1 및 제2 접속부(131a, 132a)에 각각 배치되고 기판에 실장시 솔더 필렛의 형성 높이를 억제하여 어쿠스틱 노이즈를 개선하는 역할을 할 수 있다.The insulating layers 141 and 142 are disposed on the first and second connection portions 131a and 132a, respectively, and may serve to improve acoustic noise by suppressing the formation height of solder fillets when mounted on a board.

이러한 절연층(141, 142)은 에폭시 또는 세라믹 등을 외부 전극에 도포하여 박막층으로 이루어질 수 있다.These insulating layers 141 and 142 may be formed as a thin film layer by applying epoxy or ceramic to the external electrode.

이때, 제1 및 제2 접속부(131a, 132a)는 하단에 절연층이 형성되지 않는 부분(G)이 마련된다.At this time, the first and second connection portions 131a and 132a have a portion (G) at the bottom where an insulating layer is not formed.

본 실시 형태에서는, 제1 및 제2 외부 전극(131, 132)의 높이를 T로 하고 폭을 W로 할 때, T≤0.6mm, W≤0.3mm이고, 0<G≤T/2를 만족할 수 있다.In this embodiment, when the height of the first and second external electrodes 131 and 132 is T and the width is W, T ≤ 0.6 mm, W ≤ 0.3 mm, and 0 < G ≤ T/2 are satisfied. You can.

이러한 수치범위를 만족할 때, 본 발명은 어쿠스틱 노이즈를 개선하면서 어쿠스틱 노이즈의 편차 발생을 억제할 수 있다. 만약, G가 T/2를 초과하는 경우 기판에 실장시 솔더 필렛의 높이가 너무 낮아 고착 강도에 문제가 발생할 수 있다.When this numerical range is satisfied, the present invention can suppress the occurrence of deviations in acoustic noise while improving acoustic noise. If G exceeds T/2, problems with adhesion strength may occur because the height of the solder fillet is too low when mounted on a board.

또한, 도 4에서와 같이, 본 실시 형태에서는, 상부 커버(112)의 두께를 TC로 하고, 하부 커버(113)의 두께를 BC로 할 때, 0<TC<BC를 만족할 수 있다.Additionally, as shown in FIG. 4, in this embodiment, when the thickness of the upper cover 112 is TC and the thickness of the lower cover 113 is BC, 0<TC<BC can be satisfied.

이에 적층형 커패시터(100)에서 최대 변위가 발생하는 지점이 커패시터 바디(110)의 Z 방향을 따라 상측으로 더 이동하게 되어 기판에 실장시 최대 변위 발생 지점과 솔더 필렛과의 이격 거리가 더 멀어지게 되므로 어쿠스틱 노이즈 저감 효과를 더 향상시킬 수 있다.Accordingly, the point where the maximum displacement occurs in the multilayer capacitor 100 moves further upward along the Z direction of the capacitor body 110, so that when mounted on a board, the separation distance between the point where the maximum displacement occurs and the solder fillet becomes further apart. The acoustic noise reduction effect can be further improved.

또한, 이와 같이 하부 커버(113)가 상부 커버(112)에 비해 상대적으로 더 두꺼운 구조의 경우, 외부 전극의 둘레 면에 형성되는 솔더의 부피를 낮출 수 있다.Additionally, in the case where the lower cover 113 is relatively thicker than the upper cover 112, the volume of solder formed on the peripheral surface of the external electrode can be reduced.

따라서, 기판 상에 좁은 피치(pitch)로 복수의 적층형 커패시터를 실장 하더라도 각각의 적층형 커패시터를 연결하는 솔더 브릿지(solder bridge)가 생기지 않고, 이에 부품의 신뢰성을 향상시킬 수 있는 효과가 있다.Therefore, even if a plurality of stacked capacitors are mounted at a narrow pitch on a board, a solder bridge connecting each stacked capacitor is not created, which has the effect of improving the reliability of the component.

도 5 내지 도 10은 본 발명의 절연층의 다양한 변형 예를 각각 나타내는 사시도이다. 여기서, 커패시터 바디와 외부 전극의 구조는 앞서 설명한 일 실시 형태와 동일하므로 이에 대한 상세한 설명은 중복을 피하기 위하여 생략한다.5 to 10 are perspective views each showing various modified examples of the insulating layer of the present invention. Here, since the structures of the capacitor body and external electrodes are the same as those of the previously described embodiment, detailed description thereof will be omitted to avoid duplication.

또한, 도면 상에 구체적으로 나타나지 않더라도, 제2 외부 전극에 형성된 절연층은 제1 외부 전극과 동일한 위치에 형성되는 것으로 간주하고, 절연층은 외부 전극과 커패시터 바디에서 Y방향으로 대칭이 되게 형성되는 것으로 간주한다.In addition, although not specifically shown in the drawing, the insulating layer formed on the second external electrode is considered to be formed at the same position as the first external electrode, and the insulating layer is formed to be symmetrical in the Y direction on the external electrode and the capacitor body. considered to be

도 5를 참조하면, 제1 및 제2 접속부(131a, 132a)는 상단에 절연층(141', 142')이 형성되지 않는 부분이 더 마련될 수 있다.Referring to FIG. 5 , the first and second connection portions 131a and 132a may further have a portion at the top where the insulating layers 141' and 142' are not formed.

또한, 절연층(143, 144)은 제1 및 제2 밴드부(131b, 132b)에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)에 형성된 부분까지 더 연장되어 형성될 수 있다.Additionally, the insulating layers 143 and 144 may be formed to extend further from the first and second band portions 131b and 132b to portions formed on the fifth and sixth surfaces 5 and 6 of the capacitor body 110. .

이에 기판에 실장시 솔더 필렛의 높이를 더 낮추어 어쿠스틱 노이즈 저감 효과를 더 향상시킬 수 있다.Accordingly, the acoustic noise reduction effect can be further improved by lowering the height of the solder fillet when mounted on a board.

이때, 제1 및 제2 밴드부(131a, 132a)는 상단 및 하단에 절연층(143, 144)이 형성되지 않는 부분이 마련될 수 있다.At this time, the first and second band portions 131a and 132a may have upper and lower portions where the insulating layers 143 and 144 are not formed.

따라서, 적층형 커패시터가 상하 대칭 구조가 되므로, 적층형 커패시터를 기판에 실장할 때 상하 방향의 정렬이 잘못되어 발생하는 불량을 방지할 수 있다.Therefore, since the multilayer capacitor has a vertically symmetrical structure, it is possible to prevent defects caused by misalignment in the vertical direction when mounting the multilayer capacitor on a board.

도 6을 참조하면, 제1 및 제2 접속부(131a, 132a)는 상단에 절연층(141', 142')이 형성되지 않는 부분이 더 마련될 수 있다.Referring to FIG. 6, the first and second connection portions 131a and 132a may further have a portion on the top where the insulating layers 141' and 142' are not formed.

또한, 절연층(143', 144')은 제1 및 제2 밴드부(131b, 132b)에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)에 형성된 부분까지 더 연장되어 형성될 수 있다.In addition, the insulating layers 143' and 144' are formed to extend further from the first and second band portions 131b and 132b to the portions formed on the fifth and sixth surfaces 5 and 6 of the capacitor body 110. You can.

또한, 적층형 커패시터가 상하 대칭 구조가 되므로, 적층형 커패시터를 기판에 실장할 때 상하 방향의 정렬이 잘못되어 발생하는 불량을 방지할 수 있다.Additionally, since the multilayer capacitor has a vertically symmetrical structure, defects caused by misalignment in the vertical direction can be prevented when the multilayer capacitor is mounted on a board.

도 7을 참조하면, 제1 및 제2 접속부(131a, 132a)는 상단에 절연층(141', 142')이 형성되지 않는 부분이 더 마련될 수 있다.Referring to FIG. 7 , the first and second connection portions 131a and 132a may further have a portion at the top where the insulating layers 141' and 142' are not formed.

또한, 절연층(145, 146)은 커패시터 바디(110)의 제5 및 제6 면(5, 6)까지 더 연장되어 형성될 수 있다.Additionally, the insulating layers 145 and 146 may be formed to extend further to the fifth and sixth surfaces 5 and 6 of the capacitor body 110.

이와 같이 커패시터 바디(110)의 양 측면을 절연층(145, 146)이 커버하면 제품의 신뢰성을 더 향상시킬 수 있다.In this way, if both sides of the capacitor body 110 are covered with the insulating layers 145 and 146, the reliability of the product can be further improved.

이때, 커패시터 바디(110)의 제5 및 제6 면(5, 6)은 상단 및 하단에 절연층(145, 146)이 형성되지 않는 부분이 마련될 수 있다.At this time, the fifth and sixth surfaces 5 and 6 of the capacitor body 110 may have portions where the insulating layers 145 and 146 are not formed at the top and bottom.

본 실시 예에 따르면, 기판에 실장시 솔더 필렛의 높이를 더 낮추어 어쿠스틱 노이즈 저감 효과를 더 향상시킬 수 있다.According to this embodiment, the acoustic noise reduction effect can be further improved by lowering the height of the solder fillet when mounted on a board.

도 8을 참조하면, 제1 및 제2 접속부(131a, 132a)는 상단에 절연층(141', 142')이 형성되지 않는 부분이 더 마련될 수 있다.Referring to FIG. 8, the first and second connection portions 131a and 132a may further have a portion on the top where the insulating layers 141' and 142' are not formed.

또한, 절연층(145', 146')은 커패시터 바디(110)의 제5 및 제6 면(5, 6)까지 더 연장되어 형성될 수 있다.Additionally, the insulating layers 145' and 146' may be formed to extend further to the fifth and sixth surfaces 5 and 6 of the capacitor body 110.

이와 같이 커패시터 바디(110)의 양 측면을 절연층(145', 146')이 커버하면 제품의 신뢰성을 더 향상시킬 수 있다.In this way, if both sides of the capacitor body 110 are covered with the insulating layers 145' and 146', the reliability of the product can be further improved.

도 9를 참조하면, 절연층(143', 144')은 제1 및 제2 밴드부(131b, 132b)에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)에 형성된 부분까지 더 연장되어 형성될 수 있다.Referring to FIG. 9, the insulating layers 143' and 144' extend from the first and second band portions 131b and 132b to the portions formed on the fifth and sixth surfaces 5 and 6 of the capacitor body 110. It can be formed by extending it.

또한, 절연층(147, 148)은 제1 및 제2 밴드부(131b, 132b)에서 커패시터 바디(110)의 제2 면(2)에 형성된 부분까지 더 연장되어 형성될 수 있다.Additionally, the insulating layers 147 and 148 may be formed to extend further from the first and second band portions 131b and 132b to a portion formed on the second surface 2 of the capacitor body 110.

도 10을 참조하면, 절연층(143', 144')은 제1 및 제2 밴드부(131b, 132b)에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)에 형성된 부분까지 더 연장되어 형성될 수 있다.Referring to FIG. 10, the insulating layers 143' and 144' extend from the first and second band portions 131b and 132b to the portions formed on the fifth and sixth surfaces 5 and 6 of the capacitor body 110. It can be formed by extending it.

또한, 절연층(145', 146', 149)은 커패시터 바디(110)의 제5 면(5), 제6 면(6) 및 제2 면(2)까지 더 연장되어 형성될 수 있다.Additionally, the insulating layers 145', 146', and 149 may be formed to extend further to the fifth surface 5, sixth surface 6, and second surface 2 of the capacitor body 110.

이와 같이 커패시터 바디(110)의 양 측면과 상면을 절연층(145', 146', 149)으로 커버하면 제품의 신뢰성을 더 향상시킬 수 있다.In this way, the reliability of the product can be further improved by covering both sides and the top surface of the capacitor body 110 with the insulating layers 145', 146', and 149.

도 11은 도 2의 적층형 커패시터가 기판에 실장된 모습을 나타낸 단면도이다.FIG. 11 is a cross-sectional view showing the multilayer capacitor of FIG. 2 mounted on a board.

도 11을 참조하면, 본 실시 형태에 따른 적층형 커패시터(100)의 실장 기판은 적층형 커패시터(100)가 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.Referring to FIG. 11, the mounting substrate of the multilayered capacitor 100 according to the present embodiment includes a substrate 210 on which the multilayered capacitor 100 is mounted, and first and second portions formed on the upper surface of the substrate 210 to be spaced apart from each other. Includes electrode pads 221 and 222.

적층형 커패시터(100)는 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)가 제1 및 제2 전극 패드(221, 222) 상에 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 기판(210)과 전기적으로 연결될 수 있다.The multilayer capacitor 100 is positioned so that the first and second band portions 131b and 132b of the first and second external electrodes 131 and 132 are in contact with the first and second electrode pads 221 and 222. It may be electrically connected to the substrate 210 by solders 231 and 232.

위와 같이 적층형 커패시터(100)가 기판(210)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.As described above, when voltage is applied while the multilayer capacitor 100 is mounted on the board 210, acoustic noise may occur.

이때, 외부 전극에 형성된 절연층에 의해 솔더 필렛의 높이가 감소하게 되고, 이에 외부 전극 및 솔더를 통해 전달되는 압전 진동을 감소시켜 어쿠스틱 노이즈를 감소시킬 수 있다.At this time, the height of the solder fillet is reduced by the insulating layer formed on the external electrode, thereby reducing piezoelectric vibration transmitted through the external electrode and solder, thereby reducing acoustic noise.

도 12는 절연층의 형태에 따른 어쿠스틱 노이즈의 변화를 나타낸 그래프이다.Figure 12 is a graph showing changes in acoustic noise according to the shape of the insulating layer.

여기서, #1은 도8의 적층형 커패시터가 실장된 기판에 대한 것이고, #2는 도 7의 적층형 커패시터가 실장된 기판에 대한 것이고, #3은 도 6의 적층형 커패시터가 실장된 기판에 대한 것이고, #4는 도 5의 적층형 커패시터가 실장된 기판에 대한 것이다. 여기서, 기판은 도 11에 도시된 것을 사용한다.Here, #1 is for the board on which the stacked capacitor of FIG. 8 is mounted, #2 is for the board on which the stacked capacitor of FIG. 7 is mounted, #3 is for the board on which the stacked capacitor of FIG. 6 is mounted, #4 refers to a board on which the multilayer capacitor of FIG. 5 is mounted. Here, the substrate shown in FIG. 11 is used.

도 12를 참조하면, 적층형 커패시터에 형성되는 절연층의 면적이 늘어날수록 솔더 필렛의 높이가 줄어 들어 어쿠스틱 노이즈가 감소하는 것을 확인할 수 있다.Referring to FIG. 12, it can be seen that as the area of the insulating layer formed in the multilayer capacitor increases, the height of the solder fillet decreases, thereby reducing acoustic noise.

이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and variations are possible without departing from the technical details of the present invention as set forth in the claims. This will be self-evident to those with ordinary knowledge in the technical field.

100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
141-149: 절연층100: Stacked capacitor
110: capacitor body
111: dielectric layer
121, 122: first and second internal electrodes
131, 132: first and second external electrodes
131a, 132a: first and second connection portions
131b, 132b: first and second band portions
141-149: Insulating layer

Claims

It includes a plurality of dielectric layers and a plurality of first and second internal electrodes alternately disposed with the dielectric layers interposed, first and second surfaces facing each other, and third surfaces connected to the first and second surfaces and facing each other. and a fourth surface, fifth and sixth surfaces connected to the first and second surfaces, connected to the third and fourth surfaces, and facing each other, wherein one end of the first and second internal electrodes is connected to the third and fourth surfaces. Capacitor bodies each exposed through the fourth side;
First and second connection parts disposed on third and fourth sides of the capacitor body, respectively, and from the first and second connection parts to portions of the first, second, fifth, and sixth sides of the capacitor body, respectively. first and second external electrodes each including first and second extending band portions; and
an insulating layer disposed on each of the first and second connection portions; Including,
The first and second connection portions have a portion (G) at the bottom where no insulating layer is formed, and when the height of the first and second external electrodes is T and the width is W, T≤0.6mm, W≤0.3mm, satisfies 0<G≤T/2,
The insulating layer is formed to extend further from the first and second band portions to portions formed on the fifth and sixth sides of the capacitor body, and the first and second band portions do not have an insulating layer formed on the top or bottom. The part is prepared,
A multilayer capacitor in which the insulating layer extends further to fifth and sixth surfaces of the capacitor body.

According to paragraph 1,
A multilayer capacitor wherein the first and second connection portions further have a portion on top of which an insulating layer is not formed.

delete

According to paragraph 1,
A multilayer capacitor in which a portion where an insulating layer is not formed is provided at the top or bottom of the capacitor body.

delete

According to paragraph 1,
The capacitor body includes upper and lower covers without internal electrodes, and when the thickness of the upper cover is TC and the thickness of the lower cover is BC, a multilayer capacitor that satisfies 0<TC<BC.