KR102611046B1 - Solar cell - Google Patents

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Abstract

본 발명 실시예에 따른 태양 전지는 반도체 기판, 상기 반도체 기판의 전체면 상에 형성되는 절연막, 상기 반도체 기판의 일면 상에서 상기 절연막 내측에 배치된 제1 도전형 영역층, 상기 일면에 반대되는 상기 반도체 기판의 타면 상에서 상기 절연막 외측에 배치되며, 상기 제1 도전형 영역층과 반대되는 도전형인 제2 도전형 영역층을 포함한다.A solar cell according to an embodiment of the present invention includes a semiconductor substrate, an insulating film formed on the entire surface of the semiconductor substrate, a first conductive region layer disposed inside the insulating film on one side of the semiconductor substrate, and the semiconductor opposite to the one side. It is disposed outside the insulating film on the other side of the substrate and includes a second conductivity type region layer having a conductivity type opposite to that of the first conductivity type region layer.

Description

태양 전지{SOLAR CELL}Solar cell {SOLAR CELL}

본 발명은 태양 전지에 관한 것으로, 보다 상세하게는 절연막을 포함하는 태양 전지에 관한 발명이다.The present invention relates to solar cells, and more specifically, to solar cells including an insulating film.

태양전지는 반도체 소자를 이용하여 태양광 에너지를 직접 전기 에너지로 변환 시키는 전지로서 다양항 구조를 가질 수 있다.A solar cell is a battery that directly converts solar energy into electrical energy using semiconductor devices and can have various structures.

예를 들어, 후면에 도전형 영역이 배치된 후면 전극형 구조를 포함할 수 있고, 전면 및 후면에 도전형 영역이 각각 배치된 양면형 구조를 포함할 수도 있다.For example, it may include a rear electrode-type structure with a conductive region disposed on the back, or it may include a double-sided structure with conductive regions disposed on the front and rear, respectively.

예를 들어, JP 2015-153692는 양면형 태양 전지로서 일 예로 반도체 기판(1)을 기준으로 상측 및 하측으로 각각 실리콘 박막(11,12), 제1 및 제2 패시베이션층(2,7), 제1 및 제2 도전형 영역(3,8)이 적층되어 있다.For example, JP 2015-153692 is a double-sided solar cell that includes silicon thin films 11 and 12, first and second passivation layers 2 and 7, respectively, on the upper and lower sides based on the semiconductor substrate 1. The first and second conductive regions 3 and 8 are stacked.

상기 JP 2015-153692에 따른 양면형 태양 전지는 제1 및 제2 패시베이션층(2,7)과 제1 및 제2 도전형 영역(3, 8)을 순차적으로 증착하는 제조 공정에서, 반도체 기판(1)의 측면에 션트(shunt)가 발생할 수 있다.The double-sided solar cell according to JP 2015-153692 is a semiconductor substrate ( 1) A shunt may occur on the side.

구체적으로, 화학 기상 증착(chemical vapor deposition, CVD)를 이용해 반도체 기판(1) 일면에 제1 패시베이션층(2) 및 제1 도전형 영역(3)을 증착한다.Specifically, the first passivation layer 2 and the first conductive region 3 are deposited on one side of the semiconductor substrate 1 using chemical vapor deposition (CVD).

이어서, 상기 일면에 반대되는 반도체 기판(1)의 타면에 제2 패시베이션층(7) 및 제2 도전형 영역(8)을 증착할 수 있다.Subsequently, the second passivation layer 7 and the second conductive region 8 may be deposited on the other side of the semiconductor substrate 1 opposite to the one side.

이 때, 반도체 기판(1) 측면에 증착되는 제2 패시베이션층(7)의 두께가 얇아 제2 도전형 영역(8)의 도펀트가 제2 패시베이션층(7)을 지나 제1 도전형 영역(3)으로 확산될 수 있다.At this time, the thickness of the second passivation layer 7 deposited on the side of the semiconductor substrate 1 is thin, so the dopant of the second conductivity type region 8 passes through the second passivation layer 7 and into the first conductivity type region 3. ) can spread.

그 결과 션트(shunt)가 발생하여 전체 태양 전지의 효율이 저하되는 문제가 발생할 수 있다.As a result, a shunt may occur, which may reduce the efficiency of the entire solar cell.

본 발명이 해결하고자 하는 기술적 과제를 설명하면 다음과 같다.The technical problem to be solved by the present invention is described as follows.

첫째, 본 발명은 도펀트 확산에 의해 반도체 기판 측면에서 션트가 발생하는 것을 방지하는 태양 전지를 제공하는데 있다.First, the present invention provides a solar cell that prevents shunts from occurring on the side of the semiconductor substrate due to dopant diffusion.

둘째, 본 발명은 P형 도전형 영역의 도펀트 확산에 의해 제어 패시베이션층이 열화되는 것을 방지하는 태양 전지를 제공하는데 있다.Second, the present invention provides a solar cell that prevents the control passivation layer from being deteriorated by dopant diffusion in the P-type conductivity region.

기타, 본 발명은 상기에 기재한 기술적 과제외에 종래기술에 따른 태양 전지로부터 발생되거나 예측될 수 있는 모든 문제점을 해결하기 위한 것이다.In addition, the present invention is intended to solve all problems that may arise or be expected from solar cells according to the prior art, in addition to the technical problems described above.

상기의 과제를 해결하기 위한 본 발명에 따른 태양 전지는 제1 도전형 영역층 및 상기 제1 도전형 영역층과 반대되는 도전형인 제2 도전형 영역층 사이에 절연막을 배치한다.In order to solve the above problems, a solar cell according to the present invention disposes an insulating film between a first conductive region layer and a second conductive region layer of a conductivity type opposite to the first conductive region layer.

상기 반도체 기판의 전체면 상에 절연막이 형성된다.An insulating film is formed on the entire surface of the semiconductor substrate.

제1 도전형 영역층은 상기 반도체 기판의 일면 상에서 상기 절연막 내측에 배치된다.A first conductive region layer is disposed inside the insulating film on one side of the semiconductor substrate.

상기 제1 도전형 영역층과 반대되는 도전형인 제2 도전형 영역층은 상기 일면에 반대되는 상기 반도체 기판의 타면 상에서 상기 절연막 외측에 배치된다.A second conductivity type region layer of a conductivity type opposite to that of the first conductivity type region layer is disposed outside the insulating film on the other side of the semiconductor substrate opposite to the one side.

상기 반도체 기판 및 상기 제1 도전형 영역층 사이에 배치되는 제1 제어 패시베이션층을 더 포함할 수 있다.It may further include a first control passivation layer disposed between the semiconductor substrate and the first conductive region layer.

상기 타면 상에 형성되고, 상기 절연막 및 상기 제2 도전형 영역층 사이에 배치되는 제2 제어 패시베이션층을 더 포함할 수 있다.It may further include a second control passivation layer formed on the other surface and disposed between the insulating film and the second conductive region layer.

상기 제1 도전형 영역층은 상기 일면 가장자리에서 연장되어 상기 일면과 상기 타면을 연결하는 상기 반도체 기판의 측면 상에 더 배치될 수 있다.The first conductive region layer may be further disposed on a side of the semiconductor substrate extending from an edge of the one surface and connecting the one surface and the other surface.

상기 제2 제어 패시베이션층은 상기 타면 가장자리에서 연장되어 상기 타면과 상기 일면을 연결하는 상기 반도체 기판의 측면 상에 더 배치될 수 있다.The second control passivation layer may be further disposed on a side of the semiconductor substrate extending from an edge of the other surface and connecting the other surface and the one surface.

상기 제2 도전형 영역층은 상기 타면 가장자리에서 연장되어 상기 타면과 상기 일면을 연결하는 상기 반도체 기판의 측면 상에 더 배치될 수 있다.The second conductive region layer may be further disposed on a side of the semiconductor substrate extending from an edge of the other surface and connecting the other surface and the one surface.

상기 절연막은 상기 일면 상에 형성된 제1 부분, 상기 타면 상에 형성된 제2 부분 및 상기 일면과 타면을 연결하는 측면 상에 형성된 제3 부분을 포함하고, 상기 제1 부분, 제2 부분 및 제3 부분의 두께가 서로 다를 수 있다.The insulating film includes a first part formed on the one surface, a second part formed on the other surface, and a third part formed on a side connecting the one surface and the other surface, and the first part, the second part, and the third part are The thickness of the parts may be different.

상기 제1 부분의 두께는 상기 제3 부분의 두께보다 크고, 상기 제3 부분의 두께는 상기 제2 부분의 두께보다 클 수 있다.A thickness of the first portion may be greater than a thickness of the third portion, and a thickness of the third portion may be greater than a thickness of the second portion.

상기 제2 부분은 상기 반도체 기판의 타면과 직접 접할 수 있다.The second portion may be in direct contact with the other surface of the semiconductor substrate.

상기 절연막의 두께는 상기 제1 제어 패시베이션층 및 상기 제2 제어 패시베이션층 중 적어도 하나의 두께 보다 작을 수 있다.The thickness of the insulating film may be less than the thickness of at least one of the first control passivation layer and the second control passivation layer.

상기 일면 상에 형성된 제1 전극 및 상기 타면 상에 형성된 제2 전극을 더 포함하고, 상기 제1 전극은 제1 투명 전극층 및 제1 금속 전극을 포함하며, 상기 제2 전극은 제2 투명 전극층 및 제2 금속 전극을 포함할 수 있다.It further includes a first electrode formed on one side and a second electrode formed on the other side, wherein the first electrode includes a first transparent electrode layer and a first metal electrode, and the second electrode includes a second transparent electrode layer and It may include a second metal electrode.

상기 제1 투명 전극층은 상기 절연막과 직접 접할 수 있다.The first transparent electrode layer may be in direct contact with the insulating film.

본 발명의 다른 측면에서 태양 전지는 제2 제어 패시베이션층과 제2 도전형 영역층 사이에 절연막을 배치한다.In another aspect of the present invention, the solar cell has an insulating film disposed between the second control passivation layer and the second conductive region layer.

절연막은 상기 반도체 기판의 전체면 상에 형성되된다.An insulating film is formed on the entire surface of the semiconductor substrate.

제1 도전형 영역층은 상기 반도체 기판의 일면 상에서 상기 절연막 내측에 배치된다.A first conductive region layer is disposed inside the insulating film on one side of the semiconductor substrate.

제2 제어 패시베이션층은 상기 일면에 반대되는 상기 반도체 기판의 타면 상에서 상기 절연막 내측에 배치된다. A second control passivation layer is disposed inside the insulating film on the other side of the semiconductor substrate opposite to the one side.

상기 제1 도전형 영역층과 반대되는 도전형인 제2 도전형 영역층은 상기 타면 상에서 상기 절연막 외측에 배치된다.A second conductivity type region layer of a conductivity type opposite to that of the first conductivity type region layer is disposed outside the insulating film on the other side.

상기 제1 도전형 영역층과 반대되는 도전형인 상기 제2 도전형 영역층은 상기 타면 상에 형성되고, 상기 절연막 상에 배치된다.The second conductivity type region layer, which has a conductivity type opposite to that of the first conductivity type region layer, is formed on the other side and disposed on the insulating film.

상기 일면 상에 형성되고, 상기 반도체 기판 및 상기 제1 도전형 영역층 사이에 배치되는 제1 제어 패시베이션층을 더 포함할 수 있다.It may further include a first control passivation layer formed on the one surface and disposed between the semiconductor substrate and the first conductive region layer.

상기 제2 제어 패시베이션층은 상기 타면 가장자리에서 연장되어 상기 타면과 상기 일면을 연결하는 상기 반도체 기판의 측면 상에 더 배치될 수 있다.The second control passivation layer may be further disposed on a side of the semiconductor substrate extending from an edge of the other surface and connecting the other surface and the one surface.

상기 제2 도전형 영역층은 상기 타면 가장자리에서 연장되어 상기 타면과 상기 일면을 연결하는 상기 반도체 기판의 측면 상에 더 배치될 수 있다.The second conductive region layer may be further disposed on a side of the semiconductor substrate extending from an edge of the other surface and connecting the other surface and the one surface.

상기 절연막의 두께는 상기 제1 제어 패시베이션층 및 상기 제2 제어 패시베이션층 중 적어도 하나의 두께 보다 작을 수 있다.The thickness of the insulating film may be less than the thickness of at least one of the first control passivation layer and the second control passivation layer.

상기와 같이 구성된 본 발명에 따른 태양 전지의 효과를 설명하면 다음과 같다.The effects of the solar cell according to the present invention configured as above will be described as follows.

본 발명은 제1 도전형 영역층 및 제2 도전형 영역층 사이에 절연막을 형성하여 션트(shunt)를 방지한다.The present invention prevents shunting by forming an insulating film between the first conductive region layer and the second conductive region layer.

구체적으로, 반도체 기판 전체면 상에 형성된 상기 절연막은 상기 제2 도전형 영역층에 포함된 도펀트가 제1 도전형 영역층으로 확산되어 션트(shunt)가 발생하는 것을 방지한다.Specifically, the insulating film formed on the entire surface of the semiconductor substrate prevents the dopant contained in the second conductive region layer from diffusing into the first conductive region layer and causing a shunt.

뿐만 아니라, 본 발명은 제2 도전형 영역층 및 제2 제어 패시베이션층 사이에 절연막을 형성하여 제2 제어 패시베이션층의 열화를 방지한다.In addition, the present invention prevents deterioration of the second control passivation layer by forming an insulating film between the second conductive region layer and the second control passivation layer.

구체적으로, 반도체 기판 전체면 상에 형성된 상기 절연막은 확산속도가 빠른 도펀트가 제2 제어 패시베이션층에 확산되어 제2 도전형 영역층에 포함된 도펀트가 제2 제어 패시베이션층으로 확산되어 제2 제어 패시베이션층이 열화되는 것을 방지한다.Specifically, the insulating film formed on the entire surface of the semiconductor substrate is such that a dopant with a fast diffusion rate diffuses into the second control passivation layer, and the dopant contained in the second conductive region layer diffuses into the second control passivation layer to form a second control passivation. Prevents layer deterioration.

도 1은 본 발명의 실시예에 따른 태양 전지의 단면도,
도 2는 도 1에 도시된 태양 전지의 일측면을 확대한 확대도,
도 3은 본 발명의 실시예에 따른 태양 전지의 제조 과정을 나타낸 단면도,
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 단면도,
도 5는 도 4에 도시된 태양 전지의 일측면을 확대한 확대도,
도 6는 도 5에 도시된 태양 전지의 제조 과정을 나타낸 단면도,
도 7은 온도에 따른 제어 패시베이션막, 제1 도전형 영역 및 제2 도전형 영역의 물성 변화를 나타낸 그래프이다.1 is a cross-sectional view of a solar cell according to an embodiment of the present invention;
Figure 2 is an enlarged view of one side of the solar cell shown in Figure 1;
3 is a cross-sectional view showing the manufacturing process of a solar cell according to an embodiment of the present invention;
4 is a cross-sectional view of a solar cell according to another embodiment of the present invention;
Figure 5 is an enlarged view of one side of the solar cell shown in Figure 4;
Figure 6 is a cross-sectional view showing the manufacturing process of the solar cell shown in Figure 5;
Figure 7 is a graph showing changes in physical properties of the control passivation film, the first conductivity type region, and the second conductivity type region according to temperature.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 후술하는 실시예들을 참조하면 명확해질 것이다.The advantages and features of the present invention and methods for achieving them will become clear with reference to the embodiments described below.

본 발명은 청구항의 범주에 의해 정의되며, 명세서에서 용어의 의미에 대해 별도로 기재한 내용이 있다면 용어의 의미는 상기 기재 내용으로 정의될 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. The present invention is defined by the scope of the claims, and if there is a separate description of the meaning of the term in the specification, the meaning of the term will be defined by the above description. Like reference numerals refer to like elements throughout the specification.

이하 첨부한 도면을 참고하여, 본 발명의 실시예에 따른 태양 전지를 상세하게 설명한다.Hereinafter, with reference to the attached drawings, a solar cell according to an embodiment of the present invention will be described in detail.

도1 및 도 2를 참고하면, 본 실시예에 따른 태양 전지(100)는 반도체 기판(110)의 전체면 상에 형성된 절연막(I)을 포함한다.Referring to Figures 1 and 2, the solar cell 100 according to this embodiment includes an insulating film (I) formed on the entire surface of the semiconductor substrate 110.

제1 도전형 영역층(20)은 반도체 기판(110)의 일면 상에서 절연막(I) 내측에 배치된다. The first conductive region layer 20 is disposed inside the insulating film I on one surface of the semiconductor substrate 110.

제2 도전형 영역층(30)은 상기 일면에 반대되는 반도체 기판(110)의 타면 상에서 절연막(I) 외측에 배치된다.The second conductive region layer 30 is disposed outside the insulating film I on the other side of the semiconductor substrate 110 opposite to the one side.

본 명세서에서 전체면은 일면, 타면 및 상기 일면과 타면을 연결하는 측면까지 포함하여 외면(outer surface) 전부를 의미하고, 절연막(I) 구조의 구체적인 설명은 후술한다. In this specification, the entire surface refers to the entire outer surface including one surface, the other surface, and the side connecting the one surface and the other surface, and a detailed description of the structure of the insulating film (I) will be described later.

이어서 태양 전지(100)를 구성하는 구성들에 대해 좀더 상세하게 설명한다. Next, the components that make up the solar cell 100 will be described in more detail.

반도체 기판(110)은 결정질 반도체로 구성될 수 있다. The semiconductor substrate 110 may be made of a crystalline semiconductor.

일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. As an example, the semiconductor substrate 110 may be made of a single crystal or polycrystalline semiconductor (eg, single crystal or polycrystalline silicon).

특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. In particular, the semiconductor substrate 110 may be composed of a single crystal semiconductor (eg, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer).

본 실시예에서는 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않고 반도체 기판(110)이 베이스 영역(10)만으로 구성될 수 있다. In this embodiment, a separate doped region is not formed in the semiconductor substrate 110 and the semiconductor substrate 110 may be composed of only the base region 10.

이와 같이 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않으면, 도핑 영역을 형성할 때 발생할 수 있는 반도체 기판(110)의 손상, 결함 증가 등이 방지되어 반도체 기판(110)이 우수한 패시베이션 특성을 가질 수 있다. In this way, if a separate doped region is not formed in the semiconductor substrate 110, damage to the semiconductor substrate 110 and increase in defects that may occur when forming the doped region are prevented, so that the semiconductor substrate 110 has excellent passivation characteristics. You can have it.

이에 의하여 반도체 기판(110)의 표면에서 발생하는 표면 재결합을 최소화할 수 있다. As a result, surface recombination occurring on the surface of the semiconductor substrate 110 can be minimized.

한편, 본 실시예에서 반도체 기판(110) 또는 베이스 영역(10)은 베이스 도펀트인 제1 도전형 도펀트가 낮은 도핑 농도로 도핑되어 제1 도전형을 가질 수도 있다. Meanwhile, in this embodiment, the semiconductor substrate 110 or the base region 10 may be doped with a first conductivity type dopant, which is a base dopant, at a low doping concentration to have a first conductivity type.

이 경우, 반도체 기판(110) 또는 베이스 영역(10)은 이와 동일한 도전형을 가지는 제1 도전형 영역층(20)보다 낮은 도핑 농도, 높은 저항 또는 낮은 캐리어 농도를 가질 수 있다. In this case, the semiconductor substrate 110 or the base region 10 may have a lower doping concentration, higher resistance, or lower carrier concentration than the first conductivity type region layer 20 having the same conductivity type.

반도체 기판(110)의 일면 상에서, 반도체 기판(110)과 제1 도전형 영역층(20) 사이에 제1 제어 패시베이션막(52)이 배치될 수 있다.On one side of the semiconductor substrate 110, a first control passivation film 52 may be disposed between the semiconductor substrate 110 and the first conductive region layer 20.

제1 제어 패시베이션막(52)은 반도체 기판(110)을 패시베이션할 수 있다. The first control passivation film 52 may passivate the semiconductor substrate 110 .

본 명세서에서는 제1 제어 패시베이션막(52)은 터널링막으로서의 역할도 수행할 수 있다. In this specification, the first control passivation film 52 may also serve as a tunneling film.

즉, 제1 제어 패시베이션막(52)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 제1 제어 패시베이션막(52)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 제1 제어 패시베이션막(52)을 통과할 수 있도록 한다. That is, the first control passivation film 52 acts as a kind of barrier for electrons and holes, preventing minority carriers from passing through, and preventing the accumulation of electrons and holes from passing through. Later, only majority carriers with energy above a certain level are allowed to pass through the first control passivation film 52.

터널링 효과를 충분하게 구현할 수 있도록 제1 제어 패시베이션막(52)의 두께는 제1 도전형 영역층(20)보다 작을 수 있다. To sufficiently implement the tunneling effect, the thickness of the first control passivation layer 52 may be smaller than that of the first conductive region layer 20.

제1 제어 패시베이션막(52)은 진성 비정질 반도체를 포함할 수 있다. The first control passivation layer 52 may include an intrinsic amorphous semiconductor.

예를 들어, 제1 제어 패시베이션막(52)이 진성 비정질 실리콘(i-a-Si)층으로 이루어질 수 있다. For example, the first control passivation film 52 may be made of an intrinsic amorphous silicon (i-a-Si) layer.

그러면, 제1 제어 패시베이션막(52)이 반도체 기판(110)과 동일한 반도체 물질을 포함하여 유사한 특성을 가지기 때문에 반도체 기판(110)의 표면 특성과 패시베이션 특성을 좀더 효과적으로 향상할 수 있다. Then, since the first control passivation film 52 contains the same semiconductor material as that of the semiconductor substrate 110 and has similar characteristics, the surface characteristics and passivation characteristics of the semiconductor substrate 110 can be more effectively improved.

다만 제1 제어 패시베이션막(52)의 물질은 상기 기재에 한정되는 것은 아니고, 통상의 기술자가 용이하게 설계 변경할 수 있는 범위까지 포함한다고 할 것이다. 예를 들어, 제1 제어 패시베이션막(52)은 진성 비정질 실리콘 탄화물(i-a-SiCx)층 또는 진성 비정질 실리콘 산화물(i-a-SiOx)층을 포함할 수도 있다. However, the material of the first control passivation film 52 is not limited to the above description, but includes a range in which a person skilled in the art can easily change the design. For example, the first control passivation film 52 may include an intrinsic amorphous silicon carbide (i-a-SiCx) layer or an intrinsic amorphous silicon oxide (i-a-SiOx) layer.

제1 제어 패시베이션막(52)은 반도체 기판(110)의 일면 및 측면에 각각 전체적으로 형성될 수 있다. The first control passivation film 52 may be formed entirely on one surface and a side surface of the semiconductor substrate 110, respectively.

즉, 제1 제어 패시베이션막(52)은 일면 가장자리에서 하측으로 연장되어 반도체 기판(110)의 일면 및 측면을 전체적으로 패시베이션할 수 있다.That is, the first control passivation film 52 extends downward from the edge of one side to passivate the entire one side and side of the semiconductor substrate 110 .

뿐만 아니라, 측면 상에 형성된 제1 제어 패시베이션막(52)은 상기 일면과 가까운 측면 상측에서 상기 타면과 가까운 측면 하측으로 갈수록 점점 얇아질 수 있다.In addition, the first control passivation film 52 formed on the side may gradually become thinner from the upper side of the side closer to the one side to the lower side of the side closer to the other side.

다만, 상기 측면 상에서의 제1 제어 패시베이션막(52)의 두께는 상기 기재나 도면에 게시된 내용에 한정되는 것은 아니고, 통상의 기술자가 용이하게 설계 변경할 수 있는 범위까지 포함한다고 할 것이다.However, the thickness of the first control passivation film 52 on the side is not limited to the content posted in the description or drawings, and includes a range in which a person skilled in the art can easily change the design.

제1 제어 패시베이션막(52) 상에는 제1 도전형을 가지는 제1 도전형 영역층(20)이 형성될 수 있다. A first conductivity type region layer 20 having a first conductivity type may be formed on the first control passivation layer 52.

제1 도전형 영역층(20)은 예를 들어, n형 도펀트로 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 포함할 수 있다.For example, the first conductive region layer 20 may include a group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), or antimony (Sb) as an n-type dopant.

다만, 제1 도전형 영역층(20)의 도전형은 상기 기재에 한정되는 것은 아니고, p형 도펀트를 포함할 수도 있다. However, the conductivity type of the first conductivity type region layer 20 is not limited to the above description, and may include a p-type dopant.

본 명세서에서는 제1 도전형이 n형인 것으로 설명한다.In this specification, it is explained that the first conductivity type is n-type.

제1 도전형 영역층(20)은 이들을 구성하는 주요 물질의 원료 물질(예를 들어, 실란(SiH4) 가스)과 함께 도펀트 물질을 포함하는 기체, 수소 기체(H2) 및 캐리어 기체(일 예로, 아르곤 기체(Ar) 또는 질소 기체(N2))를 혼합한 기체를 주입하여 형성될 수 있다. The first conductive region layer 20 is a gas containing a dopant material, hydrogen gas (H2), and a carrier gas (for example, silane (SiH4) gas) together with the raw material of the main material constituting them (e.g., silane (SiH4) gas). It can be formed by injecting a gas mixed with argon gas (Ar) or nitrogen gas (N2).

제1 도전형 영역층(20)은 반도체 기판(110) 위에서 반도체 기판(110)과 별개로 형성되므로, 반도체 기판(110) 위에서 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 물질 및/또는 결정 구조를 가질 수 있다. Since the first conductive region layer 20 is formed separately from the semiconductor substrate 110, it is made of a material and/or crystal different from the semiconductor substrate 110 so that it can be easily formed on the semiconductor substrate 110. It can have a structure.

예를 들어, 제1 도전형 영역층(20)은 비정질 실리콘(a-Si), 비정질 실리콘 산화물(a-SiOx) 또는 비정질 실리콘 탄화물(a-SiCx)을 포함할 수 있다.For example, the first conductive region layer 20 may include amorphous silicon (a-Si), amorphous silicon oxide (a-SiOx), or amorphous silicon carbide (a-SiCx).

구체적으로, 비정질 실리콘 산화물층, 비정질 실리콘 탄화물층은 높은 에너지 밴드갭을 가져 에너지 밴드 벤딩이 충분히 일어나도록 하여 캐리어를 선택적으로 통과시킬 수 있다.Specifically, the amorphous silicon oxide layer and the amorphous silicon carbide layer have a high energy band gap, allowing sufficient energy band bending to occur and allowing carriers to selectively pass through.

제1 도전형 영역층(20)은 결정 구조가 반도체 기판(110)과 다르지만 반도체 기판(110)을 구성하는 반도체 물질(일 예로, 실리콘)을 포함하여 반도체 기판(110)과 유사한 특성을 가져 반도체 기판(110)과의 특성 차이를 최소로 할 수 있다. The first conductive region layer 20 has a crystal structure different from that of the semiconductor substrate 110, but has similar characteristics to the semiconductor substrate 110 by including a semiconductor material (for example, silicon) constituting the semiconductor substrate 110. The difference in characteristics from the substrate 110 can be minimized.

제1 도전형 영역층(20)은 반도체 기판(110)의 일면 및 측면에 각각 전체적으로 형성될 수 있다.The first conductive region layer 20 may be formed entirely on one surface and a side surface of the semiconductor substrate 110, respectively.

구체적으로, 제1 도전형 영역층(20)은 반도체 기판(110)의 일면 및 측면에 형성된 제1 제어 패시베이션막(52) 상에 각각 형성될 수 있다.Specifically, the first conductive region layer 20 may be formed on the first control passivation film 52 formed on one side and a side surface of the semiconductor substrate 110, respectively.

뿐만 아니라, 측면 상에 형성된 제1 도전형 영역층(20)은 상기 일면과 가까운 측면 상측에서 상기 타면과 가까운 측면 하측으로 갈수록 점점 얇아질 수 있다.In addition, the first conductive region layer 20 formed on the side surface may gradually become thinner from the upper side of the side closer to the one side to the lower side of the side closer to the other side.

절연막(I)은 제1 도전형 영역층(20) 상에서 반도체 기판(110)의 전체면 상에 형성될 수 있다.The insulating film I may be formed on the entire surface of the semiconductor substrate 110 on the first conductive region layer 20 .

전술한 바와 같이, 반도체 기판(110)의 전체면 상에 형성된 절연막(I)은 반도체 기판(110)의 외면(outer surface) 전체를 감싸도록 형성된다.As described above, the insulating film I formed on the entire surface of the semiconductor substrate 110 is formed to surround the entire outer surface of the semiconductor substrate 110.

따라서, 반도체 기판(110)의 상기 일면과 측면 상에는 제1 도전형 영역층(20) 상에 절연막(I)이 형성되고, 반도체 기판(110)의 상기 타면 상에는 반도체 기판(110)의 타면에 직접 절연막(I)이 접하도록 형성되게 된다.Accordingly, an insulating film (I) is formed on the first conductive region layer 20 on the one surface and the side surface of the semiconductor substrate 110, and the insulating film I is formed directly on the other surface of the semiconductor substrate 110. The insulating film (I) is formed to be in contact with each other.

절연막(I)은 산화막을 포함할 수 있다.The insulating film (I) may include an oxide film.

예를 들어, 실리콘 산화막(SiOx)를 포함할 수 있다. 다만, 절연막(I)의 구성 물질은 상기 기재에 한정되는 것은 아니고, 통상의 기술자가 용이하게 설계 변경할 수 있는 범위까지 포함할 수 있다.For example, it may include a silicon oxide film (SiOx). However, the constituent materials of the insulating film (I) are not limited to the above description, and may include a range that can be easily changed by a person skilled in the art.

본 발명 실시예에 따른 태양 전지(100)에서 절연막(I)은 부분적으로 두께가 달라질 수 있다.In the solar cell 100 according to an embodiment of the present invention, the thickness of the insulating film I may partially vary.

구체적으로, 절연막(I)은 반도체 기판(110)의 일면 상에 형성된 제1 부분(I1), 상기 타면 상에 형성된 제2 부분(I2) 및 상기 측면 상에 형성된 제3 부분(I3)을 포함할 수 있다.Specifically, the insulating film (I) includes a first part (I1) formed on one side of the semiconductor substrate 110, a second part (I2) formed on the other side, and a third part (I3) formed on the side. can do.

나아가, 제1 부분(I1), 제2 부분(I2) 및 제3 부분(I3)은 두께가 서로 다를 수 있다.Furthermore, the first part (I1), the second part (I2), and the third part (I3) may have different thicknesses.

예를 들어, 제1 부분(I1)의 두께는 제3 부분(I3)의 두께보다 크고, 제3 부분(I3)의 두께는 제2 부분(I2)의 두께보다 클 수 있다.For example, the thickness of the first part I1 may be greater than the thickness of the third part I3, and the thickness of the third part I3 may be greater than the thickness of the second part I2.

구체적으로, 제1 부분(I1)은 진성 비정질 실리콘층(intrinsic amorphous silicon)을 포함하는 제1 제어 패시베이션막(52)이 증착된 반도체 기판(110) 일면 상에 배치된다.Specifically, the first portion I1 is disposed on one surface of the semiconductor substrate 110 on which the first control passivation film 52 including an intrinsic amorphous silicon layer is deposited.

나아가, 반도체 기판(110)은 제1 제어 패시베이션막(52)에 의해 패시베이션되고, 결정질 실리콘과 비정질 실리콘에 의한 에너지 밴드 정렬(band alignment)에 의해 캐리어가 이동이 가능하기 때문에, 제1 부분(I1)이 상대적으로 두꺼울 수 있다.Furthermore, because the semiconductor substrate 110 is passivated by the first control passivation film 52 and carriers can move due to energy band alignment by crystalline silicon and amorphous silicon, the first portion (I1) ) may be relatively thick.

제2 부분(I2)는 반도체 기판(110) 타상에 직접 산화막이 증착된다.In the second portion I2, an oxide film is deposited directly on the semiconductor substrate 110.

따라서, 반도체 기판(110) 타면에서는 패시베이션 특성 저하 및 결정질 실리콘과 절연체인 실리콘 산화막 계면의 저항 증가등이 발생할 수 있다.Therefore, on the other side of the semiconductor substrate 110, passivation characteristics may decrease and resistance may increase at the interface between crystalline silicon and the insulating silicon oxide film.

뿐만 아니라, 절연체인 실리콘 산화막은 밴드갭 에너지가 9eV 이상으로 커 결정질 실리콘과 제2 부분(I2) 계면에서 에너지 밴드 정렬이 이루어지지 않고, 밴드 스파이크(band spike)가 발생해 터널링에 의한 캐리어 이동이 저하될 수 있다.In addition, the silicon oxide film, which is an insulator, has a band gap energy of over 9 eV, so the energy band is not aligned at the interface between crystalline silicon and the second part (I2), and a band spike occurs, preventing carrier movement by tunneling. may deteriorate.

이에, 제2 부분(I2)는 반도체 기판(110) 타면 에서의 전기적 특성 저하를 방지하고자 최소의 두께로 형성되게 할 수 있다.Accordingly, the second portion I2 may be formed to have a minimum thickness to prevent deterioration of electrical characteristics on the other surface of the semiconductor substrate 110.

제3 부분(I3)은 제1 부분(I1) 대비 상대적으로 얇은 비정질 실리콘층 상에 형성되고, 캐리어 이동 특성에 미치는 영향이 적으므로 제1 부분(I1) 과 제2 부분(I2)의 중간 두께로 형성될 수 있다. The third part (I3) is formed on a relatively thin amorphous silicon layer compared to the first part (I1), and has a small effect on carrier movement characteristics, so it has a thickness intermediate between the first part (I1) and the second part (I2). It can be formed as

제2 제어 패시베이션막(54)는 반도체 기판(110) 타면 상에서, 절연막(I)의 외측에 배치될 수 있다.The second control passivation film 54 may be disposed on the other side of the semiconductor substrate 110, outside the insulating film (I).

제2 제어 패시베이션막(54)은 제1 제어 패시베이션막(52)의 기능 및 구성물질에 대한 설명이 그대로 적용될 수 있다. The description of the function and composition of the first control passivation film 52 can be applied to the second control passivation film 54 as is.

제1 제어 패시베이션막(52)와 비교하여 제2 제어 패시베이션막(54)의 구조에 대해 더 설명한다.The structure of the second control passivation film 54 compared to the first control passivation film 52 will be further described.

제2 제어 패시베이션막(52)은 반도체 기판(110)의 타면 및 측면 상에 각각 전체적으로 형성될 수 있다.The second control passivation film 52 may be formed entirely on the other surface and the side surface of the semiconductor substrate 110, respectively.

즉, 제2 제어 패시베이션막(54)은 반도체 기판(110)의 타면 및 측면 상에서, 절연막(I) 외측에 형성될수 있다.That is, the second control passivation film 54 may be formed outside the insulating film I on the other surface and the side surface of the semiconductor substrate 110.

제2 제어 패시베이션막(54)은 타면 가장자리에서 상측으로 연장되어 반도체 기판(110)과 절연막(I)의 타면 및 측면을 전체적으로 패시베이션할 수 있다. The second control passivation film 54 extends upward from the edge of the other surface to passivate the entire other surface and side surfaces of the semiconductor substrate 110 and the insulating film (I).

나아가, 측면 상에 형성된 제2 제어 패시베이션막(54)은 상기 타면과 가까운 측면 하측에서 상기 일면과 가까운 측면 상측으로 갈수록 점점 얇아질 수 있다.Furthermore, the second control passivation film 54 formed on the side may gradually become thinner from the lower side of the side closer to the other side to the upper side of the side closer to the one side.

다만, 상기 측면 상에서의 제2 제어 패시베이션막(54)의 두께는 상기 기재나 도면에 게시된 내용에 한정되는 것은 아니고, 통상의 기술자가 용이하게 설계 변경할 수 있는 범위까지 포함한다고 할 것이다.However, the thickness of the second control passivation film 54 on the side is not limited to the content posted in the description or drawings, and includes a range in which a person skilled in the art can easily change the design.

반도체 기판(110)의 타면 상에서 제2 제어 패시베이션막(54) 상에 제1 도전형 영역층과 반대되는 도전형인 제2 도전형 영역층(30)이 배치될 수 있다.A second conductivity type region layer 30 having a conductivity type opposite to that of the first conductivity type region layer may be disposed on the second control passivation layer 54 on the other side of the semiconductor substrate 110 .

제2 도전형 영역층(30)은 제1 도전형 영역층(20)에 포함된 반도체 물질의 종류 및 그에 기인하는 효과에 대한 설명이 그대로 적용될 수 있다. The description of the type of semiconductor material included in the first conductive type region layer 20 and the effects resulting therefrom can be applied to the second conductive region layer 30 as is.

제1 도전형 영역층(20)과 비교하여 제2 도전형 영역층(30)의 도펀트 및 구조에 대해 더 설명한다.The dopant and structure of the second conductive region layer 30 compared to the first conductive region layer 20 will be further described.

제2 도전형 영역층(30)은 p형 도펀트로 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 포함할 수 있고, 구체적으로 보론(B)를 p형 도펀트로서 포함할 수 있다.The second conductive region layer 30 may include a Group 3 element such as boron (B), aluminum (Al), gallium (Ga), and indium (In) as a p-type dopant, and specifically boron (B). may be included as a p-type dopant.

제2 도전형 영역층(30) 반도체 기판(110)의 타면 및 측면에 형성된 제2 제어 패시베이션막(54) 상에 각각 형성될 수 있다.The second conductive region layer 30 may be formed on the second control passivation film 54 formed on the other surface and the side surface of the semiconductor substrate 110, respectively.

본 발명 실시예에 따른 태양 전지(100)는 반도체 기판(110) 측면 상에서 제1 도전형 영역층(20)과 제2 도전형 영역층(30) 사이에 절연막(I)이 배치되어 있어 도펀트 확산에 의한 션트(shunt)발생을 효과적으로 방지할 수 있다.In the solar cell 100 according to an embodiment of the present invention, an insulating film (I) is disposed between the first conductive region layer 20 and the second conductive region layer 30 on the side of the semiconductor substrate 110 to facilitate dopant diffusion. The occurrence of shunts can be effectively prevented.

구체적으로, 전술한 바와 같이 반도체 기판(110) 측면 상에 제2 도전형 영역층(30)과 제1 도전형 영역층(20) 사이에 절연막(I) 및 제2 제어 패시베이션막(54)이 형성되어 있다. Specifically, as described above, an insulating film (I) and a second control passivation film 54 are formed between the second conductive region layer 30 and the first conductive region layer 20 on the side of the semiconductor substrate 110. It is formed.

따라서, 측면 상측 부분의 제2 제어 패시베이션막(54)의 두께가 상대적으로 얇아, 제2 도전형 영역층(30)의 도펀트가 제2 제어 패시베이션막(54)을 통과해 확산되더라도 절연막(I)에 의해 제1 도전형 영역층(20)까지 확산되는 것을 방지해 션트 발생을 예방할 수 있다.Therefore, the thickness of the second control passivation film 54 on the upper side is relatively thin, so that even if the dopant of the second conductive region layer 30 diffuses through the second control passivation film 54, the insulating film I By preventing diffusion to the first conductive region layer 20, the occurrence of a shunt can be prevented.

반도체 기판(110)의 일면에서 제1 도전형 영역층(20) 상에는 제1 도전형 영역층(20)과 전기적으로 연결되는 제1 전극(42)가 위치한다.On one side of the semiconductor substrate 110, a first electrode 42 electrically connected to the first conductive region layer 20 is located on the first conductive region layer 20.

반도체 기판(110)의 타면에서 제2 도전형 영역층(30) 상에는 제2 도전형 영역층(30)과 전기적으로 연결되는 제2 전극이(44) 위치 한다.A second electrode 44 electrically connected to the second conductive region layer 30 is positioned on the second conductive region layer 30 on the other side of the semiconductor substrate 110.

구체적으로, 제1 전극(42)은 차례로 적층되는 제1 투명 전극층(421) 및 제1 금속 전극층(422)을 포함할 수 있다. 제1 투명 전극층(421)은 절연막(I)을 사이에 두고 제1 도전형 영역층(20) 상에 위치할 수 있다.Specifically, the first electrode 42 may include a first transparent electrode layer 421 and a first metal electrode layer 422 that are sequentially stacked. The first transparent electrode layer 421 may be positioned on the first conductive region layer 20 with the insulating film (I) interposed therebetween.

여기서, 제1 투명 전극층(421)은 반도체 기판(110)의 일면에서 절연막(I) 상에 전체적으로 형성(일 예로, 접촉)될 수 있다.Here, the first transparent electrode layer 421 may be entirely formed (for example, in contact with) the insulating film I on one side of the semiconductor substrate 110.

전체적으로 형성된다고 함은, 빈 공간 또는 빈 영역 없이 일면의 절연막(I) 전체를 덮는 것뿐만 아니라, 불가피하게 일부 부분이 형성되지 않는 경우를 포함할 수 있다.Formed as a whole may include not only covering the entire insulating film (I) on one side without empty spaces or empty areas, but also cases where some parts are inevitably not formed.

다만, 제1 투명 전극층(421)의 형상은 상기 기재와 도면에 한정되는 것은 아니고, 예를 들어, 반도체 기판(110)의 일면에서 엣지 아이솔레이션(edge isolation)을 형성하면서 형성될 수도 있다.However, the shape of the first transparent electrode layer 421 is not limited to the above description and drawings, and may be formed while forming edge isolation on one side of the semiconductor substrate 110, for example.

본 발명 실시예에 따른 태양 전지(100)는 제1 도전형 영역층(20) 상에 제1 투명 전극층(421)을 형성하는 동시에, 절연막(I)의 두께를 제1 제어 패시베이션막(52)의 두께보다 작게 제어함으로써, 효과적으로 캐리어 이동을 향상시킬 수 있다.The solar cell 100 according to an embodiment of the present invention forms a first transparent electrode layer 421 on the first conductive region layer 20, and simultaneously reduces the thickness of the insulating film I to the first control passivation film 52. By controlling the thickness to be smaller than , carrier movement can be effectively improved.

구체적으로, 제1 투명 전극층(421)이 일면 제1 도전형 영역(20) 위에 전체적으로 형성되면, 캐리어가 제1 투명 전극층(421)을 통하여 쉽게 제1 금속 전극층(422)까지 도달할 수 있어, 수평 방향에서의 저항을 줄일 수 있다. Specifically, when the first transparent electrode layer 421 is formed entirely on the one-sided first conductive region 20, the carrier can easily reach the first metal electrode layer 422 through the first transparent electrode layer 421, Resistance in the horizontal direction can be reduced.

비정질 반도체층 등으로 구성되는 전면 전계 영역(20)의 결정성이 상대적으로 낮아 캐리어의 이동도(mobility)가 낮을 수 있으므로, 제1 투명 전극층(421)을 구비하여 캐리어가 수평 방향으로 이동할 때의 저항을 감소시키는 것이다. Since the crystallinity of the front electric field region 20 composed of an amorphous semiconductor layer, etc. is relatively low, the mobility of carriers may be low, so the first transparent electrode layer 421 is provided to allow carriers to move in the horizontal direction. It reduces resistance.

뿐만 아니라, 제1 도전형 영역층(20)과 제1 금속 전극층(422) 사이에 위치한 절연막(I)의 두께가 제1 제어 패시베이션막(52)보다 얇음으로써, 캐리어 이동을 저해하지 않는다.In addition, the thickness of the insulating film I located between the first conductive region layer 20 and the first metal electrode layer 422 is thinner than the first control passivation film 52, so that carrier movement is not inhibited.

예를 들어, 제1 제어 패시베이션막(52)은 2.5nm 내지 3.5nm 일 수 있으나, 제1 도전형 영역층(20)과 제1 금속 전극층(422) 사이에 위치한 절연막(I)의 두께는 2nm 이하의 얇은 두께로서 캐리어의 이동을 저해하지 않는다.For example, the first control passivation film 52 may be 2.5 nm to 3.5 nm, but the thickness of the insulating film I located between the first conductive region layer 20 and the first metal electrode layer 422 is 2 nm. The thin thickness below does not impede the movement of the carrier.

이와 마찬가지로, 절연막(I)의 두께는 제2 제어 패시베이션 막(54)의 두께보다 작을 수도 있다.Likewise, the thickness of the insulating film I may be less than the thickness of the second control passivation film 54.

이와 같이 제1 투명 전극층(421)은 광을 투과할 수 있는 물질(투과성 물질)로 구성될 수 있다. In this way, the first transparent electrode layer 421 may be made of a material that can transmit light (transmissive material).

즉, 제1 투명 전극층(421)은 투명 전도성 물질로 이루어져서 광의 투과를 가능하게 하면서 캐리어를 쉽게 이동할 수 있도록 한다. That is, the first transparent electrode layer 421 is made of a transparent conductive material, allowing light to pass through and allowing carriers to easily move.

일 예로, 제1 투명 전극층(421)은 인듐-틴 산화물(indium tin oxide, ITO), 알루미늄-아연 산화물(aluminum zinc oxide, AZO), 보론-아연 산화물(boron zinc oxide, BZO), 인듐-텅스텐 산화물(indium tungsten oxide, IWO) 및 인듐-세슘 산화물(indium cesium oxide, ICO) 중 적어도 하나를 포함할 수 있다. For example, the first transparent electrode layer 421 is made of indium tin oxide (ITO), aluminum zinc oxide (AZO), boron zinc oxide (BZO), and indium-tungsten. It may include at least one of indium tungsten oxide (IWO) and indium cesium oxide (ICO).

그러나 제1 투명 전극층(421)의 구성 물질이 상기 기재에 한정되는 것은 아니며 제1 투명 전극층(421) 그 외의 다양한 물질을 포함할 수 있다. However, the constituent material of the first transparent electrode layer 421 is not limited to the above substrate and may include various materials other than the first transparent electrode layer 421.

제1 투명 전극층(421) 위에 패턴을 가지는 제1 금속 전극층(422)이 형성될 수 있다. 일 예로, 제1 금속 전극층(422)은 제1 투명 전극층(421)에 접촉 형성되어 제1 전극(42)의 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 투명 전극층(421)과 제1 금속 전극층(422) 사이에 별도의 층이 존재하는 등의 다양한 변형이 가능하다. A first metal electrode layer 422 having a pattern may be formed on the first transparent electrode layer 421. For example, the first metal electrode layer 422 may be formed in contact with the first transparent electrode layer 421 to simplify the structure of the first electrode 42. However, the present invention is not limited to this, and various modifications such as the presence of a separate layer between the first transparent electrode layer 421 and the first metal electrode layer 422 are possible.

제1 투명 전극층(421) 위에 위치하는 제1 금속 전극층(422)은 제1 투명 전극층(421)보다 우수한 전기 전도도를 가지는 물질로 구성될 수 있다. 이에 의하여 제1 금속 전극층(422)에 의한 캐리어 수집 효율, 저항 저감 등의 특성을 좀더 향상할 수 있다. The first metal electrode layer 422 located on the first transparent electrode layer 421 may be made of a material having better electrical conductivity than the first transparent electrode layer 421. As a result, characteristics such as carrier collection efficiency and resistance reduction by the first metal electrode layer 422 can be further improved.

제2 전극(44)은 제2 투명 전극층(441) 및 제2 금속 전극층(442)를 포함할 수 있고, 제2 투명 전극층(442)이 제2 도전형 영역층(30) 상에 직접 형성되어 전기적으로 연결될 수 있다.The second electrode 44 may include a second transparent electrode layer 441 and a second metal electrode layer 442, and the second transparent electrode layer 442 is formed directly on the second conductive region layer 30. Can be electrically connected.

제2 투명 전극층(441) 및 제2 금속 전극층(442)은 제1 투명 전극층(421) 및 제1 금속 전극층(422)에 대한 설명이 그대로 적용될 수 있다. The descriptions of the first transparent electrode layer 421 and the first metal electrode layer 422 may be directly applied to the second transparent electrode layer 441 and the second metal electrode layer 442.

상술한 태양 전지(100)는 다양한 공정에 의하여 형성될 수 있다. 도 3a 내지 도 3g를 참조하여 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법을 상세하게 설명한다. The solar cell 100 described above may be formed through various processes. A method of manufacturing a solar cell 100 according to an embodiment of the present invention will be described in detail with reference to FIGS. 3A to 3G.

먼저, 도 3a에 도시한 바와 같이, 요철을 형성한 반도체 기판(110) 상에 제1 제어 패시베이션막(52)를 형성할 수 있다. 좀더 구체적으로, 습식 식각에 의해 반도체 기판(110)에 요철을 형성하고, 반도체 기판(110) 일면에 제1 제어 패시베이션막 (52)을 형성할 수 있다. First, as shown in FIG. 3A, the first control passivation film 52 can be formed on the semiconductor substrate 110 having irregularities. More specifically, irregularities may be formed on the semiconductor substrate 110 by wet etching, and a first control passivation film 52 may be formed on one surface of the semiconductor substrate 110.

제1 제어 패시베이션막(52)은, 증착법(예를 들어, 화학 기상 증착법(PECVD), 에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 패시베이션막(52)이 형성될 수 있다. The first control passivation film 52 may be formed by a deposition method (for example, chemical vapor deposition (PECVD)). However, the present invention is not limited thereto and the first and second passivation films can be formed by various methods. (52) can be formed.

더 구체적으로, 증착법에 의해 형성되는 제1 제어 패시베이션막(52)은 반도체 기판(110)의 일면 및 측면을 패시베이션하면서 함께 형성될 수 있다.More specifically, the first control passivation film 52 formed by a deposition method may be formed while passivating one surface and a side surface of the semiconductor substrate 110.

다만, 반도체 기판(110)의 일면에서 주로 제1 제어 패시베이션막(52)의 증착과 형성이 이루어지므로, 반도체 깊한(110)의 측면 하측으로 갈수록 제1 제어 패시베이션막(52)의 두께가 얇아질 수 있다.However, since the deposition and formation of the first control passivation film 52 is mainly performed on one side of the semiconductor substrate 110, the thickness of the first control passivation film 52 becomes thinner toward the lower side of the semiconductor substrate 110. You can.

나아가, 본 발명 실시예에 따른 태양 전지(100)의 제조 공정에서 증착법에 의해 형성되는 제1 도전형 영역층(20), 제2 제어 패시베이션막(54) 및 제2 도전형 영역층(30)의 측면의 두께는 증착이 주로 이루어지는 일면 또는 타면에서 상대적으로 먼 측면의 상측 또는 하측으로 갈수록 두께가 점점 얇아질 수 있다. Furthermore, in the manufacturing process of the solar cell 100 according to an embodiment of the present invention, the first conductive region layer 20, the second control passivation film 54, and the second conductive region layer 30 are formed by a deposition method. The thickness of the side may gradually become thinner toward the upper or lower side of the side that is relatively distant from one side or the other side where deposition is mainly performed.

이어서, 도 3b에 도시한 바와 같이, 제1 제어 패시베이션막(52) 위에 제1 도전형 영역층(20)을 형성한다. Next, as shown in FIG. 3B, the first conductive region layer 20 is formed on the first control passivation film 52.

구체적으로, 제1 도전형 영역층(20)은, 일 예로, 증착법(예를 들어, 화학 기상 증착법(PECVD), 저압 화학 기상 증착법(LPCVD) 등)에 의하여 형성될 수 있다.Specifically, the first conductive region layer 20 may be formed, for example, by a deposition method (eg, chemical vapor deposition (PECVD), low pressure chemical vapor deposition (LPCVD), etc.).

제1 도전형 도펀트는 제1 도전형 영역층(20)을 형성하는 반도체층을 성장시키는 공정에서 함께 포함되도록 할 수도 있고, 반도체층을 형성한 후에 이온 주입법, 열 확산법, 레이저 도핑법 등에 의하여 도핑될 수도 있다. The first conductivity type dopant may be included in the process of growing the semiconductor layer forming the first conductivity type region layer 20, or may be doped by ion implantation, thermal diffusion, laser doping, etc. after forming the semiconductor layer. It could be.

그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 도전형 영역층(20)이 형성될 수 있다. However, the present invention is not limited to this, and the first conductive region layer 20 can be formed by various methods.

나아가, 반도체 기판(110) 측면 상에 형성된 제1 도전형 영역층(20)은 측면 상측에서 하측으로 갈수록 두께가 얇아질 수 있다.Furthermore, the first conductive region layer 20 formed on the side of the semiconductor substrate 110 may become thinner from the top to the bottom of the side.

이어서, 도 3c에 도시한 바와 같이 반도체 기판(110) 전체면 상에 절연막(I)을 형성할 수 있다.Subsequently, as shown in FIG. 3C, an insulating film (I) may be formed on the entire surface of the semiconductor substrate 110.

구체적으로, 반도체 기판(110)의 일면, 타면 및 측면 상에 일체로 형성되어 반도체 기판(110)의 외면을 커버하는 절연막(I)을 형성한다.Specifically, an insulating film (I) is formed integrally on one side, the other side, and a side surface of the semiconductor substrate 110 to cover the outer surface of the semiconductor substrate 110.

절연막(I)은 제1 도전형 영역층(20)이 형성된 상태에서 열처리를 통해 형성될 수 있다.The insulating film (I) may be formed through heat treatment while the first conductive region layer 20 is formed.

구체적으로, 상기 열처리는 질소(N2) 및 산소(O2) 중 적어도 하나를 포함하는 공기 분위기에서 약 250℃ 내지 약 400℃ 에서 수행될 수 있다.Specifically, the heat treatment may be performed at about 250°C to about 400°C in an air atmosphere containing at least one of nitrogen (N 2 ) and oxygen (O 2 ).

상기 열처리에 의해 반도체 기판(110)의 일면, 타면 및 측면 상에 각각 절연막(I)의 제1 부분(I1), 제2 부분(I2) 및 제3 부분(I3)이 형성된다.Through the heat treatment, a first part (I1), a second part (I2), and a third part (I3) of the insulating film (I) are formed on one side, the other side, and the side surface of the semiconductor substrate 110, respectively.

절연막(I)의 제1 부분(I1), 제2 부분(I2) 및 제3 부분(I3)의 두께는 동일하지 않을 수 있다.The thicknesses of the first part (I1), the second part (I2), and the third part (I3) of the insulating film (I) may not be the same.

구체적으로, 반도체 기판(110) 전체면 상에 형성되는 절연막(I)은 실리콘 산화막(SiOx)일 수 있다. Specifically, the insulating film (I) formed on the entire surface of the semiconductor substrate 110 may be a silicon oxide film (SiOx).

이 경우, 절연막(I)은 실리콘을 소비하면서 제1 도전형 영역층(20) 또는 반도체 기판(110) 상에 직접 형성될 수 있고, 절연막(I)이 형성될 표면의 표면 결함(defect)가 적을수록 절연막(I)이 얇게 형성될 수 있다.In this case, the insulating film (I) can be formed directly on the first conductive region layer 20 or the semiconductor substrate 110 while consuming silicon, and the surface on which the insulating film (I) is to be formed has no surface defects. The smaller it is, the thinner the insulating film (I) can be formed.

따라서, 제1 부분(I1)의 두께가 제3 부분(I3)의 두께보다 두껍고, 제3 부분(I3)의 두께가 제2 부분(I2)의 두께보다 두꺼울 수 있다.Accordingly, the thickness of the first part I1 may be thicker than the thickness of the third part I3, and the thickness of the third part I3 may be thicker than the thickness of the second part I2.

구체적으로, 제1 부분(I1)은 비정질 실리콘(amorphous silicon)을 베이스로 하는 제1 도전형 영역(20)상에 형성되므로, 결정질에 비해 상대적으로 결함이 많아 쉽게 산화되고, 수소화되어 있는 부분에 산소의 침투가 용이해 가장 두껍게 형성될 수 있다.Specifically, since the first portion (I1) is formed on the first conductive region 20 based on amorphous silicon, it has relatively many defects compared to crystalline silicon, so it is easily oxidized and the hydrogenated portion It is easy for oxygen to penetrate and can be formed as thick as possible.

제3 부분(I3)은 제1 부분(I1) 부분과 같이 비정질 실리콘 상에 형성되나, 측면 상에 형성된 제1 도전형 영역(20)의 두께가 얇아 제1 부분(I1)에 비해 얇게 형성될 수 있다.The third part (I3) is formed on amorphous silicon like the first part (I1), but the first conductive region 20 formed on the side is thinner, so it is formed thinner than the first part (I1). You can.

제2 부분(I2)는 결정질 실리콘인 반도체 기판(110) 타면 상에 직접 형성되고, 결정질 실리콘은 상대적으로 결함이 거의 없어 쉽게 산화막이 형성되지 못해 가장 얇은 두께로 형성될 수 있다.The second portion I2 is formed directly on the other side of the semiconductor substrate 110, which is crystalline silicon. Crystalline silicon has relatively few defects and an oxide film cannot be easily formed, so it can be formed at the thinnest thickness.

이어서, 도 3d와 3e를 참고하면, 반도체 기판(110)의 타면이 전면을 향하도록 하여 뒤집은 상태에서 제2 제어 패시베이션막(54) 및 제2 도전형 영역층(30)을 반도체 기판(110)의 타면 상에 순차적으로 형성할 수 있다.Next, referring to FIGS. 3D and 3E, the second control passivation film 54 and the second conductive region layer 30 are placed on the semiconductor substrate 110 with the other side of the semiconductor substrate 110 turned over to face the front. It can be formed sequentially on the other side of.

제2 제어 패시베이션막(54) 및 제2 도전형 영역층(30)의 제조과정에 대한 설명은 각각 제1 제어 패시베이션막(52) 및 제1 도전형 영역층(20)에 대한 설명이 그대로 적용될 수 있다.The description of the manufacturing process of the second control passivation film 54 and the second conductive area layer 30 will be the same as the description of the first control passivation film 52 and the first conductive area layer 20, respectively. You can.

본 발명의 실시예에 따른 태양 전지(100)는 제2 도전형 영역층(30)을 형성하기 전에 열처리를 통해 절연막(I)을 형성함으로써, 반도체 기판(110) 측면에서 제1 도전형 영역층(20)과 제2 도전형 영역층(30)간의 션트를 방지하는 동시에, 제2 도전형 영역층(30)의 특성 저하를 방지한다.The solar cell 100 according to an embodiment of the present invention forms an insulating film (I) through heat treatment before forming the second conductive region layer 30, thereby forming a first conductive region layer on the side of the semiconductor substrate 110. A shunt between 20 and the second conductive region layer 30 is prevented, and at the same time, the properties of the second conductive region layer 30 are prevented from being deteriorated.

구체적으로, 도 7을 참고하면, 도 7의(a)는 시간에 따른 제1 도전형 영역층(20, n), 제1 제어 패시베이션막(52, i) 및 제2 도전형 영역층(30,p)에서의 온도에 따른 캐리어 라이프 타임(life time)의 관계를 나타내고 있다.Specifically, referring to FIG. 7, (a) of FIG. 7 shows the first conductive region layer 20, n, the first control passivation film 52, i, and the second conductive region layer 30 over time. ,p) shows the relationship between carrier life time and temperature.

도 7의 (a)에서는 온도가 올라감에 따라, 제1 도전형 영역층(20)과 제1 제어 패시베이션막(52)의 캐리어 라이프 타임은 증가하지만, 제2 도전형 영역층은 약 180℃ 이상부터 캐리어 라이프 타임이 저하되는 것을 나타낸다.In (a) of FIG. 7, as the temperature increases, the carrier life time of the first conductive region layer 20 and the first control passivation film 52 increases, but the second conductive region layer has a temperature of about 180° C. or higher. This indicates that the carrier life time decreases.

이어서 도 7의 (b)는 온도에 따른 제1 도전형 영역층(20, n), 제1 제어 패시베이션막(52, i) 및 제2 도전형 영역층(30,p)의 밴드갭 변화를 나타내고 있다.Next, (b) in FIG. 7 shows the change in band gap of the first conductive region layer 20, n, the first control passivation film 52, i, and the second conductive region layer 30, p according to temperature. It is showing.

도 7의 (b)에서는 온도가 올라감에 따라, 제1 도전형 영역층(20)과 제1 제어 패시베이션막(52)의 밴드갭 에너지는 큰 차이가 없지만, 제2 도전형 영역층은 약 180℃ 이상부터 밴드갭 에너지가 현저히 저하되는 것을 나타낸다.In (b) of FIG. 7, as the temperature increases, there is no significant difference in the bandgap energy of the first conductive region layer 20 and the first control passivation layer 52, but the band gap energy of the second conductive region layer is about 180%. It shows that the band gap energy decreases significantly above ℃.

즉, 도 7을 참고하면, 본 발명 실시예에 따른 태양 전지(100)는 제2 도전형 영역층(30)을 형성하기 전에 열처리를 통해 절연막(I)을 형성함으로써, 캐리어 라이프 타임 저하에 따른 패시베이션 특성 저하와 수소 방출에 따른 열화 현상에 의해 밴드갭 에너지가 저하되는 것을 방지하는 동시에 반도체 기판(110) 측면에서의 션트를 방지할 수 있다.That is, referring to FIG. 7, the solar cell 100 according to an embodiment of the present invention forms the insulating film (I) through heat treatment before forming the second conductive region layer 30, thereby reducing the carrier life time. It is possible to prevent a decrease in bandgap energy due to a decrease in passivation characteristics and a deterioration phenomenon due to hydrogen emission, and at the same time, prevent a shunt on the side of the semiconductor substrate 110.

이어서, 도 3f에 도시한 바와 같이, 반도체 기판(110)의 일면 및 타면의 제1 도전형 영역층(20)과 제2 도전형 영역층(30) 상에 각각 제1 투명 전극층(421)과 제2 투명 전극층(441)을 형성한다.Subsequently, as shown in FIG. 3F, a first transparent electrode layer 421 and a first transparent electrode layer 421 are formed on the first conductive region layer 20 and the second conductive region layer 30 on one side and the other side of the semiconductor substrate 110, respectively. A second transparent electrode layer 441 is formed.

제1 및 제2 투명 전극층(421, 441)은, 일 예로, 증착법(예를 들어, 화학 기상 증착법(PECVD)), 코팅법 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 투명 전극층(421, 441)을 형성할 수 있다. The first and second transparent electrode layers 421 and 441 may be formed, for example, by a deposition method (eg, chemical vapor deposition (PECVD)) or a coating method. However, the present invention is not limited to this, and the first and second transparent electrode layers 421 and 441 can be formed by various methods.

일 예로, 제1 및 제2 투명 전극층(421, 441)은 이들을 구성하는 주요 물질의 원료 물질과 함께 수소 기체(H2) 및 캐리어 기체(일 예로, 아르곤 기체(Ar) 또는 질소 기체(N2))를 혼합한 기체를 주입하여 형성될 수 있다.As an example, the first and second transparent electrode layers 421 and 441 are made up of hydrogen gas (H2) and a carrier gas (for example, argon gas (Ar) or nitrogen gas (N2)) together with the raw materials of the main materials constituting them. It can be formed by injecting a mixed gas.

이어서, 도 3g에 도시한 바와 같이, 제1 및 제2 투명 전극층(421, 441) 위에 제1 및 제2 금속 전극층(422, 442)을 형성한다.Next, as shown in FIG. 3G, first and second metal electrode layers 422 and 442 are formed on the first and second transparent electrode layers 421 and 441.

구체적으로, 제1 및 제2 투명 전극층(421, 441) 상에 각각 제1 및 제2 저온 페이스트층을 형성하고 이를 건조하여 제1 및 제2 금속 전극층(422, 442)를 형성할 수 있다.Specifically, first and second low-temperature paste layers may be formed on the first and second transparent electrode layers 421 and 441, respectively, and dried to form the first and second metal electrode layers 422 and 442.

이어서, 도 4 및 도 5를 참고하여, 본 발명 다른 실시예에 따른 태양 전지(100)에 대해 설명한다.Next, with reference to FIGS. 4 and 5 , a solar cell 100 according to another embodiment of the present invention will be described.

본 실시예에 따른 태양 전지(100)는 도 1 내지 도 3를 통해 설명한 태양 전지와 비교하여, 절연막(I)의 위치가, 제2 도전형 영역층(30)과 제2 제어 패시베이션막(54) 사이인 점 및 절연막(I) 부분의 두께 구성을 제외하고 실질적으로 동일하다. In the solar cell 100 according to this embodiment, compared to the solar cell explained with reference to FIGS. 1 to 3, the positions of the insulating film (I) are different from those of the second conductive region layer 30 and the second control passivation film 54. ) are substantially the same except for the point between them and the thickness configuration of the insulating film (I) portion.

따라서, 동일한 참조 번호는 동일한 구성요소를 지칭하며, 이에 따라 반복되는 설명은 생략하겠다. 이에, 본 실시예에 따른 설명에서는 차이점을 위주로 설명하겠다.Accordingly, the same reference numbers refer to the same components, and thus repeated descriptions will be omitted. Accordingly, the description according to this embodiment will focus on the differences.

본 실시예에 따른 태양 전지(100)는 절연막(I)이 반도체 기판(110) 전체면 상에 형성되고 제2 제어 패시베이션막(54)이 반도체 기판(110) 타면 상에서 절연막(I) 내측에 배치된다.In the solar cell 100 according to this embodiment, an insulating film (I) is formed on the entire surface of the semiconductor substrate 110, and the second control passivation film 54 is disposed inside the insulating film (I) on the other side of the semiconductor substrate 110. do.

제2 도전형 영역층(30)은 반도체 기판(110) 타면 상에서 절연막(I) 외측에 배치된다.The second conductive region layer 30 is disposed outside the insulating film I on the other side of the semiconductor substrate 110.

구체적으로, 제2 제어 패시베이션막(54)이 반도체 기판(110) 타면상에 직접 형성되고 반도체 기판(110) 측면 상에 형성된 제1 도전형 영역층(20)을 덮으면서 반도체 기판(110)의 타면 및 측면 상에 형성된다.Specifically, the second control passivation film 54 is formed directly on the other side of the semiconductor substrate 110 and covers the first conductive region layer 20 formed on the side of the semiconductor substrate 110. It is formed on the rudder surface and sides.

또한, 제2 도전형 영역층(30)은 절연막(I)의 외측에서 반도체 기판(110) 타면 및 측면 상에 형성된 절연막(I) 부분을 덮으면서 반도체 기판(110)의 타면 및 측면 상에 형성된다.In addition, the second conductive region layer 30 is formed on the other side and side of the semiconductor substrate 110 while covering the portion of the insulating film (I) formed on the other side and side of the semiconductor substrate 110 from the outside of the insulating film (I). do.

절연막(I)은 반도체 기판(110)의 일면 상에 형성된 제1 부분(I1), 상기 타면 상에 형성된 제2 부분(I2) 및 상기 측면 상에 형성된 제3 부분(I3)을 포함할 수 있다.The insulating film (I) may include a first part (I1) formed on one side of the semiconductor substrate 110, a second part (I2) formed on the other side, and a third part (I3) formed on the side. .

뿐만 아니라, 본 실시예에 따른 태양 전지(100)는 반도체 기판(110) 측면에서 제2 도전형 영역층(30)과 제2 제어 패시베이션막(54) 사이에 절연막(I)이 배치됨으로써 반도체 기판(110) 측면에서 제1 도전형 영역층(20)과 제2 도전형 영역층(30)의 션트 방지와 동시에 제2 제어 패시베이션막(54)의 열화를 방지할 수 있다.In addition, the solar cell 100 according to this embodiment has an insulating film (I) disposed between the second conductive region layer 30 and the second control passivation film 54 on the side of the semiconductor substrate 110, thereby forming a semiconductor substrate. From the (110) side, it is possible to prevent shunting between the first conductive region layer 20 and the second conductive region layer 30 and simultaneously prevent deterioration of the second control passivation film 54.

제1 도전형 영역층(20)과 제2 도전형 영역층(30) 간의 션트 방지는 전술한바와 같으므로, 제2 제어 패시베이션막(54)의 열화방지에 대해 설명한다.Since the shunt prevention between the first conductive region layer 20 and the second conductive region layer 30 is the same as described above, prevention of deterioration of the second control passivation layer 54 will be described.

제2 도전형 영역층(30)은 P형 도펀트로서 보론(B)을 포함하고 있다. 보론은 확산속도가 빨라 제2 제어 패시베이션막(54)에 확산되어 패시베이션 특성을 저해시킬 수 있다.The second conductive region layer 30 contains boron (B) as a P-type dopant. Boron has a fast diffusion rate and may diffuse into the second control passivation film 54, thereby impairing the passivation characteristics.

이에 본 발명 다른 실시예에 따른 태양 전지(100)는 제2 도전형 영역층(30)과 제2 제어 패시베이션막(54) 사이에 절연막(I)을 형성함으로써 보론의 확산을 방지해 패시베이션 특성을 보호할 수 있다.Accordingly, the solar cell 100 according to another embodiment of the present invention prevents diffusion of boron and improves passivation characteristics by forming an insulating film (I) between the second conductive region layer 30 and the second control passivation film 54. It can be protected.

제1 투명 전극층(421)은 반도체 기판(110) 일면 상에서 절연막(I) 상에 직접 형성될 수 있고, 제2 투명 전극층(441)은 반도체 기판(110) 타면 상에서 제2 도전형 영역층(30) 상에 직접 형성될 수 있다.The first transparent electrode layer 421 may be formed directly on the insulating film (I) on one side of the semiconductor substrate 110, and the second transparent electrode layer 441 may be formed directly on the second conductive region layer 30 on the other side of the semiconductor substrate 110. ) can be formed directly on the

상술한 태양 전지(100)는 다양한 공정에 의하여 형성될 수 있다. 도 6a 내지 도 6g를 참조하여 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법을 상세하게 설명한다. The solar cell 100 described above may be formed through various processes. A method of manufacturing a solar cell 100 according to an embodiment of the present invention will be described in detail with reference to FIGS. 6A to 6G.

도 6a 및 도 6b에 따른 제조 공정은 전술한 도 3a 및 3b에 대한 설명이 동일하게 적용될 수 있다.The manufacturing process according to FIGS. 6A and 6B may be identically applied to the description of FIGS. 3A and 3B described above.

도 6c에 따르면, 반도체 기판(110)의 타면 상에 직접 제2 제어 패시베이션막(54)을 형성한다.According to FIG. 6C, the second control passivation film 54 is formed directly on the other side of the semiconductor substrate 110.

제2 제어 패시베이션막(54)은 증착법에 의해 형성될 수 있다.The second control passivation film 54 may be formed by a deposition method.

증착법에 의해 형성된 제2 제어 패시베이션막(54)은 반도체 기판(110)의 타면 상에는 직접 형성되고 반도체 기판(110)의 측면 상에서는 제1 도전형 영역층(20)을 덮으면서 형성될 수 있다.The second control passivation film 54 formed by a deposition method may be formed directly on the other side of the semiconductor substrate 110 and may be formed on the side of the semiconductor substrate 110 while covering the first conductive region layer 20.

이어서 도 6d에 따르면, 제1 도전형 영역층(20) 및 제2 제어 패시베이션막(54) 상에서 반도체 기판(110) 전체면 상에 절연막(I)을 형성할 수 있다.Subsequently, according to FIG. 6D, an insulating film I may be formed on the entire surface of the semiconductor substrate 110 on the first conductive region layer 20 and the second control passivation film 54.

절연막(I)은 열처리를 통해 형성될 수 있고, 상기 열처리에 의해 반도체 기판(110)의 일면, 타면 및 측면 상에 각각 절연막(I)의 제1 부분(I1), 제2 부분(I2) 및 제3 부분(I3)이 형성된다.The insulating film (I) may be formed through heat treatment, and the heat treatment forms a first part (I1), a second part (I2), and a second part (I2) of the insulating film (I) on one side, the other side, and the side surface of the semiconductor substrate 110, respectively. A third portion (I3) is formed.

이어서 도 6e 내지 도 6g를 참고하면, 반도체 기판(110)의 타면 상에 제2 도전형 영역층(30)을 형성하고, 반도체 기판(110)의 일면 및 타면 상에 각각 제1 전극(42) 및 제2 전극(44)을 형성할 수 있다.Next, referring to FIGS. 6E to 6G, a second conductive region layer 30 is formed on the other side of the semiconductor substrate 110, and first electrodes 42 are formed on one side and the other side of the semiconductor substrate 110, respectively. And a second electrode 44 can be formed.

이상, 본 발명의 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.Although the embodiments of the present invention have been shown and described above, the present invention is not limited to the specific embodiments described above, and can be used in the technical field to which the invention pertains without departing from the gist of the invention as claimed in the claims. Of course, various modifications can be made by those skilled in the art, and these modifications should not be understood individually from the technical idea or perspective of the present invention.

Claims (16)

반도체 기판;
상기 반도체 기판의 전체면 상에 형성되는 절연막;
상기 반도체 기판의 일면 상에서 상기 절연막 내측에 배치된 제1 도전형 영역층;
상기 일면에 반대되는 상기 반도체 기판의 타면 상에서 상기 절연막 외측에 배치되며, 상기 제1 도전형 영역층과 반대되는 도전형인 제2 도전형 영역층;을 포함하는 태양 전지.semiconductor substrate;
an insulating film formed on the entire surface of the semiconductor substrate;
a first conductive region layer disposed inside the insulating film on one surface of the semiconductor substrate;
A solar cell comprising: a second conductivity type region layer disposed outside the insulating film on the other side of the semiconductor substrate opposite the one side, and having a conductivity type opposite to that of the first conductivity type region layer. 제1항에 있어서,
상기 일면 상에 형성되고, 상기 반도체 기판 및 상기 제1 도전형 영역층 사이에 배치되는 제1 제어 패시베이션막; 및
상기 타면 상에 형성되고, 상기 절연막 및 상기 제2 도전형 영역층 사이에 배치되는 제2 제어 패시베이션막;을 더 포함하는 태양 전지.According to paragraph 1,
a first control passivation film formed on the one surface and disposed between the semiconductor substrate and the first conductive region layer; and
A solar cell further comprising a second control passivation film formed on the other surface and disposed between the insulating film and the second conductive region layer. 제1항에 있어서,
상기 제1 도전형 영역층은 상기 일면 가장자리에서 연장되어 상기 일면과 상기 타면을 연결하는 상기 반도체 기판의 측면 상에 더 배치되는 태양 전지. According to paragraph 1,
The first conductive region layer extends from an edge of the one surface and is further disposed on a side of the semiconductor substrate connecting the one surface and the other surface. 제2항에 있어서,
상기 제2 제어 패시베이션막은 상기 타면 가장자리에서 연장되어 상기 타면과 상기 일면을 연결하는 상기 반도체 기판의 측면 상에 더 배치되는 태양 전지. According to paragraph 2,
The second control passivation film extends from an edge of the other surface and is further disposed on a side of the semiconductor substrate connecting the other surface and the one surface. 제1항에 있어서,
상기 제2 도전형 영역층은 상기 타면 가장자리에서 연장되어 상기 타면과 상기 일면을 연결하는 상기 반도체 기판의 측면 상에 더 배치되는 태양 전지. According to paragraph 1,
The second conductive region layer extends from an edge of the other surface and is further disposed on a side of the semiconductor substrate connecting the other surface and the one surface. 제1항에 있어서,
상기 절연막은 상기 일면 상에 형성된 제1 부분, 상기 타면 상에 형성된 제2 부분 및 상기 일면과 타면을 연결하는 측면 상에 형성된 제3 부분을 포함하고,
상기 제1 부분, 제2 부분 및 제3 부분의 두께가 서로 다른 태양 전지.According to paragraph 1,
The insulating film includes a first part formed on the one surface, a second part formed on the other surface, and a third part formed on a side connecting the one surface and the other surface,
A solar cell wherein the first, second, and third portions have different thicknesses. 제6항에 있어서,
상기 제1 부분의 두께는 상기 제2 부분의 두께보다 크고,
상기 제2 부분의 두께는 상기 제3 부분의 두께보다 큰 태양 전지.According to clause 6,
The thickness of the first portion is greater than the thickness of the second portion,
A solar cell in which the thickness of the second portion is greater than the thickness of the third portion. 제6항에 있어서,
상기 제2 부분은 상기 반도체 기판의 타면과 직접 접하는 태양 전지.According to clause 6,
The second portion is a solar cell in direct contact with the other side of the semiconductor substrate. 제2항에 있어서,
상기 절연막의 두께는 상기 제1 제어 패시베이션막 및 상기 제2 제어 패시베이션막 중 적어도 하나의 두께 보다 작은 태양 전지.According to paragraph 2,
A solar cell in which the thickness of the insulating film is smaller than a thickness of at least one of the first control passivation film and the second control passivation film. 제1항에 있어서,
상기 일면 상에 형성된 제1 전극 및 상기 타면 상에 형성된 제2 전극을 더 포함하고,
상기 제1 전극은 제1 투명 전극층 및 제1 금속 전극을 포함하며,
상기 제2 전극은 제2 투명 전극층 및 제2 금속 전극을 포함하는 태양 전지.According to paragraph 1,
Further comprising a first electrode formed on one side and a second electrode formed on the other side,
The first electrode includes a first transparent electrode layer and a first metal electrode,
A solar cell wherein the second electrode includes a second transparent electrode layer and a second metal electrode. 제10항에 있어서,
상기 제1 투명 전극층은 상기 절연막과 직접 접하는 태양 전지.According to clause 10,
A solar cell wherein the first transparent electrode layer is in direct contact with the insulating film. 반도체 기판;
상기 반도체 기판의 전체면 상에 형성되는 절연막;
상기 반도체 기판의 일면 상에서 상기 절연막 내측에 배치된 제1 도전형 영역층;
상기 일면에 반대되는 상기 반도체 기판의 타면 상에서 상기 절연막 내측에 배치되는 제2 제어 패시베이션층; 및
상기 타면 상에서 상기 절연막 외측에 배치되며, 상기 제1 도전형 영역층과 반대되는 도전형인 제2 도전형 영역층;을 포함하는 태양 전지.semiconductor substrate;
an insulating film formed on the entire surface of the semiconductor substrate;
a first conductive region layer disposed inside the insulating film on one surface of the semiconductor substrate;
a second control passivation layer disposed inside the insulating film on the other side of the semiconductor substrate opposite to the one side; and
A solar cell comprising: a second conductivity type region layer disposed outside the insulating film on the other surface and having a conductivity type opposite to that of the first conductivity type region layer. 제12항에 있어서,
상기 일면 상에 형성되고, 상기 반도체 기판 및 상기 제1 도전형 영역층 사이에 배치되는 제1 제어 패시베이션층을 더 포함하는 태양 전지.According to clause 12,
A solar cell further comprising a first control passivation layer formed on the one surface and disposed between the semiconductor substrate and the first conductive region layer. 제12항에 있어서,
상기 제2 제어 패시베이션층은 상기 타면 가장자리에서 연장되어 상기 타면과 상기 일면을 연결하는 상기 반도체 기판의 측면 상에 더 배치되는 태양 전지.According to clause 12,
The second control passivation layer is further disposed on a side of the semiconductor substrate extending from an edge of the other side and connecting the other side and the one side. 제12항에 있어서,
상기 제2 도전형 영역층은 상기 타면 가장자리에서 연장되어 상기 타면과 상기 일면을 연결하는 상기 반도체 기판의 측면 상에 더 배치되는 태양 전지.According to clause 12,
The second conductive region layer extends from an edge of the other surface and is further disposed on a side of the semiconductor substrate connecting the other surface and the one surface. 제13항에 있어서,
상기 절연막의 두께는 상기 제1 제어 패시베이션층 및 상기 제2 제어 패시베이션층 중 적어도 하나의 두께 보다 작은 태양 전지.According to clause 13,
A solar cell in which the thickness of the insulating film is smaller than the thickness of at least one of the first control passivation layer and the second control passivation layer.
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