KR102609006B1 - A Single Loop Reference-less CDR with Unrestricted Frequency Acquisition - Google Patents

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Abstract

주파수 획득 범위 비-제한 및 기준 클럭이 없는 단일 루프 클럭 데이터 복원회로 및 그 동작 방법이 제시된다. 본 발명에서 제안하는 주파수 획득 범위 비-제한 및 기준 클럭이 없는 단일 루프 클럭 데이터 복원회로는 위상 주파수 검출기, 루프 필터 및 전압 제어 발진기를 포함하고, 상기 위상 주파수 검출기는 입력 데이터의 위상과 전압 제어 발진기의 출력 위상을 검출하는 위상 검출기, 위상 검출기의 출력을 입력 받아 목표 주파수가 전압 제어 발진기의 출력 주파수 범위 내에서 비-제한(Unrestricted) 캡처 범위를 갖도록 모드 스위치를 통해 주파수 검출기의 주파수 캡처 범위를 제어하는 주파수 검출 제어기, 주파수 검출 제어기의 제어에 따라 전압 제어 발진기의 출력 주파수를 조정하기 위한 복수의 모드를 제공하는 모드 스위치 및 주파수 검출 제어기 및 모드 스위치의 출력에 따라 전압 제어 발진기의 출력 주파수를 조정하는 주파수 검출기를 포함한다. A single loop clock data recovery circuit with non-limited frequency acquisition range and no reference clock and its operating method are presented. The single-loop clock data recovery circuit proposed in the present invention with a non-limited frequency acquisition range and no reference clock includes a phase frequency detector, a loop filter, and a voltage-controlled oscillator, wherein the phase-frequency detector determines the phase and voltage-controlled oscillator of the input data. A phase detector that detects the output phase of a phase detector receives the output of the phase detector and controls the frequency capture range of the frequency detector through a mode switch so that the target frequency has an unrestricted capture range within the output frequency range of the voltage-controlled oscillator. a frequency detection controller, a mode switch providing a plurality of modes for adjusting the output frequency of the voltage-controlled oscillator according to the control of the frequency detection controller, and a mode switch for adjusting the output frequency of the voltage-controlled oscillator according to the output of the frequency detection controller and the mode switch. Includes a frequency detector.

Description

주파수 획득 범위 비-제한 및 기준 클럭이 없는 단일 루프 클럭 데이터 복원회로{A Single Loop Reference-less CDR with Unrestricted Frequency Acquisition}A single loop clock data recovery circuit with non-restricted frequency acquisition range and no reference clock {A Single Loop Reference-less CDR with Unrestricted Frequency Acquisition}

본 발명은 주파수 획득 범위에 제한이 없고, 기준 클럭이 없는 단일 루프 클럭 및 데이터 복원회로에 관한 것이다.The present invention relates to a single loop clock and data recovery circuit with no limitation in frequency acquisition range and no reference clock.

클럭 및 데이터 복원회로(Clock and Date Recovery; CDR)는 고속 인터페이스와 같은 디지털 시스템에서 데이터의 타이밍 정보를 추출하고 클럭 지터 및 스큐를 줄이기 위해 설계된다. Clock and date recovery (CDR) circuits are designed to extract timing information from data and reduce clock jitter and skew in digital systems such as high-speed interfaces.

종래기술에 따른 기준 클럭이 있는 클럭 및 데이터 복원회로(Referenced CDR)는 사용 가능한 데이터 속도의 범위가 좁기 때문에 다양한 설계에 직접 적용할 수 없다. 하지만, 기준 클럭이 없는 클럭 및 데이터 복원회로(Reference-less CDR)는 대역폭이 넓을 뿐만 아니라 크리스탈 발진기(crystal oscillators)와 같은 외부 클럭 발생기가 필요하지 않기 때문에 다양한 설계에 쉽게 적용할 수 있다. A clock and data recovery circuit (Referenced CDR) with a reference clock according to the prior art cannot be directly applied to various designs because the range of usable data rates is narrow. However, a clock and data recovery circuit (Reference-less CDR) without a reference clock not only has a wide bandwidth, but also does not require an external clock generator such as crystal oscillators, so it can be easily applied to various designs.

본 발명이 이루고자 하는 기술적 과제는 주파수 검출기의 주파수 캡처 범위를 확장시키기 위한 주파수 검출 제어기 및 모드 스위치를 제안한다. 목표 주파수가 VCO의 주파수 범위 내에 있는 한 비-제한 캡처 범위를 가질 수 있는 주파수 검출 제어기 및 모드 스위치를 제안하고자 한다. The technical problem to be achieved by the present invention is to propose a frequency detection controller and mode switch to expand the frequency capture range of the frequency detector. We propose a frequency detection controller and mode switch that can have an unlimited capture range as long as the target frequency is within the frequency range of the VCO.

일 측면에 있어서, 본 발명에서 제안하는 주파수 획득 범위 비-제한 및 기준 클럭이 없는 단일 루프 클럭 데이터 복원회로는 위상 주파수 검출기, 루프 필터 및 전압 제어 발진기를 포함하고, 상기 위상 주파수 검출기는 입력 데이터의 위상과 전압 제어 발진기의 출력 위상을 검출하는 위상 검출기, 위상 검출기의 출력을 입력 받아 목표 주파수가 전압 제어 발진기의 출력 주파수 범위 내에서 비-제한(Unrestricted) 캡처 범위를 갖도록 모드 스위치를 통해 주파수 검출기의 주파수 캡처 범위를 제어하는 주파수 검출 제어기, 주파수 검출 제어기의 제어에 따라 전압 제어 발진기의 출력 주파수를 조정하기 위한 복수의 모드를 제공하는 모드 스위치 및 주파수 검출 제어기 및 모드 스위치의 출력에 따라 전압 제어 발진기의 출력 주파수를 조정하는 주파수 검출기를 포함한다. In one aspect, the single loop clock data recovery circuit with a non-limited frequency acquisition range and no reference clock proposed in the present invention includes a phase frequency detector, a loop filter, and a voltage controlled oscillator, wherein the phase frequency detector provides information on the input data. A phase detector that detects the phase and the output phase of a voltage-controlled oscillator, receives the output of the phase detector and sets the frequency detector through a mode switch so that the target frequency has an unrestricted capture range within the output frequency range of the voltage-controlled oscillator. A frequency detection controller that controls the frequency capture range, a mode switch that provides a plurality of modes for adjusting the output frequency of the voltage-controlled oscillator according to the control of the frequency detection controller, and a mode switch that provides a plurality of modes for adjusting the output frequency of the voltage-controlled oscillator according to the output of the frequency detection controller and the mode switch. Includes a frequency detector to adjust the output frequency.

상기 주파수 검출 제어기는 전압 제어 발진기의 출력 주파수와 목표 주파수를 비교하여 비교 결과에 따라 주파수 검출을 위한 신호(FUP)를 생성한다. The frequency detection controller compares the output frequency of the voltage-controlled oscillator with the target frequency and generates a signal (FUP) for frequency detection according to the comparison result.

상기 주파수 검출 제어기는 전압 제어 발진기의 출력 주파수와 목표 주파수를 비교하여, 전압 제어 발진기의 출력 주파수가 목표 주파수보다 낮은 경우, 주파수 검출을 위한 신호(FUP)를 생성하고, 카운터를 통해 상기 생성된 주파수 검출을 위한 신호(FUP)의 상승 에지를 카운팅하고, 카운팅하는 동안 D 플립플롭을 이용하여 전압 제어 발진기의 출력 주파수를 상승시키기 위한 신호(FUP_EX)를 생성한다. The frequency detection controller compares the output frequency of the voltage-controlled oscillator with the target frequency, and when the output frequency of the voltage-controlled oscillator is lower than the target frequency, generates a signal (FUP) for frequency detection, and calculates the generated frequency through a counter. The rising edge of the detection signal (FUP) is counted, and while counting, the D flip-flop is used to generate a signal (FUP_EX) to increase the output frequency of the voltage-controlled oscillator.

상기 모드 스위치는 주파수 검출 제어기에서 생성된 전압 제어 발진기의 출력 주파수를 상승시키기 위한 신호(FUP_EX)를 이용하여, 전압 제어 발진기의 출력 주파수가 주파수 검출기의 주파수 캡처 범위 내에 있지 않을 경우, 모드 스위치를 통해 전압 제어 발진기의 출력 주파수를 감소시키는 모드(모드 0), 전압 제어 발진기의 출력 주파수가 주파수 검출기의 주파수 캡처 범위 내에 있지 않을 경우, 모드 스위치를 통해 전압 제어 발진기의 출력 주파수를 증가시키는 모드(모드 1), 및 전압 제어 발진기의 출력 주파수가 주파수 검출기의 주파수 캡처 범위 내에 있을 경우, 모드 스위치를 통해 주파수 검출기를 제어하지 않는 모드(모드 2)를 포함하는 복수의 모드를 제공한다. The mode switch uses a signal (FUP_EX) to increase the output frequency of the voltage-controlled oscillator generated by the frequency detection controller, and when the output frequency of the voltage-controlled oscillator is not within the frequency capture range of the frequency detector, the mode switch A mode that reduces the output frequency of the voltage-controlled oscillator (mode 0), a mode that increases the output frequency of the voltage-controlled oscillator via the mode switch if the output frequency of the voltage-controlled oscillator is not within the frequency capture range of the frequency detector (mode 1) ), and a mode (mode 2) that does not control the frequency detector through a mode switch when the output frequency of the voltage-controlled oscillator is within the frequency capture range of the frequency detector.

또 다른 일 측면에 있어서, 위상 주파수 검출기, 루프 필터 및 전압 제어 발진기를 포함하고, 상기 위상 주파수 검출기는 위상 검출기, 주파수 검출 제어기, 모드 스위치 및 주파수 검출기를 포함하는 주파수 획득 범위 비-제한 및 기준 클럭이 없는 단일 루프 클럭 데이터 복원회로의 동작 방법은 위상 검출기를 통해 입력 데이터의 위상과 전압 제어 발진기의 출력 위상을 검출하는 단계, 주파수 검출 제어기를 통해 위상 검출기의 출력을 입력 받아 목표 주파수가 전압 제어 발진기의 출력 주파수 범위 내에서 비-제한(Unrestricted) 캡처 범위를 갖도록 모드 스위치를 통해 주파수 검출기의 주파수 캡처 범위를 제어하는 단계, 주파수 검출 제어기의 제어에 따라 모드 스위치를 통해 전압 제어 발진기의 출력 주파수를 조정하기 위한 복수의 모드를 제공하는 단계 및 주파수 검출 제어기 및 모드 스위치의 출력에 따라 주파수 검출기를 통해 전압 제어 발진기의 출력 주파수를 조정하는 단계를 포함한다.In another aspect, a frequency acquisition range non-limited and a reference clock comprising a phase detector, a loop filter and a voltage controlled oscillator, the phase frequency detector comprising a phase detector, a frequency detection controller, a mode switch and a frequency detector. The operating method of the single loop clock data recovery circuit includes detecting the phase of the input data and the output phase of the voltage-controlled oscillator through a phase detector, receiving the output of the phase detector through a frequency detection controller, and adjusting the target frequency to the voltage-controlled oscillator. Controlling the frequency capture range of the frequency detector through a mode switch to have an unrestricted capture range within the output frequency range, adjusting the output frequency of the voltage control oscillator through the mode switch under the control of the frequency detection controller. providing a plurality of modes and adjusting the output frequency of the voltage-controlled oscillator through a frequency detector according to the output of the frequency detection controller and the mode switch.

본 발명의 실시예들에 따른 주파수 검출 제어기 및 모드 스위치를 통해 주파수 검출기의 주파수 캡처 범위를 확장시킬 수 있다. 또한, 제안하는 주파수 검출 제어기 및 모드 스위치를 통해 목표 주파수가 VCO의 주파수 범위 내에 있는 한 비-제한 캡처 범위를 가질 수 있다. The frequency capture range of the frequency detector can be expanded through the frequency detection controller and mode switch according to embodiments of the present invention. Additionally, the proposed frequency detection controller and mode switch enable non-limited capture range as long as the target frequency is within the frequency range of the VCO.

도 1은 본 발명의 일 실시예에 따른 주파수 획득 범위 비-제한 및 기준 클럭이 없는 단일 루프 클럭 데이터 복원회로의 구성을 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 주파수 검출 제어기의 구성을 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 전압 제어 발진기의 출력 주파수와 목표 주파수에 따라 샘플링된 데이터를 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 전압 제어 발진기의 출력 주파수와 목표 주파수를 비교하여 생성된 주파수 검출을 위한 신호의 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 모드 스위치의 구성을 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 주파수 획득 범위 비-제한 및 기준 클럭이 없는 단일 루프 클럭 데이터 복원 방법을 설명하기 위한 흐름도이다.
도 7은 본 발명의 일 실시예에 따른 모드 스위치의 복수의 모드 동작 과정을 설명하기 위한 흐름도이다.
도 8은 본 발명의 일 실시예에 따른 단일 루프 클럭 데이터 복원의 시뮬레이션 결과이다. 1 is a diagram showing the configuration of a single loop clock data recovery circuit with a non-limited frequency acquisition range and no reference clock according to an embodiment of the present invention.
Figure 2 is a diagram showing the configuration of a frequency detection controller according to an embodiment of the present invention.
Figure 3 is a diagram showing data sampled according to the output frequency and target frequency of a voltage-controlled oscillator according to an embodiment of the present invention.
Figure 4 is a timing diagram of a signal for frequency detection generated by comparing the output frequency of a voltage-controlled oscillator and a target frequency according to an embodiment of the present invention.
Figure 5 is a diagram showing the configuration of a mode switch according to an embodiment of the present invention.
FIG. 6 is a flowchart illustrating a single loop clock data recovery method without a frequency acquisition range and without a reference clock according to an embodiment of the present invention.
Figure 7 is a flowchart illustrating a plurality of mode operation process of a mode switch according to an embodiment of the present invention.
Figure 8 is a simulation result of single loop clock data recovery according to an embodiment of the present invention.

이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the attached drawings.

도 1은 본 발명의 일 실시예에 따른 주파수 획득 범위 비-제한 및 기준 클럭이 없는 단일 루프 클럭 데이터 복원회로의 구성을 나타내는 도면이다. 1 is a diagram showing the configuration of a single loop clock data recovery circuit with a non-limited frequency acquisition range and no reference clock according to an embodiment of the present invention.

본 발명은 비-제한 주파수 획득을 지원하는 8-26Gb/s 단일 루프의 기준 클럭이 없는 클럭 및 데이터 복원회로(Clock and Date Recovery; CDR)를 제안한다. 본 발명의 실시예에 따른 CDR 회로는 28nm CMOS 기술로 설계되었다. The present invention proposes an 8-26Gb/s single loop reference clock-free clock and date recovery (CDR) circuit that supports non-limited frequency acquisition. The CDR circuit according to an embodiment of the present invention was designed in 28nm CMOS technology.

본 발명의 실시예에 따른 주파수 검출(Frequency Detector; FD) 제어기와 모드 스위치가 주파수 검출기의 주파수 캡처 범위를 확장하기 위해 제안된다. 제안하는 주파수 검출 제어기와 모드 스위치가 적용된 위상 주파수 검출기(PFD)는 목표 주파수가 전압 제어 발진기의 주파수 범위 내에 있는 한 비-제한 캡처 범위를 갖는다. 본 발명의 실시예에 따른 시뮬레이션을 통해 제안된 CDR 회로가 8Gb/s ~ 26Gb/s의 캡처 범위와 0.47μs의 주파수 획득 시간을 달성함을 확인 하였다. 본 발명의 실시예에 따른 CDR 회로는 고속 입력 데이터를 복구하기 위해 하프-레이트(half-rate)에서 작동하도록 설계되었다. 도 1을 참조하여 제안하는 주파수 획득 범위 비-제한 및 기준 클럭이 없는 단일 루프 클럭 데이터 복원회로의 구성을 더욱 상세히 설명한다. A frequency detector (FD) controller and mode switch according to an embodiment of the present invention are proposed to expand the frequency capture range of the frequency detector. The proposed phase frequency detector (PFD) with frequency detection controller and mode switch has a non-limited capture range as long as the target frequency is within the frequency range of the voltage controlled oscillator. Through simulation according to an embodiment of the present invention, it was confirmed that the proposed CDR circuit achieved a capture range of 8 Gb/s to 26 Gb/s and a frequency acquisition time of 0.47 μs. The CDR circuit according to an embodiment of the present invention is designed to operate at half-rate to recover high-speed input data. Referring to FIG. 1, the configuration of the proposed single loop clock data recovery circuit with non-limited frequency acquisition range and no reference clock will be described in more detail.

제안하는 주파수 획득 범위 비-제한 및 기준 클럭이 없는 단일 루프 클럭 데이터 복원회로는 위상 주파수 검출기(Phase Frequency Detector; PFD)(110), 루프 필터(Loop Filter; LF)(120) 및 전압 제어 발진기(Voltage-Controlled Oscillator; VCO)(130)를 포함한다. The proposed single-loop clock data recovery circuit with non-limited frequency acquisition range and no reference clock includes a phase frequency detector (PFD) (110), a loop filter (LF) (120), and a voltage-controlled oscillator ( Includes Voltage-Controlled Oscillator (VCO) (130).

본 발명의 실시예에 따른 위상 주파수 검출기(PFD)(110)는 위상 검출기(Phase Detector; PD)(111), 주파수 검출 제어기(Frequency Detect Controller)(112), 모드 스위치(Mode Switch)(113) 및 주파수 검출기(Frequency Detector; FD)(114)를 포함한다. The phase frequency detector (PFD) 110 according to an embodiment of the present invention includes a phase detector (PD) 111, a frequency detection controller 112, and a mode switch 113. and a frequency detector (FD) 114.

본 발명의 실시예에 따른 위상 검출기(PD)(111)는 입력 데이터의 위상과 전압 제어 발진기(VCO)(130)의 출력 위상을 검출한다. The phase detector (PD) 111 according to an embodiment of the present invention detects the phase of input data and the output phase of the voltage controlled oscillator (VCO) 130.

본 발명의 실시예에 따른 주파수 검출 제어기(112)는 위상 검출기(111)의 출력을 입력 받아 목표 주파수가 전압 제어 발진기(VCO)(130)의 출력 주파수 범위 내에서 비-제한(Unrestricted) 캡처 범위를 갖도록 모드 스위치(113)를 통해 주파수 검출기(114)의 주파수 캡처 범위를 제어한다. The frequency detection controller 112 according to an embodiment of the present invention receives the output of the phase detector 111 and sets the target frequency within the output frequency range of the voltage controlled oscillator (VCO) 130 in an unrestricted capture range. The frequency capture range of the frequency detector 114 is controlled through the mode switch 113 to have.

본 발명의 실시예에 따른 주파수 검출 제어기(112)는 전압 제어 발진기(VCO)(130)의 출력 주파수와 목표 주파수를 비교하여 비교 결과에 따라 주파수 검출을 위한 신호(FUP)를 생성한다. The frequency detection controller 112 according to an embodiment of the present invention compares the output frequency of the voltage controlled oscillator (VCO) 130 with the target frequency and generates a signal (FUP) for frequency detection according to the comparison result.

본 발명의 실시예에 따른 주파수 검출 제어기(112)는 전압 제어 발진기(VCO)(130)의 출력 주파수와 목표 주파수를 비교하여, 전압 제어 발진기(VCO)(130)의 출력 주파수가 목표 주파수보다 낮은 경우, 주파수 검출을 위한 신호(FUP)를 생성한다. The frequency detection controller 112 according to an embodiment of the present invention compares the output frequency of the voltage controlled oscillator (VCO) 130 with the target frequency, and determines that the output frequency of the voltage controlled oscillator (VCO) 130 is lower than the target frequency. In this case, a signal (FUP) for frequency detection is generated.

본 발명의 실시예에 따르면, 주파수 검출 제어기(112)는 카운터를 통해 상기 생성된 주파수 검출을 위한 신호(FUP)의 상승 에지를 카운팅하고, 카운팅하는 동안 D 플립플롭을 이용하여 전압 제어 발진기(VCO)(130)의 출력 주파수를 상승시키기 위한 신호(FUP_EX)를 생성한다. According to an embodiment of the present invention, the frequency detection controller 112 counts the rising edges of the generated frequency detection signal (FUP) through a counter, and while counting, uses a D flip-flop to generate a voltage controlled oscillator (VCO). ) Generates a signal (FUP_EX) to increase the output frequency of (130).

본 발명의 실시예에 따른 모드 스위치(113)는 주파수 검출 제어기(112)의 제어에 따라 전압 제어 발진기(VCO)(130)의 출력 주파수를 조정하기 위한 복수의 모드를 제공한다. The mode switch 113 according to an embodiment of the present invention provides a plurality of modes for adjusting the output frequency of the voltage controlled oscillator (VCO) 130 under the control of the frequency detection controller 112.

본 발명의 실시예에 따른 모드 스위치(113)는 주파수 검출 제어기(112)에서 생성된 전압 제어 발진기(VCO)(130)의 출력 주파수를 상승시키기 위한 신호(FUP_EX)를 이용하여 복수의 모드를 제공할 수 있다. The mode switch 113 according to an embodiment of the present invention provides a plurality of modes using the signal (FUP_EX) for increasing the output frequency of the voltage controlled oscillator (VCO) 130 generated by the frequency detection controller 112. can do.

본 발명의 실시예에 따른 모드 0은 전압 제어 발진기(VCO)(130)의 출력 주파수가 주파수 검출기(FD)(114)의 주파수 캡처 범위 내에 있지 않을 경우, 모드 스위치를 통해 전압 제어 발진기(VCO)(130)의 출력 주파수를 감소시키는 모드이다. Mode 0 according to an embodiment of the present invention is a voltage-controlled oscillator (VCO) through a mode switch when the output frequency of the voltage-controlled oscillator (VCO) 130 is not within the frequency capture range of the frequency detector (FD) 114. This mode reduces the output frequency of (130).

본 발명의 실시예에 따른 모드 1은 전압 제어 발진기(VCO)(130)의 출력 주파수가 주파수 검출기(FD)(114)의 주파수 캡처 범위 내에 있지 않을 경우, 모드 스위치를 통해 전압 제어 발진기(VCO)(130)의 출력 주파수를 증가시키는 모드이다. Mode 1 according to an embodiment of the present invention is when the output frequency of the voltage controlled oscillator (VCO) 130 is not within the frequency capture range of the frequency detector (FD) 114, the voltage controlled oscillator (VCO) is activated through a mode switch. This mode increases the output frequency of (130).

본 발명의 실시예에 따른 모드 2는 전압 제어 발진기(VCO)(130)의 출력 주파수가 주파수 검출기(FD)(114)의 주파수 캡처 범위 내에 있을 경우, 모드 스위치를 통해 주파수 검출기(FD)(114)를 제어하지 않는 모드이다. Mode 2 according to an embodiment of the present invention is when the output frequency of the voltage controlled oscillator (VCO) 130 is within the frequency capture range of the frequency detector (FD) 114, the frequency detector (FD) 114 is activated through the mode switch. ) is a mode that does not control.

본 발명의 실시예에 따른 주파수 검출기(FD)(114)는 주파수 검출 제어기(112) 및 모드 스위치(113)의 출력에 따라 전압 제어 발진기(VCO)(130)의 출력 주파수를 조정한다. The frequency detector (FD) 114 according to an embodiment of the present invention adjusts the output frequency of the voltage controlled oscillator (VCO) 130 according to the output of the frequency detection controller 112 and the mode switch 113.

도 2는 본 발명의 일 실시예에 따른 주파수 검출 제어기의 구성을 나타내는 도면이다. Figure 2 is a diagram showing the configuration of a frequency detection controller according to an embodiment of the present invention.

본 발명의 실시예에 따른 주파수 검출 제어기(Frequency Detect Conroller)는 전압 제어 발진기에서 출력되는 클럭의 주파수(fclk)가 목표 주파수(ftarget)보다 낮은 경우 이를 감지하여 FUP_EX를 생성함으로써 주파수 감지기의 동작을 제어한다. The frequency detection controller according to an embodiment of the present invention detects when the frequency (f clk ) of the clock output from the voltage-controlled oscillator is lower than the target frequency (f target ) and generates FUP_EX to operate the frequency detector. control.

본 발명의 실시예에 따른 주파수 검출 제어기의 구조는 도 2와 같다. 본 발명의 실시예에 따른 주파수 검출 제어기는 카운터(Counter)(210) 및 D 플립플롭(220)을 포함한다. 위상 검출기의 출력인 E1, E2, E3은 입력 데이터의 에지에서 샘플링된 데이터이고, D1과 D2는 두 에지의 중간 지점에서 샘플링된 데이터이다. 주파수 검출 제어기의 논리 게이트는 D1, E2, D2의 값이 010 또는 101일 때 FUP를 생성한다. The structure of the frequency detection controller according to an embodiment of the present invention is shown in FIG. 2. The frequency detection controller according to an embodiment of the present invention includes a counter 210 and a D flip-flop 220. The outputs of the phase detector, E1, E2, and E3, are data sampled from the edges of the input data, and D1 and D2 are data sampled from the midpoint of the two edges. The logic gate of the frequency detection controller generates FUP when the values of D1, E2, and D2 are 010 or 101.

도 3은 본 발명의 일 실시예에 따른 전압 제어 발진기의 출력 주파수와 목표 주파수에 따라 샘플링된 데이터를 나타내는 도면이다. Figure 3 is a diagram showing data sampled according to the output frequency and target frequency of a voltage-controlled oscillator according to an embodiment of the present invention.

전압 제어 발진기에서 출력되는 클럭의 주파수(fclk)가 목표 주파수(ftarget)보다 낮을 때 샘플링된 데이터는 도 3(a)와 같이 010 또는 101이 될 수 있다. 반대로 전압 제어 발진기에서 출력되는 클럭의 주파수(fclk)가 목표 주파수(ftarget)보다 높은 경우 샘플링된 데이터는 도 3(b)와 같이 010 또는 101이 될 수 없다. 즉, FUP를 사용하면 전압 제어 발진기에서 출력되는 클럭의 주파수(fclk)가 목표 주파수(ftarget)보다 낮거나 높은지 여부를 결정할 수 있다. When the frequency (f clk ) of the clock output from the voltage-controlled oscillator is lower than the target frequency (f target ), the sampled data may be 010 or 101, as shown in FIG. 3(a). Conversely, if the frequency (f clk ) of the clock output from the voltage-controlled oscillator is higher than the target frequency (f target ), the sampled data cannot be 010 or 101 as shown in FIG. 3(b). In other words, using FUP, it is possible to determine whether the frequency (f clk ) of the clock output from the voltage-controlled oscillator is lower or higher than the target frequency (f target ).

도 4는 본 발명의 일 실시예에 따른 전압 제어 발진기의 출력 주파수와 목표 주파수를 비교하여 생성된 주파수 검출을 위한 신호의 타이밍도이다. Figure 4 is a timing diagram of a signal for frequency detection generated by comparing the output frequency of a voltage-controlled oscillator and a target frequency according to an embodiment of the present invention.

다시 도 2를 참조하면, 본 발명의 실시예에 따른 주파수 검출 제어기의 카운터(210)와 D 플립플롭(220)은 FUP를 확장하고 FUP_EX를 생성한다. FUP이 발생하면 카운터(210)는 클럭의 특정 수의 상승 에지를 카운트하고 그 시간 동안 D 플립플롭(220)은 도 4와 같이 FUP_EX를 생성한다. FUP_EX 신호는 전압 제어 발진기의 출력 주파수를 상승시키도록 주파수 검출기를 제어한다.Referring again to FIG. 2, the counter 210 and the D flip-flop 220 of the frequency detection controller according to an embodiment of the present invention extend FUP and generate FUP_EX. When FUP occurs, the counter 210 counts a certain number of rising edges of the clock, and during that time, the D flip-flop 220 generates FUP_EX as shown in FIG. 4. The FUP_EX signal controls the frequency detector to increase the output frequency of the voltage-controlled oscillator.

도 5는 본 발명의 일 실시예에 따른 모드 스위치의 구성을 나타내는 도면이다. Figure 5 is a diagram showing the configuration of a mode switch according to an embodiment of the present invention.

본 발명의 실시예에 따른 모드 스위치는 위상 주파수 검출기가 3가지 모드(모드 0, 모드 1, 모드 2)로 동작하도록 제어하며, 그 구조는 도 5와 같다. The mode switch according to an embodiment of the present invention controls the phase frequency detector to operate in three modes (mode 0, mode 1, and mode 2), and its structure is shown in FIG. 5.

본 발명의 실시예에 따른 모드 0은 전압 제어 발진기의 출력 주파수(fclk)가 감소하는 위상이고, 본 발명의 실시예에 따른 모드 1은 제어 발진기의 출력 주파수(fclk)가 증가하는 위상이며, 본 발명의 실시예에 따른 모드 2는 위상 주파수 검출기가 주파수를 획득하는 위상이다. Mode 0 according to an embodiment of the present invention is a phase in which the output frequency (f clk ) of the voltage controlled oscillator decreases, and mode 1 according to an embodiment of the present invention is a phase in which the output frequency (f clk ) of the controlled oscillator increases. , Mode 2 according to an embodiment of the present invention is the phase in which the phase frequency detector acquires the frequency.

더욱 상세하게는, 본 발명의 실시예에 따른 모드 0은 전압 제어 발진기의 출력 주파수가 주파수 검출기의 주파수 캡처 범위 내에 있지 않을 경우, 모드 스위치를 통해 전압 제어 발진기의 출력 주파수를 감소시키는 모드이다. More specifically, mode 0 according to an embodiment of the present invention is a mode in which the output frequency of the voltage-controlled oscillator is reduced through a mode switch when the output frequency of the voltage-controlled oscillator is not within the frequency capture range of the frequency detector.

본 발명의 실시예에 따른 모드 1은 전압 제어 발진기의 출력 주파수가 주파수 검출기의 주파수 캡처 범위 내에 있지 않을 경우, 모드 스위치를 통해 전압 제어 발진기의 출력 주파수를 증가시키는 모드이다. Mode 1 according to an embodiment of the present invention is a mode in which the output frequency of the voltage-controlled oscillator is increased through a mode switch when the output frequency of the voltage-controlled oscillator is not within the frequency capture range of the frequency detector.

본 발명의 실시예에 따른 모드 2는 전압 제어 발진기의 출력 주파수가 주파수 검출기의 주파수 캡처 범위 내에 있을 경우, 모드 스위치를 통해 주파수 검출기를 제어하지 않는 모드이다. Mode 2 according to an embodiment of the present invention is a mode in which the frequency detector is not controlled through the mode switch when the output frequency of the voltage-controlled oscillator is within the frequency capture range of the frequency detector.

본 발명의 실시예에 따른 CDR 회로가 처음 활성화되면 모드 0에서 시작하여 전압 제어 발진기의 출력 주파수(fclk)가 점차 낮아지도록 주파수 검출기를 강제로 제어한다. 이 과정에서 전압 제어 발진기의 출력 주파수(fclk)가 목표 주파수(ftarget)보다 보다 낮으면 위에서 설명한 바와 같이 주파수 검출 제어기는 FUP을 생성하여 FUP_EX를 출력하도록 한다.When the CDR circuit according to an embodiment of the present invention is first activated, it starts in mode 0 and forcibly controls the frequency detector so that the output frequency (f clk ) of the voltage-controlled oscillator gradually lowers. In this process, if the output frequency (f clk ) of the voltage-controlled oscillator is lower than the target frequency (f target ), the frequency detection controller generates FUP and outputs FUP_EX, as described above.

FUP 신호가 생성되었는지 판단하여, FUP 신호가 생성된 경우, 모드 스위치는 이 신호를 감지하고 모드 1로 진입한다. 모드 1에서 모드 스위치는 전압 제어 발진기의 출력 주파수(fclk)를 증가시키도록 주파수 검출기를 제어한다. It is determined whether the FUP signal has been generated, and if the FUP signal is generated, the mode switch detects this signal and enters mode 1. In mode 1, the mode switch controls the frequency detector to increase the output frequency (f clk ) of the voltage-controlled oscillator.

이 모드에서 전압 제어 발진기의 출력 주파수(fclk)가 목표 주파수(ftarget)에 접근하고 클럭이 일정 횟수 카운트하는 동안 FUP을 생성되지 않아 FUP_EX 신호가 발생하지 않으면 모드 2로 진입한다. In this mode, if the output frequency (f clk ) of the voltage-controlled oscillator approaches the target frequency (f target ) and FUP is not generated while the clock counts a certain number of times and the FUP_EX signal is not generated, mode 2 is entered.

모드 2에서 모드 스위치는 더 이상 주파수 검출기를 제어하지 않으며 전압 제어 발진기의 출력 주파수(fclk)는 목표 주파수(ftarget)에 충분히 가깝기 때문에 전압 제어 발진기의 출력 주파수(fclk)는 주파수 검출기의 주파수 캡처 범위 내에 있으므로 CDR 회로가 올바른 주파수를 획득할 수 있다. 따라서 제안하는 CDR 최로는 목표 주파수가 전압 제어 발진기의 주파수 범위 내에 있는 한 초기 클럭 주파수에 관계없이 주파수를 획득할 수 있다.In mode 2, the mode switch no longer controls the frequency detector, and the output frequency of the voltage-controlled oscillator (f clk ) is close enough to the target frequency (f target ), so the output frequency of the voltage-controlled oscillator (f clk ) is the frequency of the frequency detector. Being within the capture range allows the CDR circuit to acquire the correct frequency. Therefore, the proposed CDR path can acquire the frequency regardless of the initial clock frequency as long as the target frequency is within the frequency range of the voltage-controlled oscillator.

도 6은 본 발명의 일 실시예에 따른 주파수 획득 범위 비-제한 및 기준 클럭이 없는 단일 루프 클럭 데이터 복원 방법을 설명하기 위한 흐름도이다. FIG. 6 is a flowchart illustrating a single loop clock data recovery method without a frequency acquisition range and without a reference clock according to an embodiment of the present invention.

제안하는 주파수 획득 범위 비-제한 및 기준 클럭이 없는 단일 루프 클럭 데이터 복원회로는 위상 주파수 검출기, 루프 필터 및 전압 제어 발진기를 포함하고, 상기 위상 주파수 검출기는 위상 검출기, 주파수 검출 제어기, 모드 스위치 및 주파수 검출기를 포함한다. The proposed single-loop clock data recovery circuit with non-limited frequency acquisition range and no reference clock includes a phase frequency detector, a loop filter, and a voltage controlled oscillator, wherein the phase frequency detector includes a phase detector, a frequency detection controller, a mode switch, and a frequency control oscillator. Includes a detector.

본 발명의 실시예에 따른 단일 루프 클럭 및 데이터 복원회로의 단일 루프 클럭 및 데이터 복원 방법은 위상 검출기를 통해 입력 데이터의 위상과 전압 제어 발진기의 출력 위상을 검출하는 단계(610), 주파수 검출 제어기를 통해 위상 검출기의 출력을 입력 받아 목표 주파수가 전압 제어 발진기의 출력 주파수 범위 내에서 비-제한(Unrestricted) 캡처 범위를 갖도록 모드 스위치를 통해 주파수 검출기의 주파수 캡처 범위를 제어하는 단계(620), 주파수 검출 제어기의 제어에 따라 모드 스위치를 통해 전압 제어 발진기의 출력 주파수를 조정하기 위한 복수의 모드를 제공하는 단계(630) 및 주파수 검출 제어기 및 모드 스위치의 출력에 따라 주파수 검출기를 통해 전압 제어 발진기의 출력 주파수를 조정하는 단계(640)를 포함한다. The single loop clock and data recovery method of the single loop clock and data recovery circuit according to an embodiment of the present invention includes detecting the phase of the input data and the output phase of the voltage controlled oscillator through a phase detector (610), and using a frequency detection controller. Step 620 of receiving the output of the phase detector and controlling the frequency capture range of the frequency detector through a mode switch so that the target frequency has an unrestricted capture range within the output frequency range of the voltage controlled oscillator (620), frequency detection Step 630 of providing a plurality of modes for adjusting the output frequency of the voltage-controlled oscillator through a mode switch according to the control of the controller and the output frequency of the voltage-controlled oscillator through a frequency detector according to the output of the frequency detection controller and the mode switch. It includes a step 640 of adjusting .

단계(610)에서, 위상 검출기를 통해 입력 데이터의 위상과 전압 제어 발진기의 출력 위상을 검출한다. In step 610, the phase of the input data and the output phase of the voltage controlled oscillator are detected through a phase detector.

단계(620)에서, 주파수 검출 제어기를 통해 위상 검출기의 출력을 입력 받아 목표 주파수가 전압 제어 발진기의 출력 주파수 범위 내에서 비-제한(Unrestricted) 캡처 범위를 갖도록 모드 스위치를 통해 주파수 검출기의 주파수 캡처 범위를 제어한다. In step 620, the output of the phase detector is input through the frequency detection controller and the frequency capture range of the frequency detector is set to a mode switch so that the target frequency has an unrestricted capture range within the output frequency range of the voltage controlled oscillator. control.

본 발명의 실시예에 따른 주파수 검출 제어기는 전압 제어 발진기의 출력 주파수와 목표 주파수를 비교하여 비교 결과에 따라 주파수 검출을 위한 신호(FUP)를 생성한다. The frequency detection controller according to an embodiment of the present invention compares the output frequency of the voltage-controlled oscillator with the target frequency and generates a signal (FUP) for frequency detection according to the comparison result.

본 발명의 실시예에 따른 주파수 검출 제어기는 전압 제어 발진기의 출력 주파수와 목표 주파수를 비교하여, 전압 제어 발진기의 출력 주파수가 목표 주파수보다 낮은 경우, 주파수 검출을 위한 신호(FUP)를 생성한다. The frequency detection controller according to an embodiment of the present invention compares the output frequency of the voltage-controlled oscillator with the target frequency, and generates a signal (FUP) for frequency detection when the output frequency of the voltage-controlled oscillator is lower than the target frequency.

본 발명의 실시예에 따르면, 주파수 검출 제어기는 카운터를 통해 상기 생성된 주파수 검출을 위한 신호(FUP)의 상승 에지를 카운팅하고, 카운팅하는 동안 D 플립플롭을 이용하여 전압 제어 발진기의 출력 주파수를 상승시키기 위한 신호(FUP_EX)를 생성한다. According to an embodiment of the present invention, the frequency detection controller counts the rising edges of the generated frequency detection signal (FUP) through a counter, and increases the output frequency of the voltage-controlled oscillator using the D flip-flop while counting. Generates a signal (FUP_EX) to do this.

단계(630)에서, 주파수 검출 제어기의 제어에 따라 모드 스위치를 통해 전압 제어 발진기의 출력 주파수를 조정하기 위한 복수의 모드를 제공한다.In step 630, a plurality of modes for adjusting the output frequency of the voltage controlled oscillator are provided through a mode switch under the control of the frequency detection controller.

본 발명의 실시예에 따른 모드 스위치는 주파수 검출 제어기에서 생성된 전압 제어 발진기의 출력 주파수를 상승시키기 위한 신호(FUP_EX)를 이용하여 복수의 모드를 제공할 수 있다. The mode switch according to an embodiment of the present invention can provide a plurality of modes using a signal (FUP_EX) for increasing the output frequency of the voltage control oscillator generated by the frequency detection controller.

본 발명의 실시예에 따른 모드 0은 전압 제어 발진기의 출력 주파수가 주파수 검출기의 주파수 캡처 범위 내에 있지 않을 경우, 모드 스위치를 통해 전압 제어 발진기의 출력 주파수를 감소시키는 모드이다. Mode 0 according to an embodiment of the present invention is a mode in which the output frequency of the voltage-controlled oscillator is reduced through a mode switch when the output frequency of the voltage-controlled oscillator is not within the frequency capture range of the frequency detector.

본 발명의 실시예에 따른 모드 1은 전압 제어 발진기의 출력 주파수가 주파수 검출기의 주파수 캡처 범위 내에 있지 않을 경우, 모드 스위치를 통해 전압 제어 발진기의 출력 주파수를 증가시키는 모드이다. Mode 1 according to an embodiment of the present invention is a mode in which the output frequency of the voltage-controlled oscillator is increased through a mode switch when the output frequency of the voltage-controlled oscillator is not within the frequency capture range of the frequency detector.

본 발명의 실시예에 따른 모드 2는 전압 제어 발진기의 출력 주파수가 주파수 검출기의 주파수 캡처 범위 내에 있을 경우, 모드 스위치를 통해 주파수 검출기를 제어하지 않는 모드이다. 도 7을 참조하여 본 발명의 실시예에 따른 모드 스위치의 복수의 모드 동작 과정을 더욱 상세히 설명한다. Mode 2 according to an embodiment of the present invention is a mode in which the frequency detector is not controlled through the mode switch when the output frequency of the voltage-controlled oscillator is within the frequency capture range of the frequency detector. Referring to FIG. 7, the operation process of the plurality of modes of the mode switch according to an embodiment of the present invention will be described in more detail.

단계(640)에서, 주파수 검출 제어기 및 모드 스위치의 출력에 따라 주파수 검출기를 통해 전압 제어 발진기의 출력 주파수를 조정한다. In step 640, the output frequency of the voltage controlled oscillator is adjusted through the frequency detector according to the output of the frequency detection controller and the mode switch.

도 7은 본 발명의 일 실시예에 따른 모드 스위치의 복수의 모드 동작 과정을 설명하기 위한 흐름도이다. Figure 7 is a flowchart illustrating a plurality of mode operation process of a mode switch according to an embodiment of the present invention.

본 발명의 실시예에 따른 CDR 회로가 처음 활성화되면 모드 0에서 시작하여 전압 제어 발진기의 출력 주파수(fclk)가 점차 낮아지도록 주파수 검출기를 강제로 제어한다(710). 이 과정에서 전압 제어 발진기의 출력 주파수(fclk)가 목표 주파수(ftarget)보다 보다 낮으면 위에서 설명한 바와 같이 주파수 검출 제어기는 FUP을 생성하여 FUP_EX를 출력하도록 한다.When the CDR circuit according to an embodiment of the present invention is first activated, it starts in mode 0 and forcibly controls the frequency detector so that the output frequency (f clk ) of the voltage-controlled oscillator gradually lowers (710). In this process, if the output frequency (f clk ) of the voltage-controlled oscillator is lower than the target frequency (f target ), the frequency detection controller generates FUP and outputs FUP_EX, as described above.

FUP 신호가 생성되었는지 판단하여(711), FUP 신호가 생성되지 않은 경우 단계(710)부터 반복한다. It is determined whether the FUP signal is generated (711), and if the FUP signal is not generated, step 710 is repeated.

FUP 신호가 생성된 경우, 모드 스위치는 이 신호를 감지하고 모드 1로 진입한다(720). 모드 1에서 모드 스위치는 전압 제어 발진기의 출력 주파수(fclk)를 증가시키도록 주파수 검출기를 제어한다(720). When the FUP signal is generated, the mode switch detects this signal and enters mode 1 (720). In mode 1, the mode switch controls the frequency detector to increase the output frequency (f clk ) of the voltage-controlled oscillator (720).

FUP 신호가 생성되었는지 판단하여(721), FUP 신호가 생성된 경우 단계(720)부터 반복한다. It is determined whether the FUP signal is generated (721), and if the FUP signal is generated, step 720 is repeated.

이 모드에서 전압 제어 발진기의 출력 주파수(fclk)가 목표 주파수(ftarget)에 접근하고 클럭이 일정 횟수 카운트하는 동안 FUP을 생성되지 않아 FUP_EX 신호가 발생하지 않으면 모드 2로 진입한다(730). In this mode, if the output frequency (f clk ) of the voltage-controlled oscillator approaches the target frequency (f target ) and FUP is not generated while the clock counts a certain number of times and the FUP_EX signal is not generated, mode 2 is entered (730).

모드 2에서 모드 스위치는 더 이상 주파수 검출기를 제어하지 않으며 전압 제어 발진기의 출력 주파수(fclk)는 목표 주파수(ftarget)에 충분히 가깝기 때문에 전압 제어 발진기의 출력 주파수(fclk)는 주파수 검출기의 주파수 캡처 범위 내에 있으므로 CDR 회로가 올바른 주파수를 획득할 수 있다. In mode 2, the mode switch no longer controls the frequency detector, and the output frequency of the voltage-controlled oscillator (f clk ) is close enough to the target frequency (f target ), so the output frequency of the voltage-controlled oscillator (f clk ) is the frequency of the frequency detector. Being within the capture range allows the CDR circuit to acquire the correct frequency.

위상 주파수 검출기를 통해 주파수가 락(Lock) 되었는지 판단하여(740), 락킹된 경우 클럭 및 데이터 복원회로의 동작을 종료하고, 락킹되지 않은 경우 단계(710)부터 반복한다. It is determined whether the frequency is locked through the phase frequency detector (740). If locked, the operation of the clock and data recovery circuit is terminated. If not, the operation is repeated from step 710.

이와 같이 제안하는 CDR 최로는 목표 주파수가 전압 제어 발진기의 주파수 범위 내에 있는 한 초기 클럭 주파수에 관계없이 주파수를 획득할 수 있다.In this way, the proposed CDR can acquire the frequency regardless of the initial clock frequency as long as the target frequency is within the frequency range of the voltage-controlled oscillator.

도 8은 본 발명의 일 실시예에 따른 단일 루프 클럭 데이터 복원의 시뮬레이션 결과이다.Figure 8 is a simulation result of single loop clock data recovery according to an embodiment of the present invention.

제안하는 CDR 회로는 28nm CMOS 공정으로 설계 및 시뮬레이션되었고, 시뮬레이션 결과는 도 8과 같다. 도 8(a) 26Gb/s의 데이터 속도를 갖는 CDR 회로의 시뮬레이션 결과이고, 도 8(b)는 8Gb/s의 데이터 속도를 갖는 CDR 회로의 시뮬레이션 결과이다. The proposed CDR circuit was designed and simulated in a 28nm CMOS process, and the simulation results are shown in Figure 8. Figure 8(a) is a simulation result of a CDR circuit with a data rate of 26Gb/s, and Figure 8(b) is a simulation result of a CDR circuit with a data rate of 8Gb/s.

8Gb/s에서 26Gb/s까지의 PRBS31 입력 데이터 속도는 초기 주파수가 9GHz일 때 성공적으로 복원되었다. 26Gb/s 및 8Gb/s의 입력 데이터 속도에 대해 측정된 락킹 시간은 각각 0.42μs 및 0.47μs이다. 20Gb/s의 데이터 속도에서 측정된 전력 소비는 1.0V 공급에서 21.5mW이다. 표 1은 제안하는 CDR 회로의 성능을 기존의 CDR 회로와 비교한 결과이다. PRBS31 input data rates from 8 Gb/s to 26 Gb/s were successfully restored when the initial frequency was 9 GHz. The measured locking times for input data rates of 26 Gb/s and 8 Gb/s are 0.42 μs and 0.47 μs, respectively. At a data rate of 20 Gb/s, measured power consumption is 21.5 mW from a 1.0 V supply. Table 1 shows the results of comparing the performance of the proposed CDR circuit with the existing CDR circuit.

<표 1><Table 1>

이와 같이, 주파수 획득 범위 비-제한 및 8-26Gb/s의 기준 클럭이 없는 단일 루프 클럭 데이터 복원회로는 8Gb/s ~ 26Gb/s의 넓은 캡처 범위와 0.47μs의 짧은 주파수 획득 시간을 가지고 있음을 확인 하였다. As such, the single-loop clock data recovery circuit with non-limited frequency acquisition range and no reference clock of 8-26 Gb/s has a wide capture range of 8 Gb/s to 26 Gb/s and a short frequency acquisition time of 0.47 μs. Confirmed.

이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다.　 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다.　 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다.　 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다.　 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.The device described above may be implemented with hardware components, software components, and/or a combination of hardware components and software components. For example, devices and components described in embodiments may include, for example, a processor, a controller, an arithmetic logic unit (ALU), a digital signal processor, a microcomputer, a field programmable array (FPA), It may be implemented using one or more general-purpose or special-purpose computers, such as a programmable logic unit (PLU), microprocessor, or any other device capable of executing and responding to instructions. A processing device may execute an operating system (OS) and one or more software applications that run on the operating system. Additionally, a processing device may access, store, manipulate, process, and generate data in response to the execution of software. For ease of understanding, a single processing device may be described as being used; however, those skilled in the art will understand that a processing device includes multiple processing elements and/or multiple types of processing elements. It can be seen that it may include. For example, a processing device may include a plurality of processors or one processor and one controller. Additionally, other processing configurations, such as parallel processors, are possible.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다.　 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다.　 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.Software may include a computer program, code, instructions, or a combination of one or more of these, which may configure a processing unit to operate as desired, or may be processed independently or collectively. You can command the device. Software and/or data may be used on any type of machine, component, physical device, virtual equipment, computer storage medium or device to be interpreted by or to provide instructions or data to a processing device. It can be embodied in . Software may be distributed over networked computer systems and stored or executed in a distributed manner. Software and data may be stored on one or more computer-readable recording media.

실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다.　 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다.　 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.　 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다.　 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.　 The method according to the embodiment may be implemented in the form of program instructions that can be executed through various computer means and recorded on a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, etc., singly or in combination. Program instructions recorded on the medium may be specially designed and configured for the embodiment or may be known and available to those skilled in the art of computer software. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tapes, optical media such as CD-ROMs and DVDs, and magnetic media such as floptical disks. -Includes optical media (magneto-optical media) and hardware devices specifically configured to store and execute program instructions, such as ROM, RAM, flash memory, etc. Examples of program instructions include machine language code, such as that produced by a compiler, as well as high-level language code that can be executed by a computer using an interpreter, etc.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited examples and drawings, various modifications and variations can be made by those skilled in the art from the above description. For example, the described techniques are performed in a different order than the described method, and/or components of the described system, structure, device, circuit, etc. are combined or combined in a different form than the described method, or other components are used. Alternatively, appropriate results may be achieved even if substituted or substituted by an equivalent.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents of the claims also fall within the scope of the claims described below.

<참고문헌><References>

[1] K. Park, W. Bae, J. Lee, J. Hwang and D. Jeong, "A 6.7-11.2 Gb/s, 2.25 pJ/bit, Single-Loop Referenceless CDR With Multi-Phase, Oversampling PFD in 65-nm CMOS," in IEEE Journal of Solid-State Circuits, vol. 53, no. 10, pp. 2982-2993, Oct. 2018.[1] K. Park, W. Bae, J. Lee, J. Hwang and D. Jeong, “A 6.7-11.2 Gb/s, 2.25 pJ/bit, Single-Loop Referenceless CDR With Multi-Phase, Oversampling PFD in 65-nm CMOS," in IEEE Journal of Solid-State Circuits, vol. 53, no. 10, pp. 2982-2993, Oct. 2018.

[2] C. Yu, E. Sa, S. Jin, H. Park, J. Shin and J. Burm, "A 6.5-12.5-Gb/s Half-Rate Single-Loop All-Digital Referenceless CDR in 28-nm CMOS," in IEEE Journal of Solid-State Circuits, vol. 55, no. 10, pp. 2831-2841, Oct. 2020.[2] C. Yu, E. Sa, S. Jin, H. Park, J. Shin and J. Burm, “A 6.5-12.5-Gb/s Half-Rate Single-Loop All-Digital Referenceless CDR in 28- nm CMOS," in IEEE Journal of Solid-State Circuits, vol. 55, no. 10, pp. 2831-2841, Oct. 2020.

[3] K. Park et al., "A 4-20-Gb/s 1.87-pJ/b Continuous-Rate Digital CDR Circuit With Unlimited Frequency Acquisition Capability in 65-nm CMOS," in IEEE Journal of Solid-State Circuits, vol. 56, no. 5, pp. 1597-1607, May 2021.[3] K. Park et al., “A 4-20-Gb/s 1.87-pJ/b Continuous-Rate Digital CDR Circuit With Unlimited Frequency Acquisition Capability in 65-nm CMOS,” in IEEE Journal of Solid-State Circuits , vol. 56, no. 5, pp. 1597-1607, May 2021.

[4] K. -C. Chen, W. W. -T. Kuo and A. Emami, "A 60-Gb/s PAM4 Wireline Receiver With 2-Tap Direct Decision Feedback Equalization Employing Track-and-Regenerate Slicers in 28-nm CMOS," in IEEE Journal of Solid-State Circuits, vol. 56, no. 3, pp. 750-762, March 2021.[4] K.-C. Chen, W. W.-T. Kuo and A. Emami, "A 60-Gb/s PAM4 Wireline Receiver With 2-Tap Direct Decision Feedback Equalization Employing Track-and-Regenerate Slicers in 28-nm CMOS," in IEEE Journal of Solid-State Circuits, vol. 56, no. 3, pp. 750-762, March 2021.

Claims (8)

위상 주파수 검출기, 루프 필터 및 전압 제어 발진기를 포함하는 단일 루프 클럭 및 데이터 복원회로에 있어서,
상기 위상 주파수 검출기는,
입력 데이터의 위상과 전압 제어 발진기의 출력 위상을 검출하는 위상 검출기;
위상 검출기의 출력을 입력 받아 목표 주파수가 전압 제어 발진기의 출력 주파수 범위 내에서 비-제한(Unrestricted) 캡처 범위를 갖도록 모드 스위치를 통해 주파수 검출기의 주파수 캡처 범위를 제어하는 주파수 검출 제어기;
주파수 검출 제어기의 제어에 따라 전압 제어 발진기의 출력 주파수를 조정하기 위한 복수의 모드를 제공하는 모드 스위치; 및
주파수 검출 제어기 및 모드 스위치의 출력에 따라 전압 제어 발진기의 출력 주파수를 조정하는 주파수 검출기
를 포함하고,
상기 모드 스위치는,
주파수 검출 제어기에서 생성된 전압 제어 발진기의 출력 주파수를 상승시키기 위한 신호(FUP_EX)를 이용하여,
전압 제어 발진기의 출력 주파수가 주파수 검출기의 주파수 캡처 범위 내에 있지 않을 경우, 모드 스위치를 통해 전압 제어 발진기의 출력 주파수를 감소시키는 모드(모드 0),
전압 제어 발진기의 출력 주파수가 주파수 검출기의 주파수 캡처 범위 내에 있지 않을 경우, 모드 스위치를 통해 전압 제어 발진기의 출력 주파수를 증가시키는 모드(모드 1), 및
전압 제어 발진기의 출력 주파수가 주파수 검출기의 주파수 캡처 범위 내에 있을 경우, 모드 스위치를 통해 주파수 검출기를 제어하지 않는 모드(모드 2)
를 포함하는 복수의 모드를 제공하는
단일 루프 클럭 및 데이터 복원회로. In a single loop clock and data recovery circuit including a phase frequency detector, a loop filter, and a voltage controlled oscillator,
The phase frequency detector is,
a phase detector that detects the phase of the input data and the output phase of the voltage-controlled oscillator;
a frequency detection controller that receives the output of the phase detector and controls the frequency capture range of the frequency detector through a mode switch so that the target frequency has an unrestricted capture range within the output frequency range of the voltage controlled oscillator;
a mode switch providing a plurality of modes for adjusting the output frequency of the voltage-controlled oscillator under the control of the frequency detection controller; and
A frequency detector that adjusts the output frequency of the voltage-controlled oscillator according to the output of the frequency detection controller and mode switch.
Including,
The mode switch is,
Using the signal (FUP_EX) to increase the output frequency of the voltage control oscillator generated by the frequency detection controller,
A mode that reduces the output frequency of the voltage-controlled oscillator via a mode switch if the output frequency of the voltage-controlled oscillator is not within the frequency capture range of the frequency detector (mode 0);
A mode (mode 1) to increase the output frequency of the voltage-controlled oscillator through a mode switch when the output frequency of the voltage-controlled oscillator is not within the frequency capture range of the frequency detector, and
Mode in which the frequency detector is not controlled via the mode switch (mode 2), when the output frequency of the voltage-controlled oscillator is within the frequency capture range of the frequency detector.
Provides multiple modes including
Single loop clock and data recovery circuit. 제1항에 있어서,
상기 주파수 검출 제어기는,
전압 제어 발진기의 출력 주파수와 목표 주파수를 비교하여 비교 결과에 따라 주파수 검출을 위한 신호(FUP)를 생성하는
단일 루프 클럭 및 데이터 복원회로. According to paragraph 1,
The frequency detection controller,
Compares the output frequency of the voltage-controlled oscillator with the target frequency and generates a signal (FUP) for frequency detection according to the comparison result.
Single loop clock and data recovery circuit. 제2항에 있어서,
전압 제어 발진기의 출력 주파수와 목표 주파수를 비교하여, 전압 제어 발진기의 출력 주파수가 목표 주파수보다 낮은 경우, 주파수 검출을 위한 신호(FUP)를 생성하고,
카운터를 통해 상기 생성된 주파수 검출을 위한 신호(FUP)의 상승 에지를 카운팅하고, 카운팅하는 동안 D 플립플롭을 이용하여 전압 제어 발진기의 출력 주파수를 상승시키기 위한 신호(FUP_EX)를 생성하는
단일 루프 클럭 및 데이터 복원회로. According to paragraph 2,
Compare the output frequency of the voltage-controlled oscillator and the target frequency, and if the output frequency of the voltage-controlled oscillator is lower than the target frequency, generate a signal (FUP) for frequency detection,
Counting the rising edge of the generated frequency detection signal (FUP) through a counter, and generating a signal (FUP_EX) for increasing the output frequency of the voltage-controlled oscillator using a D flip-flop while counting.
Single loop clock and data recovery circuit. 삭제delete 위상 주파수 검출기, 루프 필터 및 전압 제어 발진기를 포함하는 단일 루프 클럭 및 데이터 복원회로의 단일 루프 클럭 및 데이터 복원 방법에 있어서 -상기 위상 주파수 검출기는 위상 검출기, 주파수 검출 제어기, 모드 스위치 및 주파수 검출기를 포함함-,
위상 검출기를 통해 입력 데이터의 위상과 전압 제어 발진기의 출력 위상을 검출하는 단계;
주파수 검출 제어기를 통해 위상 검출기의 출력을 입력 받아 목표 주파수가 전압 제어 발진기의 출력 주파수 범위 내에서 비-제한(Unrestricted) 캡처 범위를 갖도록 모드 스위치를 통해 주파수 검출기의 주파수 캡처 범위를 제어하는 단계;
주파수 검출 제어기의 제어에 따라 모드 스위치를 통해 전압 제어 발진기의 출력 주파수를 조정하기 위한 복수의 모드를 제공하는 단계; 및
주파수 검출 제어기 및 모드 스위치의 출력에 따라 주파수 검출기를 통해 전압 제어 발진기의 출력 주파수를 조정하는 단계
를 포함하고,
상기 주파수 검출 제어기의 제어에 따라 모드 스위치를 통해 전압 제어 발진기의 출력 주파수를 조정하기 위한 복수의 모드를 제공하는 단계는,
주파수 검출 제어기에서 생성된 전압 제어 발진기의 출력 주파수를 상승시키기 위한 신호(FUP_EX)를 이용하여,
전압 제어 발진기의 출력 주파수가 주파수 검출기의 주파수 캡처 범위 내에 있지 않을 경우, 모드 스위치를 통해 전압 제어 발진기의 출력 주파수를 감소시키는 모드(모드 0),
전압 제어 발진기의 출력 주파수가 주파수 검출기의 주파수 캡처 범위 내에 있지 않을 경우, 모드 스위치를 통해 전압 제어 발진기의 출력 주파수를 증가시키는 모드(모드 1), 및
전압 제어 발진기의 출력 주파수가 주파수 검출기의 주파수 캡처 범위 내에 있을 경우, 모드 스위치를 통해 주파수 검출기를 제어하지 않는 모드(모드 2)
를 포함하는 복수의 모드를 제공하는
단일 루프 클럭 및 데이터 복원 방법. A single loop clock and data recovery method of a single loop clock and data recovery circuit including a phase frequency detector, a loop filter, and a voltage controlled oscillator, wherein the phase frequency detector includes a phase detector, a frequency detection controller, a mode switch, and a frequency detector. box-,
detecting the phase of the input data and the output phase of the voltage controlled oscillator through a phase detector;
receiving the output of the phase detector through a frequency detection controller and controlling the frequency capture range of the frequency detector through a mode switch so that the target frequency has an unrestricted capture range within the output frequency range of the voltage controlled oscillator;
providing a plurality of modes for adjusting the output frequency of the voltage-controlled oscillator through a mode switch under the control of a frequency detection controller; and
Adjusting the output frequency of the voltage-controlled oscillator through the frequency detector according to the output of the frequency detection controller and the mode switch.
Including,
Providing a plurality of modes for adjusting the output frequency of the voltage-controlled oscillator through a mode switch under the control of the frequency detection controller,
Using the signal (FUP_EX) to increase the output frequency of the voltage control oscillator generated by the frequency detection controller,
A mode that reduces the output frequency of the voltage-controlled oscillator via a mode switch if the output frequency of the voltage-controlled oscillator is not within the frequency capture range of the frequency detector (mode 0);
A mode (mode 1) to increase the output frequency of the voltage-controlled oscillator through a mode switch when the output frequency of the voltage-controlled oscillator is not within the frequency capture range of the frequency detector, and
Mode in which the frequency detector is not controlled via the mode switch (mode 2), when the output frequency of the voltage-controlled oscillator is within the frequency capture range of the frequency detector.
Provides multiple modes including
Single loop clock and data restoration method. 제5항에 있어서,
상기 주파수 검출 제어기를 통해 위상 검출기의 출력을 입력 받아 목표 주파수가 전압 제어 발진기의 출력 주파수 범위 내에서 비-제한 캡처 범위를 갖도록 모드 스위치를 통해 주파수 검출기의 주파수 캡처 범위를 제어하는 단계는,
전압 제어 발진기의 출력 주파수와 목표 주파수를 비교하여 비교 결과에 따라 주파수 검출을 위한 신호(FUP)를 생성하는
단일 루프 클럭 및 데이터 복원 방법. According to clause 5,
The step of receiving the output of the phase detector through the frequency detection controller and controlling the frequency capture range of the frequency detector through the mode switch so that the target frequency has a non-limited capture range within the output frequency range of the voltage controlled oscillator,
Compares the output frequency of the voltage-controlled oscillator with the target frequency and generates a signal (FUP) for frequency detection according to the comparison result.
Single loop clock and data restoration method. 제6항에 있어서,
전압 제어 발진기의 출력 주파수와 목표 주파수를 비교하여, 전압 제어 발진기의 출력 주파수가 목표 주파수보다 낮은 경우, 주파수 검출을 위한 신호(FUP)를 생성하고,
카운터를 통해 상기 생성된 주파수 검출을 위한 신호(FUP)의 상승 에지를 카운팅하고, 카운팅하는 동안 D 플립플롭을 이용하여 전압 제어 발진기의 출력 주파수를 상승시키기 위한 신호(FUP_EX)를 생성하는
단일 루프 클럭 및 데이터 복원 방법.According to clause 6,
Compare the output frequency of the voltage-controlled oscillator and the target frequency, and if the output frequency of the voltage-controlled oscillator is lower than the target frequency, generate a signal (FUP) for frequency detection,
Counting the rising edge of the generated frequency detection signal (FUP) through a counter, and generating a signal (FUP_EX) for increasing the output frequency of the voltage-controlled oscillator using a D flip-flop while counting.
Single loop clock and data restoration method. 삭제delete
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Citations (2)

* Cited by examiner, † Cited by third party
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US20140036972A1 (en) * 2010-08-24 2014-02-06 Genesys Logic, Inc. Transceiver system having phase and frequency detector and method thereof

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090077544A (en) * 2008-01-11 2009-07-15 삼성전자주식회사 Phase locked loop and phase locking method therof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006086798A (en) 2004-09-16 2006-03-30 Fuji Electric Holdings Co Ltd Pll circuit
US20140036972A1 (en) * 2010-08-24 2014-02-06 Genesys Logic, Inc. Transceiver system having phase and frequency detector and method thereof

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