KR102608079B1 - 고 지형 반도체 스택들에 대한 계측 타겟들 - Google Patents
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Abstract
반도체 디바이스의 제1 층 상에 배치된 제1 타겟 구조체 - 제1 타겟 구조체는 제1 타겟 구조체의 적어도 4개의 영역들에 각각 위치된 제1의 복수의 단일 요소들을 포함하고, 제1의 복수의 요소들은 대칭부의 제1 중심에 대해 회전 대칭임 - , 및 반도체 디바이스의 적어도 제2 층 상에 배치된 적어도 제2 타겟 구조체 - 제2 타겟 구조체는 제2 타겟 구조체의 적어도 4개의 영역들에 각각 위치된 제2의 복수의 요소들을 포함하고, 제2의 복수의 요소들은 대칭부의 제2 중심에 대해 회전 대칭임 - 를 포함하고, 대칭부의 제2 중심은 대칭부의 제1 중심과 축 정렬되도록 설계되고, 제1 층 및 제2 층이 하나가 다른 하나 위에 배치될 때 제2의 복수의 요소들 중 대응하는 요소들이 비둘러쌈 배열로 적어도 4개의 영역들에서 제1의 복수의 요소들 중 대응하는 요소들에 인접하게 위치되는, 반도체 디바이스의 층들 간의 편심을 측정하는데 사용을 위한 계측 타겟.
Description
본 발명은 일반적으로 계측 및 더 구체적으로 반도체 디바이스들의 제조에서 편심(misregistration)의 측정을 위해 유용한 계측 타겟들에 관한 것이다.
다양한 유형들의 계측 타겟들이 본 분야에 알려져 있다.
본 발명은 고 지형 반도체 스택(high topography semiconductor stack)들의 층들 간의 편심의 측정을 위해 특히 유용한 신규한 계측 타겟들을 제공하는 것을 추구한다.
따라서, 반도체 디바이스의 제1 층 상에 배치된 제1 타겟 구조체 - 제1 타겟 구조체는 제1 타겟 구조체의 적어도 4개의 영역들에 각각 위치된 제1의 복수의 단일 요소들을 포함하고, 제1의 복수의 요소들은 대칭부의 제1 중심에 대해 회전 대칭임 - , 및 반도체 디바이스의 적어도 제2 층 상에 배치된 적어도 제2 타겟 구조체 - 제2 타겟 구조체는 제2 타겟 구조체의 적어도 4개의 영역들에 각각 위치된 제2의 복수의 요소들을 포함하고, 제2의 복수의 요소들은 대칭부의 제2 중심에 대해 회전 대칭임 - 를 포함하고, 대칭부의 제2 중심은 대칭부의 제1 중심과 축 정렬되도록 설계되고, 제1 층 및 제2 층이 하나가 다른 하나 위에 배치될 때 제2의 복수의 요소들 중 대응하는 요소들이 비둘러쌈 배열(non-surrounding arrangement)로 적어도 4개의 영역들에서 제1의 복수의 요소들 중 대응하는 요소들에 인접하게 위치되는, 반도체 디바이스의 층들 간의 편심을 측정하는데 사용을 위한 계측 타겟이 본 발명의 바람직한 실시예에 따라 제공된다.
바람직하게, 제1의 복수의 단일 요소들은 비주기적 요소들을 포함한다.
바람직하게, 제2의 복수의 요소들은 단일의 비주기적 요소들을 포함한다
바람직하게, 제1의 복수의 요소들 및 제2의 복수의 요소들은, 각각이 폭 치수보다 큰 길이 치수를 갖는 바형 요소(bar-like element)들을 포함한다.
바람직하게, 제1의 복수의 요소들 및 제2의 복수의 요소들의 각각의 요소는 180° 회전시 불변(invariant)이다.
바람직하게, 제1의 복수의 요소들의 길이 치수 및 폭 치수는 제2의 복수의 요소들의 길이 치수 및 폭 치수와 유사하다.
본 발명의 하나의 바람직한 실시예에 따르면, 제2의 복수의 요소들은 주기적 요소들을 포함한다.
본 발명의 다른 바람직한 실시예에 따르면, 계측 타겟은 반도체 디바이스의 제3 층 상에 배치된 제3 타겟 구조체 - 제3 타겟 구조체는 제3 타겟 구조체의 적어도 4개의 영역들에 각각 위치된 제3의 복수의 요소들을 포함하고, 제3의 복수의 요소들은 대칭부의 제3 중심에 대해 회전 대칭임 - 를 더 포함하고, 대칭부의 제3 중심은 대칭부의 제1 중심 및 제2 중심과 정렬되도록 설계되고, 제1 층, 제2 층 및 제3 층이 하나가 다른 하나 위에 배치될 때 제3의 복수의 요소들 중 대응하는 요소들이 비둘러쌈 배열로 적어도 4개의 영역들에서 제1의 복수의 요소들 및 제2의 복수의 요소들 중 대응하는 요소들에 인접하게 위치된다.
바람직하게, 4개의 영역들은 상호적으로 균일하게 크기조정된다.
대안적으로, 4개의 영역들은 상호적으로 균일하게 크기조정되지 않는다.
반도체 디바이스의 제1 층 상에 제1 타겟 구조체를 제공하는 단계 - 제1 타겟 구조체는 제1 타겟 구조체의 적어도 4개의 영역들에 각각 위치된 제1의 복수의 단일 요소들을 포함하고, 제1의 복수의 요소들은 대칭부의 제1 중심에 대해 회전 대칭임 - , 반도체 디바이스의 적어도 제2 층 상에 배치되는 적어도 제2 타겟 구조체를 제공하는 단계 - 제2 타겟 구조체는 제2 타겟 구조체의 적어도 4개의 영역들에 각각 위치된 제2의 복수의 요소들을 포함하고, 제2의 복수의 요소들은 대칭부의 제2 중심에 대해 회전 대칭임 - , 대칭부의 제2 중심이 대칭부의 제1 중심과 축 정렬되도록 설계되고, 제2의 복수의 요소들 중 대응하는 요소들이 비둘러쌈 배열로 적어도 4개의 영역들에서 제1의 복수의 요소들 중 대응하는 요소들에 인접하게 위치되도록, 제1 층 및 제2 층을 하나를 다른 하나 위에 배치하는 단계, 및 제1 층과 제2 층 사이의 편심을 측정하기 위해, 제1 타겟 구조체 및 제2 타겟 구조체에 계측을 수행하는 단계를 포함하는, 반도체 디바이스의 층들 간의 편심을 측정하기 위한 방법이 본 발명의 다른 바람직한 실시예에 따라 제공된다.
바람직하게, 제1의 복수의 단일 요소들은 비주기적 요소들을 포함한다.
바람직하게, 제2의 복수의 요소들은 단일의 비주기적 요소들을 포함한다.
바람직하게, 제1의 복수의 요소들 및 제2의 복수의 요소들은, 각각이 폭 치수보다 큰 길이 치수를 갖는 바형 요소들을 포함한다.
바람직하게, 제1의 복수의 요소들 및 제2의 복수의 요소들의 각각의 요소는 180° 회전시 불변이다.
바람직하게, 제1의 복수의 요소들의 길이 치수 및 폭 치수는 제2의 복수의 요소들의 길이 치수 및 폭 치수와 유사하다.
본 발명의 방법의 바람직한 실시예에 따르면, 제2의 복수의 요소들은 주기적 요소들을 포함한다.
본 발명의 방법의 다른 바람직한 실시예에 따르면, 방법은 또한, 반도체 디바이스의 제3 층 상에 제3 타겟 구조체를 제공하는 단계 - 제3 타겟 구조체는 제3 타겟 구조체의 적어도 4개의 영역들에 각각 위치된 제3의 복수의 요소들을 포함하고, 제3의 복수의 요소들은 대칭부의 제3 중심에 대해 회전 대칭임 - , 및 대칭부의 제3 중심이 대칭부의 제1 중심 및 제2 중심과 정렬되도록 설계되고, 제3의 복수의 요소들 중 대응하는 요소들이 비둘러쌈 배열로 적어도 4개의 영역들에서 제1의 복수의 요소들 및 제2의 복수의 요소들 중 대응하는 요소들에 인접하게 위치되도록, 제1 층 및 제2 층 위에 제3 층을 배치하는 단계를 포함한다.
바람직하게, 4개의 영역들은 상호적으로 균일하게 크기조정된다.
대안적으로, 4개의 영역들은 상호적으로 균일하게 크기조정되지 않는다.
본 발명은 도면들과 함께 취해진, 다음의 상세한 설명으로부터 더 완전히 이해되고 인식될 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 구성되고 작용적인(operative) 계측 타겟의 단순화된 개략적 상면도이다.
도 2의 A 및 도 2의 B는, 하나가 다른 하나 위에 고정적으로 배치되었을 때 도 1의 계측 타겟을 형성하는 각자의 제1 및 제2 타겟 구조체들의 단순화된 개략적 상면도들이다.
도 3의 A, 도 3의 B 및 도 3의 C는 본 발명의 추가적인 바람직한 실시예들에 따른 구성되고 작용적인, 각자의 계측 타겟들의 단순화된 개략적 상면도들이다.
도 4는 본 발명의 다른 바람직한 실시예에 따른 구성되고 작용적인, 3 층 계측 타겟의 단순화된 개략적 상면도이다.
도 5의 A 및 도 5의 B는 본 발명의 또 다른 바람직한 실시예들에 따른 구성되고 작용적인, 추가적인 각자의 부분적으로 주기적인 계측 타겟들의 단순화된 개략적 상면도들이다.
도 6은 본 발명의 또 다른 바람직한 실시예에 따른 구성되고 작용적인, 다른 추가적인 계측 타겟의 단순화된 개략적 상면도이다.
도 7의 A 및 도 7의 B는, 하나가 다른 하나 위에 고정적으로 배치되었을 때 도 6의 계측 타겟을 형성하는 각자의 제1 및 제2 타겟 구조체들의 단순화된 개략적 상면도들이다.
도 8은 도 1 내지 도 7의 B에 도시된 유형들 중 임의의 유형의 계측 타겟을 이용하는 것에 기초한 반도체 디바이스의 층들 간의 편심의 측정에 수반되는 단계들을 도시하는 단순화된 흐름도이다.
도 1은 본 발명의 바람직한 실시예에 따른 구성되고 작용적인(operative) 계측 타겟의 단순화된 개략적 상면도이다.
도 2의 A 및 도 2의 B는, 하나가 다른 하나 위에 고정적으로 배치되었을 때 도 1의 계측 타겟을 형성하는 각자의 제1 및 제2 타겟 구조체들의 단순화된 개략적 상면도들이다.
도 3의 A, 도 3의 B 및 도 3의 C는 본 발명의 추가적인 바람직한 실시예들에 따른 구성되고 작용적인, 각자의 계측 타겟들의 단순화된 개략적 상면도들이다.
도 4는 본 발명의 다른 바람직한 실시예에 따른 구성되고 작용적인, 3 층 계측 타겟의 단순화된 개략적 상면도이다.
도 5의 A 및 도 5의 B는 본 발명의 또 다른 바람직한 실시예들에 따른 구성되고 작용적인, 추가적인 각자의 부분적으로 주기적인 계측 타겟들의 단순화된 개략적 상면도들이다.
도 6은 본 발명의 또 다른 바람직한 실시예에 따른 구성되고 작용적인, 다른 추가적인 계측 타겟의 단순화된 개략적 상면도이다.
도 7의 A 및 도 7의 B는, 하나가 다른 하나 위에 고정적으로 배치되었을 때 도 6의 계측 타겟을 형성하는 각자의 제1 및 제2 타겟 구조체들의 단순화된 개략적 상면도들이다.
도 8은 도 1 내지 도 7의 B에 도시된 유형들 중 임의의 유형의 계측 타겟을 이용하는 것에 기초한 반도체 디바이스의 층들 간의 편심의 측정에 수반되는 단계들을 도시하는 단순화된 흐름도이다.
이제, 본 발명의 바람직한 실시예에 따른 구성되고 작용적인 계측 타겟의 단순화된 개략적 상면도인 도 1에 대한, 그리고 하나가 다른 하나 위에 고정적으로 배치되었을 때 도 1의 계측 타겟을 형성하는 각자의 제1 및 제2 타겟 구조체들의 단순화된 개략적 상면도들 도 2의 A 및 도 2의 B에 대한 참조가 이루어진다.
도 1 내지 도 2의 B에 보여지는 바와 같이, 바람직하게 반도체 디바이스의 제1 층(104) 상에 형성된 제1 타겟 구조체(102), 및 여기서 예시에 의해 제2 층(114) 상에 형성된 제2 타겟 구조체(112)로서 구현된, 반도체 디바이스의 적어도 제2 층 상에 형성된 적어도 제2 타겟 구조체를 포함하는 계측 타겟(100)이 제공된다. 도 2의 A는 제1 층(104) 상에 형성된 제1 타겟 구조체(102)를 도시하고, 도 2의 B는 제2 층(114) 상에 형성된 제2 타겟 구조체(112)를 도시한다. 도 1에 도시된 타겟(100)은, 제1 및 제2 층들(104 및 114)이 하나가 다른 하나 위에 고정적으로 배치되었을 때 제1 및 제2 타겟 구조체들(102 및 112)에 의해 형성된 조합된 구조체에 대응한다는 점이 이해되어야 한다. 제1 층(104)은, 제1 타겟 구조체(102)가 제2 타겟 구조체(112) 상에 배치되도록, 제2 층(114) 상에 배치될 수 있다. 대안적으로, 제2 층(114)은, 제2 타겟 구조체(112)가 제1 타겟 구조체(102) 상에 배치되도록, 제1 층(104) 상에 배치될 수 있다. 다음의 설명에서 제1 층(104)은, 반대도 가능하다는 점이 이해되어야 하지만, 제2 층(114) 상에 배치된 상부 층으로서 설명될 것이다.
제1 및 제2 층들(104 및 114)의 상대적인 레이어링된 배열에 관계없이, 2개의 층들(104 및 114) 및 따라서 그 위의 타겟 구조체들(102 및 112)은 바람직하게, 이후에 더 상세되는 바와 같이, 층들(104 및 114) 간의 가능한 편심을 측정하기 위해 계측 타겟(110)에 계측이 수행될 수 있도록, 서로에 대해 고정된 위치에 배치된다. 본 발명의 특히 바람직한 실시예에 따르면, 제1 및 제2 층들(104 및 114) 중 적어도 하나가 반도체 디바이스의 높거나 두꺼운 지형 층들로서 구현되고, 계측 타겟(100)이 이후에 상세되는 다양한 피처들로 인해 그러한 층들 간의 편심을 측정하는데 특히 매우 적합하다.
비제한적인 예시에 의하면, 제1 및 제2 층들(104 및 114)은, 3D NAND 반도체 디바이스의 연속적인 계단 층들, 데크 대 데크 층(deck-to-deck layer)들, 접촉 대 비트 라인 층(contact to bit line layer)들 또는 워드 라인 대 비트 라인 층(word-line to bit-line layer)들일 수 있거나, DRAM 반도체 디바이스의 연속적인 저장 노드 정렬 층들일 수 있거나, FOUNDRY/LOGIC 반도체 디바이스의 연속적인 BEOFL 두꺼운 정렬 층들일 수 있거나, 3DSXP 반도체 디바이스의 연속적인 두꺼운 정렬 층들일 수 있거나, 또는 Emerging Memory 반도체 디바이스의 두꺼운 정렬 층들일 수 있다. 추가적으로, 제1 및 제2 층들(104 및 114)은 웨이퍼 대 웨이퍼 스태킹(wafer-to-wafer stacking)에서 연속적인 웨이퍼 층들로서 또는 다이 대 웨이퍼 스태킹에서 웨이퍼 및 다이의 연속적인 층들로서 구현될 수 있다.
제1 타겟 구조체(102)는 바람직하게, 대칭부(122)의 제1 회전 중심에 대해 바람직하게 2차 회전 대칭(second order rotational symmetry)을 갖는 제1의 복수의 요소들(120)에 의해 형성된다. 요소들(120)은 바람직하게, 여기서 각각이 바형 형상을 갖도록 도시된 단일의 비주기적 요소들이다. 바람직하게, 요소들(120) 각각은 폭 치수보다 큰 길이 치수를 갖는다. 요소들(120) 각각은 바람직하게, 각각의 요소(120)가 180° 회전시 불변이도록 그 자체가 적어도 2차 회전 대칭을 갖는다. 요소들(120)은 바람직하게, 여기서 영역들(A, B, C 및 D)로 표시된, 적어도 4개의 타겟 구조체(102)의 영역들에 위치된다. 요소들(120) 각각에 대해 측정 관심 영역(region of interest; ROI)(126)이 정의될 수 있다. ROI(126)는, 계측의 목적을 위해 신호가 측정되는 각각의 요소(120)와 연관된 영역에 대응한다. ROI들(126)이 계측 툴의 사용자에 의해 수동으로 정의될 수 있거나 또는 가능하게는 계측 툴에 포함된 머신 러닝 알고리즘들을 포함한 알고리즘들에 의해 자동으로 정의될 수 있다는 점이 이해되어야 한다.
제2 타겟 구조체(112)는 바람직하게, 대칭부(132)의 제2 회전 중심에 대해 바람직하게 2차 회전 대칭을 갖는 제2의 복수의 요소들(130)에 의해 형성된다. 도 5의 A 및 도 5의 B에 관하여 이후에 더 상세히 설명되는 바와 같이, 요소들(130)이 대안적으로 주기적 요소들일 수 있다는 점이 이해되어야 하지만, 요소들(130)은 바형 형상을 갖는 단일의 비주기적 요소들로서 예시에 의해서만 여기에 도시된다. 바람직하게, 요소들(130) 각각은 폭 치수보다 큰 길이 치수를 갖는다. 요소들(130) 각각은 바람직하게, 각각의 요소(130)가 180° 회전시 불변이도록 그 자체가 적어도 2차 회전 대칭을 갖는다. 요소들(130)은 바람직하게, 여기서 영역들(A', B', C' 및 D')로 표시된, 적어도 4개의 타겟 구조체(112)의 영역들에 위치된다. 요소들(130) 각각에 대해 측정 ROI들(126)이 추가적으로 정의될 수 있다.
제1 및 제2 요소들(120 및 130)과 연관된 ROI들(126)로부터 측정된 신호들의 분석의 용이성을 위해, 제1 및 제2 요소들(120 및 130)은 바람직하게 유사하게 크기조정되고 바람직하게 길이 및/또는 폭에서 2배 미만만큼 상이하다. 또한, 영역들(A, B, C, D 및 A', B',C' 및 D')은 바람직하게, 필수적으로는 아니지만, 상호적으로 균일하게 크기조정된다.
제1 및 제2 타겟 구조체들(102 및 112)이 임의의 적절한 패터닝 기술들에 의해, 가령 리소그래피에 의해 각자의 층들(104 및 114) 상에 생성될 수 있다. 반도체 디바이스의 층들 상에 제1 및 제2 타겟 구조체들(102 및 112)을 생성하기 위해 적절한 리소그래피 툴의 예시는, 네덜란드 Veldhoven의 ASMF로부터 상업적으로 이용가능한, TWINSCAN 심자외선(deep ultraviolet; DUV) 담금 리소그래피 시스템이다. 층들(104 및 114) 상의 다이들의 배치에 대한 제1 및 제2 타겟 구조체들(102 및 112)의 임의의 편리한 배향이 선택될 수 있고, 그 배향은 층마다 유지된다. 예시에 의해, 타겟 구조체들(102 및 112)이 다이들 간의 스크라이브 라인(scribe line) 내에 그리고/또는 다이들 내에 위치될 수 있다.
도 1에 도시된 바와 같이, 제1 및 제2 층들(104 및 114)이 하나가 다른 하나 위에 배치되었을 때, 예를 들어 제1 층(104)이 제2 층(114) 상에 배치되었을 때, 제2 층(114)은 바람직하게, 필수적으로는 아니지만, 제1 층(104)을 통해 적어도 부분적으로 볼 수 있다. 상이한 층들 상에 상주하는 요소들(120 및 130) 간을 구별하기 위해, 제1 층(104) 상에 위치된 최상부 요소들(120)이 빈 요소(blank element)들로서 도시되고 제2 층(114) 상에 위치된 하부 요소들(130)이 해칭된 요소(hatched element)들로서 도시된다. 제1 및 제2 층들이 서로 직접적으로 접촉할 필요가 없고 이들 사이에 다른 개재 층들이 존재할 수 있다는 점이 이해되어야 한다.
제1 및 제2 층들(104 및 114)이 하나가 다른 하나 위에 배치될 때, 대칭부(122 및 132)의 제1 및 제2 중심들은, 대칭부(122 및 132)의 제1 및 제2 중심들이 제1 및 제2 층들(104 및 114)의 레이어링의 방향에 그리고 측정의 방향에 일반적으로 직교하는 공통 축을 따라 놓이도록, 축 정렬로 되도록 설계된다. 또한, 복수의 요소들(120) 중 대응하는 요소는 바람직하게, 제1 및 제2 타겟 구조체들(102 및 112) 각각의 적어도 4개의 영역들에서 복수의 요소들(130) 중 대응하는 요소에 인접하게 위치되지만 이를 둘러싸지는 않는다. 도 1에 보여지는 바와 같이, 예시에 의해, 제1 층(104)이 제2 층(114) 상에 완벽한 정렬로 배치되었을 때, 대칭부(122 및 132)의 중심들이 축방향으로 일치한다. 추가적으로, 영역들(A, A'; B, B'; C, C' 및 D, D') 각각은, 영역(A)에 위치된 요소(120)가 영역(A')에 위치된 요소(130)에 인접하게 위치되고, 영역(B)에 위치된 요소(120)가 영역(B')에 위치된 요소(130)에 인접하게 위치되는 등이도록 각각 오버랩되고, 요소들(120)은 층들(104 및 114)의 레이어링의 방향에 일반적으로 직교하는 방향으로부터 보았을 때 요소들(130)에 대해 비둘러쌈 배열에 있다.
계측 타겟(100)을 포함하는 반도체 디바이스에 대한 계측의 수행에서, 계측 타겟(100)이 바람직하게 계측 툴에 의해 이미징된다. 계측 타겟(100)의 이미징에 적합한 계측 툴의 예시는 미국 캘리포니아의 KLA로부터 상업적으로 이용가능한 Archer 광학 이미징 계측 툴이다. 그러나, 본 발명의 타겟들이 대략 350 nm 내지 2,500 nm의 파장 범위 내에서 동작하는 임의의 적절한 광학 계측 툴에 의해 이미징될 수 있다는 점이 이해되어야 한다.
계측 툴은 바람직하게, 요소들(120 및 130) 각각과 연관된 각각의 ROI(126)로부터 발생하는 신호들을 측정하는데 그리고 타겟 구조체들(102 및 112) 간의 편심의 측정에 기초하여 반도체 디바이스의 층들(104 및 114) 간의 편심을 찾는데 작용적이다. 계측 툴은 상부 및 하부 연속 층들에 동시에 또는 연속적으로 측정들을 수행하는데 작용적일 수 있다. 계측 툴은 또한, 시야에서 본 발명의 타겟들 중 다수의 타겟에 측정들을 동시에 수행하는데 작용적일 수 있다. 계측 툴은 추가적으로 또는 대안적으로, 총 측정 불확실성(total measurement uncertainty; TMU)의 추정을 향상시키기 위해, 본 발명의 타겟들 중 다수의 타겟들의 측정들에 기초하여 획득된 편심 데이터를 조합하는데 작용적일 수 있다.
반도체 웨이퍼 상에 위치된 본 발명의 타겟들 중 다수의 타겟들이 반도체 웨이퍼에 걸쳐 또는 반도체 웨이퍼의 필드에 걸쳐 서로에 대해 상이할 수 있다는 점이 이해되어야 한다. 예를 들어, 본 발명의 타겟 중 다수의 타겟은 설계 또는 치수들의 관점에서 웨이퍼 또는 웨이퍼의 필드에 걸쳐 서로에 대해 상이할 수 있다. 또한, 상호적으로 상이한 치수들 또는 다른 특성들을 갖는 본 발명의 타겟들의 그룹 또는 컬렉션이 이에 기초하여 편심의 측정을 향상시키기 위해 서로 매우 근접하게 반도체 웨이퍼 상에 위치될 수 있다. 예를 들어, 본 발명의 근접하게 이격된 상호적으로 상이하게 크기조정된 타겟들의 그룹에 수행되는 계측에 기초하여 도출되는 편심 측정들이 단일 타겟 또는 동일한 타겟들의 그룹에 기초하여 도출되는 편심 측정들보다 더 견고하고 정확할 수 있다.
계측 툴이 수직 및 수평 방향들과 같은 타겟의 방향별로 상이한 설정들뿐만 아니라 층별로 상이한 설정들로 계측을 수행할 수 있다는 점이 이해되어야 한다. 층별로 그리고/또는 타겟 방향별로 적용될 수 있는 상이한 계측 설정들의 예시들은 조명의 상이한 파장, 조명의 상이한 편광, 상이한 초점, 상이한 조명 NA 및 상이한 컬렉션 NA를 포함한다.
특히 바람직하게, 타겟 구조체들(102 및 112) 간의 편심이 대칭부(122 및 132)의 제1 및 제2 중심들의 도출된 위치 간의 오프셋에 기초하여 확인될 수 있다. 본원의 위에서 언급된 바와 같이, 대칭부(122 및 132)의 제1 및 제2 중심들은, 대칭부(122 및 132)의 제1 및 제2 중심들의 상대적 위치들에서의 임의의 오프셋이 제1 및 제2 타겟 구조체들(102 및 112) 간의 그리고 제1 및 제2 층들(104 및 114) 간의 확장에 의한 편심을 나타내도록, 제1 및 제2 층들(104 및 114)이 서로에 대해 적절히 배치될 때 상호적으로 축방향으로 정렬되도록 설계된다. 타겟 패턴들의 대칭부의 중심들 간의 오프셋에 기초한 편심의 확인을 위한 방법들은 본 분야에 잘 알려져 있고 본 분야에 숙련된 자에 의해 본 발명의 계측 타겟들에 적용될 수 있다.
상호적으로 비둘러쌈 배열로 다양한 영역들 간에 분포된 복수의 개별 요소들로부터의 타겟 구조체들(102 및 112) 각각의 형성이 타겟(100)에 의해 정의되는 타겟 면적의 높은 커버리지를 제공한다는 점이 이해되어야 한다. 이는 신호가 각각의 타겟 구조체에 대한 ROI들(126)로 형성된 크게 크기조정되고 조합된 ROI에 대해 계측 툴에 의해 측정되는 것을 가능하게 하여, 계측 출력에서의 향상된 신호 대 잡음비(signal-to-noise ratio; SNR)로 이끈다. 또한, 2개의 타겟 구조체들(102 및 112)의 요소들(120 및 130)이 유사하게 크기조정된 ROI들(126)과 유사하게 크기조정되기 때문에, 유사한 레벨들의 잡음 평균화가 상부 및 하부 층들(104 및 114) 둘 다에서 타겟 구조체들(102 및 112) 둘 다에 적용될 수 있다.
요소들(120 및 130)은 제1 및 제2 타겟 구조체들(102 및 112)의 ROI들(126)로부터 발생하는 신호들의 혼합을 야기하지 않고 타겟 면적의 ROI들(126)에 의한 양호한 커버리지를 가능하게 하도록 배열될 수 있다. 신호들의 그러한 혼합은 타겟(100)에 기초하여 도출되는 편심 측정들에서의 부정확성들로 이끌 것이다. 이는, 하나의 층 상에 형성된 내측 박스형 타겟 구조체가 다른 연속적인 층 상에 형성된 외측 박스형 타겟 구조체에 의해 동심으로 둘러싸인 박스 인 박스(Box-in-Box) 및 바 인 바(Bar-in-Bar) 타겟 설계들과 같은 종래의 타겟 구조체들에 대조적이다. 그러한 타겟 설계들에서, 상이한 층들과 연관된 ROI들로부터 발생하는 신호들 간의 신호 격리를 유지하기 위해, 내측 박스형 타겟 구조체가 일반적으로 크기에서 감소되어, 이와 연관된 ROI에서의 감소 및 이로부터 측정된 신호에서의 대응하는 감소로 이끈다. 바람직하게, 각각의 층의 타겟 구조체의 비교적 큰 ROI 커버리지가 이들 사이의 신호 혼합을 야기하지 않고 유지될 수 있기 때문에, 본 발명에서 그러한 트레이드 오프(trade-off)가 필요되지 않는다. 이는, 그러한 신호 혼합이 다양한 층들의 고 지형으로 인해 편심 측정들의 정확성을 그렇지 않으면 크게 저하시킬 수 있는 고 지형 스택들에 대해 특히 바람직하다. 예시에 의해, 이는 4 um보다 큰 또는 5 um보다 큰 높이의 지형적 피처들을 갖는 층들에 대해 특히 바람직할 수 있다.
또한, 내측 타겟 박스가 외측 타겟 박스에 의해 동심으로 둘러싸이는 것이 필요되는 종래의 박스 인 박스 타겟 설계에 대조적으로, 본 발명의 타겟 설계에서 제1 타겟 구조체(102)의 요소들(120)이 제2 타겟 구조체(112)의 요소들(130)을 완전히 둘러싸지 않는다. 본 발명의 타겟 설계는 따라서 요소들(120 및 130)의 상대적 레이아웃에서 더 큰 유연성을 가능하게 한다. 이는, 복수의 요소들(120 및 130) 각각이 주어진 최소 분리만큼 자신들이 분리되는 것이 필요될 수 있는 고 지형 스택들에 대해 특히 바람직하다. 유사하게, 본 발명의 타겟 설계는 이러한 의미에서 종래의 진보된 이미징 계측(Advanced Imaging Metrology; AIM) 타겟들과 같은 주기적 타겟들에 비해 바람직하다. 고 지형 층들 상에 형성된 타겟 요소들이 최소 거리만큼의 상호 분리를 필요로 할 수 있기 때문에, 그러한 종래의 주기적 타겟들은, 이들의 주기적 피처들이 필요되는 주기로 형성되지 못할 수 있으므로 그러한 고 지형 층들 상의 형성에 일반적으로 적절하지 않다.
바람직하게, 제1 및 제2 타겟 구조체들(102 및 112)의 요소들(120 및 130)의 배열이 각각, 제1 및 제2 타겟 구조체들(102 및 112) 각각에 대한 수평 및 수직 방향들로의 대칭부의 중심의 분리적 계산을 가능하게 한다. 한 방향으로의, 예를 들어 수직 방향으로의 대칭부의 중심의 위치의 확인에서의 임의의 에러들이 따라서 다른 방향으로의, 예를 들어 수평 방향으로의 대칭부의 중심의 위치의 확인에 영향을 주지 않는다. 이는, 양 방향들로의 대칭부의 종래의 타겟 중심들이 동시에 확인되고 한 방향으로의 에러들이 따라서 다른 방향으로의 에러들에 영향을 주는, 층들이 하나가 다른 하나 위에 배치되었을 때 연속적인 층들 상에 형성되고 타겟 면적의 반대 사선(opposite diagonal)들에 위치된 2차원 피처들에 의해 형성된 특정 종래의 계측 타겟들에 대조적이다.
도 1 내지 도 2의 B에 도시된 제1 및 제2 타겟 구조체들(102 및 112)의 요소들(120 및 130)의 특정 배열이 예시적일 뿐인 점 및 본 발명에 따라 구성되고 작용적인 타겟들을 형성하기 위한 요소들의 매우 다양한 다른 배열들이 가능하다는 점이 이해되어야 한다. 요소들의 다른 가능한 배열들의 예시들이 도 3의 A 내지 도 3의 C에 도시된다. 도 3의 A 내지 도 3의 C에서 상부 또는 외측 층 상에 위치된 요소들이 빈 요소들로서 도시되고 하부 또는 내측 층 상에 위치된 요소들이 해칭된 요소들로서 도시된다. 도 3의 A에 보여지는 바와 같이, 타겟(300)은, 제2 타겟 구조체(112)가 제1 타겟 구조체(102)(도 2의 A 및 도 2의 B) 위에 있도록, 제1 층(104) 상에 제2 층(114)을 위치시킴으로써 형성될 수 있다. 도 3의 B에 보여지는 바와 같이, 타겟 면적의 영역들 내의 요소들(120 및 130)의 배향들이 추가적인 타겟(302)을 형성하기 위해 상호교환될 수 있다. 도 3의 C에 보여지는 바와 같이, 다른 추가적인 타겟(304)이 예시된 배열에 따라 형성될 수 있고, 여기서 요소들(120 및 130)은 타겟(304)의 4개의 상호적으로 비균일하게 크기조정된 영역들 간에 분포된다.
본 발명의 타겟들이 도 1 내지 도 3의 C에 도시된 바와 같이 2개의 층들을 포함하는 것에 제한되는 것은 아니라는 점이 추가적으로 이해되어야 한다. 이 보다는, 타겟이 ROI들(126)의 크기에서의 허용가능하지 않은 감소를 필요하게 하지 않고, 2개의 층들보다 많은, 가령 3개 이상의 연속적인 층들 상에 위치된 타겟 구조체들을 포함할 수 있다는 점이 본 발명의 타겟 설계의 특정 이점이다.
본 발명의 하나의 바람직한 실시예에 따라 구성되고 작용적인 3 층 타겟의 예시가 도 4에 예시된다. 도 4에 보여지는 바와 같이, 타겟(400)은 반도체 디바이스의 제1 층 상에 제1의 복수의 요소들(120)에 의해 형성된 제1 타겟 구조체, 반도체 디바이스의 제2 층 상에 제2의 복수의 요소들에 의해 형성된 제2 타겟 구조체 및 반도체 디바이스의 제3 연속 층 상에 배치된 제3의 복수의 요소들에 의해 형성된 제3 타겟 구조체를 포함할 수 있다. 상부 또는 외측 층 상에 위치된 가장 위에 있는 요소들(120)이 도 4에 빈 요소들로서 도시되고, 중간 층 상에 위치된 중간에 있는 요소들(130)이 줄무늬가 있는 해치 요소들로서 도시되며 하부 또는 최내측 층 상에 위치된 가장 아래에 있는 요소들(420)이 점무늬가 있는 요소들로서 도시된다. 도 4의 고려로부터 이해되는 바와 같이, 제3 타겟 구조체의 요소들(420)은 대칭부(422)의 제3 중심에 대해 회전 대칭이고, 이 대칭부의 제3 중심은 제1 및 제2 타겟 구조체들의 대칭부의 제1 및 제2 중심들과 축 정렬되도록 설계된다. 제3 타겟 구조체는 일반적으로 이의 모든 다른 관련 양태들에서 제1 및 제2 타겟 구조체들을 닮을 수 있다.
타겟(400)과 같은 다중층 타겟들이 바람직하게 반도체 디바이스의 3개 이상의 층들 간의 편심을 동시에 찾는데 사용될 수 있고, 따라서 계측 수행의 효율 및 스루풋(throughput)을 향상시킨다는 점이 이해되어야 한다.
본원에서 위에 설명된 바와 같이, 본 발명의 타겟 설계는, 타겟 피처들 간의 주어지는 분리에 대한 필요성이 주기적 타겟 구조체들의 사용을 배제할 수 있는, 고 지형 반도체 스택들에 대한 계측 타겟으로서의 사용을 위해 특히 매우 적합하다. 그러나, 본 발명의 특정 실시예들에서, 한 층 상에 배치된 타겟 구조체 내의 주기적 요소들과 다른 연속 층 상에 배치된 타겟 구조체 내의 단일의 비주기적 요소들의 조합에 의해 본 발명의 타겟을 형성하는 것이 바람직할 수 있다.
그러한 조합된 주기적 및 비주기적 타겟 설계들의 예시들이 도 5의 A 및 도 5의 B에 도시된다. 도 5의 A 및 도 5의 B에서, 상부 또는 외측 층 상에 있는 타겟 요소들이 빈 요소들로서 도시되고 하부 또는 내측 층 상에 있는 타겟 요소들이 이들 간을 구별하기 위해, 해칭된 요소들로서 도시된다.
도 5의 A에 보여지는 바와 같이, 타겟(500)은 도 1 내지 도 2의 B에 관하여 본원에서 위에 설명된 바와 같이, 반도체 디바이스의 상부 또는 외측 층 상에 배열된 제1의 복수의 단일의 비주기적 요소들(120)을 포함하는 제1 타겟 구조체에 의해 형성될 수 있다. 그러나, 제2 타겟 구조체는, 반도체 디바이스의 하부 또는 내측 층 상에 배열된 제2의 복수의 주기적 요소들을 포함하는 제2 타겟 구조체(512)로서 구현될 수 있다. 주기적 요소들(520) 각각은 다수의 균일하게 이격된 피처들을 포함할 수 있고 제2 타겟 구조체(512)의 적어도 4개의 영역들에 각각 위치될 수 있으며, 제2의 복수의 주기적 요소들(520)은 대칭부(522)의 제2 중심에 관하여 회전 대칭이다. 대칭부(522)의 제2 중심은 바람직하게 제1 타겟 구조체의 대칭부의 제1 중심과 축 정렬되도록 설계되고 제2의 복수의 요소들(520) 중 대응하는 요소들은 바람직하게, 상부 및 하부 층들이 하나가 다른 하나 위에 고정적으로 배치되었을 때 비둘러쌈 배열로 타겟(500) 면적의 적어도 4개의 영역들에서 제1의 복수의 요소들(120) 중 대응하는 요소들에 인접하게 위치된다.
본 발명의 그러한 조합된 주기적 및 비주기적 타겟 설계들이 설계 규칙 및 프로세싱 파라미터들과 같은 층 특성들에 대한 호환성을 위해 층별로 최적화될 수 있는 점, 및 층별 타겟 설계들이 상이한 타겟 품질들을 가질 수 있다는 점이 이해되어야 한다. 대칭부의 중심들의 위치가 각각의 층에 이용된 타겟 구조체의 유형에 기초하여 층별로 상이한 알고리즘들을 사용하여 계산될 수 있다는 점이 또한 이해되어야 한다.
도 5의 A에 보여지는 바와 같이, 제1의 복수의 단일의 비주기적 요소들(120)이 빈 요소들(120)에 의해 표시된 바와 같이 상부 또는 외측 층 상에 배치될 수 있다. 제2의 복수의 주기적 요소들(520)이 해칭된 요소들(520)에 의해 표시된 바와 같이 내측 또는 하부 층 상에 배치될 수 있다. 도 5의 B에 보여지는 바와 같이, 반대도 가능하며, 여기서 제2의 복수의 주기적 요소들(520)이 빈 요소들(520)에 의해 표시된 바와 같이 상부 또는 외측 층 상에 배치될 수 있고, 제1의 복수의 요소들(120)이 해칭된 요소들(120)에 의해 표시된 바와 같이 내측 또는 하부 층 상에 배치될 수 있다. 도 4를 참조하여 위에서 설명된 바와 같이, 주기적 또는 비주기적 타겟 구조체들을 포함하는 추가 층들의 타겟(500) 내의 포함이 또한 가능하다는 점이 이해되어야 한다.
따라서, 적어도 제1 및 제2 타겟 구조체들의 회전 대칭부의 각자의 중심들이, 타겟 구조체들이 위에 형성되는 층들이 하나가 다른 하나 위에 고정적으로 배치될 때 축 정렬되도록 설계되고, 요소들(120 및 130)이 타겟 면적의 적어도 4개의 영역들 간에 분포되고 영역들 내에서 서로 인접하게 위치되는 조건으로, 적어도 2개의 타겟 구조체들이 요소들(120 및 130)의 적어도 임의의 적절한 배열에 따라 형성될 수 있고, 이 요소들이 주기적 및 비주기적 요소들의 조합일 수 있다는 점이 이해되어야 한다.
예시된 실시예들에서 주어진 영역 내의 요소들(120 및 130) 중 인접한 요소들이 상호적으로 평행한 것으로 도시되고 주어진 영역의 요소들이 이웃하는 영역의 요소들에 대해 직교하여 배향되는 것으로 도시되지만, 반드시 그런 것은 아니라는 점도 이해되어야 한다.
이제, 본 발명의 다른 바람직한 실시예에 따른 구성되고 작용적인 계측 타겟의 단순화된 개략적 상면도인 도 6에 대한, 그리고 하나가 다른 하나 위에 배치되었을 때 도 6의 계측 타겟을 형성하는 각자의 제1 및 제2 타겟 구조체들의 단순화된 개략적 상면도들 도 7의 A 및 도 7의 B에 대한 참조가 이루어진다.
도 6 내지 도 7의 B에 보여지는 바와 같이, 바람직하게 반도체 디바이스의 제1 층(604) 상에 형성된 제1 타겟 구조체(602), 및 여기서 예시에 의해 제2 층(614) 상에 형성된 제2 타겟 구조체(612)로서 구현된, 반도체 디바이스의 적어도 제2 층 상에 형성된 적어도 제2 타겟 구조체를 포함하는 계측 타겟(600)이 제공된다. 도 7의 A는 제1 층(604) 상에 형성된 제1 타겟 구조체(602)를 도시하고, 도 7의 B는 제2 층(614) 상에 형성된 제2 타겟 구조체(612)를 도시한다. 도 6에 도시된 타겟(600)은, 제1 및 제2 층들(604 및 614)이 하나가 다른 하나 위에 배치되었을 때 제1 및 제2 타겟 구조체들(602 및 612)에 의해 형성된 조합된 구조체에 대응한다는 점이 이해되어야 한다. 제1 층(604)은, 제1 타겟 구조체(602)가 제2 타겟 구조체(612) 상에 배치되도록, 제2 층(614) 상에 배치될 수 있다. 대안적으로, 제2 층(614)은, 제2 타겟 구조체(612)가 제1 타겟 구조체(602) 상에 배치되도록, 제1 층(604) 상에 배치될 수 있다. 다음의 설명에서 제1 층(604)은, 반대도 가능하다는 점이 이해되어야 하지만, 제2 층(614) 상에 배치된 상부 층으로서 설명될 것이다.
제1 및 제2 층들(604 및 614)의 상대적인 레이어링된 배열에 관계없이, 2개의 층들(604 및 614) 및 따라서 그 위의 타겟 구조체들(602 및 612)은 바람직하게, 이후에 더 상세되는 바와 같이, 층들(604 및 614) 간의 가능한 편심을 측정하기 위해 계측 타겟(600)에 계측이 수행될 수 있도록, 서로에 대해 고정된 위치에 배치된다. 본 발명의 특히 바람직한 실시예에 따르면, 제1 및 제2 층들(604 및 614) 중 적어도 하나 및 바람직하게 둘 다가 반도체 디바이스의 높거나 두꺼운 지형 층들로서 구현되고, 계측 타겟(600)이 이후에 상세되는 다양한 피처들로 인해 그러한 층들 간의 편심을 측정하는데 특히 매우 적합하다.
또한 본 발명의 특히 바람직한 실시예에 따르면, 제1 및 제2 층들(604 및 614)은, 제1 층(604)이 제2 층(614) 상에 배치되었을 때, 제2 층(614) 상에 배치된 타겟 구조체들(612)이 계측 툴에서 직접적으로 보이지 않거나 거의 보이지 않도록 불투명 또는 저투과 개재 층(미도시)에 의해, 예를 들어 하드마스크에 의해 분리된다. 추가적으로 또는 대안적으로, 타겟 구조체(612)는, 제1 층(604)이 제2 층(614) 상에 배치되었을 때 제1 층(604) 자체의 광학 특성들로 인해 직접적으로 보이지 않거나 거의 보이지 않을 수 있다. 제1 층(604)이 타겟(600)을 형성하도록 제2 층(614) 상에 배치되었을 때 제2 층(614)의 타겟 구조체(612)가 직접적으로 보이지 않음에도 불구하고, 그렇더라도 타겟(600)은 이후에 상세되는 바와 같이, 제1 및 제2 층들(604 및 614) 간의 편심을 측정하기 위한 계측 타겟으로서 사용될 수 있다.
제1 타겟 구조체(602)는 바람직하게, 대칭부(622)의 제1 회전 중심에 대해 바람직하게 2차 회전 대칭을 갖는 제1의 복수의 요소들(620)에 의해 형성된다. 요소들(620)은 바람직하게, 여기서 각각이 바형 형상을 갖도록 도시된 단일의 비주기적 요소들이다. 바람직하게, 요소들(620) 각각은 폭 치수보다 큰 길이 치수를 갖는다. 요소들(620) 각각은 바람직하게, 각각의 요소(120)가 180° 회전시 불변이도록 그 자체가 적어도 2차 회전 대칭을 갖는다. 요소들(620)은 바람직하게, 여기서 영역들(A, B, C 및 D)로 표시된, 적어도 4개의 타겟 구조체(602)의 영역들에 위치된다. 요소들(620) 각각에 대해 측정 관심 영역(ROI)(626)이 정의될 수 있다. ROI(626)는, 계측의 목적을 위해 신호가 측정되는 각각의 요소(620)와 연관된 영역에 대응한다. ROI들(626)이 타겟(600)에 계측을 수행하는데 사용되는 계측 툴의 사용자에 의해 수동으로 정의될 수 있거나 가능하게는 머신 러닝 알고리즘들을 포함한 알고리즘들에 의해 자동으로 정의될 수 있다는 점이 이해되어야 한다.
제2 타겟 구조체(612)는 바람직하게, 대칭부(632)의 제2 회전 중심에 대해 바람직하게 2차 회전 대칭을 갖는 제2의 복수의 요소들(630)에 의해 형성된다. 도 5의 A 및 도 5의 B에 관하여 본원에서 위에 설명된 바와 같이, 요소들(630)이 대안적으로 주기적 요소들일 수 있다는 점이 이해되어야 하지만, 요소들(630)은 바형 형상을 갖는 단일의 비주기적 요소들로서 예시에 의해서만 여기에 도시된다. 바람직하게, 요소들(630) 각각은 폭 치수보다 큰 길이 치수를 갖는다. 요소들(630) 각각은 바람직하게, 각각의 요소(630)가 180° 회전시 불변이도록 그 자체가 적어도 2차 회전 대칭을 갖는다. 요소들(630)은 바람직하게, 여기서 영역들(A', B', C' 및 D')로 표시된, 적어도 4개의 타겟 구조체(612)의 영역들에 위치된다. 요소들(630) 각각에 대해 측정 ROI들(626)이 추가적으로 정의될 수 있다.
제2 타겟 구조체(612)와 연관된 ROI들(626)에 대해 측정된 신호들과의 제1 타겟 구조체(602)와 연관된 ROI들(626)에 대해 측정된 신호들의 혼합을 방지하기 위해, 요소들(620)은 그로부터 발생하는 신호들을 더 잘 분리하기 위해 바람직하게 요소들(630)보다 다소 짧다. 요소들(620)로부터 발생하는 신호의 확산이 요소들(620) 각각을 둘러싸는 확장된 영역(634)으로서 도 6에 개략적으로 예시된다. 그러나, 제1 및/또는 제2 층들(604 및 614)의 지형으로 인한 신호 확산에 따라, 요소들(620 및 630) 간의 크기에서의 이 차이가 필수적이지 않을 수 있다. 또한, 영역들(A, B, C, D 및 A', B', C' 및 D')은 바람직하게, 필수적으로는 아니지만, 상호적으로 균일하게 크기조정된다.
제1 및 제2 타겟 구조체들(602 및 612)이 임의의 적절한 패터닝 기술들에 의해, 가령 리소그래피에 의해 각자의 층들(604 및 614) 상에 생성될 수 있다. 반도체 디바이스의 층들 상에 제1 및 제2 타겟 구조체들(602 및 612)을 생성하기 위해 적절한 리소그래피 툴의 예시는, 네덜란드 Veldhoven의 ASMF로부터 상업적으로 이용가능한, TWINSCAN 심자외선(DUV) 담금 리소그래피 시스템이다. 층들(604 및 614) 상의 다이들의 배치에 대한 제1 및 제2 타겟 구조체들(602 및 612)의 임의의 편리한 배향이 선택될 수 있고, 그 배향은 층마다 유지된다. 예시에 의해, 타겟 구조체들(602 및 612)이 다이들 간의 스크라이브 라인 내에 그리고/또는 다이들 내에 위치될 수 있다.
도 6에 보여지는 바와 같이, 타겟(600)은, 제1 및 제2 층들(604 및 614)이 하나가 다른 하나 위에 배치되었을 때, 예를 들어 제1 층(604)이 제2 층(614) 상에 배치되었을 때 형성된다. 상이한 층들 상에 상주하는 요소들(620 및 630) 간을 구별하기 위해, 제1 층(604) 상에 위치된 최상부 요소들(620)이 빈 요소들로서 도시되고 제2 층(614) 상에 위치된 하부 요소들(630)이 해칭된 요소들로서 도시된다. 본원에서 위에서 언급된 바와 같이, 제2 층(614) 상에 위치된 요소들(630)은 타겟(600)에 측정들을 수행하는 계측 툴에서 직접적으로 보이지 않을 수 있다.
제1 및 제2 층들(604 및 614)이 하나가 다른 하나 위에 배치될 때, 대칭부(622 및 632)의 제1 및 제2 중심들은, 대칭부(622 및 632)의 제1 및 제2 중심들이 제1 및 제2 층들(604 및 614)의 레이어링의 방향에 그리고 측정의 방향에 일반적으로 직교하는 공통 축을 따라 놓이도록, 축 정렬로 되도록 설계된다. 또한, 복수의 요소들(620) 중 대응하는 요소는 바람직하게, 제1 및 제2 타겟 구조체들(602 및 612) 각각의 적어도 4개의 영역들에서 복수의 요소들(630) 중 대응하는 요소에 인접하게 위치되지만 이를 둘러싸지는 않는다. 도 6에 보여지는 바와 같이, 예시에 의해, 제1 층(604)이 제2 층(614) 상에 완벽한 정렬로 배치되었을 때, 대칭부(622 및 632)의 중심들이 축방향으로 일치한다. 추가적으로, 영역들(A, A'; B, B'; C, C' 및 D, D') 각각은, 영역(A)에 위치된 요소(620)가 영역(A')에 위치된 요소(630)에 인접하게 위치되고, 영역(B)에 위치된 요소(620)가 영역(B')에 위치된 요소(630)에 인접하게 위치되는 등이도록 각각 오버랩되고, 요소들(620)은 층들(604 및 614)의 레이어링의 방향에 일반적으로 직교하는 방향으로부터 보았을 때 요소들(630)에 대해 비둘러쌈 배열에 있다.
계측 타겟(600)을 포함하는 반도체 디바이스에 대한 계측의 수행에서, 계측 타겟(600)이 바람직하게 계측 툴에 의해 이미징된다. 계측 타겟(600)의 이미징에 적합한 계측 툴의 예시는 미국 캘리포니아의 KLA로부터 상업적으로 이용가능한 Archer 광학 이미징 계측 툴이다. 그러나, 본 발명의 타겟들이 대략 350 nm 내지 2,500 nm의 파장 범위 내에서 동작하는 임의의 적절한 광학 계측 툴에 의해 이미징될 수 있다는 점이 이해되어야 한다.
계측 툴은 바람직하게, 요소들(620 및 630) 각각과 연관된 각각의 ROI(626)로부터 발생하는 신호들을 측정하는데 그리고 타겟 구조체들(602 및 612) 간의 편심의 측정에 기초하여 반도체 디바이스의 층들(604 및 614) 간의 편심을 찾는데 작용적이다. 계측 툴은 상부 및 하부 연속 층들에 동시에 또는 연속적으로 측정들을 수행하는데 작용적일 수 있다. 계측 툴은 또한, 시야에서 본 발명의 타겟들 중 다수의 타겟에 측정들을 동시에 수행하는데 작용적일 수 있다. 계측 툴은 추가적으로 또는 대안적으로, 총 측정 불확실성(TMU)의 추정을 향상시키기 위해, 본 발명의 타겟들 중 다수의 타겟들의 측정들에 기초하여 획득된 편심 데이터를 조합하는데 작용적일 수 있다.
반도체 웨이퍼 상에 위치된 본 발명의 타겟들 중 다수의 타겟들이 반도체 웨이퍼에 걸쳐 또는 반도체 웨이퍼의 필드에 걸쳐 서로에 대해 상이할 수 있다는 점이 이해되어야 한다. 예를 들어, 본 발명의 타겟 중 다수의 타겟은 설계 또는 치수들의 관점에서 웨이퍼 또는 웨이퍼의 필드에 걸쳐 서로에 대해 상이할 수 있다. 또한, 상호적으로 상이한 치수들 또는 다른 특성들을 갖는 본 발명의 타겟들의 그룹 또는 컬렉션이 이에 기초하여 편심의 측정을 향상시키기 위해 서로 매우 근접하게 반도체 웨이퍼 상에 위치될 수 있다. 예를 들어, 본 발명의 근접하게 이격된 상호적으로 상이하게 크기조정된 타겟들의 그룹에 수행되는 계측에 기초하여 도출되는 편심 측정들이 단일 타겟 또는 동일한 타겟들의 그룹에 기초하여 도출되는 편심 측정들보다 더 견고하고 정확할 수 있다.
계측 툴이 수직 및 수평 방향들과 같은 타겟의 방향별로 상이한 설정들뿐만 아니라 층별로 상이한 설정들로 계측을 수행할 수 있다는 점이 이해되어야 한다. 층별로 그리고/또는 타겟 방향별로 적용될 수 있는 상이한 계측 설정들의 예시들은 조명의 상이한 파장, 조명의 상이한 편광, 상이한 초점, 상이한 조명 NA 및 상이한 컬렉션 NA를 포함한다.
특히 바람직하게, 타겟 구조체들(602 및 612) 간의 편심이 대칭부(622 및 632)의 제1 및 제2 중심들의 도출된 위치 간의 오프셋에 기초하여 확인될 수 있다. 본원의 위에서 언급된 바와 같이, 대칭부(622 및 632)의 제1 및 제2 중심들은, 대칭부(622 및 632)의 제1 및 제2 중심들의 상대적 위치들에서의 임의의 오프셋이 제1 및 제2 타겟 구조체들(602 및 612) 간의 그리고 제1 및 제2 층들(604 및 614) 간의 확장에 의한 편심을 나타내도록, 제1 및 제2 층들(604 및 614)이 서로에 대해 적절히 배치될 때 상호적으로 축방향으로 정렬되도록 설계된다.
제2 타겟 구조체(612)가 계측 툴에서 직접적으로 보이지 않거나 거의 보이지 않으므로, 본원에서 위에서 언급된 바와 같이, 대칭부(632)의 제2 중심의 위치가 제2 타겟 구조체(612)로부터 발생하는 신호의 측정들에 기초하여 쉽게 직접적으로 도출되지 못할 수 있다. 이 보다는, 대칭부(632)의 제2 중심의 위치가 바람직하게, 유도된 지형에 기초하여 도출되며, 이는 그 아래에 있는 층(614) 상의 요소들(630)의 영역에서의 지형 효과가 그 위의 불투명 또는 저투과 층에 대응하는 지형 효과를 그리고 또한 상부 층(604) 상에 대응하는 지형 효과를 생성한다는 것을 의미한다. 층(604) 상의 유도된 지형 효과로부터 발생하는 신호들이 그 아래의 층(614) 상의 요소들(630)의 지형을 나타내고 따라서 요소들(630) 자체의 대칭부(632)의 중심을 찾기 위한 기초로서 사용될 수 있도록, 이 대응하는 지형 효과가 바람직하게 다양한 층들 간에 자가 정렬(self-align)된다. 도 6 내지 도 7의 B에 도시된 본 발명의 실시예에서, 계측이 따라서 요소들(630)에 직접적으로 수행되지 않고 이 보다는 그 아래에 있는 요소들(630)의 존재에 의해 유도된 그 위에 있는 지형적 피처들에 수행된다는 점이 이해되어야 한다.
타겟 패턴들의 대칭부의 중심들 간의 오프셋에 기초한 편심의 확인을 위한 방법들은 본 분야에 잘 알려져 있고 본 분야에 숙련된 자에 의해 본 발명의 계측 타겟들에 적용될 수 있다.
상호적으로 비둘러쌈 배열로 다양한 영역들 간에 분포된 복수의 개별 요소들로부터의 타겟 구조체들(602 및 612) 각각의 형성이 타겟(600)에 의해 정의되는 타겟 면적의 높은 커버리지를 제공한다는 점이 이해되어야 한다. 이는 신호가 각각의 타겟 구조체에 대한 ROI들(626)로 형성된 크게 크기조정되고 조합된 ROI에 대해 계측 툴에 의해 측정되는 것을 가능하게 하여, 계측 출력에서의 향상된 신호 대 잡음비(SNR)로 이끈다.
요소들(620 및 630)은 제1 및 제2 타겟 구조체들(602 및 612)의 ROI들(626)로부터 발생하는 신호들의 혼합을 야기하지 않고 타겟 면적의 ROI들(626)에 의한 양호한 커버리지를 가능하게 하도록 배열될 수 있다. 신호들의 그러한 혼합은 타겟(600)에 기초하여 도출되는 편심 측정들에서의 부정확성들로 이끌 것이다. 이는, 하나의 층 상에 형성된 내측 박스형 타겟 구조체가 다른 연속적인 층 상에 형성된 외측 박스형 타겟 구조체에 의해 동심으로 둘러싸인 박스 인 박스 및 바 인 바 타겟 설계들과 같은 종래의 타겟 구조체들에 대조적이다. 그러한 타겟 설계들에서, 상이한 층들과 연관된 ROI들로부터 발생하는 신호들 간의 신호 격리를 유지하기 위해, 내측 박스형 타겟 구조체가 일반적으로 크기에서 감소되어, 이와 연관된 ROI에서의 감소 및 이로부터 측정된 신호에서의 대응하는 감소로 이끈다. 바람직하게, 각각의 층의 타겟 구조체의 비교적 큰 ROI 커버리지가 이들 사이의 신호 혼합을 야기하지 않고 유지될 수 있기 때문에, 본 발명에서 그러한 트레이드 오프가 필요되지 않는다. 이는, 그러한 신호 혼합이 다양한 층들의 고 지형으로 인해 편심 측정들의 정확성을 그렇지 않으면 크게 저하시킬 수 있는 고 지형 스택들에 대해 특히 바람직하다. 예시에 의해, 이는 4 um보다 큰 또는 5 um보다 큰 높이의 지형적 피처들을 갖는 층들에 대해 특히 바람직할 수 있다.
또한, 내측 타겟 박스가 외측 타겟 박스에 의해 동심으로 둘러싸이는 것이 필요되는 종래의 박스 인 박스 타겟 설계에 대조적으로, 본 발명의 타겟 설계에서 제1 타겟 구조체(602)의 요소들(620)이 제2 타겟 구조체(612)의 요소들(630)을 완전히 둘러싸지 않는다. 본 발명의 타겟 설계는 따라서 요소들(620 및 630)의 상대적 레이아웃에서 더 큰 유연성을 가능하게 한다. 이는, 복수의 요소들(620 및 630) 각각이 주어진 최소 분리만큼 자신들이 분리되는 것이 필요될 수 있는 고 지형 스택들에 대해 특히 바람직하다. 유사하게, 본 발명의 타겟 설계는 이러한 의미에서 종래의 진보된 이미징 계측(AIM) 타겟들과 같은 주기적 타겟들에 비해 바람직하다. 고 지형 층들 상에 형성된 타겟 요소들이 최소 거리만큼의 상호 분리를 필요로 할 수 있기 때문에, 그러한 종래의 주기적 타겟들은, 이들의 주기적 피처들이 필요되는 주기로 형성되지 못할 수 있으므로 그러한 고 지형 층들 상의 형성에 일반적으로 적절하지 않다.
바람직하게, 제1 및 제2 타겟 구조체들(602 및 612)의 요소들(620 및 630)의 배열이 각각, 제1 및 제2 타겟 구조체들(602 및 612) 각각에 대한 수평 및 수직 방향들로의 대칭부의 중심의 분리적 계산을 가능하게 한다. 한 방향으로의, 예를 들어 수직 방향으로의 대칭부의 중심의 위치의 확인에서의 임의의 에러들이 따라서 다른 방향으로의, 예를 들어 수평 방향으로의 대칭부의 중심의 위치의 확인에 영향을 주지 않는다. 이는, 양 방향들로의 대칭부의 종래의 타겟 중심들이 동시에 확인되고 한 방향으로의 에러들이 따라서 다른 방향으로의 에러들에 영향을 주는, 층들이 하나가 다른 하나 위에 배치되었을 때 연속적인 층들 상에 형성되고 타겟 면적의 반대 사선들에 위치된 2차원 피처들에 의해 형성된 특정 종래의 계측 타겟들에 대조적이다.
이제 도 1 내지 도 7의 B에 도시된 유형들 중 임의의 유형의 계측 타겟을 이용하는 것에 기초한 반도체 디바이스의 층들 간의 편심의 측정에 수반되는 단계들을 도시하는 단순화된 흐름도인 도 8에 대한 참조가 이루어진다.
도 8에 보여지는 바와 같이, 편심의 측정을 위한 방법(800)은, 제1의 복수의 비주기적 요소들을 포함하는 제1 타겟 구조체가 반도체 웨이퍼의 제1 층 상에 형성되는 제1 단계(802)에서 시작할 수 있다. 제1의 복수의 비주기적 요소들은 바람직하게 대칭부의 제1 중심에 대해 2차 회전 대칭을 갖도록 배열된다. 제2 단계(804)에서 보여지는 바와 같이, 제2의 복수의 요소들을 포함하는 제2 타겟 구조체가 바람직하게 반도체 웨이퍼의 제2 층 상에 형성된다. 제2의 복수의 요소들은 바람직하게 대칭부의 제2 중심에 대해 2차 회전 대칭을 갖도록 제2 층 상에 배열된다.
제3 단계(806)에서 보여지는 바와 같이, 제1 및 제2 층들이 바람직하게 하나가 다른 하나 위에 배치된다. 제3 단계(806)에서, 예시에 의해, 제1 층은 반대도 가능하다는 점이 이해되어야 하지만 제2 층 상에 배치되는 것으로서 설명된다. 제1 및 제2 층들의 배치의 상대적인 순서에도 불구하고, 제1 및 제2 층들은 바람직하게, 회전 대칭의 제1 및 제2 중심들이 축 정렬되도록 설계되는 그러한 구성으로 하나가 다른 하나 위에 배치된다. 또한, 상호적으로 레이어링된 타겟 구조체들의 제1의 및 제2의 복수의 요소들은, 비둘러쌈 배열로 각각의 타겟 구조체의 적어도 4개의 영역들에 서로 인접하게 위치된다.
제1 내지 제3 단계들(802, 804 및 806)이 연속적으로 수행되는 것으로서 도시되고 설명되지만, 반드시 그런 것은 아니라는 점이 이해되어야 한다. 제1 내지 제3 단계들(802 내지 806)이 재순서화될 수 있는데, 예를 들어 제2 층이, 제2 단계(804)에서 설명된 바와 같이 그 위에 제2 타겟 구조체를 형성하기 전에, 제3 단계(806)에서 설명된 바와 같이 제1 층 상에 배치된다.
제4 단계(808)에서 보여지는 바와 같이, 제3 단계(806)에서 형성된 타겟에 바람직하게 계측 측정들이 수행된다. 특히 바람직하게, 제5 단계(810)에서 보여지는 바와 같이, 축 정렬로 되도록 그러나 이들 사이의 오정렬을 유도하는 층들 간의 편심에 대해 설계된 회전 대칭부의 제1 및 제2 중심들 간의 가능한 오정렬을 확인하기 위해 계측 측정들이 수행된다.
타겟이 3개의 층들 상에 형성된 타겟 구조체들과 같은, 2개보다 많은 층들 상에 형성된 타겟 구조체들을 수반하는 경우, 방법(800)은 그 위에 타겟이 형성된 다양한 층들 모두 간의 가능한 편심을 찾기 위해 필요에 따라 반복될 수 있다.
본 발명이 본원에서 위에서 구체적으로 도시되고 설명된 것에 제한되는 것은 아니라는 점이 본 분야에 숙련된 자들에 의해 이해될 것이다. 본 발명의 범위는 본원에서 위에서 설명된 다양한 피처들의 조합들 및 서브조합들 둘 다뿐만 아니라 이들의 변형들을 포함하며, 이들 모두 선행 기술에 없다.
Claims (20)
- 반도체 디바이스의 층들 간의 편심(misregistration)을 측정하는데 사용을 위한 계측 타겟에 있어서,
반도체 디바이스의 제1 층 상에 배치된 제1 타겟 구조체 - 상기 제1 타겟 구조체는 상기 제1 타겟 구조체의 적어도 4개의 영역들에 각각 위치된 제1의 복수의 단일 요소들을 포함하고, 상기 제1의 복수의 단일 요소들은 대칭부의 제1 중심에 대해 회전 대칭임 - ; 및
상기 반도체 디바이스의 적어도 제2 층 상에 배치된 적어도 제2 타겟 구조체 - 상기 제2 타겟 구조체는 상기 제2 타겟 구조체의 적어도 4개의 영역들에 각각 위치된 제2의 복수의 요소들을 포함하고, 상기 제2의 복수의 요소들은 대칭부의 제2 중심에 대해 회전 대칭임 -
를 포함하고,
상기 대칭부의 제2 중심은 상기 대칭부의 제1 중심과 축 정렬되도록 설계되고, 상기 제1 층 및 상기 제2 층이 하나가 다른 하나 위에 배치될 때 상기 제2의 복수의 요소들 중 대응하는 요소들이 비둘러쌈 배열(non-surrounding arrangement)로 상기 적어도 4개의 영역들에서 상기 제1의 복수의 단일 요소들 중 대응하는 요소들에 인접하게 위치되고, 복수의 관심 측정 영역(measurement region of interest)들이, 상기 복수의 관심 측정 영역들 중 하나가 상기 제1의 복수의 단일 요소들 및 상기 제2의 복수의 요소들 각각에 대해 정의되도록 정의되고, 상기 제1의 복수의 단일 요소들의 장 치수(long dimension)를 따르는 길이가 상기 제2의 복수의 요소들의 장 치수를 따르는 길이보다 짧은 것인, 반도체 디바이스의 층들 간의 편심을 측정하는데 사용을 위한 계측 타겟. - 제1항에 있어서, 상기 제1의 복수의 단일 요소들은 비주기적 요소들을 포함하는 것인, 계측 타겟.
- 제1항에 있어서, 상기 제2의 복수의 요소들은 단일의 비주기적 요소들을 포함하는 것인, 계측 타겟.
- 제1항에 있어서, 상기 제1의 복수의 단일 요소들 및 상기 제2의 복수의 요소들은, 각각이 폭 치수보다 큰 길이 치수를 갖는 바형 요소(bar-like element)들을 포함하는 것인, 계측 타겟.
- 제4항에 있어서, 상기 제1의 복수의 단일 요소들 및 상기 제2의 복수의 요소들의 각각의 요소는 180° 회전시 불변(invariant)인 것인, 계측 타겟.
- 제4항에 있어서, 상기 제1의 복수의 단일 요소들의 길이 치수 및 폭 치수는 상기 제2의 복수의 요소들의 길이 치수 및 폭 치수와 유사한 것인, 계측 타겟.
- 제1항에 있어서, 상기 제2의 복수의 요소들은 주기적 요소들을 포함하는 것인, 계측 타겟.
- 제1항에 있어서,
상기 반도체 디바이스의 제3 층 상에 배치된 제3 타겟 구조체 - 상기 제3 타겟 구조체는 상기 제3 타겟 구조체의 적어도 4개의 영역들에 각각 위치된 제3의 복수의 요소들을 포함하고, 상기 제3의 복수의 요소들은 대칭부의 제3 중심에 대해 회전 대칭임 -
를 더 포함하고,
상기 대칭부의 제3 중심은 상기 대칭부의 제1 중심 및 제2 중심과 정렬되도록 설계되고, 상기 제1 층, 상기 제2 층 및 상기 제3 층이 하나가 다른 하나 위에 배치될 때 상기 제3의 복수의 요소들 중 대응하는 요소들이 비둘러쌈 배열로 상기 적어도 4개의 영역들에서 상기 제1의 복수의 단일 요소들 및 상기 제2의 복수의 요소들 중 대응하는 요소들에 인접하게 위치되는 것인, 계측 타겟. - 제1항에 있어서, 상기 제1 타겟 구조체 및 상기 제2 타겟 구조체의 4개의 영역들은 상호 균일하게 크기조정되는 것인, 계측 타겟.
- 제1항에 있어서, 상기 제1 타겟 구조체 및 상기 제2 타겟 구조체의 4개의 영역들은 상호 균일하게 크기조정되지 않는 것인, 계측 타겟.
- 반도체 디바이스의 층들 간의 편심을 측정하기 위한 방법에 있어서,
반도체 디바이스의 제1 층 상에 제1 타겟 구조체를 제공하는 단계 - 상기 제1 타겟 구조체는 상기 제1 타겟 구조체의 적어도 4개의 영역들에 각각 위치된 제1의 복수의 단일 요소들을 포함하고, 상기 제1의 복수의 단일 요소들은 대칭부의 제1 중심에 대해 회전 대칭임 - ;
상기 반도체 디바이스의 적어도 제2 층 상에 배치되는 적어도 제2 타겟 구조체를 제공하는 단계 - 상기 제2 타겟 구조체는 상기 제2 타겟 구조체의 적어도 4개의 영역들에 각각 위치된 제2의 복수의 요소들을 포함하고, 상기 제2의 복수의 요소들은 대칭부의 제2 중심에 대해 회전 대칭임 - ;
상기 대칭부의 제2 중심이 상기 대칭부의 제1 중심과 축 정렬되도록 설계되고, 상기 제2의 복수의 요소들 중 대응하는 요소들이 비둘러쌈 배열로 상기 적어도 4개의 영역들에서 상기 제1의 복수의 단일 요소들 중 대응하는 요소들에 인접하게 위치되도록, 상기 제1 층 및 상기 제2 층을 하나를 다른 하나 위에 배치하는 단계 - 복수의 관심 측정 영역들이, 상기 복수의 관심 측정 영역들 중 하나가 상기 제1의 복수의 단일 요소들 및 상기 제2의 복수의 요소들 각각에 대해 정의되도록 정의되고, 상기 제1의 복수의 단일 요소들의 장 치수를 따르는 길이가 상기 제2의 복수의 요소들의 장 치수를 따르는 길이보다 짧음 - ; 및
상기 제1 층과 상기 제2 층 사이의 편심을 측정하기 위해, 상기 제1 타겟 구조체 및 상기 제2 타겟 구조체에 대한 계측을 수행하는 단계
를 포함하는, 반도체 디바이스의 층들 간의 편심을 측정하기 위한 방법. - 제11항에 있어서, 상기 제1의 복수의 단일 요소들은 비주기적 요소들을 포함하는 것인, 방법.
- 제11항에 있어서, 상기 제2의 복수의 요소들은 단일의 비주기적 요소들을 포함하는 것인, 방법.
- 제11항에 있어서, 상기 제1의 복수의 단일 요소들 및 상기 제2의 복수의 요소들은, 각각이 폭 치수보다 큰 길이 치수를 갖는 바형 요소들을 포함하는 것인, 방법.
- 제14항에 있어서, 상기 제1의 복수의 단일 요소들 및 상기 제2의 복수의 요소들의 각각의 요소는 180° 회전시 불변인 것인, 방법.
- 제14항에 있어서, 상기 제1의 복수의 단일 요소들의 길이 치수 및 폭 치수는 상기 제2의 복수의 요소들의 길이 치수 및 폭 치수와 유사한 것인, 방법.
- 제11항에 있어서, 상기 제2의 복수의 요소들은 주기적 요소들을 포함하는 것인, 방법.
- 제11항에 있어서,
상기 반도체 디바이스의 제3 층 상에 제3 타겟 구조체를 제공하는 단계 - 상기 제3 타겟 구조체는 상기 제3 타겟 구조체의 적어도 4개의 영역들에 각각 위치된 제3의 복수의 요소들을 포함하고, 상기 제3의 복수의 요소들은 대칭부의 제3 중심에 대해 회전 대칭임 - , 및
상기 대칭부의 제3 중심이 상기 대칭부의 제1 중심 및 제2 중심과 정렬되도록 설계되고, 상기 제3의 복수의 요소들 중 대응하는 요소들이 비둘러쌈 배열로 상기 적어도 4개의 영역들에서 상기 제1의 복수의 단일 요소들 및 상기 제2의 복수의 요소들 중 대응하는 요소들에 인접하게 위치되도록, 상기 제1 층 및 상기 제2 층 위에 상기 제3 층을 배치하는 단계
를 더 포함하는, 방법. - 제11항에 있어서, 상기 제1 타겟 구조체 및 상기 제2 타겟 구조체의 4개의 영역들은 상호 균일하게 크기조정되는 것인, 방법.
- 제11항에 있어서, 상기 제1 타겟 구조체 및 상기 제2 타겟 구조체의 4개의 영역들은 상호 균일하게 크기조정되지 않는 것인, 방법.
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