KR102605847B1 - Thin film transistor substrate and method of manufacturing the same - Google Patents

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Abstract

본 발명에 의한 박막 트랜지스터 기판은, 기판; 상기 기판 상에 제공되며 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 액티브 패턴; 상기 액티브 패턴의 채널 영역에 대응되는 게이트 전극; 상기 액티브 패턴 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극 상에 제공되며 상기 드레인 전극의 적어도 일부를 노출하는 컨택홀을 포함하는 절연막; 상기 절연막 상에 제공되며 상기 컨택홀에 인접한 상기 절연막의 일부 영역을 커버하는 더미 패턴; 및 상기 더미 패턴 상에 제공되며 상기 컨택홀을 통해 상기 드레인 전극과 전기적으로 연결된 제1 전극을 포함한다. The thin film transistor substrate according to the present invention includes: a substrate; an active pattern provided on the substrate and including a source region, a drain region, and a channel region between the source region and the drain region; a gate electrode corresponding to the channel region of the active pattern; a source electrode and a drain electrode arranged to be spaced apart from each other on the active pattern; an insulating film provided on the source electrode and the drain electrode and including a contact hole exposing at least a portion of the drain electrode; a dummy pattern provided on the insulating film and covering a portion of the insulating film adjacent to the contact hole; and a first electrode provided on the dummy pattern and electrically connected to the drain electrode through the contact hole.

Description

박막 트랜지스터 기판 및 그의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}Thin film transistor substrate and manufacturing method thereof {THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}

본 발명의 실시예들은 박막 트랜지스터 기판 및 그의 제조 방법에 관한 것이다.Embodiments of the present invention relate to a thin film transistor substrate and a method of manufacturing the same.

액정 표시 장치(Liquid Crystal Display: LCD)는 현재 가장 널리 사용되고 있는 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 개재하는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.Liquid Crystal Display (LCD) is one of the most widely used display devices currently. It consists of two substrates with electrodes and a liquid crystal layer sandwiched between them. A voltage is applied to the electrodes to change the liquid crystal layer. It is a display device that controls the amount of light transmitted by rearranging liquid crystal molecules.

상기 액정 표시 장치를 구성하는 박막 트랜지스터 기판에는 다수개의 트랜지스터와 화소 전극이 구비되어 있다. 상기 박막 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다.The thin film transistor substrate constituting the liquid crystal display device is provided with a plurality of transistors and pixel electrodes. The thin film transistor includes a gate electrode, a source electrode, and a drain electrode.

상기 드레인 전극과 상기 화소 전극을 연결하기 위해, 컨택홀을 형성하는 식각 공정이 수행된다. 그런데, 상기 컨택홀을 형성하는 식각 공정시 상기 드레인 전극 상의 유기막이 오버에칭되어 상기 컨택홀 주위에 단차가 발생할 수 있으며, 상기 단차에 의해 상기 화소 전극이 단선될 수 있는 문제점이 있다.To connect the drain electrode and the pixel electrode, an etching process to form a contact hole is performed. However, during the etching process to form the contact hole, the organic layer on the drain electrode may be overetched, thereby creating a step around the contact hole, and the step may cause disconnection of the pixel electrode.

본 발명의 목적은 컨택홀을 형성하는 식각 공정시 유기막의 단차 발생을 방지할 수 있는 박막 트랜지스터 기판 및 그의 제조 방법을 제공하는 것이다.The purpose of the present invention is to provide a thin film transistor substrate that can prevent the generation of steps in an organic layer during an etching process to form a contact hole, and a method of manufacturing the same.

본 발명의 실시예에 의한 박막 트랜지스터 기판은, 기판; 상기 기판 상에 제공되며 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이의 채널 영역을 포함하는 액티브 패턴; 상기 액티브 패턴의 채널 영역에 대응되는 게이트 전극; 상기 액티브 패턴 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극 상에 제공되며 상기 드레인 전극의 적어도 일부를 노출하는 컨택홀을 포함하는 절연막; 상기 절연막 상에 제공되며 상기 컨택홀에 인접한 상기 절연막의 일부 영역을 커버하는 더미 패턴; 및 상기 더미 패턴 상에 제공되며 상기 컨택홀을 통해 상기 드레인 전극과 전기적으로 연결된 제1 전극을 포함한다.A thin film transistor substrate according to an embodiment of the present invention includes: a substrate; an active pattern provided on the substrate and including a source region, a drain region, and a channel region between the source region and the drain region; a gate electrode corresponding to the channel region of the active pattern; a source electrode and a drain electrode arranged to be spaced apart from each other on the active pattern; an insulating film provided on the source electrode and the drain electrode and including a contact hole exposing at least a portion of the drain electrode; a dummy pattern provided on the insulating film and covering a portion of the insulating film adjacent to the contact hole; and a first electrode provided on the dummy pattern and electrically connected to the drain electrode through the contact hole.

일 실시예에서, 상기 더미 패턴은 상기 제1 전극의 일부와 중첩될 수 있다. In one embodiment, the dummy pattern may overlap a portion of the first electrode.

일 실시예에서, 상기 절연막 상에 제공된 캐패시터 전극을 더 포함하고, 상기 더미 패턴은 상기 캐패시터 전극과 동일한 재료로 동일한 레이어에 제공될 수 있다.In one embodiment, it may further include a capacitor electrode provided on the insulating film, and the dummy pattern may be provided on the same layer and made of the same material as the capacitor electrode.

일 실시예에서, 상기 캐패시터 전극은 상기 제1 전극과 사이에서 소정의 정전용량을 가질 수 있다.In one embodiment, the capacitor electrode may have a predetermined capacitance between the capacitor electrode and the first electrode.

일 실시예에서, 상기 절연막 상에 제공된 공통 전극을 더 포함하고, 상기 더미 패턴은 상기 공통 전극과 동일한 재료로 동일한 레이어에 제공될 수 있다.In one embodiment, it may further include a common electrode provided on the insulating film, and the dummy pattern may be provided on the same layer and made of the same material as the common electrode.

일 실시예에서, 상기 게이트 전극은 상기 액티브 패턴 상에 제공될 수 있다.In one embodiment, the gate electrode may be provided on the active pattern.

일 실시예에서, 상기 절연막은 상기 게이트 전극 상에 제공된 제1 절연막과, 상기 제1 절연막 상에 제공된 제2 절연막을 더 포함할 수 있다.In one embodiment, the insulating layer may further include a first insulating layer provided on the gate electrode and a second insulating layer provided on the first insulating layer.

일 실시예에서, 상기 소스 전극은 상기 제1 절연막 상에 제공되며 상기 액티브 패턴의 소스 영역에 연결될 수 있다.In one embodiment, the source electrode may be provided on the first insulating layer and connected to the source region of the active pattern.

일 실시예에서, 상기 드레인 전극은 상기 제2 절연막 상에 제공되며 상기 액티브 패턴의 드레인 영역에 연결될 수 있다.In one embodiment, the drain electrode is provided on the second insulating layer and may be connected to the drain region of the active pattern.

일 실시예에서, 상기 더미 패턴은 상기 제2 절연막 및 상기 드레인 전극 상에 제공될 수 있다.In one embodiment, the dummy pattern may be provided on the second insulating layer and the drain electrode.

일 실시예에서, 상기 더미 패턴은 상기 드레인 전극과 일체형으로 제공될 수 있다.In one embodiment, the dummy pattern may be provided integrally with the drain electrode.

일 실시예에서, 상기 더미 패턴과 상기 드레인 전극은 투명 도전성 물질로 형성될 수 있다.In one embodiment, the dummy pattern and the drain electrode may be formed of a transparent conductive material.

일 실시예에서, 상기 액티브 패턴은 산화물반도체로 형성될 수 있다.In one embodiment, the active pattern may be formed of an oxide semiconductor.

일 실시예에서, 상기 더미 패턴은 상기 컨택홀의 일측에 인접한 제1 더미 패턴과, 상기 컨택홀의 타측에 인접한 제2 더미 패턴을 포함할 수 있다.In one embodiment, the dummy pattern may include a first dummy pattern adjacent to one side of the contact hole and a second dummy pattern adjacent to the other side of the contact hole.

일 실시예에서, 상기 제1 전극은 화소 전극일 수 있다.In one embodiment, the first electrode may be a pixel electrode.

일 실시예에서, 상기 드레인 전극 상에 제공된 제1 패시베이션막; 상기 제1 패시베이션막 상에 제공된 컬러 필터층; 및 상기 컬러 필터층 상에 제공된 제3 절연막을 더 포함할 수 있다.In one embodiment, a first passivation film provided on the drain electrode; a color filter layer provided on the first passivation film; and a third insulating film provided on the color filter layer.

일 실시예에서, 상기 더미 패턴은 상기 제3 절연막 상에 제공될 수 있다.In one embodiment, the dummy pattern may be provided on the third insulating layer.

일 실시예에서, 상기 제1 전극은 애노드 전극일 수 있다.In one embodiment, the first electrode may be an anode electrode.

일 실시예에서, 상기 애노드 전극 상에 제공된 유기층; 및 상기 유기층 상에 제공된 캐소드 전극을 더 포함할 수 있다.In one embodiment, an organic layer provided on the anode electrode; And it may further include a cathode electrode provided on the organic layer.

본 발명의 실시예에 의한 박막 트랜지스터 기판의 제조 방법은, 기판, 상기 기판 상에 제공되며 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이의 채널 영역을 포함하는 액티브 패턴, 상기 액티브 패턴의 채널 영역에 대응되는 게이트 전극, 및 상기 액티브 패턴 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터 기판의 제조 방법에 있어서, 상기 드레인 전극 상에 절연막을 형성하는 단계; 상기 절연막의 일부 영역을 커버하는 더미 패턴을 상기 절연막 상에 형성하는 단계; 상기 드레인 전극의 적어도 일부를 노출하는 컨택홀을 형성하는 단계; 및 상기 컨택홀을 통해 상기 드레인 전극과 전기적으로 연결된 제1 전극을 상기 더미 패턴 상에 형성하는 단계를 포함한다.A method of manufacturing a thin film transistor substrate according to an embodiment of the present invention includes a substrate, an active pattern provided on the substrate and including a source region, a drain region, and a channel region between the source region and the drain region, and a channel of the active pattern. A method of manufacturing a thin film transistor substrate including a gate electrode corresponding to a region, and a source electrode and a drain electrode spaced apart from each other on the active pattern, comprising: forming an insulating film on the drain electrode; forming a dummy pattern covering a partial area of the insulating film on the insulating film; forming a contact hole exposing at least a portion of the drain electrode; and forming a first electrode electrically connected to the drain electrode through the contact hole on the dummy pattern.

이와 같은 본 발명에 의하면, 컨택홀에 인접한 절연막의 일부 영역을 커버하는 더미 패턴을 제공함으로써, 컨택홀을 형성하는 식각 공정시 컨택홀 주위의 단차 발생을 방지할 수 있다. 결과적으로, 박막 트랜지스터와 화소 전극의 접촉 불량을 방지할 수 있다.According to the present invention, by providing a dummy pattern that covers a portion of the insulating film adjacent to the contact hole, it is possible to prevent the occurrence of steps around the contact hole during the etching process to form the contact hole. As a result, poor contact between the thin film transistor and the pixel electrode can be prevented.

도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 단위 화소를 나타낸 평면도이다.
도 2는 도 1의 I-I'선에 따른 단면도이다.
도 3a 내지 도 3f는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 4 내지 도 7은 각각 본 발명의 제2 내지 제5 실시예에 따른 박막 트랜지스터 기판의 부분 단면도들이다. 1 is a plan view showing a unit pixel of a thin film transistor substrate according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line II' of FIG. 1.
3A to 3F are cross-sectional views for explaining a method of manufacturing a thin film transistor substrate according to the first embodiment of the present invention.
4 to 7 are partial cross-sectional views of thin film transistor substrates according to second to fifth embodiments of the present invention, respectively.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Since the present invention can be subject to various changes and have various forms, specific embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to a specific disclosed form, and should be understood to include all changes, equivalents, and substitutes included in the spirit and technical scope of the present invention.

각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는 데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.While describing each drawing, similar reference numerals are used for similar components. In the attached drawings, the dimensions of the structures are enlarged from the actual size for clarity of the present invention. Terms such as first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another. For example, a first component may be named a second component, and similarly, the second component may also be named a first component without departing from the scope of the present invention. Singular expressions include plural expressions unless the context clearly dictates otherwise.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.In this application, terms such as “comprise” or “have” are intended to designate the presence of features, numbers, steps, operations, components, parts, or combinations thereof described in the specification, but are not intended to indicate the presence of one or more other features. It should be understood that this does not exclude in advance the possibility of the existence or addition of elements, numbers, steps, operations, components, parts, or combinations thereof. Additionally, when a part of a layer, membrane, region, plate, etc. is said to be “on” another part, this includes not only being “directly above” the other part, but also cases where there is another part in between. In addition, in the present specification, when it is said that a part of a layer, film, region, plate, etc. is formed on another part, the direction of formation is not limited to the upward direction and includes formation in the side or downward direction. . Conversely, when a part of a layer, membrane, region, plate, etc. is said to be “beneath” another part, this includes not only cases where it is “immediately below” another part, but also cases where there is another part in between.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.Hereinafter, embodiments of the present invention will be described in more detail with reference to the attached drawings.

도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 단위 화소를 나타낸 평면도이고, 도 2는 도 1의 I-I'선에 따른 단면도이다.Figure 1 is a plan view showing a unit pixel of a thin film transistor substrate according to a first embodiment of the present invention, and Figure 2 is a cross-sectional view taken along line II' of Figure 1.

본 발명의 제1 실시예에 따른 박막 트랜지스터 기판은 액정 표시 장치를 구성하는 기판이다. 편의상, 도 1 및 도 2에서는 박막 트랜지스터 기판의 단위 화소를 확대하여 도시하였으나, 실제로 박막 트랜지스터 기판은 도 1 및 도 2에 도시된 구조가 반복적으로 배치되는 구조를 갖는다.The thin film transistor substrate according to the first embodiment of the present invention is a substrate that constitutes a liquid crystal display device. For convenience, the unit pixels of the thin film transistor substrate are shown enlarged in FIGS. 1 and 2, but in reality, the thin film transistor substrate has a structure in which the structures shown in FIGS. 1 and 2 are repeatedly arranged.

도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판은 기판(SUB), 상기 기판 상에 제공되며 액티브 패턴(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 박막 트랜지스터(TFT), 상기 상기 드레인 전극(DE)의 적어도 일부를 노출하는 컨택홀(CNT)을 포함하는 절연막들, 상기 컨택홀(CNT)에 인접한 상기 절연막들의 일부 영역을 커버하는 더미 패턴(DP), 상기 컨택홀(CNT)을 통해 상기 드레인 전극(DE)과 전기적으로 연결된 화소 전극(PE)을 포함한다.Referring to Figures 1 and 2, the thin film transistor substrate according to the first embodiment of the present invention is provided on the substrate (SUB), and includes an active pattern (ACT), a gate electrode (GE), and a source electrode (SE). and a thin film transistor (TFT) including a drain electrode (DE), insulating films including a contact hole (CNT) exposing at least a portion of the drain electrode (DE), and insulating films adjacent to the contact hole (CNT). It includes a dummy pattern (DP) covering a partial area, and a pixel electrode (PE) electrically connected to the drain electrode (DE) through the contact hole (CNT).

상기 기판(SUB)은 유리, 수지(resin) 등과 같은 절연성 재료로 이루어질 수 있다. 또한, 상기 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다.The substrate (SUB) may be made of an insulating material such as glass, resin, etc. Additionally, the substrate SUB may be made of a material that has flexibility so that it can be bent or folded, and may have a single-layer structure or a multi-layer structure.

예를 들어, 상기 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등으로도 이루어질 수 있다.For example, the substrate (SUB) is made of polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, and polyetherimide. (polyetherimide), polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, triacetate It may contain at least one of cellulose (triacetate cellulose) and cellulose acetate propionate (cellulose acetate propionate). However, the materials that make up the substrate (SUB) can vary in various ways, and may also be made of fiber reinforced plastic (FRP).

상기 기판(SUB) 상에는 버퍼층(BF)이 형성된다. 상기 버퍼층(BF)은 스위칭 및 구동 트랜지스터들에 불순물이 확산되는 것을 막는다. 상기 버퍼층(BF)은 무기 재료로 이루어진 무기 절연막일 수 있다. 예를 들어, 상기 버퍼층(BF)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등으로 형성될 수 있으며, 상기 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.A buffer layer (BF) is formed on the substrate (SUB). The buffer layer BF prevents impurities from diffusing into switching and driving transistors. The buffer layer (BF) may be an inorganic insulating film made of an inorganic material. For example, the buffer layer BF may be formed of silicon nitride, silicon oxide, silicon oxynitride, etc., and may be omitted depending on the material and process conditions of the substrate SUB.

상기 버퍼층(BF) 상에는 액티브 패턴(ACT)이 제공된다. 상기 액티브 패턴(ACT)은 반도체 소재로 형성된다. 상기 액티브 패턴(ACT)은 각각 소스 영역, 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에 제공된 채널 영역을 포함할 수 있다. 상기 액티브 패턴(ACT)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 상기 채널 영역는 불순물로 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 상기 소스 영역 및 상기 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 불순물로는 n형 불순물, p형 불순물, 기타 금속과 같은 불순물이 사용될 수 있다. An active pattern (ACT) is provided on the buffer layer (BF). The active pattern (ACT) is formed of a semiconductor material. The active pattern ACT may each include a source region, a drain region, and a channel region provided between the source region and the drain region. The active pattern (ACT) may be a semiconductor pattern made of polysilicon, amorphous silicon, oxide semiconductor, etc. The channel region is a semiconductor pattern that is not doped with impurities and may be an intrinsic semiconductor. The source region and the drain region may be a semiconductor pattern doped with impurities. As the impurities, n-type impurities, p-type impurities, and other impurities such as metals may be used.

상기 액티브 패턴(ACT) 상에는 게이트 절연막(GI)이 제공된다. 상기 게이트 절연막(GI)은 무기 재료로 이루어진 무기 절연막일 수 있다. 상기 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등의 무기 절연 물질이 이용될 수 있다.A gate insulating layer (GI) is provided on the active pattern (ACT). The gate insulating layer GI may be an inorganic insulating layer made of an inorganic material. Inorganic insulating materials such as polysiloxane, silicon nitride, silicon oxide, and silicon oxynitride may be used as the inorganic material.

상기 게이트 절연막(GI) 상에는 게이트 전극(GE)이 제공된다. 상기 게이트 전극(GE)은 상기 액티브 패턴(ACT)의 채널 영역에 대응되는 영역을 커버하도록 형성된다. A gate electrode (GE) is provided on the gate insulating film (GI). The gate electrode GE is formed to cover an area corresponding to the channel area of the active pattern ACT.

상기 게이트 전극(GE)은 금속으로 이루어질 수 있다. 예를 들어, 상기 게이트 전극(GE)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 상기 금속들의 합금으로 이루어질 수 있다. 또한, 게이트 전극(GE)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 상기 금속들 및 상기 합금들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.The gate electrode (GE) may be made of metal. For example, the gate electrode (GE) is made of gold (Au), silver (Ag), aluminum (Al), molybdenum (Mo), chromium (Cr), titanium (Ti), nickel (Ni), and neodymium (Nd). , it may be made of at least one metal such as copper (Cu), or an alloy of the above metals. Additionally, the gate electrode GE may be formed as a single layer, but is not limited thereto, and may be formed as a multilayer in which two or more materials among the metals and alloys are stacked.

본 발명의 일 실시예에 있어서, 주사선(GL)을 비롯한 다른 배선들이 상기 게이트 전극(GE)과 동일한 층에 동일한 재료로 제공될 수 있다. 여기서, 상기 주사선(GL)은 상기 박막 트랜지스터(TFT)의 일부, 예를 들어 상기 게이트 전극(GE)과 직접 또는 간접적으로 연결될 수 있다.In one embodiment of the present invention, other wirings including the scanning line GL may be provided on the same layer and made of the same material as the gate electrode GE. Here, the scan line GL may be directly or indirectly connected to a part of the thin film transistor TFT, for example, the gate electrode GE.

본 발명의 일 실시예에 있어서, 상기 액티브 패턴(ACT) 상에 상기 게이트 전극(GE)이 제공되었으나, 다른 실시예에서, 게이트 전극(GE) 상에 액티브 패턴(ACT)이 제공될 수 있다. 예컨대, 게이트 전극(GE) 상에 게이트 절연막(GI)이 제공되고, 상기 게이트 절연막(GI) 상에 액티브 패턴(ACT)이 제공될 수 있다. In one embodiment of the present invention, the gate electrode (GE) is provided on the active pattern (ACT), but in another embodiment, the active pattern (ACT) may be provided on the gate electrode (GE). For example, a gate insulating layer (GI) may be provided on the gate electrode (GE), and an active pattern (ACT) may be provided on the gate insulating layer (GI).

상기 게이트 전극(GE) 상에는 제1 절연막(INS1)이 제공된다. 상기 제1 절연막(INS1)은 무기 재료로 이루어진 무기 절연막일 수 있다. 상기 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다.A first insulating layer INS1 is provided on the gate electrode GE. The first insulating film INS1 may be an inorganic insulating film made of an inorganic material. Polysiloxane, silicon nitride, silicon oxide, silicon oxynitride, etc. may be used as the inorganic material.

상기 제1 절연막(INS1) 상에는 소스 전극(SE)이 제공된다. 상기 소스 전극(SE)은 상기 제1 절연막(INS1) 및 상기 게이트 절연막(GI)에 형성된 컨택홀을 통해 액티브 패턴(ACT)의 소스 영역에 전기적으로 연결된다. A source electrode (SE) is provided on the first insulating film (INS1). The source electrode SE is electrically connected to the source region of the active pattern ACT through a contact hole formed in the first insulating layer INS1 and the gate insulating layer GI.

본 발명의 일 실시예에 있어서, 데이터선(DL)을 비롯한 다른 배선들이 상기 소스 전극(SE)과 동일한 층에 동일한 재료로 제공될 수 있다. 여기서, 상기 데이터선(DL)은 상기 박막 트랜지스터(TFT)의 일부, 예를 들어 상기 소스 전극(SE)과 직접 또는 간접적으로 연결될 수 있다.In one embodiment of the present invention, other wirings, including the data line DL, may be provided on the same layer and made of the same material as the source electrode SE. Here, the data line DL may be directly or indirectly connected to a part of the thin film transistor TFT, for example, the source electrode SE.

상기 소스 전극(SE) 상에는 제2 절연막(INS2)이 제공된다. 상기 제2 절연막(INS2)은 무기 재료로 이루어진 무기 절연막일 수 있다. 상기 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다.A second insulating layer INS2 is provided on the source electrode SE. The second insulating film INS2 may be an inorganic insulating film made of an inorganic material. Polysiloxane, silicon nitride, silicon oxide, silicon oxynitride, etc. may be used as the inorganic material.

상기 제2 절연막(INS2) 상에는 드레인 전극(DE)이 제공된다. 상기 드레인 전극(DE)은 상기 제2 절연막(INS2), 상기 제1 절연막(INS1) 및 상기 게이트 절연막(GI)에 형성된 컨택홀을 통해 상기 액티브 패턴(ACT)의 드레인 영역에 전기적으로 연결된다. A drain electrode (DE) is provided on the second insulating film (INS2). The drain electrode DE is electrically connected to the drain region of the active pattern ACT through a contact hole formed in the second insulating film INS2, the first insulating film INS1, and the gate insulating film GI.

상기 소스 전극(SE)과 드레인 전극(DE)은 금속으로 이루어질 수 있다. 예를 들어, 상기 소스 전극(SE)과 드레인 전극(DE)은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 상기 금속들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(SE)과 드레인 전극(DE)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 상기 금속들 및 상기 합금들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다. The source electrode (SE) and drain electrode (DE) may be made of metal. For example, the source electrode (SE) and drain electrode (DE) are gold (Au), silver (Ag), aluminum (Al), molybdenum (Mo), chromium (Cr), titanium (Ti), and nickel (Ni). ), neodymium (Nd), copper (Cu), or an alloy of the above metals. In addition, the source electrode (SE) and the drain electrode (DE) may be formed as a single layer, but are not limited thereto, and may be formed as a multilayer in which two or more materials among the metals and alloys are stacked. .

본 발명의 일 실시예에 있어서, 상기 소스 전극(SE)과 상기 드레인 전극(DE)은 서로 다른 레이어에 제공되었으나, 다른 실시예에서, 상기 소스 전극(SE)과 상기 드레인 전극(DE)은 동일한 레이어에 제공될 수 있다. 예컨대, 상기 소스 전극(SE)과 상기 드레인 전극(DE)은 상기 제1 절연막(INS1) 또는 상기 제2 절연막(INS2) 상에 제공될 수 있다. In one embodiment of the present invention, the source electrode (SE) and the drain electrode (DE) are provided in different layers, but in another embodiment, the source electrode (SE) and the drain electrode (DE) are the same Can be provided in layers. For example, the source electrode SE and the drain electrode DE may be provided on the first insulating layer INS1 or the second insulating layer INS2.

상기 드레인 전극(DE) 상에는 제1 패시베이션막(PSV1)이 제공될 수 있다. 상기 제1 패시베이션막(PSV1)은 무기 재료로 이루어진 무기 절연막일 수 있다. 상기 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다. A first passivation film (PSV1) may be provided on the drain electrode (DE). The first passivation film PSV1 may be an inorganic insulating film made of an inorganic material. Polysiloxane, silicon nitride, silicon oxide, silicon oxynitride, etc. may be used as the inorganic material.

상기 제1 패시베이션막(PSV1) 상에는 컬러 필터층(CF)이 제공될 수 있다. 상기 컬러 필터층(CF)은 적색, 녹색, 청색 컬러필터를 포함할 수 있다. A color filter layer (CF) may be provided on the first passivation film (PSV1). The color filter layer CF may include red, green, and blue color filters.

상기 컬러 필터층(CF) 상에는 제3 절연막(INS3)이 제공될 수 있다. 상기 제3 절연막(INS3)은 유기 재료로 이루어진 유기 절연막일 수 있다. 상기 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질이 이용될 수 있다. A third insulating film (INS3) may be provided on the color filter layer (CF). The third insulating layer INS3 may be an organic insulating layer made of an organic material. The organic material may be an organic insulating material such as a polyacrylic compound, a polyimide compound, a fluorine-based carbon compound such as Teflon, or a benzocyclobutene compound.

상기 제3 절연막(INS3) 상에는 캐패시터 전극(CE)과 더미 패턴(DP)이 제공될 수 있다. 상기 캐패시터 전극(CE)은 후술되는 화소 전극(PE)과 중첩되며, 상기 캐패시터 전극(CE)과 상기 화소 전극(PE)과 사이에 소정의 정전용량이 형성될 수 있다. 상기 캐패시터 전극(CE)은 인접한 화소의 캐패시터 전극과 별도의 배선을 통해 전기적으로 연결되거나 일체형으로 형성될 수 있다. 상기 캐패시터 전극(CE)은 불투명한 금속 물질 또는 ITO(indium tin oxide), IZO(indium zinc oxide), AZO(Antimony Zinc Oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 단, 상기 캐패시터 전극(CE)의 재질 및 형상은 다양하게 변형될 수 있으며, 본 발명이 이에 의해 제한되는 것은 아니다.A capacitor electrode (CE) and a dummy pattern (DP) may be provided on the third insulating film (INS3). The capacitor electrode (CE) overlaps with the pixel electrode (PE), which will be described later, and a predetermined capacitance may be formed between the capacitor electrode (CE) and the pixel electrode (PE). The capacitor electrode CE may be electrically connected to the capacitor electrode of an adjacent pixel through a separate wire or may be formed as one piece. The capacitor electrode (CE) is made of an opaque metal material or a transparent conductive material such as indium tin oxide (ITO), indium zinc oxide (IZO), antimony zinc oxide (AZO), zinc oxide (ZnO), or indium tin zinc oxide (ITZO). It can be made of materials. However, the material and shape of the capacitor electrode (CE) may be modified in various ways, and the present invention is not limited thereto.

상기 더미 패턴(DP)은 상기 컨택홀(CNT)에 인접한 상기 절연막들의 일부 영역을 커버한다. 즉, 상기 더미 패턴(DP)은 평면 상에서 보았을 때, 상기 컨택홀(CNT)과 중첩되지 않으면서 상기 컨택홀(CNT)에 인접한 주변 영역에 위치한다. 구체적으로, 상기 더미 패턴(DP)은 상기 화소 전극(PE)과 상기 제2 패시베이션막(PSV2) 사이에 위치한다. 상기 더미 패턴(DP)은 상기 컨택홀(CNT)에 인접한 상기 화소 전극(PE)의 일부와 중첩되도록 위치하면서, 상기 제3 절연막(INS3) 및 상기 제1 패시베이션막(PSV1)의 상기 컨택홀(CNT) 주변 영역을 커버한다.The dummy pattern DP covers a portion of the insulating films adjacent to the contact hole CNT. That is, when viewed in a plan view, the dummy pattern DP does not overlap the contact hole CNT and is located in a peripheral area adjacent to the contact hole CNT. Specifically, the dummy pattern DP is located between the pixel electrode PE and the second passivation layer PSV2. The dummy pattern DP is positioned to overlap a portion of the pixel electrode PE adjacent to the contact hole CNT, and the contact hole of the third insulating layer INS3 and the first passivation layer PSV1 ( CNT) covers the surrounding area.

상기 더미 패턴(DP)은 상기 컨택홀(CNT)을 형성하는 식각 공정시 상기 더미 패턴(DP) 하부에 위치한 절연막들(INS3, PSV1)이 제거되지 않도록 보호하는 역할을 한다. 상기 더미 패턴(DP)과 상기 드레인 전극(DE) 사이에 상기 제2 패시베이션막(PSV2), 상기 제3 절연막(INS3) 및 상기 제1 패시베이션막(PSV1)이 위치할 수 있다. 단, 식각 공정에 의해 상기 더미 패턴(DP) 상부에 위치한 절연막들의 일부가 제거될 수 있으며, 이때, 상기 더미 패턴(DP)은 상기 화소 전극(PE)의 일부와 전기적으로 연결될 수 있다. The dummy pattern DP serves to protect the insulating films INS3 and PSV1 located below the dummy pattern DP from being removed during an etching process to form the contact hole CNT. The second passivation layer PSV2, the third insulating layer INS3, and the first passivation layer PSV1 may be positioned between the dummy pattern DP and the drain electrode DE. However, a portion of the insulating films located on the dummy pattern DP may be removed through an etching process, and in this case, the dummy pattern DP may be electrically connected to a portion of the pixel electrode PE.

상기 더미 패턴(DP)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 플래티늄(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 이들의 합금 등의 금속막 및/또는 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 이루어질 수 있다. The dummy pattern (DP) includes silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), and iridium (Ir). ), chromium (Cr), and alloys thereof, and/or may be made of ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), ITZO (indium tin zinc oxide), etc.

일 실시예에서, 상기 더미 패턴(DP)은 상기 캐패시터 전극(CE)과 동일한 재료로 동일한 레이어에 제공될 수 있다. 예를 들면, 상기 더미 패턴(DP)이 상기 캐패시터 전극(CE)과 동일한 투명 도전성 물질로 형성되는 경우, 상기 투명 도전성 물질의 패터닝 단계에서부터 상기 캐패시터 전극(CE)과 상기 더미 패턴(DP)을 동시에 패터닝함에 의해 공정을 단순화할 수 있다.In one embodiment, the dummy pattern DP may be made of the same material as the capacitor electrode CE and may be provided on the same layer. For example, when the dummy pattern (DP) is formed of the same transparent conductive material as the capacitor electrode (CE), the capacitor electrode (CE) and the dummy pattern (DP) are simultaneously formed from the patterning step of the transparent conductive material. The process can be simplified by patterning.

다른 실시예에서, 상기 더미 패턴(DP)은 공통 전압이 인가되는 공통 전극과 동일한 재료로 동일한 레이어에 제공될 수 있다. 또 다른 실시예에서, 상기 더미 패턴(DP)은 다른 전극 또는 패턴들과 다른 재료를 이용하거나 다른 레이어에 별도의 공정을 통해 형성될 수 있다. 단, 상기 더미 패턴(DP)의 재질, 크기 및 형상은 다양하게 변형될 수 있으며, 본 발명이 이에 의해 제한되는 것은 아니다.In another embodiment, the dummy pattern DP may be provided on the same layer and made of the same material as the common electrode to which the common voltage is applied. In another embodiment, the dummy pattern DP may be formed using a different material from other electrodes or patterns, or may be formed on a different layer through a separate process. However, the material, size, and shape of the dummy pattern DP may be modified in various ways, and the present invention is not limited thereto.

상기 캐패시터 전극(CE)과 더미 패턴(DP) 상에는 제2 패시베이션막(PSV2)이 제공될 수 있다. 상기 제2 패시베이션막(PSV2)은 무기 재료로 이루어진 무기 절연막일 수 있다. 상기 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다. A second passivation film (PSV2) may be provided on the capacitor electrode (CE) and the dummy pattern (DP). The second passivation film PSV2 may be an inorganic insulating film made of an inorganic material. Polysiloxane, silicon nitride, silicon oxide, silicon oxynitride, etc. may be used as the inorganic material.

상기 제2 패시베이션막(PSV2) 상에는 화소 전극(PE)이 제공될 수 있다. 상기 화소 전극(PE)은 상기 제2 패시베이션막(PSV2), 상기 제3 절연막(INS3) 및 상기 제1 패시베이션막(PSV1)에 형성된 컨택홀(CNT)을 통해 상기 드레인 전극(DE)과 전기적으로 연결된다. 상기 컨택홀(CNT)이 위치한 방향으로 연장된 상기 화소 전극(PE)의 일부는 상기 더미 패턴(DP)과 중첩된다. A pixel electrode (PE) may be provided on the second passivation film (PSV2). The pixel electrode (PE) is electrically connected to the drain electrode (DE) through a contact hole (CNT) formed in the second passivation layer (PSV2), the third insulating layer (INS3), and the first passivation layer (PSV1). connected. A portion of the pixel electrode PE extending in the direction where the contact hole CNT is located overlaps the dummy pattern DP.

상기 화소 전극(PE)은 ITO(indium tin oxide), IZO(indium zinc oxide), AZO(Antimony Zinc Oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 다른 실시예에서, 상기 화소 전극(PE)은 전도성 금속 물질 또는, 은 나노 와이어(AgNW), 카본 나노 튜브(Carbon Nano Tube), 그래핀(graphene) 등의 전도성 나노 화합물로 만들어질 수 있다.The pixel electrode (PE) can be made of a transparent conductive material such as indium tin oxide (ITO), indium zinc oxide (IZO), antimony zinc oxide (AZO), zinc oxide (ZnO), and indium tin zinc oxide (ITZO). there is. In another embodiment, the pixel electrode (PE) may be made of a conductive metal material or a conductive nanocompound such as silver nanowire (AgNW), carbon nanotube, or graphene.

도 3a 내지 도 3f는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다. 3A to 3F are cross-sectional views for explaining a method of manufacturing a thin film transistor substrate according to the first embodiment of the present invention.

먼저, 도 3a를 참조하면, 상기 제2 절연막(INS2) 상에 상기 드레인 전극(DE)을 형성한다. 구체적으로, 상기 제2 절연막(INS2), 상기 제1 절연막(INS1) 및 상기 게이트 절연막(GI)의 일부가 제거되어 상기 액티브 패턴(ACT)의 드레인 영역이 노출된 상태에서, 상기 제2 절연막(INS2) 상에 스퍼터링(sputtering)등의 방법으로 알루미늄(Al) 또는 구리(Cu) 등을 증착하여 드레인 금속층을 형성한다. 상기 드레인 금속층을 포토 리소그래피(photolithography) 공정으로 패터닝하여 상기 드레인 전극(DE)을 형성한다. 여기서, 상기 포토 리소그래피 공정은 포토 레지스트 도포, 포토 레지스트 패터닝, 노광, 현상, 에천트를 이용한 식각과정 등을 포함할 수 있다. First, referring to FIG. 3A, the drain electrode DE is formed on the second insulating film INS2. Specifically, in a state in which a portion of the second insulating film (INS2), the first insulating film (INS1), and the gate insulating film (GI) are removed to expose the drain region of the active pattern (ACT), the second insulating film ( A drain metal layer is formed by depositing aluminum (Al) or copper (Cu) on the INS2) using a method such as sputtering. The drain metal layer is patterned using a photolithography process to form the drain electrode (DE). Here, the photolithography process may include photoresist application, photoresist patterning, exposure, development, and etching using an etchant.

다음으로, 도 3b를 참조하면, 상기 드레인 전극(DE) 상에 다수의 절연막들, 컬러 필터층(CF) 및 캐패시터 전극층을 형성한다. 구체적으로, 상기 드레인 전극(DE) 상에 제1 패시베이션막(PSV1)을 형성한다. 상기 제1 패시베이션막(PSV1) 상에 컬러 필터층(CF)을 형성한다. 상기 컬러 필터층(CF) 상에 제3 절연막(INS3)을 형성한다. 상기 제3 절연막(INS3) 상에 캐패시터 전극층을 형성한다. 상기 캐패시터 전극층은 불투명한 금속 물질 또는 ITO(indium tin oxide), IZO(indium zinc oxide), AZO(Antimony Zinc Oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다.Next, referring to FIG. 3B, a plurality of insulating films, a color filter layer (CF), and a capacitor electrode layer are formed on the drain electrode (DE). Specifically, a first passivation film (PSV1) is formed on the drain electrode (DE). A color filter layer (CF) is formed on the first passivation film (PSV1). A third insulating film (INS3) is formed on the color filter layer (CF). A capacitor electrode layer is formed on the third insulating film INS3. The capacitor electrode layer is made of an opaque metal material or a transparent conductive material such as ITO (indium tin oxide), IZO (indium zinc oxide), AZO (antimony zinc oxide), ZnO (zinc oxide), and ITZO (indium tin zinc oxide). You can lose.

다음으로, 도 3c를 참조하면, 상기 캐패시터 전극층을 패터닝하여 상기 캐패시터 전극(CE)과 상기 더미 패턴(DP)을 형성한다. 구체적으로, 상기 캐패시터 전극(CE)과 상기 더미 패턴(DP)은 동일한 재료로 동일한 레이어에 형성되되, 서로 분리된 형태를 갖는다. 특히, 상기 더미 패턴(DP)은 상기 컨택홀(CNT)에 인접한 상기 절연막들(INS3, PSV1)의 일부 영역을 커버하는 구조를 갖는다. 즉, 상기 더미 패턴(DP)은 평면 상에서 보았을 때, 상기 컨택홀(CNT)과 중첩되지 않으면서 상기 컨택홀(CNT)에 인접한 주변 영역에 위치한다. 상기 캐패시터 전극(CE)과 상기 더미 패턴(DP)은 다양한 방법으로 패터닝할 수 있으며, 예를 들어, 마스크를 이용하는 포토 리소그래피 공정으로 패터닝할 수 있다.Next, referring to FIG. 3C, the capacitor electrode layer is patterned to form the capacitor electrode (CE) and the dummy pattern (DP). Specifically, the capacitor electrode (CE) and the dummy pattern (DP) are formed on the same layer with the same material, but are separated from each other. In particular, the dummy pattern DP has a structure that covers a portion of the insulating films INS3 and PSV1 adjacent to the contact hole CNT. That is, when viewed in a plan view, the dummy pattern DP does not overlap the contact hole CNT and is located in a peripheral area adjacent to the contact hole CNT. The capacitor electrode (CE) and the dummy pattern (DP) can be patterned using various methods, for example, a photo lithography process using a mask.

다음으로, 도 3d를 참조하면, 상기 캐패시터 전극(CE)과 상기 더미 패턴(DP) 상에 제2 패시베이션막(PSV2)을 형성하고, 상기 제2 패시베이션막(PSV2) 상에 컨택홀을 형성하기 위한 포토 레지스트(PR)를 형성한다. 상기 포토 레지스트(PR)는 포토 레지스트 필름을 라미네이팅하거나, 포토 레지스트 용액을 도포 또는 코팅하여 형성될 수 있다. 이후, 상기 포토 레지스트(PR)를 노광 및 현상하여 컨택홀을 형성하기 위한 특정 패턴을 가지도록 패터닝한다. Next, referring to FIG. 3D, forming a second passivation film (PSV2) on the capacitor electrode (CE) and the dummy pattern (DP), and forming a contact hole on the second passivation film (PSV2) To form photoresist (PR). The photo resist (PR) may be formed by laminating a photo resist film or applying or coating a photo resist solution. Thereafter, the photo resist (PR) is exposed and developed to be patterned to have a specific pattern to form a contact hole.

다음으로, 도 3e를 참조하면, 상기 드레인 전극(DE)을 노출하는 컨택홀(CNT)을 형성한다. 구체적으로, 상기 포토 레지스트(PR)를 마스크로 하여 상기 제2 패시베이션막(PSV2), 상기 제3 절연막(INS3) 및 상기 제1 패시베이션막(PSV1)을 식각한다. 이때, 상기 더미 패턴(DP)은 상기 컨택홀(CNT)을 형성하는 식각 공정시 상기 더미 패턴(DP) 하부에 위치한 절연막들(INS3, PSV1)이 제거되지 않도록 보호하는 역할을 한다. 상기 식각 방법으로는 가스를 이용한 드라이 에칭 공정이 이용될 수 있다. 그리고, 스트립 공정을 통해 남겨진 상기 포토 레지스트(PR)를 제거한다. Next, referring to FIG. 3E, a contact hole (CNT) exposing the drain electrode (DE) is formed. Specifically, the second passivation layer (PSV2), the third insulating layer (INS3), and the first passivation layer (PSV1) are etched using the photo resist (PR) as a mask. At this time, the dummy pattern DP serves to protect the insulating films INS3 and PSV1 located below the dummy pattern DP from being removed during an etching process to form the contact hole CNT. A dry etching process using gas may be used as the etching method. Then, the remaining photo resist (PR) is removed through a strip process.

다음으로, 도 3f를 참조하면, 상기 컨택홀(CNT)이 형성된 제2 패시베이션막(PSV2) 상에 상기 화소 전극(PE)을 형성한다. 구체적으로, 상기 제2 패시베이션막(PSV2) 상에 화소 전극층을 형성한다. 상기 화소 전극층을 포토 리소그래피 공정으로 패터닝하여 상기 화소 전극(PE)을 형성한다. 상기 화소 전극(PE)은 상기 제2 패시베이션막(PSV2), 상기 제3 절연막(INS3) 및 상기 제1 패시베이션막(PSV1)에 형성된 컨택홀(CNT)을 통해 상기 드레인 전극(DE)과 전기적으로 연결된다. 상기 컨택홀(CNT)이 위치한 방향으로 연장된 상기 화소 전극(PE)의 일부는 상기 더미 패턴(DP)과 중첩될 수 있다. Next, referring to FIG. 3F, the pixel electrode (PE) is formed on the second passivation film (PSV2) where the contact hole (CNT) is formed. Specifically, a pixel electrode layer is formed on the second passivation film (PSV2). The pixel electrode layer is patterned using a photo lithography process to form the pixel electrode (PE). The pixel electrode (PE) is electrically connected to the drain electrode (DE) through a contact hole (CNT) formed in the second passivation layer (PSV2), the third insulating layer (INS3), and the first passivation layer (PSV1). connected. A portion of the pixel electrode PE extending in the direction where the contact hole CNT is located may overlap the dummy pattern DP.

도 4 내지 도 7은 각각 본 발명의 제2 내지 제5 실시예에 따른 박막 트랜지스터 기판의 부분 단면도들이다. 4 to 7 are partial cross-sectional views of thin film transistor substrates according to second to fifth embodiments of the present invention, respectively.

이하, 전술된 실시예와 실질적으로 동일한 구성에 대해 중복되는 설명은 생략하기로 한다.Hereinafter, overlapping descriptions of configurations that are substantially the same as those of the above-described embodiments will be omitted.

도 4를 참조하면, 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판은 상기 드레인 전극(DE) 상에 형성된 더미 패턴(DPa)을 포함한다. 구체적으로, 상기 더미 패턴(DPa)은 상기 제2 절연막(INS2) 및 상기 드레인 전극(DE) 상에 형성된다. 본 실시예의 더미 패턴(DPa)은 평면 상에서 보았을 때, 전술된 제1 실시예의 더미 패턴과 동일한 위치에 동일한 크기로 형성될 수 있다. 상기 더미 패턴(DPa)은 상기 컨택홀(CNT)을 형성하는 식각 공정시 상기 더미 패턴(DPa) 하부에 위치한 절연막들이 제거되지 않도록 보호하는 역할을 한다. 단, 전술된 제1 실시예와 비교할 때, 상기 더미 패턴(DPa)을 형성하는 별도의 공정이 추가될 수 있다. Referring to FIG. 4, the thin film transistor substrate according to the second embodiment of the present invention includes a dummy pattern (DPa) formed on the drain electrode (DE). Specifically, the dummy pattern DPa is formed on the second insulating layer INS2 and the drain electrode DE. The dummy pattern DPa of the present embodiment may be formed at the same location and of the same size as the dummy pattern of the first embodiment described above when viewed from a plan view. The dummy pattern DPa serves to protect the insulating films located below the dummy pattern DPa from being removed during an etching process to form the contact hole CNT. However, compared to the first embodiment described above, a separate process for forming the dummy pattern DPa may be added.

도 5를 참조하면, 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판은 상기 드레인 전극(DE)과 일체형인 더미 패턴(DPb)을 포함한다. 구체적으로, 상기 더미 패턴(DPb)은 상기 드레인 전극(DE)과 동일한 레이어에 단일의, 분리되지 않는 일체로 형성될 수 있다. 이 경우, 상기 드레인 전극(DE)의 형성을 위한 드레인 전극층의 패터닝 단계에서부터 상기 드레인 전극(DE)과 상기 더미 패턴(DPb)을 일체로 패터닝함에 의해 공정을 단순화할 수 있다. Referring to FIG. 5, the thin film transistor substrate according to the third embodiment of the present invention includes a dummy pattern (DPb) integrated with the drain electrode (DE). Specifically, the dummy pattern DPb may be formed as a single, non-separated piece on the same layer as the drain electrode DE. In this case, the process can be simplified by integrally patterning the drain electrode (DE) and the dummy pattern (DPb) from the step of patterning the drain electrode layer for forming the drain electrode (DE).

선택적으로, 상기 드레인 전극(DE)과 상기 더미 패턴(DPb)은 ITO(indium tin oxide), IZO(indium zinc oxide), AZO(Antimony Zinc Oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이 경우, 상기 드레인 전극(DE)의 접촉저항이 증가되는 문제를 해결하기 위해, 상기 액티브 패턴(ACT)을 IZGO(Indium gallium zinc oxide)로 형성할 수 있다. Optionally, the drain electrode (DE) and the dummy pattern (DPb) include indium tin oxide (ITO), indium zinc oxide (IZO), antimony zinc oxide (AZO), zinc oxide (ZnO), and indium tin zinc oxide (ITZO). ) can be made of transparent conductive materials such as In this case, in order to solve the problem of increased contact resistance of the drain electrode (DE), the active pattern (ACT) may be formed of indium gallium zinc oxide (IZGO).

도 6을 참조하면, 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판은 상기 컨택홀(CNT)의 일측에 인접한 제1 더미 패턴(DP1)과, 상기 컨택홀(CNT)의 타측에 인접한 제2 더미 패턴(DP2)을 포함한다. 구체적으로, 상기 제1 더미 패턴(DP1)은 전술된 제1 실시예의 더미 패턴과 동일한 위치에 동일한 형태로 제공될 수 있고, 상기 제2 더미 패턴(DP2)은 상기 소스 전극(SE)이 위치한 방향에 상기 제1 더미 패턴(DP1)과 동일한 재료로 동일한 레이어에 위치할 수 있다. Referring to FIG. 6, the thin film transistor substrate according to the fourth embodiment of the present invention includes a first dummy pattern DP1 adjacent to one side of the contact hole CNT, and a second dummy pattern DP1 adjacent to the other side of the contact hole CNT. Includes a dummy pattern (DP2). Specifically, the first dummy pattern DP1 may be provided in the same position and in the same form as the dummy pattern of the above-described first embodiment, and the second dummy pattern DP2 may be provided in the direction in which the source electrode SE is located. It may be made of the same material as the first dummy pattern DP1 and may be located on the same layer.

도 7을 참조하면, 본 발명의 제5 실시예에 따른 박막 트랜지스터 기판은 유기 전계 발광 표시 장치를 구성하는 기판이다. Referring to FIG. 7, the thin film transistor substrate according to the fifth embodiment of the present invention is a substrate constituting an organic electroluminescence display device.

상기 드레인 전극(DE) 상에는 패시베이션막(PSV)과 제3 절연막(INS3)이 제공될 수 있다. 그리고, 상기 제3 절연막(INS3) 상에는 더미 패턴(DPc)이 제공될 수 있다.A passivation film (PSV) and a third insulating film (INS3) may be provided on the drain electrode (DE). Additionally, a dummy pattern DPc may be provided on the third insulating layer INS3.

상기 더미 패턴(DPc)은 컨택홀(CNT)에 인접한 절연막들(INS3, PSV)의 일부 영역을 커버하는 구조를 갖는다. 즉, 상기 더미 패턴(DP)은 평면 상에서 보았을 때, 상기 컨택홀(CNT)과 중첩되지 않으면서 상기 컨택홀(CNT)에 인접한 주변 영역에 위치한다. 상기 더미 패턴(DPc)은 상기 컨택홀(CNT)을 형성하는 식각 공정시 상기 더미 패턴(DPc) 하부에 위치한 절연막들(INS3, PSV)이 제거되지 않도록 보호하는 역할을 한다. The dummy pattern DPc has a structure that covers a portion of the insulating films INS3 and PSV adjacent to the contact hole CNT. That is, when viewed in a plan view, the dummy pattern DP does not overlap the contact hole CNT and is located in a peripheral area adjacent to the contact hole CNT. The dummy pattern DPc serves to protect the insulating films INS3 and PSV located below the dummy pattern DPc from being removed during an etching process to form the contact hole CNT.

상기 더미 패턴(DPc) 상에는 애노드 전극(EL1)이 제공될 수 있다. 상기 애노드 전극(EL1)은 상기 패시베이션막(PSV)과 제3 절연막(INS3)을 관통하는 컨택홀을 통해 드레인 전극(DE)에 연결됨으로써 트랜지스터에 연결된다. An anode electrode EL1 may be provided on the dummy pattern DPc. The anode electrode EL1 is connected to the drain electrode DE through a contact hole penetrating the passivation film PSV and the third insulating film INS3, thereby being connected to the transistor.

본 발명의 일 실시예에 있어서, 상기 드레인 전극(DE) 상에 상기 패시베이션막(PSV)과 제3 절연막(INS3)이 제공되었으나, 절연막의 배치는 달라질 수 있다. 예를 들어, 본 발명의 일 실시예에 따르면, 상기 드레인 전극(DE) 상에 패시베이션막(PSV)만 제공되고 상기 패시베이션막(PSV) 상에 애노드 전극(EL1)이 제공될 수 있다. In one embodiment of the present invention, the passivation film (PSV) and the third insulating film (INS3) are provided on the drain electrode (DE), but the arrangement of the insulating films may be different. For example, according to one embodiment of the present invention, only a passivation film (PSV) may be provided on the drain electrode (DE) and an anode electrode (EL1) may be provided on the passivation film (PSV).

상기 애노드 전극(EL1)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 플래티늄(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 이들의 합금 등의 금속막 및/또는 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등으로 이루어질 수 있다. The anode electrode (EL1) is made of silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), and iridium (Ir). ), chromium (Cr), and alloys thereof, and/or may be made of ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), ITZO (indium tin zinc oxide), etc.

본 발명의 일 실시예에 있어서, 상기 애노드 전극(EL1)은 한 종의 금속으로 이루어질 수 있으나, 이에 한정되는 것은 아니며 두 종 이상의 금속, 예를 들어, 은(Ag)과 마그네슘(Mg)의 합금으로 이루어질 수도 있다.In one embodiment of the present invention, the anode electrode EL1 may be made of one type of metal, but is not limited thereto and may be made of two or more types of metal, for example, an alloy of silver (Ag) and magnesium (Mg). It may be done as follows.

상기 애노드 전극(EL1)은 상기 기판(SUB)의 하부 방향으로 영상을 제공하고자 하는 경우, 투명 도전막으로 형성될 수 있으며, 상기 기판(SUB)의 상부 방향으로 영상을 제공하고자 하는 경우, 금속 반사막 및/또는 투명 도전막으로 형성될 수 있다.The anode electrode EL1 may be formed of a transparent conductive film when it is desired to provide an image toward the bottom of the substrate SUB, and may be formed of a metal reflective film when it is desired to provide an image toward the top of the substrate SUB. and/or may be formed of a transparent conductive film.

상기 애노드 전극(EL1) 상에는 화소 영역을 구획하는 화소 정의막(PDL)이 제공된다. 상기 화소 정의막(PDL)은 유기 재료로 이루어진 유기 절연막일 수 있다. 상기 유기 재료로는 폴리아크릴계 화합물, 폴리이미드계 화합물, 테프론과 같은 불소계 탄소 화합물, 벤조시클로부텐 화합물 등과 같은 유기 절연 물질이 이용될 수 있다.A pixel defining layer (PDL) is provided on the anode electrode EL1 to partition the pixel area. The pixel defining layer (PDL) may be an organic insulating layer made of an organic material. The organic material may be an organic insulating material such as a polyacrylic compound, a polyimide compound, a fluorine-based carbon compound such as Teflon, or a benzocyclobutene compound.

상기 화소 정의막(PDL)은 상기 애노드 전극(EL1)의 상면을 노출하며 상기 화소(Px)의 둘레를 따라 상기 기판(SUB)으로부터 돌출된다.The pixel defining layer (PDL) exposes the top surface of the anode electrode (EL1) and protrudes from the substrate (SUB) along the perimeter of the pixel (Px).

상기 화소 정의막(PDL)에 의해 둘러싸인 화소 영역에는 유기층(OL) 이 제공될 수 있다. An organic layer (OL) may be provided in the pixel area surrounded by the pixel defining layer (PDL).

상기 유기층(OL)은 저분자 또는 고분자 물질을 포함할 수 있다. 상기 저분자 물질로는 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 포함할 수 있다. 이러한 물질들은 진공증착의 방법으로 형성될 수 있다. 상기 고분자 물질로는 PEDOT, PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등을 포함할 수 있다.The organic layer (OL) may include a low molecule or high molecule material. The low-molecular-weight substances include copper phthalocyanine (CuPc), N,N-di(naphthalene-1-yl)-N,N'-diphenyl-benzidine (N,N'-Di(naphthalene-1-yl) -N,N'-diphenyl-benzidine: NPB), tris-8-hydroxyquinoline aluminum (Alq3), etc. These materials can be formed by vacuum deposition. The polymer material may include PEDOT, PPV (Poly-Phenylenevinylene), polyfluorene, etc.

상기 유기층(OL)은 단일층으로 제공될 수 있으나, 다양한 기능층을 포함하는 다중층으로 제공될 수 있다. 상기 유기층(OL)이 다중층으로 제공되는 경우, 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있다. 이러한 유기층(OL)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저 열전사 방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.The organic layer (OL) may be provided as a single layer, but may be provided as a multiple layer including various functional layers. When the organic layer (OL) is provided as a multi-layer, a Hole Injection Layer (HIL), a Hole Transport Layer (HTL), an Emission Layer (EML), and an Electron Transport Layer (ETL) ), electron injection layer (EIL: Electron Injection Layer), etc. may have a single or complex laminated structure. This organic layer (OL) can be formed by screen printing, inkjet printing, laser induced thermal imaging (LITI), etc.

상기 유기층(OL) 상에는 캐소드 전극(EL2)이 제공된다. 상기 캐소드 전극(EL2)은 화소마다 제공될 수도 있으나, 표시 영역의 대부분을 커버하도록 제공될 수 있으며 복수 개의 화소들에 의해 공유될 수 있다.A cathode electrode EL2 is provided on the organic layer OL. The cathode electrode EL2 may be provided for each pixel, but may be provided to cover most of the display area and may be shared by a plurality of pixels.

상기 캐소드 전극(EL2)은, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 플래티늄(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 등의 금속막 및/또는 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성막으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 캐소드 전극(EL2)은 금속 박막을 포함하는 이중막 이상의 다중막으로 이루어질 수 있으며, 예를 들어, ITO/Ag/ITO 의 삼중막으로 이루어질 수 있다.The cathode electrode EL2 is made of silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), and iridium ( It may be made of a metal film such as Ir) or chromium (Cr) and/or a transparent conductive film such as indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), or indium tin zinc oxide (ITZO). . In one embodiment of the present invention, the cathode electrode EL2 may be made of a double or more multi-layer including a metal thin film, for example, a triple layer of ITO/Ag/ITO.

상기 캐소드 전극(EL2)은 상기 기판(SUB)의 하부 방향으로 영상을 제공하고자 하는 경우, 금속 반사막 및/또는 투명 도전막으로 형성될 수 있으며, 상기 기판(SUB)의 상부 방향으로 영상을 제공하고자 하는 경우, 또는 투명 도전막으로 형성될 수 있다.The cathode electrode EL2 may be formed of a metal reflective film and/or a transparent conductive film when it is desired to provide an image toward the bottom of the substrate SUB, and when it is desired to provide an image toward the top of the substrate SUB. In this case, or it may be formed as a transparent conductive film.

이와 같은 본 발명에 의하면, 컨택홀에 인접한 절연막의 일부 영역을 커버하는 더미 패턴을 제공함으로써, 컨택홀을 형성하는 식각 공정시 컨택홀 주위의 단차 발생을 방지할 수 있다. 결과적으로, 박막 트랜지스터와 화소 전극의 접촉 불량을 방지할 수 있다. According to the present invention, by providing a dummy pattern that covers a portion of the insulating film adjacent to the contact hole, it is possible to prevent the occurrence of steps around the contact hole during the etching process to form the contact hole. As a result, poor contact between the thin film transistor and the pixel electrode can be prevented.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiments, it should be noted that the above-described embodiments are for illustrative purposes only and are not intended for limitation. Additionally, those skilled in the art will understand that various modifications are possible within the scope of the technical idea of the present invention.

SUB: 기판 ACT: 액티브 패턴
GE: 게이트 전극 SE: 소스 전극
DE: 드레인 전극 TFT: 박막 트랜지스터
CNT: 컨택홀 DP: 더미 패턴
CE: 캐패시터 전극 PE: 화소 전극SUB: Substrate ACT: Active pattern
GE: Gate electrode SE: Source electrode
DE: drain electrode TFT: thin film transistor
CNT: Contact hole DP: Dummy pattern
CE: capacitor electrode PE: pixel electrode

Claims (20)

기판;
상기 기판 상에 제공되며 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 액티브 패턴;
상기 액티브 패턴의 채널 영역에 대응되는 게이트 전극;
상기 액티브 패턴 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극;
상기 소스 전극 및 상기 드레인 전극 상에 제공되며 상기 드레인 전극의 적어도 일부를 노출하는 컨택홀을 포함하는 절연막;
상기 절연막 상에 제공되며 상기 컨택홀에 인접한 상기 절연막의 일부 영역을 커버하는 더미 패턴; 및
상기 더미 패턴 상에 제공되며 상기 컨택홀을 통해 상기 드레인 전극과 전기적으로 연결된 제1 전극을 포함하되,
상기 제1 전극은 화소 전극이고,
상기 드레인 전극 상에 제공된 제1 패시베이션막;
상기 제1 패시베이션막 상에 제공된 컬러 필터층; 및
상기 컬러 필터층 상에 제공된 제3 절연막을 더 포함하며,
상기 더미 패턴은 상기 제3 절연막 상에 제공되는 박막 트랜지스터 기판.Board;
an active pattern provided on the substrate and including a source region, a drain region, and a channel region between the source region and the drain region;
a gate electrode corresponding to the channel region of the active pattern;
a source electrode and a drain electrode arranged to be spaced apart from each other on the active pattern;
an insulating film provided on the source electrode and the drain electrode and including a contact hole exposing at least a portion of the drain electrode;
a dummy pattern provided on the insulating film and covering a portion of the insulating film adjacent to the contact hole; and
A first electrode provided on the dummy pattern and electrically connected to the drain electrode through the contact hole,
The first electrode is a pixel electrode,
a first passivation film provided on the drain electrode;
a color filter layer provided on the first passivation film; and
Further comprising a third insulating film provided on the color filter layer,
The dummy pattern is provided on the third insulating film. 제 1 항에 있어서,
상기 더미 패턴은 상기 제1 전극의 일부와 중첩됨을 특징으로 하는 박막 트랜지스터 기판.According to claim 1,
A thin film transistor substrate, wherein the dummy pattern overlaps a portion of the first electrode. 제 1 항에 있어서,
상기 절연막 상에 제공된 캐패시터 전극을 더 포함하고,
상기 더미 패턴은 상기 캐패시터 전극과 동일한 재료로 동일한 레이어에 제공됨을 특징으로 하는 박막 트랜지스터 기판.According to claim 1,
Further comprising a capacitor electrode provided on the insulating film,
A thin film transistor substrate, wherein the dummy pattern is made of the same material as the capacitor electrode and is provided on the same layer. 제 3 항에 있어서,
상기 캐패시터 전극은 상기 제1 전극과 사이에서 소정의 정전용량을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.According to claim 3,
A thin film transistor substrate, characterized in that the capacitor electrode has a predetermined capacitance between the first electrode and the first electrode. 제 1 항에 있어서,
상기 절연막 상에 제공된 공통 전극을 더 포함하고,
상기 더미 패턴은 상기 공통 전극과 동일한 재료로 동일한 레이어에 제공됨을 특징으로 하는 박막 트랜지스터 기판.According to claim 1,
Further comprising a common electrode provided on the insulating film,
A thin film transistor substrate, characterized in that the dummy pattern is made of the same material as the common electrode and is provided on the same layer. 제 1 항에 있어서,
상기 게이트 전극은 상기 액티브 패턴 상에 제공됨을 특징으로 하는 박막 트랜지스터 기판.According to claim 1,
A thin film transistor substrate, wherein the gate electrode is provided on the active pattern. 제 1 항에 있어서,
상기 절연막은
상기 게이트 전극 상에 제공된 제1 절연막과,
상기 제1 절연막 상에 제공된 제2 절연막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.According to claim 1,
The insulating film is
a first insulating film provided on the gate electrode;
A thin film transistor substrate further comprising a second insulating film provided on the first insulating film. 제 7 항에 있어서,
상기 소스 전극은 상기 제1 절연막 상에 제공되며 상기 액티브 패턴의 소스 영역에 연결됨을 특징으로 하는 박막 트랜지스터 기판.According to claim 7,
A thin film transistor substrate, wherein the source electrode is provided on the first insulating film and connected to a source region of the active pattern. 제 8 항에 있어서,
상기 드레인 전극은 상기 제2 절연막 상에 제공되며 상기 액티브 패턴의 드레인 영역에 연결됨을 특징으로 하는 박막 트랜지스터 기판.According to claim 8,
The drain electrode is provided on the second insulating film and connected to the drain region of the active pattern. 제 9 항에 있어서,
상기 더미 패턴은 상기 제2 절연막 및 상기 드레인 전극 상에 제공됨을 특징으로 하는 박막 트랜지스터 기판.According to clause 9,
A thin film transistor substrate, characterized in that the dummy pattern is provided on the second insulating film and the drain electrode. 삭제delete 제 1 항에 있어서,
상기 더미 패턴과 상기 드레인 전극은 투명 도전성 물질로 형성됨을 특징으로 하는 박막 트랜지스터 기판.According to claim 1,
A thin film transistor substrate, wherein the dummy pattern and the drain electrode are formed of a transparent conductive material. 제 12 항에 있어서,
상기 액티브 패턴은 산화물반도체로 형성됨을 특징으로 하는 박막 트랜지스터 기판.According to claim 12,
A thin film transistor substrate, wherein the active pattern is formed of an oxide semiconductor. 제 1 항에 있어서,
상기 더미 패턴은
상기 컨택홀의 일측에 인접한 제1 더미 패턴과,
상기 컨택홀의 타측에 인접한 제2 더미 패턴을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.According to claim 1,
The dummy pattern is
A first dummy pattern adjacent to one side of the contact hole,
A thin film transistor substrate comprising a second dummy pattern adjacent to the other side of the contact hole. 삭제delete 삭제delete 삭제delete 제 1 항에 있어서,
상기 제1 전극은 애노드 전극임을 특징으로 하는 박막 트랜지스터 기판.According to claim 1,
A thin film transistor substrate, wherein the first electrode is an anode electrode. 제 18 항에 있어서,
상기 애노드 전극 상에 제공된 유기층; 및
상기 유기층 상에 제공된 캐소드 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.According to claim 18,
an organic layer provided on the anode electrode; and
A thin film transistor substrate further comprising a cathode electrode provided on the organic layer. 기판, 상기 기판 상에 제공되며 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 포함하는 액티브 패턴, 상기 액티브 패턴의 채널 영역에 대응되는 게이트 전극, 및 상기 액티브 패턴 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터 기판의 제조 방법에 있어서,
상기 드레인 전극 상에 절연막을 형성하는 단계;
상기 절연막의 일부 영역을 커버하는 더미 패턴을 상기 절연막 상에 형성하는 단계;
상기 드레인 전극의 적어도 일부를 노출하는 컨택홀을 형성하는 단계; 및
상기 컨택홀을 통해 상기 드레인 전극과 전기적으로 연결된 제1 전극을 상기 더미 패턴 상에 형성하는 단계를 포함하되,
상기 제1 전극은 화소 전극이고,
제1 패시베이션막, 상기 제1 패시베이션막 상에 제공된 컬러 필터층 및 상기 컬러 필터층 상에 제공된 제3 절연막을 상기 드레인 전극 상에 더 형성하며,
상기 제3 절연막 상에 상기 더미 패턴을 형성하는 박막 트랜지스터 기판의 제조 방법.A substrate, an active pattern provided on the substrate and including a source region, a drain region, and a channel region between the source region and the drain region, a gate electrode corresponding to the channel region of the active pattern, and each other on the active pattern. In the method of manufacturing a thin film transistor substrate including source electrodes and drain electrodes arranged spaced apart,
forming an insulating film on the drain electrode;
forming a dummy pattern covering a partial area of the insulating film on the insulating film;
forming a contact hole exposing at least a portion of the drain electrode; and
Forming a first electrode electrically connected to the drain electrode through the contact hole on the dummy pattern,
The first electrode is a pixel electrode,
Further forming a first passivation film, a color filter layer provided on the first passivation film, and a third insulating film provided on the color filter layer on the drain electrode,
A method of manufacturing a thin film transistor substrate by forming the dummy pattern on the third insulating film.
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