KR102602058B1 - A capacitance to digital converter with continuous time bandpass delta-sigma structure - Google Patents
A capacitance to digital converter with continuous time bandpass delta-sigma structure Download PDFInfo
- Publication number
- KR102602058B1 KR102602058B1 KR1020210040185A KR20210040185A KR102602058B1 KR 102602058 B1 KR102602058 B1 KR 102602058B1 KR 1020210040185 A KR1020210040185 A KR 1020210040185A KR 20210040185 A KR20210040185 A KR 20210040185A KR 102602058 B1 KR102602058 B1 KR 102602058B1
- Authority
- KR
- South Korea
- Prior art keywords
- output voltage
- receives
- voltage
- input
- capacitance
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 52
- 238000012546 transfer Methods 0.000 claims abstract description 35
- 238000005070 sampling Methods 0.000 claims abstract description 15
- 230000004044 response Effects 0.000 claims abstract description 9
- 230000005540 biological transmission Effects 0.000 claims description 19
- 238000006243 chemical reaction Methods 0.000 claims description 13
- 238000001914 filtration Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 3
- 230000000630 rising effect Effects 0.000 claims description 3
- 238000013461 design Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 17
- 230000008859 change Effects 0.000 description 10
- 238000013139 quantization Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/402—Arrangements specific to bandpass modulators
- H03M3/404—Arrangements specific to bandpass modulators characterised by the type of bandpass filters used
- H03M3/406—Arrangements specific to bandpass modulators characterised by the type of bandpass filters used by the use of a pair of integrators forming a closed loop
Abstract
본 발명은 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터를 공개한다. 이 장치는 펄스를 입력받아, 입력 주파수 및 기준 주파수를 합산하여 제1 출력 전압을 출력하는 가산 및 DAC부; 상기 제1 출력 전압을 인가받아, 제1 전달함수에 의해 공명시켜 제2 출력 전압을 출력하는 제1 공명부; 상기 제2 출력 전압을 인가받아, 상기 제1 전달함수에 의해 공명시켜 제3 출력 전압을 출력하고, 상기 제2 출력 전압을 전방 전달하여 필터링하는 제2 공명 및 전방 전달 경로부; 및 상기 제3 출력 전압을 인가받아, 샘플링 주파수에 응답하여 양자화하여 비트 신호를 출력하는 비교기;를 구비하는 것을 특징으로 한다. 본 발명에 의할 경우, 입력 커패시터에 생기는 잡음 폴딩으로 인해 발생하는 열 잡음 현상이 감소되어, 소모 전력이 절감되고 플리커 잡음을 방지하게 된다. 또한, 밴드패스 델타-시그마 구조를 채용함으로써, 더욱 높은 해상도를 가지며, 에너지 효율적인 설계가 가능하게 된다.The present invention discloses a capacitance-to-digital converter with a continuous time bandpass delta-sigma structure. This device includes an adder and DAC unit that receives a pulse and adds the input frequency and the reference frequency to output a first output voltage; a first resonance unit that receives the first output voltage and resonates it using a first transfer function to output a second output voltage; a second resonance and forward transfer path unit that receives the second output voltage, resonates it using the first transfer function, outputs a third output voltage, and transmits the second output voltage to the front to filter it; and a comparator that receives the third output voltage, quantizes it in response to the sampling frequency, and outputs a bit signal. According to the present invention, the thermal noise phenomenon caused by noise folding in the input capacitor is reduced, thereby reducing power consumption and preventing flicker noise. Additionally, by adopting a bandpass delta-sigma structure, higher resolution and energy-efficient design are possible.
Description
본 발명은 커패시턴스-디지털 컨버터에 관한 것으로, 특히 전하 기반 디지털-아날로그 변환기를 구현하여 입력 커패시터에 전압이 샘플되지 않게 하고, 연속 시간 밴드패스 델타-시그마 구조를 채용하여 초 고해상도의 CMOS 센서에 이용 가능한 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터에 관한 것이다.The present invention relates to a capacitance-to-digital converter, and in particular, implements a charge-based digital-to-analog converter to prevent the voltage from being sampled on the input capacitor, and adopts a continuous-time bandpass delta-sigma structure to enable use in ultra-high-resolution CMOS sensors. This relates to a capacitance-to-digital converter with a continuous-time bandpass delta-sigma structure.
일반적으로, 델타-시그마 변조기는 신호 전달 함수(signal transfer function, STF)를 통해 유용한 신호를 포맷하고, 잡음 전달 함수(noise transfer function, NTF)를 통해 양자화 잡음을 포맷한다. Typically, a delta-sigma modulator formats a useful signal through a signal transfer function (STF) and quantization noise through a noise transfer function (NTF).
신호 전달 함수는 디지털화될 아날로그 입력 신호를 변조기의 출력 신호로 연결하는 전달 함수이고, 잡음 전달 함수는 변조기의 출력 신호 상에서 변조기의 1-비트 아날로그-디지털 컨버터에 의해 도입된 양자화 잡음을 연결하는 전달 함수이다. The signal transfer function is a transfer function that couples the analog input signal to be digitized to the output signal of the modulator, and the noise transfer function is a transfer function that couples the quantization noise introduced by the modulator's 1-bit analog-to-digital converter onto the modulator's output signal. am.
잡음 전달 함수는 신호가 위치되는 관심 대역 밖의 양자화 잡음을 푸시 백(push back)하는 것을 가능하게 한다. The noise transfer function makes it possible to push back quantization noise outside the band of interest where the signal is located.
디지털 필터는 잡음 전달 함수에 의한 양자화 잡음의 감쇠가 높은 주파수 대역들에서 신호를 추출하도록 설계된다. Digital filters are designed to extract signals in frequency bands where quantization noise is highly attenuated by a noise transfer function.
신호 전달 함수는 일반적으로 1 과 동일하고, 잡음 전달 함수는 변조기의 차수(p)에 따라 다르게 표현된다. The signal transfer function is generally equal to 1, and the noise transfer function is expressed differently depending on the order (p) of the modulator.
델타-시그마디지털-아날로그 컨버터(DAC)의 분해능을 증가시키기 위해, 오버샘플링 비율(oversampling rate, OSR) 또는 변조기의 차수를 증가시키거나 양자화기 내에서 비트 수를 증가시키는 것에 의해 달성될 수 있다. Increasing the resolution of a delta-sigma digital-to-analog converter (DAC) can be achieved by increasing the oversampling rate (OSR) or the order of the modulator or by increasing the number of bits within the quantizer.
하지만, 높은 오버샘플링 비율은 더 많은 전력을 소비하는 단점이 있다. However, a high oversampling rate has the disadvantage of consuming more power.
또한, 로우 패스 필터의 경우, 필터 차수가 높을수록 대역 외 노이즈(out-of-band noise)의 에너지가 커지고 백엔드(backend) 아날로그 로우 패스 필터의 비용을 증가시킨다. Additionally, in the case of a low-pass filter, the higher the filter order, the greater the energy of out-of-band noise and increases the cost of the backend analog low-pass filter.
그리고, 양자화기 내의 더 많은 비트 수가 대역 외 노이즈를 감소시킬지라도, 한정된 수의 양자화 비트의 조건 하에서, 대역 외 노이즈의 에너지는 여전히 높은 문제점이 있었다. And, although a larger number of bits in the quantizer reduces the out-of-band noise, there is a problem that under the condition of a limited number of quantization bits, the energy of the out-of-band noise is still high.
즉, 다운 컨버팅이 있는 저역통과 델타-시그마 구조의 로우 패스 필터를 사용할 경우, 다운 컨버팅 과정에서 클럭의 고조파(harmonic)에 의해 부분적으로 열 잡음이 폴딩되기 때문에 연속-시간 구조에서 얻을 수 있는 장점이 약해지는 단점이 있다.In other words, when using a low-pass filter with a low-pass delta-sigma structure with down-conversion, the advantage that can be obtained from the continuous-time structure is lost because thermal noise is partially folded by the harmonics of the clock during the down-conversion process. It has the disadvantage of being weak.
또한, 대역폭이 넓은 저역통과 델타-시그마 구조의 로우 패스 필터를 사용할 경우, 샘플링 주파수가 OSR x fIN (OSR은 오버샘플링 비율, fIN 는 입력 주파수)보다 커져야 하기 때문에, 오버샘플링 비율이 커질수록 전력 소모가 커지는 문제점이 있다.In addition, when using a low-pass filter with a wide bandwidth low-pass delta-sigma structure, the sampling frequency must be greater than OSR There is a problem with increasing consumption.
통상적으로, 델타-시그마 커패시턴스-디지털 변환기(capacitance-to-digital converter)의 해상도는 양자화 잡음(quantization noise)이 아닌 열 잡음(thermal noise)에 의해 결정된다. Typically, the resolution of a delta-sigma capacitance-to-digital converter is determined by thermal noise, not quantization noise.
이때, 열 잡음은 보통 입력단에 의해 지배되므로 입력단의 열 잡음을 줄이는 것이 중요하다.At this time, since thermal noise is usually dominated by the input stage, it is important to reduce thermal noise at the input stage.
도 1은 종래의 스위치 커패시터 적분기 회로 기반 이산 시간 델타-시그마 구조의 커패시턴스-디지털 컨버터 입력단에 대한 회로도이다. Figure 1 is a circuit diagram of a capacitance-to-digital converter input stage of a discrete time delta-sigma structure based on a conventional switched capacitor integrator circuit.
도 2는 도 1에 도시된 종래의 이산 시간 델타-시그마 구조의 커패시턴스-디지털 컨버터에서 주파수의 변화 대비 입력단에서의 잡음 크기에 대한 그래프이다. FIG. 2 is a graph of noise level at the input terminal versus change in frequency in the capacitance-to-digital converter of the conventional discrete time delta-sigma structure shown in FIG. 1.
도 1 및 도 2를 참조하여 종래의 이산 시간 델타-시그마 구조의 입력단 회로의 동작을 개략적으로 설명하면 다음과 같다.Referring to Figures 1 and 2, the operation of the input stage circuit of the conventional discrete time delta-sigma structure is schematically described as follows.
이산 시간(discrete-time) 구조의 경우, 입력 커패시턴스(CIN) 양단 전압의 샘플링으로 인해 잡음 폴딩(noise folding)이 일어나서 샘플링 주파수(fsamp) 안쪽의 잡음 플로어(noise floor)가 증가되어 해상도가 제한되는 한계가 있었다. In the case of a discrete-time structure, sampling of the voltage across the input capacitance (C IN ) causes noise folding, which increases the noise floor inside the sampling frequency (f samp ), reducing resolution. There were limitations.
즉, 입력 커패시턴스(CIN)에 생기는 입력-기준 열 잡음(input-referred thermal noise)은 다음의 수학식 1과 같이 표현된다. That is, the input-referred thermal noise occurring in the input capacitance (C IN ) is expressed as Equation 1 below.
[수학식 1] [Equation 1]
여기에서, k는 볼츠만 상수, T는 절대온도, VDD는 공급되는 전원전압, RON은 스위치들의 온-저항, gm은 증폭기의 입력 트랜지스터의 트랜스-임피던스이다. Here, k is the Boltzmann constant, T is the absolute temperature, VDD is the supplied power voltage, R ON is the on-resistance of the switches, and gm is the trans-impedance of the input transistor of the amplifier.
이는 회로설계와 관련없이 2kTCIN/VDD 2 라는 하한(lower bound)을 갖게 되는 한계가 있다.This has the limitation of having a lower bound of 2kTC IN /V DD 2 regardless of circuit design.
이러한 이유로 종래의 이산 시간 델타-시그마 구조의 커패시턴스-디지털 컨버터는 가격이 높고 신뢰성이 낮으며 수명이 짧아 수년 내에 수리 또는 교체해야 하는 문제점들이 있었다. For this reason, the conventional discrete-time delta-sigma structure capacitance-to-digital converter has problems such as high price, low reliability, and short lifespan, requiring repair or replacement within several years.
최근 여러 분야에서 다양한 데이터를 수집하는 사물인터넷 장치의 수가 늘어남으로써, 전력소모와 잡음 면에서 뛰어난 커패시티브 센서에 대한 수요가 증가하고 있는 추세이다. Recently, as the number of IoT devices that collect various data in various fields has increased, the demand for capacitive sensors that are excellent in terms of power consumption and noise is increasing.
이에 저비용, 저전력 및 높은 호환성을 구비한 CMOS 기술만을 이용한 센서들이 많은 관심을 받고 있다. Accordingly, sensors using only CMOS technology with low cost, low power, and high compatibility are receiving a lot of attention.
하지만, CMOS 센서의 경우 미세 전자 기계 시스템(Micro Electro Mechanical System, MEMS) 센서에 비해 감도가 낮기 때문에, aF 수준의 초 고해상도 판독회로인 커패시턴스-디지털 컨버터가 절실하게 필요한 실정이다. However, since CMOS sensors have lower sensitivity than Micro Electro Mechanical System (MEMS) sensors, a capacitance-to-digital converter, which is an ultra-high resolution readout circuit at the aF level, is urgently needed.
본 발명의 목적은 델타-시그마 구조의 커패시턴스-디지털 컨버터에서 전하 기반 디지털-아날로그 변환기를 구현하여 입력 커패시터에 전압이 샘플되지 않게 함으로써 입력 커패시터에 생기는 잡음 폴딩 현상을 방지하고, 연속 시간 밴드패스 델타-시그마 구조를 채용하여 초 고해상도의 CMOS 센서에 이용 가능한 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터를 제공하는 것이다. The purpose of the present invention is to prevent the noise folding phenomenon occurring in the input capacitor by preventing the voltage from being sampled on the input capacitor by implementing a charge-based digital-to-analog converter in a delta-sigma structured capacitance-to-digital converter, and to prevent the noise folding phenomenon that occurs in the input capacitor, and to implement a charge-based digital-to-analog converter in a delta-sigma structured capacitance-to-digital converter. By adopting a sigma structure, we provide a continuous-time bandpass delta-sigma structure capacitance-to-digital converter that can be used in ultra-high resolution CMOS sensors.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터는 펄스를 입력받아, 입력 주파수 및 기준 주파수를 합산하여 제1 출력 전압을 출력하는 가산 및 DAC부; 상기 제1 출력 전압을 인가받아, 제1 전달함수에 의해 공명시켜 제2 출력 전압을 출력하는 제1 공명부; 상기 제2 출력 전압을 인가받아, 상기 제1 전달함수에 의해 공명시켜 제3 출력 전압을 출력하고, 상기 제2 출력 전압을 전방 전달하여 필터링하는 제2 공명 및 전방 전달 경로부; 및 상기 제3 출력 전압을 인가받아, 샘플링 주파수에 응답하여 양자화하여 비트 신호를 출력하는 비교기;를 구비하는 것을 특징으로 한다. To achieve the above object, the capacitance-to-digital converter of the continuous-time bandpass delta-sigma structure of the present invention includes an adder and DAC unit that receives a pulse, adds the input frequency and the reference frequency, and outputs a first output voltage; a first resonance unit that receives the first output voltage and resonates it using a first transfer function to output a second output voltage; a second resonance and forward transfer path unit that receives the second output voltage, resonates it using the first transfer function, outputs a third output voltage, and transmits the second output voltage to the front to filter it; and a comparator that receives the third output voltage, quantizes it in response to the sampling frequency, and outputs a bit signal.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 가산 및 DAC부는 상기 펄스를 인가받아, 상기 펄스의 사각파를 입력 커패시터의 하부판에 전달하고, 상기 사각파와 반대 위상을 가진 클럭을 기준 커패시터의 하부판에 인가하여 상기 펄스의 입력 범위를 확장하는 펄스 입력부; 상기 입력 주파수와 상기 기준 커패시터로부터의 상기 기준 주파수를 인가받아 입력 전압 및 기준 전압으로 변환 및 합산하여 상기 제1 출력 전압을 출력하는 제1 가산기; 제로 복귀 펄스 및 반-제로 복귀 펄스를 인가받고 상기 비트 신호를 피드백받아, DA 변환 구동신호를 출력하는 DAC 드라이버; 및 상기 DA 변환 구동신호에 응답하여 상기 제로 복귀 펄스 및 상기 반-제로 복귀 펄스에 따라 전원전압, 반-전원전압 및 접지전압 중 어느 하나의 값을 선택해 DA 변환하는 제1 및 제2 피드백 경로부;를 구비하는 것을 특징으로 한다. To achieve the above object, the addition and DAC unit of the capacitance-to-digital converter of the continuous-time bandpass delta-sigma structure of the present invention receives the pulse, transmits the square wave of the pulse to the lower plate of the input capacitor, and transmits the square wave of the pulse to the lower plate of the input capacitor. a pulse input unit that extends the input range of the pulse by applying a clock with a phase opposite to that of the wave to the lower plate of the reference capacitor; a first adder that receives the input frequency and the reference frequency from the reference capacitor, converts and sums them into an input voltage and a reference voltage, and outputs the first output voltage; A DAC driver that receives a zero return pulse and a half-zero return pulse, receives the bit signal as feedback, and outputs a DA conversion driving signal; and first and second feedback path units for DA conversion by selecting any one value of power voltage, half-power voltage, and ground voltage according to the zero return pulse and the half-zero return pulse in response to the DA conversion drive signal. It is characterized by having ;.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 제1 가산기는 상기 DA 변환된 제1 제로 복귀 전압 및 반-제로 복귀 전압을 인가받아, 변환된 상기 입력 전압 및 상기 기준 전압에 합산하는 것을 특징으로 한다. In order to achieve the above object, the first adder of the capacitance-to-digital converter of the continuous time bandpass delta-sigma structure of the present invention receives the DA converted first zero return voltage and the anti-zero return voltage, and converts the converted It is characterized in that it is added to the input voltage and the reference voltage.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 DA 변환은 상기 입력 커패시터에 전압이 샘플되지 않는 전하 기반 디지털-아날로그 변환인 것을 특징으로 한다. The DA conversion of the continuous-time bandpass delta-sigma structured capacitance-to-digital converter of the present invention to achieve the above object is characterized by a charge-based digital-to-analog conversion in which no voltage is sampled on the input capacitor.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 제1 공명부는 상기 제1 출력 전압을 크로스 와이어링하여 인가받아 전압 강하시키는 제1 입력저항 쌍; 상기 전압 강하된 제1 출력 전압을 인가받아, 제1 증폭기를 통해 증폭하여 상기 제2 출력 전압을 출력하는 제1 적분부; 상기 제2 출력 전압을 인가받아, 피드백시켜 전압 강하시키는 제1 피드백 저항 쌍; 상기 전압 강하된 제2 출력 전압을 인가받아, 제2 증폭기를 통해 증폭하여 출력하는 제2 적분부; 및 상기 제2 적분부로부터 증폭된 출력 전압을 인가받아 전압 강하시킨 후에, 상기 제1 적분부의 입력단으로 피드백시키는 제2 피드백 저항 쌍;을 구비하는 것을 특징으로 한다. The first resonator of the capacitance-to-digital converter of the continuous-time bandpass delta-sigma structure of the present invention to achieve the above object includes: a first input resistor pair that receives the first output voltage by cross-wiring and drops the voltage; a first integrator that receives the dropped first output voltage, amplifies it through a first amplifier, and outputs the second output voltage; a first feedback resistor pair that receives the second output voltage and feeds it back to lower the voltage; a second integrator that receives the lowered second output voltage, amplifies it through a second amplifier, and outputs it; and a second feedback resistor pair that receives the amplified output voltage from the second integrator, drops the voltage, and then feeds it back to the input terminal of the first integrator.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 제2 공명 및 전방 전달 경로부는 상기 제2 출력 전압을 크로스 와이어링하여 인가받아 전압 강하시키는 제2 입력저항 쌍; 상기 전압 강하된 제2 출력 전압을 인가받아, 제3 증폭기를 통해 증폭하여 상기 제3 출력 전압을 출력하는 제3 적분부; 상기 제3 출력 전압을 인가받아, 피드백시켜 전압 강하시키는 제3 피드백 저항 쌍; 상기 전압 강하된 제3 출력 전압을 인가받아, 제4 증폭기를 통해 증폭하여 출력하는 제4 적분부; 및 상기 제4 적분부로부터 증폭된 출력 전압을 인가받아 전압 강하시킨 후에, 상기 제3 적분부의 입력단으로 피드백시키는 제4 피드백 저항 쌍; 및 상기 제2 출력 전압을 인가받아, 전방 전달하여 안티-앨리어싱 필터링 성질을 유지하는 전방 전달 경로부; 를 구비하는 것을 특징으로 한다. The second resonance and forward transfer path unit of the capacitance-to-digital converter of the continuous-time bandpass delta-sigma structure of the present invention to achieve the above object is a second input that receives the second output voltage by cross-wiring and drops the voltage. resistor pair; a third integrator that receives the lowered second output voltage, amplifies it through a third amplifier, and outputs the third output voltage; a third feedback resistor pair that receives the third output voltage and feeds it back to lower the voltage; a fourth integrator that receives the lowered third output voltage, amplifies it through a fourth amplifier, and outputs it; and a fourth feedback resistor pair that receives the amplified output voltage from the fourth integrator, drops the voltage, and then feeds it back to the input terminal of the third integrator. and a front transmission path unit that receives the second output voltage and transmits it to the front to maintain anti-aliasing filtering properties. It is characterized by having a.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 전방 전달 경로부는 상기 제2 입력저항 쌍과 병렬 연결되는 전방 전달 커패시터 쌍인 것을 특징으로 한다. The front transfer path part of the capacitance-to-digital converter of the continuous-time bandpass delta-sigma structure of the present invention to achieve the above object is characterized in that it is a pair of front transfer capacitors connected in parallel with the second input resistance pair.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 비교기는 상기 제2 공명 및 전방 전달 경로부 내 상기 제3 적분부로부터 상기 제3 출력 전압을 크로스 와이어링하여 인가받아, 상기 샘플링 주파수의 상승 에지에 응답하여 디지털 신호로 양자화된 상기 비트 신호를 출력하는 것을 특징으로 한다. In order to achieve the above object, the comparator of the capacitance-to-digital converter of the continuous-time bandpass delta-sigma structure of the present invention converts the third output voltage from the third integrator within the second resonance and forward transfer path section to a cross wire. It is characterized in that it is applied by ringing and outputs the bit signal quantized as a digital signal in response to a rising edge of the sampling frequency.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터는 상기 비트 신호를 인가받아, 상기 가산 및 DAC부와 상기 제2 공명 및 전방 전달 경로부로 상기 비트 신호를 피드백시키는 제3 피드백 경로부; 를 더 구비하는 것을 특징으로 한다.To achieve the above object, the capacitance-to-digital converter of the continuous-time bandpass delta-sigma structure of the present invention receives the beat signal and feeds back the beat signal to the addition and DAC unit and the second resonance and forward transmission path unit. a third feedback path unit; It is characterized by further comprising:
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 제3 피드백 경로부는 제로 복귀 디지털-아날로그 변환기인 것을 특징으로 한다. The third feedback path part of the capacitance-to-digital converter of the continuous-time bandpass delta-sigma structure of the present invention to achieve the above object is characterized in that it is a zero return digital-to-analog converter.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 제1 피드백 경로부는 제로 복귀 디지털-아날로그 변환기인 것을 특징으로 한다. The first feedback path part of the capacitance-to-digital converter of the continuous-time bandpass delta-sigma structure of the present invention to achieve the above object is characterized in that it is a zero return digital-to-analog converter.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 제1 피드백 경로부는 일측이 상기 제1 제로 복귀 전압에 연결되고 타측이 상기 제1 가산기의 입력단에 연결되는 제로 복귀 커패시터를 포함하는 것을 특징으로 한다. In order to achieve the above object, the first feedback path part of the capacitance-to-digital converter of the continuous-time bandpass delta-sigma structure of the present invention has one side connected to the first zero return voltage and the other side connected to the input terminal of the first adder. It is characterized by including a zero return capacitor.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 제2 피드백 경로부는 반-제로 복귀 디지털-아날로그 변환기인 것을 특징으로 한다.The second feedback path part of the capacitance-to-digital converter of the continuous-time bandpass delta-sigma structure of the present invention to achieve the above object is characterized in that it is a half-zero return digital-to-analog converter.
상기 목적을 달성하기 위한 본 발명의 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 상기 제2 피드백 경로부는 일측이 상기 반-제로 복귀 전압에 연결되고 타측이 상기 제1 가산기의 입력단에 연결되는 반-제로 복귀 커패시터를 포함하는 것을 특징으로 한다.In order to achieve the above object, the second feedback path part of the capacitance-to-digital converter of the continuous-time bandpass delta-sigma structure of the present invention has one side connected to the half-zero return voltage and the other side connected to the input terminal of the first adder. It is characterized in that it includes a half-zero return capacitor.
기타 실시예의 구체적인 사항은 "발명을 실시하기 위한 구체적인 내용" 및 첨부 "도면"에 포함되어 있다.Details of other embodiments are included in “Specific Details for Carrying Out the Invention” and the accompanying “Drawings.”
본 발명의 이점 및/또는 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 각종 실시예를 참조하면 명확해질 것이다.The advantages and/or features of the present invention and methods for achieving them will become clear by referring to the various embodiments described in detail below along with the accompanying drawings.
그러나, 본 발명은 이하에서 개시되는 각 실시예의 구성만으로 한정되는 것이 아니라 서로 다른 다양한 형태로도 구현될 수도 있으며, 단지 본 명세서에서 개시한 각각의 실시예는 본 발명의 게시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구범위의 각 청구항의 범주에 의해 정의될 뿐임을 알아야 한다.However, the present invention is not limited to the configuration of each embodiment disclosed below, but may also be implemented in various different forms, and each embodiment disclosed in this specification is intended to ensure that the disclosure of the present invention is complete. It is provided to fully inform those skilled in the art of the present invention of the scope of the present invention, and it should be noted that the present invention is only defined by the scope of each claim in the claims.
본 발명에 의할 경우, 입력 커패시터에 생기는 잡음 폴딩으로 인해 발생하는 열 잡음 현상이 감소되어, 소모 전력이 절감되고 플리커 잡음을 방지하게 된다.According to the present invention, the thermal noise phenomenon caused by noise folding in the input capacitor is reduced, thereby reducing power consumption and preventing flicker noise.
또한, 밴드패스 델타-시그마 구조를 채용함으로써, 더욱 높은 해상도를 가지며, 에너지 효율적인 설계가 가능하게 된다.Additionally, by adopting a bandpass delta-sigma structure, higher resolution and energy-efficient design are possible.
도 1은 종래의 스위치 커패시터 적분기 회로 기반 이산 시간 델타-시그마 구조의 커패시턴스-디지털 컨버터 입력단에 대한 회로도이다.
도 2는 도 1에 도시된 종래의 이산 시간 델타-시그마 구조의 커패시턴스-디지털 컨버터에서 주파수의 변화 대비 입력단에서의 잡음 크기에 대한 그래프이다.
도 3은 본 발명에 따른 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 개략적인 블록도이다.
도 4는 도 3에 도시된 회로를 구동시켰을 때, 동작 주파수의 변화에 따른 각 단계에서 출력 신호의 크기를 나타낸 파형도이다.
도 5는 도 3에 도시된 본 발명의 커패시턴스-디지털 컨버터 내 입력단의 회로도이다.
도 6은 도 5에 도시된 회로를 구동시켰을 때, 샘플링 주파수의 변화에 따른 각 노드에서 출력 신호의 파형을 나타낸 타이밍 다이어그램이다.
도 7은 도 3에 도시된 본 발명의 커패시턴스-디지털 컨버터 내 제1 공명기(200)의 회로도이다.
도 8은 도 3에 도시된 본 발명의 커패시턴스-디지털 컨버터의 내부 회로도이다.
도 9는 도 8에 도시된 회로를 구동시켰을 때, 입력 주파수(fIN)의 변화에 따른 각 노드에서 출력 신호의 파형을 나타낸 타이밍 다이어그램이다.
도 10은 도 8에 도시된 본 발명의 연속 시간 델타-시그마 구조의 커패시턴스-디지털 컨버터에서 주파수의 변화 대비 입력단에서의 잡음 크기에 대한 그래프이다. Figure 1 is a circuit diagram of a capacitance-to-digital converter input stage of a discrete time delta-sigma structure based on a conventional switched capacitor integrator circuit.
FIG. 2 is a graph of noise level at the input terminal versus change in frequency in the capacitance-to-digital converter of the conventional discrete time delta-sigma structure shown in FIG. 1.
Figure 3 is a schematic block diagram of a capacitance-to-digital converter with a continuous-time bandpass delta-sigma structure according to the present invention.
Figure 4 is a waveform diagram showing the size of the output signal at each stage according to the change in operating frequency when the circuit shown in Figure 3 is driven.
Figure 5 is a circuit diagram of the input terminal in the capacitance-to-digital converter of the present invention shown in Figure 3.
FIG. 6 is a timing diagram showing the waveform of the output signal at each node according to the change in sampling frequency when the circuit shown in FIG. 5 is driven.
FIG. 7 is a circuit diagram of the first resonator 200 in the capacitance-to-digital converter of the present invention shown in FIG. 3.
FIG. 8 is an internal circuit diagram of the capacitance-to-digital converter of the present invention shown in FIG. 3.
FIG. 9 is a timing diagram showing the waveform of the output signal at each node according to the change in input frequency (f IN ) when the circuit shown in FIG. 8 is driven.
FIG. 10 is a graph of the noise level at the input terminal compared to the change in frequency in the capacitance-to-digital converter of the continuous-time delta-sigma structure of the present invention shown in FIG. 8.
이하, 첨부한 도면을 참고로 하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the attached drawings.
본 발명을 상세하게 설명하기 전에, 본 명세서에서 사용된 용어나 단어는 통상적이거나 사전적인 의미로 무조건 한정하여 해석되어서는 아니되며, 본 발명의 발명자가 자신의 발명을 가장 최선의 방법으로 설명하기 위해서 각종 용어의 개념을 적절하게 정의하여 사용할 수 있다.Before explaining the present invention in detail, the terms or words used in this specification should not be construed as unconditionally limited to their ordinary or dictionary meanings, and the inventor of the present invention should not use the terms and conditions to explain his invention in the best way. The concepts of various terms can be appropriately defined and used.
더 나아가 이들 용어나 단어는 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 함을 알아야 한다.Furthermore, it should be noted that these terms and words should be interpreted with meanings and concepts consistent with the technical idea of the present invention.
즉, 본 명세서에서 사용된 용어는 본 발명의 바람직한 실시예를 설명하기 위해서 사용되는 것일 뿐이고, 본 발명의 내용을 구체적으로 한정하려는 의도로 사용된 것이 아니다.That is, the terms used in this specification are only used to describe preferred embodiments of the present invention, and are not used with the intention of specifically limiting the content of the present invention.
이들 용어는 본 발명의 여러 가지 가능성을 고려하여 정의된 용어임을 알아야 한다.It should be noted that these terms are defined in consideration of various possibilities of the present invention.
또한, 본 명세서에 있어서, 단수의 표현은 문맥상 명확하게 다른 의미로 지시하지 않는 이상, 복수의 표현을 포함할 수 있다.Additionally, in this specification, singular expressions may include plural expressions unless the context clearly indicates a different meaning.
또한, 유사하게 복수로 표현되어 있다고 하더라도 단수의 의미를 포함할 수 있음을 알아야 한다.Additionally, it should be noted that even if similarly expressed in plural, it may have a singular meaning.
본 명세서의 전체에 걸쳐서 어떤 구성 요소가 다른 구성 요소를 "포함"한다고 기재하는 경우에는, 특별히 반대되는 의미의 기재가 없는 한 임의의 다른 구성 요소를 제외하는 것이 아니라 임의의 다른 구성 요소를 더 포함할 수도 있다는 것을 의미할 수 있다.Throughout this specification, when a component is described as “including” another component, it does not exclude any other component, but includes any other component, unless specifically stated to the contrary. It could mean that you can do it.
더 나아가서, 어떤 구성 요소가 다른 구성 요소의 "내부에 존재하거나, 연결되어 설치된다"고 기재한 경우에는, 이 구성 요소가 다른 구성 요소와 직접적으로 연결되어 있거나 접촉하여 설치되어 있을 수 있다.Furthermore, when a component is described as being “installed within or connected to” another component, this component may be installed in direct connection or contact with the other component.
또한, 일정한 거리를 두고 이격되어 설치되어 있을 수도 있으며, 일정한 거리를 두고 이격되어 설치되어 있는 경우에 대해서는 해당 구성 요소를 다른 구성 요소에 고정 내지 연결시키기 위한 제 3의 구성 요소 또는 수단이 존재할 수 있다.In addition, they may be installed at a certain distance, and in the case where they are installed at a certain distance, there may be a third component or means for fixing or connecting the component to another component. .
한편, 상기 제 3의 구성 요소 또는 수단에 대한 설명은 생략될 수도 있음을 알아야 한다.Meanwhile, it should be noted that the description of the third component or means may be omitted.
반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결"되어 있다거나, 또는 "직접 접속"되어 있다고 기재되는 경우에는, 제 3의 구성 요소 또는 수단이 존재하지 않는 것으로 이해하여야 한다.On the other hand, when a component is described as being “directly connected” or “directly connected” to another component, it should be understood that no third component or means is present.
마찬가지로, 각 구성 요소 간의 관계를 설명하는 다른 표현들, 즉 " ~ 사이에"와 "바로 ~ 사이에", 또는 " ~ 에 이웃하는"과 " ~ 에 직접 이웃하는" 등도 마찬가지의 취지를 가지고 있는 것으로 해석되어야 한다.Likewise, other expressions that describe the relationship between components, such as "between" and "immediately between", or "neighboring" and "directly neighboring", have the same meaning. It should be interpreted as
또한, 본 명세서에 있어서 "일면", "타면", "일측", "타측", "제 1", "제 2" 등의 용어는, 하나의 구성 요소에 대해서 이 하나의 구성 요소가 다른 구성 요소로부터 명확하게 구별될 수 있도록 하기 위해서 사용된다.In addition, in this specification, terms such as "one side", "other side", "one side", "the other side", "first", "second", etc. refer to one component with respect to another component. It is used to clearly distinguish from elements.
하지만, 이와 같은 용어에 의해서 해당 구성 요소의 의미가 제한적으로 사용되는 것은 아님을 알아야 한다.However, it should be noted that the meaning of the corresponding component is not limited by such a term.
또한, 본 명세서에서 "상", "하", "좌", "우" 등의 위치와 관련된 용어는, 사용된다면, 해당 구성 요소에 대해서 해당 도면에서의 상대적인 위치를 나타내고 있는 것으로 이해하여야 한다.In addition, in this specification, terms related to position such as “top”, “bottom”, “left”, “right”, etc., if used, should be understood as indicating the relative position of the corresponding component in the corresponding drawing.
또한, 이들의 위치에 대해서 절대적인 위치를 특정하지 않는 이상은, 이들 위치 관련 용어가 절대적인 위치를 언급하고 있는 것으로 이해하여서는 아니된다.Additionally, unless the absolute location is specified, these location-related terms should not be understood as referring to the absolute location.
더욱이, 본 발명의 명세서에서는, "부", "기", "모듈", "장치" 등의 용어는, 사용된다면, 하나 이상의 기능이나 동작을 처리할 수 있는 단위를 의미한다.Moreover, in the specification of the present invention, terms such as “part”, “unit”, “module”, “device”, etc., when used, mean a unit capable of processing one or more functions or operations.
이는 하드웨어 또는 소프트웨어, 또는 하드웨어와 소프트웨어의 결합으로 구현될 수 있음을 알아야 한다.It should be noted that this can be implemented by hardware or software, or a combination of hardware and software.
본 명세서에 첨부된 도면에서 본 발명을 구성하는 각 구성 요소의 크기, 위치, 결합 관계 등은 본 발명의 사상을 충분히 명확하게 전달할 수 있도록 하기 위해서 또는 설명의 편의를 위해서 일부 과장 또는 축소되거나 생략되어 기술되어 있을 수 있고, 따라서 그 비례나 축척은 엄밀하지 않을 수 있다.In the drawings attached to this specification, the size, position, connection relationship, etc. of each component constituting the present invention is exaggerated, reduced, or omitted in order to convey the idea of the present invention sufficiently clearly or for convenience of explanation. It may be described, and therefore its proportions or scale may not be exact.
또한, 이하에서, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 구성, 예를 들어, 종래 기술을 포함하는 공지 기술에 대한 상세한 설명은 생략될 수도 있다.In addition, hereinafter, in describing the present invention, detailed descriptions of configurations that are judged to unnecessarily obscure the gist of the present invention, for example, known technologies including prior art, may be omitted.
도 3은 본 발명에 따른 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 개략적인 블록도로서, 믹서(50), 제1 내지 제3 피드백 경로부(a1, a2, a3), 제1 내지 제3 가산기(140, 250, 350), 제1 및 제2 공명기(210, 310), 전방 전달 경로부(b1) 및 비교기(400)를 포함한다.Figure 3 is a schematic block diagram of a capacitance-to-digital converter of a continuous-time bandpass delta-sigma structure according to the present invention, including a mixer 50 and first to third feedback path units (a 1 , a 2 , and a 3 ). , first to third adders (140, 250, 350), first and second resonators (210, 310), a front transfer path unit (b 1 ), and a comparator (400).
도 4는 도 3에 도시된 회로를 구동시켰을 때, 동작 주파수의 변화에 따른 각 단계에서 출력 신호의 크기를 나타낸 파형도로서, 제1 가산기(140)의 입력단(a), 모든 단계(b, c), 비교기(400)의 출력단(d)에서의 파형도이다.Figure 4 is a waveform diagram showing the size of the output signal at each stage according to the change in operating frequency when the circuit shown in Figure 3 is driven, including the input terminal (a) of the first adder 140, all stages (b, c), This is a waveform diagram at the output terminal (d) of the comparator 400.
도 3 및 도 4를 참조하여 본 발명에 따른 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 각 구성요소의 구조 및 기능을 개략적으로 설명하면 다음과 같다. With reference to FIGS. 3 and 4 , the structure and function of each component of the continuous-time bandpass delta-sigma structured capacitance-to-digital converter according to the present invention will be briefly described as follows.
믹서(50)는 입력 커패시턴스(CIN)를 인가받아, 커패시티브 피드백 구조를 이용하여 특정 클럭 주파수인 입력 주파수(fIN)로 변조시킨다.The mixer 50 receives the input capacitance (C IN ) and modulates it to an input frequency (f IN ), which is a specific clock frequency, using a capacitive feedback structure.
제1 내지 제3 피드백 경로부(a1, a2, a3)와 전방 전달 경로부(b1)는 전력소모를 줄임과 동시에, 안티-앨리어싱(anti-aliasing) 필터링 성질을 유지하기 위하여 동시에 사용된다.The first to third feedback path units (a 1 , a 2 , a 3 ) and the front transmission path unit (b 1 ) are used simultaneously to reduce power consumption and maintain anti-aliasing filtering properties. It is used.
이때, 제1 및 제3 피드백 경로부(a1, a3)는 제로 복귀(return-to-zero) 디지털-아날로그 변환기(DAC)이고, 제2 피드백 경로부(a2)는 반-제로 복귀(half-return-to-zero) 디지털-아날로그 변환기(DAC)이다.At this time, the first and third feedback path units (a 1 , a 3 ) are return-to-zero digital-to-analog converters (DAC), and the second feedback path unit (a 2 ) is a return-to-zero return-to-analog converter (DAC). It is a (half-return-to-zero) digital-to-analog converter (DAC).
제1 가산기(140)는 믹서(50)로부터 변조된 입력 주파수(fIN)를 인가받고, 제1 피드백 경로부(a1) 및 제2 피드백 경로부(a2)로부터 각각 제1 제로 복귀 전압(VRZ1) 및 반-제로 복귀 전압(VHZ)을 인가받아, 합산하여 제1 출력 전압(Vout1)을 출력한다.The first adder 140 receives the modulated input frequency (f IN ) from the mixer 50, and receives the first zero return voltage from the first feedback path portion (a 1 ) and the second feedback path portion (a 2 ), respectively. (V RZ1 ) and the half-zero return voltage (V HZ ) are applied and added to output the first output voltage (V out1 ).
제1 공명기(210)는 제1 가산기(140)로부터 출력되는 제1 출력 전압(Vout1)을 인가받아, 공진 주파수가 포함된 s-도메인의 간략화된 전달함수(transfer function)에 의해 공명시켜 출력한다.The first resonator 210 receives the first output voltage (V out1 ) output from the first adder 140, resonates it by using a simplified transfer function of the s-domain including the resonance frequency, and outputs it. do.
제1 이득부(G1)는 제1 공명기(210)의 출력을 인가받아, 소정의 계수로 곱하여 출력한다.The first gain unit G1 receives the output of the first resonator 210, multiplies it by a predetermined coefficient, and outputs the output.
제2 가산기(250)는 제1 이득부(G1)로부터 곱해진 주파수를 인가받고, 제3 피드백 경로부(a3)로부터 제2 제로 복귀 전압(VRZ2)을 인가받아, 합산하여 제2 출력 전압(Vout2)을 출력한다.The second adder 250 receives the multiplied frequency from the first gain unit (G1) and the second zero return voltage (V RZ2 ) from the third feedback path unit (a 3 ), adds them, and produces a second output. Outputs voltage (V out2 ).
제2 공명기(310)는 제2 가산기(250)로부터 출력되는 제2 출력 전압(Vout2)을 인가받아, 공진 주파수가 포함된 s-도메인의 간략화된 전달함수에 의해 공명시켜 출력한다.The second resonator 310 receives the second output voltage (V out2 ) output from the second adder 250, resonates it using a simplified transfer function of the s-domain including the resonance frequency, and outputs it.
전방 전달 경로부(b1)는 제1 공명기(210)의 출력을 인가받아, 안티-앨리어싱 필터링하여 출력한다.The front transmission path unit (b 1 ) receives the output of the first resonator 210, performs anti-aliasing filtering, and outputs the output.
제2 이득부(G2)는 제2 공명기(310)의 출력을 인가받아, 소정의 계수로 곱하여 출력한다.The second gain unit G2 receives the output of the second resonator 310, multiplies it by a predetermined coefficient, and outputs the output.
제3 가산기(350)는 제2 이득부(G2)로부터 곱해진 주파수를 인가받고, 전방 전달 경로부(b1)의 출력을 인가받아, 합산하여 제3 출력 전압(Vout3)을 출력한다.The third adder 350 receives the multiplied frequency from the second gain unit (G2) and the output of the front transmission path unit (b 1 ), adds them, and outputs a third output voltage (V out3 ).
비교기(400)는 제3 가산기(350)를 통해 제3 출력 전압(Vout3)을 인가받아, 샘플링 주파수(fsamp)에 따라, 비트 신호(DOUT)로 양자화(Quantization)하여 출력한다.The comparator 400 receives the third output voltage (V out3 ) through the third adder 350, quantizes it into a bit signal (D OUT ) and outputs it according to the sampling frequency (f samp ).
양자화된 비트 신호(DOUT)는 제1 내지 제3 피드백 경로부(a1, a2, a3)의 입력단으로 피드백된다.The quantized bit signal (D OUT ) is fed back to the input terminal of the first to third feedback path units (a 1 , a 2 , and a 3 ).
도 4에서 보는 바와 같이, 입력 기준 열 잡음은 신호 전달 함수(STF)에 의해 필터링 되기 때문에, STF 피킹(STF picking)이 1 dB 미만, 열 잡음 폴딩이 1/10 미만, 인 밴드 영역(in-band region) 외의 아웃 밴드 영역(out-band region)에서 -20 dB 이하가 되도록 설정한다. As shown in Figure 4, because the input-based thermal noise is filtered by the signal transfer function (STF), the STF picking is less than 1 dB, the thermal noise folding is less than 1/10, and the in-band region (in- Set to be less than -20 dB in the out-band region other than the band region.
결과적으로 최종 출력인 비트 신호(DOUT)는 입력 주파수(fIN) 내에 존재하며, 양자화 잡음(quantization noise)은 델타-시그마의 잡음 전달 함수(noise transfer function, NTF)에 의해 입력 주파수(fIN)를 중심으로 2차 노이즈 셰이핑(Noise Shaping)이 된다.As a result, the final output bit signal (D OUT ) exists within the input frequency (f IN ), and the quantization noise is within the input frequency (f IN ) by the delta-sigma noise transfer function (NTF). ) is the secondary noise shaping.
따라서, 본 발명의 일 실시예에 따라 잡음 폴딩이 일어나지 않기 때문에 최종적으로 보이는 열 잡음 플로어는 크게 증가하지 않는다.Therefore, according to one embodiment of the present invention, the final visible thermal noise floor does not increase significantly because noise folding does not occur.
도 5는 도 3에 도시된 본 발명의 커패시턴스-디지털 컨버터 내 입력단의 회로도로서, 입력 커패시터(CIN), 제1 및 제2 피드백 경로부(a1, a2), 제1 가산기(140) 및 DAC 드라이버(115)를 포함한다.Figure 5 is a circuit diagram of the input stage in the capacitance-to-digital converter of the present invention shown in Figure 3, including an input capacitor (C IN ), first and second feedback path units (a 1 and a 2 ), and a first adder 140. and DAC driver 115.
도 6은 도 5에 도시된 회로를 구동시켰을 때, 샘플링 주파수의 변화에 따른 각 노드에서 출력 신호의 파형을 나타낸 타이밍 다이어그램이다.FIG. 6 is a timing diagram showing the waveform of the output signal at each node according to the change in sampling frequency when the circuit shown in FIG. 5 is driven.
도 3 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터 내 입력단의 동작을 상세하게 설명하면 다음과 같다. With reference to FIGS. 3 to 6, the operation of the input terminal in the capacitance-to-digital converter of the continuous-time bandpass delta-sigma structure according to an embodiment of the present invention will be described in detail as follows.
도 5에 도시된 입력 커패시터(CIN)는 하부판(bottom plate)에 입력 주파수(fIN)의 사각파가 인가되어, 입력 커패시턴스(CIN)에 비례하는 사각파를 생성한다.The input capacitor C IN shown in FIG. 5 has a square wave of input frequency f IN applied to the bottom plate, thereby generating a square wave proportional to the input capacitance C IN .
DAC 드라이버(115)는 제로 복귀 펄스(
제로 복귀 펄스/반-제로 복귀 펄스값(
즉, 도 6에서 보는 바와 같이, 비트 신호(DOUT) 값이 하이 레벨일 때(이하, 녹색 화살표로 표시), 제로 복귀 펄스값(
반면, 비트 신호(DOUT) 값이 로우 레벨일 때(이하, 적색 화살표로 표시), 제로 복귀 펄스값(
또한, 제로 복귀 펄스/반-제로 복귀 펄스값(
따라서, 최종적으로 제1 피드백 경로부(a1)의 커패시턴스 값을 +CRZ/(2CFS) 또는 -CRZ/(2CFS)로 설정하고, 제2 피드백 경로부(a2)의 커패시턴스 값을 +CHZ/(2CFS) 또는 -CHZ/(2CFS)로 설정할 수 있다.Therefore, the capacitance value of the first feedback path part (a 1 ) is finally set to +C RZ / (2C FS ) or -C RZ / (2C FS ), and the capacitance value of the second feedback path part (a 2 ) is set to can be set to +C HZ /(2C FS ) or -C HZ /(2C FS ).
이때, CFS는 전체 입력 커패시턴스(CIN)의 범위값을 의미한다.At this time, C FS means the range value of the total input capacitance (C IN ).
이와 같이, 본 발명의 디지털-아날로그 컨버터는 종래의 전형적인 전류 디지털-아날로그 변환기 또는 저항 디지털-아날로그 변환기 대신 전하 기반 디지털-아날로그 변환기로 구현하여 입력 커패시터(CIN)에 전압이 샘플되지 않게 함으로써, 변환기 입력단의 열 잡음을 현저하게 줄일 수 있게 된다. In this way, the digital-analog converter of the present invention is implemented as a charge-based digital-analog converter instead of a typical current digital-analog converter or a resistance digital-analog converter to prevent the voltage from being sampled on the input capacitor (C IN ), thereby converting the converter. Thermal noise at the input stage can be significantly reduced.
도 7은 도 3에 도시된 본 발명의 커패시턴스-디지털 컨버터 내 제1 공명기(210)의 회로도로서, 입력저항 쌍(211), 제1 및 제2 적분부(212, 214), 제1 피드백 저항 쌍(213) 및 제2 피드백 저항 쌍(215)을 포함한다.FIG. 7 is a circuit diagram of the first resonator 210 in the capacitance-to-digital converter of the present invention shown in FIG. 3, including an input resistance pair 211, first and second integrators 212 and 214, and a first feedback resistor. pair 213 and a second feedback resistor pair 215.
제1 적분부(212)는 제1 증폭기(AMP1)와 제1 적분 커패시터 쌍을 포함하고, 제2 적분부(214)는 제2 증폭기(AMP2)와 제2 적분 커패시터 쌍을 포함한다.The first integrator 212 includes a first amplifier (AMP1) and a first integration capacitor pair, and the second integrator 214 includes a second amplifier (AMP2) and a second integration capacitor pair.
입력전압의 (+)단자 및 (-)단자는 입력저항 쌍(211) 각각에 연결되어 제1 증폭기(AMP1)의 (-) 입력단 및 (+) 입력단에 각각 인가되어 증폭된 후, 제1 증폭기(AMP1)의 (+) 출력단 및 (-) 출력단은 출력 전압(Vout)의 (+)단자 및 (-)단자에 연결된다.The (+) terminal and (-) terminal of the input voltage are connected to each of the input resistance pair 211, are applied to the (-) input terminal and (+) input terminal of the first amplifier (AMP1), are amplified, and then The (+) output terminal and (-) output terminal of (AMP1) are connected to the (+) terminal and (-) terminal of the output voltage (V out ).
제1 피드백 저항 쌍(213)은 출력 전압(Vout)을 피드백하여 제2 증폭기(AMP2)의 각 입력단에 연결되어 출력 전압(Vout)이 증폭된 후, 제2 피드백 저항 쌍(215)을 통해 제1 증폭기(AMP1)의 각 입력단에 재 인가된다.The first feedback resistor pair 213 feeds back the output voltage (V out ) and is connected to each input terminal of the second amplifier (AMP2). After the output voltage (V out ) is amplified, the second feedback resistor pair 215 is connected to the input terminal of the second amplifier (AMP2). It is re-applied to each input terminal of the first amplifier (AMP1).
이 공명기의 s-도메인 전달함수는 다음의 수학식 2와 같이 표현된다. The s-domain transfer function of this resonator is expressed as Equation 2 below.
[수학식 2][Equation 2]
여기에서, R1, R2, RF 는 각각 입력저항 쌍(211), 제1 피드백 저항 쌍(213), 제2 피드백 저항 쌍(215) 내 하나의 저항값이고, C는 제1 및 제2 적분부(212, 214) 내 커패시턴스값을 의미한다.Here, R 1 , R 2 , and R F are one resistance value in the input resistance pair 211, the first feedback resistance pair 213, and the second feedback resistance pair 215, respectively, and C is the first and second resistance values. 2 This refers to the capacitance value within the integration units (212, 214).
이와 같이, 본 발명의 디지털-아날로그 컨버터 내 제1 및 제2 공명기(210, 310)는 2개의 활성 제1 및 제2 적분부(212, 214)로 구현함으로써, gm-C 적분기에 비해 선형성이 높고, 기생 커패시턴스로의 민감도가 감소되며, 입력신호 범위가 확장되는 장점을 가지게 된다. In this way, the first and second resonators (210, 310) in the digital-analog converter of the present invention are implemented with two active first and second integrators (212, 214), thereby improving linearity compared to the gm-C integrator. It has the advantage of being high, sensitivity to parasitic capacitance is reduced, and the input signal range is expanded.
도 8은 도 3에 도시된 본 발명의 커패시턴스-디지털 컨버터의 내부 회로도로서, 가산 및 DAC부(100), 제1 공명부(200), 제2 공명 및 전방 전달 경로부(300), 비교기(400) 및 제3 피드백 경로부(a3)를 포함한다.Figure 8 is an internal circuit diagram of the capacitance-to-digital converter of the present invention shown in Figure 3, including an addition and DAC unit 100, a first resonance unit 200, a second resonance and front transmission path unit 300, and a comparator ( 400) and a third feedback path portion (a 3 ).
가산 및 DAC부(100)는 펄스 입력부(110), DAC 드라이버(115), 제1 및 제2 피드백 경로부(a1, a2) 및 제1 가산기(140)를 포함하고, 제1 공명부(200)는 제1 입력저항 쌍(210), 제1 및 제2 적분부(220, 240), 제1 피드백 저항 쌍(230) 및 제2 피드백 저항 쌍(250)을 포함한다.The addition and DAC unit 100 includes a pulse input unit 110, a DAC driver 115, first and second feedback path units (a 1 , a 2 ), and a first adder 140, and a first resonance unit 200 includes a first input resistor pair 210, first and second integrators 220 and 240, a first feedback resistor pair 230, and a second feedback resistor pair 250.
제2 공명 및 전방 전달 경로부(300)는 제2 입력저항 쌍(310), 제3 및 제4 적분부(320, 340), 제3 피드백 저항 쌍(330) 및 제4 피드백 저항 쌍(350)을 포함한다.The second resonance and forward transmission path unit 300 includes a second input resistance pair 310, third and fourth integration units 320, 340, a third feedback resistance pair 330, and a fourth feedback resistance pair 350. ) includes.
도 9는 도 8에 도시된 회로를 구동시켰을 때, 입력 주파수(fIN)의 변화에 따른 각 노드에서 출력 신호의 파형을 나타낸 타이밍 다이어그램이다.FIG. 9 is a timing diagram showing the waveform of the output signal at each node according to the change in input frequency (f IN ) when the circuit shown in FIG. 8 is driven.
도 10은 도 8에 도시된 본 발명의 연속 시간 델타-시그마 구조의 커패시턴스-디지털 컨버터에서 주파수의 변화 대비 입력단에서의 잡음 크기에 대한 그래프이다. FIG. 10 is a graph of the noise level at the input terminal compared to the change in frequency in the capacitance-to-digital converter of the continuous-time delta-sigma structure of the present invention shown in FIG. 8.
도 3 내지 도 10을 참조하여 본 발명의 일 실시예에 따른 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터의 전체 동작을 상세하게 설명하면 다음과 같다. Referring to FIGS. 3 to 10, the overall operation of the capacitance-to-digital converter of the continuous time bandpass delta-sigma structure according to an embodiment of the present invention will be described in detail as follows.
가산 및 DAC부(100)는 외부의 구동기(미도시)에서 생성된 일정한 주기를 가진 펄스를 입력받아, 입력 주파수(fIN) 및 기준 주파수(), 피드백되어 DA 변환되는 제1 제로 복귀 전압(VRZ1) 및 반-제로 복귀 전압(VHZ)을 합산하여 제1 출력 전압(Vout1)을 출력한다.The addition and DAC unit 100 receives a pulse with a certain period generated by an external driver (not shown) and calculates the input frequency (f IN ) and the reference frequency ( ), the first zero return voltage (V RZ1 ) and the half-zero return voltage (V HZ ) that are fed back and converted to DA are added to output a first output voltage (V out1 ).
즉, 펄스 입력부(110)는 외부에서 입력되는 펄스를 인가받아, 입력 주파수(fIN)의 사각파를 입력 커패시터(CIN)의 하부판에 전달한다.That is, the pulse input unit 110 receives a pulse input from the outside and transmits a square wave of the input frequency (f IN ) to the lower plate of the input capacitor (C IN ).
또한, 펄스 입력부(110)는 입력 주파수(fIN)의 사각파와 반대 위상을 가진 비-중첩 클럭(non-overlapping clock)을 기준 커패시터(reference capacitor, CRef)의 하부판에 인가하여 펄스의 입력 범위를 확장한다.In addition, the pulse input unit 110 applies a non-overlapping clock with a phase opposite to the square wave of the input frequency ( fIN ) to the lower plate of the reference capacitor (C Ref ) to determine the input range of the pulse. expand .
이를 통해 입력 커패시턴스와 기준 커패시턴스의 차이만큼만 펄스 입력부(110) 후단부에 전달되도록 한다.Through this, only the difference between the input capacitance and the reference capacitance is transmitted to the rear end of the pulse input unit 110.
제1 가산기(140)는 입력 커패시터(CIN)와 기준 커패시터(CRef)로부터 각각 입력 주파수(fIN) 및 기준 주파수()를 인가받아 각각 변환된 입력 전압 및 기준 전압을 합산하여 제1 출력 전압(Vout1)을 출력한다.The first adder 140 receives the input frequency (f IN ) and the reference frequency ( ) is applied and the converted input voltage and reference voltage are added to output the first output voltage (V out1 ).
이때, 제1 가산기(140)에 인가되는 입력은 후술하는 제1 피드백 경로부(a1) 및 제2 피드백 경로부(a2)로부터 각각 제1 제로 복귀 전압(VRZ1) 및 반-제로 복귀 전압(VHZ)을 더 포함한다.At this time, the input applied to the first adder 140 is the first zero return voltage (V RZ1 ) and the half-zero return from the first feedback path portion (a 1 ) and the second feedback path portion (a 2 ), respectively, which will be described later. It further includes voltage (V HZ ).
즉, 제1 피드백 경로부(a1)는 일측이 제1 제로 복귀 전압(VRZ1)에 연결되고 타측이 제1 가산기(140)의 입력단에 연결되는 제로 복귀 커패시터(CRZ1)로 구성되며, 제2 피드백 경로부(a2)는 일측이 반-제로 복귀 전압(VHZ)에 연결되고 타측이 제1 가산기(140)의 입력단에 연결되는 반-제로 복귀 커패시터(CHZ)로 구성된다.That is, the first feedback path part (a 1 ) is composed of a zero return capacitor (C RZ1 ) whose one side is connected to the first zero return voltage (V RZ1 ) and the other side is connected to the input terminal of the first adder 140, The second feedback path portion (a 2 ) is composed of a half-zero return capacitor (C HZ ) whose one side is connected to the half-zero return voltage (V HZ ) and the other side is connected to the input terminal of the first adder 140 .
제1 제로 복귀 전압(VRZ1) 및 반-제로 복귀 전압(VHZ)은 도 5에서 상세하게 설명한 바와 같이, 비트 신호(DOUT), 제로 복귀 펄스/반-제로 복귀 펄스(
이때, DAC 드라이버(115)는 제로 복귀 펄스/반-제로 복귀 펄스(
제1 및 제2 피드백 경로부(a1, a2)는 DAC 드라이버(115)로부터 전달되는 비트 신호(DOUT)에 응답하여, 전원전압(VDD)/ 반-전원전압(VCOM=VDD/2) / 접지전압(GND) 중 어느 하나의 값을 제1 제로 복귀 전압(VRZ1) 및 반-제로 복귀 전압(VHZ)으로 하여 제로 복귀 커패시터(CRZ1) 및 반-제로 복귀 커패시터(CHZ)에 충전한다.The first and second feedback path units (a 1 , a 2 ) respond to the bit signal (D OUT ) transmitted from the DAC driver 115, and generate a power supply voltage (VDD)/half-power voltage (V COM = V DD /2) / Set the value of one of the ground voltages (GND) as the first zero return voltage (V RZ1 ) and the half-zero return voltage (V HZ ), and use the zero return capacitor (C RZ1 ) and the half-zero return capacitor ( Charge at C HZ ).
다음으로, 제1 공명부(200)는 가산 및 DAC부(100)로부터 제1 출력 전압(Vout1)을 인가받아, 수학식 2에 기재된 s-도메인 전달함수에 의해 공명시켜 제2 출력 전압(Vout2)을 출력한다.Next, the first resonance unit 200 receives the first output voltage (V out1 ) from the addition and DAC unit 100 and resonates it by the s-domain transfer function described in Equation 2 to generate a second output voltage ( V out2 ) is output.
즉, 제1 입력저항 쌍(210)은 제1 가산기(140)의 제1 출력 전압(Vout1)을 크로스 와이어링하여 인가받아 전압 강하시킨다. That is, the first input resistor pair 210 receives the first output voltage (V out1 ) of the first adder 140 by cross-wiring and causes the voltage to drop.
제1 적분부(220)는 제1 입력저항 쌍(210)에서 전압 강하된 제1 출력 전압(Vout1)을 인가받아, 제1 증폭기(221)를 통해 증폭하여 제2 출력 전압(Vout2)을 출력한다.The first integrator 220 receives the first output voltage (V out1 ) voltage dropped from the first input resistance pair 210 and amplifies it through the first amplifier 221 to produce a second output voltage (V out2 ). Outputs .
제1 피드백 저항 쌍(230)은 제1 적분부(220)로부터 제2 출력 전압(Vout2)을 인가받아, 피드백시켜 전압 강하시킨다.The first feedback resistor pair 230 receives the second output voltage (V out2 ) from the first integrator 220 and feeds it back to lower the voltage.
제2 적분부(240)는 제1 피드백 저항 쌍(230)에서 전압 강하된 제2 출력 전압(Vout2)을 인가받아, 제2 증폭기(241)를 통해 증폭하여 출력한다.The second integrator 240 receives the second output voltage (V out2 ), which is the voltage drop from the first feedback resistor pair 230, amplifies it through the second amplifier 241, and outputs it.
제2 피드백 저항 쌍(250)은 제2 적분부(240)로부터 증폭된 출력 전압을 인가받아 전압 강하시킨 후에, 제1 적분부(220)의 입력단으로 피드백시킨다.The second feedback resistor pair 250 receives the amplified output voltage from the second integrator 240, drops the voltage, and then feeds it back to the input terminal of the first integrator 220.
다음으로, 제2 공명 및 전방 전달 경로부(300)는 제1 공명부(200)로부터 제2 출력 전압(Vout2)을 인가받아, 도 3에 도시된 s-도메인의 간략화된 전달함수에 의해 공명시켜 출력한다.Next, the second resonance and forward transfer path unit 300 receives the second output voltage (V out2 ) from the first resonance unit 200 and transmits the second output voltage (V out2 ) by the simplified transfer function of the s-domain shown in FIG. 3. It resonates and outputs.
즉, 제2 입력저항 쌍(310)은 제1 공명부(200) 내 제1 적분부(220)로부터 제2 출력 전압(Vout2)을 크로스 와이어링하여 인가받아 전압 강하시킨다. That is, the second input resistance pair 310 receives the second output voltage (V out2 ) from the first integrator 220 in the first resonator 200 by cross-wiring and causes the voltage to drop.
이때, 도 3에 도시된 전방 전달 경로부(b1)에 해당하는 전방 전달 커패시터 쌍 (CFF)은 제2 입력저항 쌍(310)과 동시에 제1 적분부(220)로부터 제2 출력 전압(Vout2)을 인가받아 전방 전달(feedforward)하여 안티-앨리어싱(anti-aliasing) 필터링 성질을 유지한다.At this time, the front transmission capacitor pair (C FF ) corresponding to the front transmission path portion (b 1 ) shown in FIG. 3 is the second input resistance pair 310 and the second output voltage ( V out2 ) is authorized and feedforwarded to maintain anti-aliasing filtering properties.
제3 적분부(320)는 제2 입력저항 쌍(310)에서 전압 강하된 제2 출력 전압(Vout2)을 인가받아, 제3 증폭기 제1 증폭기(321)를 통해 증폭하여 제3 출력 전압(Vout3)을 출력한다.The third integrator 320 receives the second output voltage (V out2 ), which is the voltage dropped from the second input resistor pair 310, and amplifies it through the third amplifier, the first amplifier 321, to produce a third output voltage ( V out3 ) is output.
제3 피드백 저항 쌍(330)은 제3 적분부(320)로부터 제3 출력 전압(Vout3)을 인가받아, 피드백시켜 전압 강하시킨다.The third feedback resistor pair 330 receives the third output voltage (V out3 ) from the third integrator 320 and feeds it back to lower the voltage.
제4 적분부(340)는 제3 피드백 저항 쌍(330)에서 전압 강하된 제3 출력 전압(Vout3)을 인가받아, 제4 증폭기(341)를 통해 증폭하여 출력한다.The fourth integrator 340 receives the third output voltage (V out3 ), which is the voltage drop from the third feedback resistor pair 330, amplifies it through the fourth amplifier 341, and outputs it.
제4 피드백 저항 쌍(350)은 제4 적분부(340)로부터 증폭된 출력 전압을 인가받아 전압 강하시킨 후에, 제3 적분부(320)의 입력단으로 피드백시킨다.The fourth feedback resistor pair 350 receives the amplified output voltage from the fourth integrator 340, drops the voltage, and then feeds it back to the input terminal of the third integrator 320.
다음으로, 비교기(400)는 제2 공명 및 전방 전달 경로부(300)로부터 제3 출력 전압(Vout3)을 인가받아, 샘플링 주파수(fsamp)에 응답하여 양자화하여 비트 신호(DOUT)를 출력한다.Next, the comparator 400 receives the third output voltage (V out3 ) from the second resonance and forward transmission path unit 300 and quantizes it in response to the sampling frequency (f samp ) to produce a bit signal (D OUT ). Print out.
즉, 비교기(400)는 제2 공명 및 전방 전달 경로부(300) 내 제3 적분부(320)로부터 제3 출력 전압(Vout3)을 크로스 와이어링하여 인가받아, 도 9에서 보는 바와 같이 샘플링 주파수(fsamp)의 상승 에지에 응답하여 디지털 신호로 양자화된 비트 신호(DOUT)를 출력한다.That is, the comparator 400 receives the third output voltage (V out3 ) from the third integrator 320 in the second resonance and forward transmission path unit 300 by cross-wiring, and performs sampling as shown in FIG. 9. In response to the rising edge of the frequency (f samp ), a bit signal (D OUT ) quantized as a digital signal is output.
또한, 제3 피드백 경로부(a3)는 제로 복귀(RZ) 디지털-아날로그 변환기(DAC)로서, 비교기(400)로부터 출력되는 비트 신호(DOUT)를 인가받아, 제2 공명 및 전방 전달 경로부(300)와 가산 및 DAC부(100)로 피드백한다.In addition, the third feedback path unit (a 3 ) is a return-to-zero (RZ) digital-to-analog converter (DAC), which receives the beat signal (D OUT ) output from the comparator 400 and provides a second resonance and forward transmission path. It is fed back to the unit 300 and the addition and DAC unit 100.
즉, 비트 신호(DOUT)를 제2 공명 및 전방 전달 경로부(300) 내 제3 증폭기(321)의 입력 단자에 피드백시켜 재 증폭시킴과 동시에, 가산 및 DAC부(100) 내 DAC 드라이버(115) 에 피드백시켜, 제로 복귀 커패시터(CRZ)와 반-제로 복귀 커패시터(CHZ)의 하부판의 전압을 조절하게 하는 DA 변환 구동신호를 출력시킨다.That is, the beat signal (D OUT ) is fed back to the input terminal of the third amplifier 321 in the second resonance and forward transmission path unit 300 to be re-amplified, and at the same time, the DAC driver ( 115), a DA conversion driving signal that adjusts the voltage of the lower plate of the zero return capacitor (C RZ ) and the anti-zero return capacitor (C HZ ) is output.
본 발명의 디지털-아날로그 컨버터를 이용하여 실험한 결과, 도 10에서 보는 바와 같이, 입력 커패시터(CIN)에 전압이 샘플되지 않고, 뒷단의 전달함수 HCT(s)의 고유(inherent)한 안티-앨리어싱 효과 때문에, 입력 커패시터(CIN)에서 발생하는 입력 기준 열 잡음은 전달함수 HCT(s)를 통하여 녹색 부분만 나타나게 됨을 알 수 있었다.As a result of an experiment using the digital-analog converter of the present invention, as shown in FIG. 10, the voltage is not sampled at the input capacitor (C IN ), and the inherent anti of the transfer function H CT (s) at the rear end is -Due to the aliasing effect, it was found that the input-referenced thermal noise generated from the input capacitor (C IN ) appears only in the green part through the transfer function H CT (s).
즉, 입력 커패시터(CIN)에서 발생하는 입력 기준 열 잡음은 다음의 수학식 3과 같이 표현된다. That is, the input-referenced thermal noise generated from the input capacitor (C IN ) is expressed as Equation 3 below.
[수학식 3] [Equation 3]
여기에서, CIN 은 입력 커패시턴스, VDD는 공급되는 전원전압, k는 볼츠만 상수, T는 절대온도, RON은 스위치들의 온-저항, gm은 증폭기의 입력 트랜지스터의 트랜스-임피던스이고, fsamp는 샘플링 주파수값을 의미한다.Here, C IN is the input capacitance, V DD is the supplied power voltage, k is the Boltzmann constant, T is the absolute temperature, R ON is the on-resistance of the switches, gm is the trans-impedance of the input transistor of the amplifier, and f samp means the sampling frequency value.
따라서, 본 발명의 연속 시간 델타-시그마 디지털-아날로그 컨버터는 종래의 이산 시간 델타-시그마 방식의 컨버터에 비해 약 만큼의 열 잡음을 감소시킬 수 있게 된다. Therefore, the continuous-time delta-sigma digital-to-analog converter of the present invention has approximately This allows a significant amount of thermal noise to be reduced.
이와 같이, 본 발명은 델타-시그마 구조의 커패시턴스-디지털 컨버터에서 전하 기반 디지털-아날로그 변환기를 구현하여 입력 커패시터에 전압이 샘플되지 않게 함으로써 입력 커패시터에 생기는 잡음 폴딩 현상을 방지하고, 연속 시간 밴드패스 델타-시그마 구조를 채용하여 초 고해상도의 CMOS 센서에 이용 가능한 연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터를 제공한다.In this way, the present invention implements a charge-based digital-to-analog converter in a delta-sigma structured capacitance-to-digital converter to prevent the noise folding phenomenon occurring in the input capacitor by preventing the voltage from being sampled on the input capacitor, and to prevent the noise folding phenomenon occurring in the input capacitor. -Sigma structure is adopted to provide a continuous-time bandpass delta-sigma structure capacitance-to-digital converter that can be used in ultra-high resolution CMOS sensors.
이를 통하여, 입력 커패시터에 생기는 잡음 폴딩으로 인해 발생하는 열 잡음 현상이 감소되어, 소모 전력이 절감되고 플리커 잡음을 방지하게 된다.Through this, the thermal noise phenomenon caused by noise folding in the input capacitor is reduced, reducing power consumption and preventing flicker noise.
또한, 밴드패스 델타-시그마 구조를 채용함으로써, 더욱 높은 해상도를 가지며, 에너지 효율적인 설계가 가능하게 된다.Additionally, by adopting a bandpass delta-sigma structure, higher resolution and energy-efficient design are possible.
이상, 일부 예를 들어서 본 발명의 바람직한 여러 가지 실시예에 대해서 설명하였지만, 본 "발명을 실시하기 위한 구체적인 내용" 항목에 기재된 여러 가지 다양한 실시예에 관한 설명은 예시적인 것에 불과한 것이며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이상의 설명으로부터 본 발명을 다양하게 변형하여 실시하거나 본 발명과 균등한 실시를 행할 수 있다는 점을 잘 이해하고 있을 것이다.Above, various preferred embodiments of the present invention have been described by giving some examples, but the description of the various embodiments described in the "Detailed Contents for Carrying out the Invention" section is merely illustrative and the present invention Those skilled in the art will understand from the above description that the present invention can be implemented with various modifications or equivalent implementations of the present invention.
또한, 본 발명은 다른 다양한 형태로 구현될 수 있기 때문에 본 발명은 상술한 설명에 의해서 한정되는 것이 아니며, 이상의 설명은 본 발명의 개시 내용이 완전해지도록 하기 위한 것으로 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐이며, 본 발명은 청구범위의 각 청구항에 의해서 정의될 뿐임을 알아야 한다.In addition, since the present invention can be implemented in various other forms, the present invention is not limited by the above description, and the above description is intended to make the disclosure of the present invention complete and is commonly used in the technical field to which the present invention pertains. It is provided only to fully inform those with knowledge of the scope of the present invention, and it should be noted that the present invention is only defined by each claim in the claims.
100: 가산 및 DAC부
200: 제1 공명부
300: 제2 공명 및 전방 전달 경로부
400: 비교기
a3: 제3 피드백 경로부
100: Addition and DAC section
200: first resonance section
300: second resonance and forward transmission path portion
400: comparator
a 3 : third feedback path section
Claims (14)
상기 제1 출력 전압을 인가받아, 제1 전달함수에 의해 공명시켜 제2 출력 전압을 출력하는 제1 공명부;
상기 제2 출력 전압을 인가받아, 상기 제1 전달함수에 의해 공명시켜 제3 출력 전압을 출력하고, 상기 제2 출력 전압을 전방 전달하여 필터링하는 제2 공명 및 전방 전달 경로부; 및
상기 제3 출력 전압을 인가받아, 샘플링 주파수에 응답하여 양자화하여 비트 신호를 출력하는 비교기;
를 포함하며,
상기 가산 및 DAC부는
상기 펄스를 인가받아, 상기 펄스의 사각파를 입력 커패시터의 하부판에 전달하고, 상기 사각파와 반대 위상을 가진 펄스를 기준 커패시터의 하부판에 인가하여 상기 펄스의 입력 범위를 확장하는 펄스 입력부;
상기 입력 주파수와 상기 기준 커패시터로부터의 상기 기준 주파수를 인가받아 입력 전압 및 기준 전압으로 변환하고, 상기 변환된 입력 전압 및 기준 전압을 합산하여 상기 제1 출력 전압을 출력하는 제1 가산기;
제로 복귀 펄스 및 반-제로 복귀 펄스를 인가받고 상기 비트 신호를 피드백받아, DA 변환 구동신호를 출력하는 DAC 드라이버; 및
상기 DA 변환 구동신호에 응답하여 상기 제로 복귀 펄스 및 상기 반-제로 복귀 펄스에 따라 전원전압, 반-전원전압 및 접지전압 중 어느 하나의 값을 선택해 DA 변환하는 제1 및 제2 피드백 경로부;
를 포함하는 것을 특징으로 하는,
연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
An adder and DAC unit that receives a pulse and adds the input frequency and the reference frequency to output a first output voltage;
a first resonance unit that receives the first output voltage and resonates it using a first transfer function to output a second output voltage;
a second resonance and forward transfer path unit that receives the second output voltage, resonates it using the first transfer function, outputs a third output voltage, and transmits the second output voltage to the front to filter it; and
a comparator that receives the third output voltage, quantizes it in response to a sampling frequency, and outputs a bit signal;
Includes,
The addition and DAC section
A pulse input unit that receives the pulse, transmits the square wave of the pulse to the lower plate of the input capacitor, and applies a pulse with an opposite phase to the square wave to the lower plate of the reference capacitor to expand the input range of the pulse;
a first adder that receives the input frequency and the reference frequency from the reference capacitor, converts it into an input voltage and a reference voltage, adds the converted input voltage and the reference voltage, and outputs the first output voltage;
A DAC driver that receives a zero return pulse and a half-zero return pulse, receives the bit signal as feedback, and outputs a DA conversion driving signal; and
First and second feedback path units for DA conversion by selecting one of a power voltage, a half-power voltage, and a ground voltage according to the zero return pulse and the half-zero return pulse in response to the DA conversion drive signal;
Characterized in that it includes,
Continuous-time bandpass delta-sigma architecture capacitance-to-digital converter.
상기 DA 변환은
전하 재분배 디지털-아날로그 변환 방식인 것을 특징으로 하는,
연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
According to paragraph 1,
The DA conversion is
Characterized by a charge redistribution digital-analog conversion method,
Continuous-time bandpass delta-sigma architecture capacitance-to-digital converter.
상기 제1 공명부는
상기 제1 출력 전압을 크로스 와이어링하여 인가받아 전압 강하시키는 제1 입력저항 쌍;
상기 전압 강하된 제1 출력 전압을 인가받아, 제1 증폭기를 통해 증폭하여 상기 제2 출력 전압을 출력하는 제1 적분부;
상기 제2 출력 전압을 인가받아, 피드백시켜 전압 강하시키는 제1 피드백 저항 쌍;
상기 전압 강하된 제2 출력 전압을 인가받아, 제2 증폭기를 통해 증폭하여 출력하는 제2 적분부; 및
상기 제2 적분부로부터 증폭된 출력 전압을 인가받아 전압 강하시킨 후에, 상기 제1 적분부의 입력단으로 피드백시키는 제2 피드백 저항 쌍;
을 구비하는 것을 특징으로 하는,
연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
According to paragraph 1,
The first resonance part
a first input resistor pair that receives the first output voltage by cross-wiring it and lowers the voltage;
a first integrator that receives the dropped first output voltage, amplifies it through a first amplifier, and outputs the second output voltage;
a first feedback resistor pair that receives the second output voltage and feeds it back to lower the voltage;
a second integrator that receives the lowered second output voltage, amplifies it through a second amplifier, and outputs it; and
a second feedback resistor pair that receives the amplified output voltage from the second integrator, drops the voltage, and then feeds it back to the input terminal of the first integrator;
Characterized by having,
Continuous-time bandpass delta-sigma architecture capacitance-to-digital converter.
상기 제2 공명 및 전방 전달 경로부는
상기 제2 출력 전압을 크로스 와이어링하여 인가받아 전압 강하시키는 제2 입력저항 쌍;
상기 전압 강하된 제2 출력 전압을 인가받아, 제3 증폭기를 통해 증폭하여 상기 제3 출력 전압을 출력하는 제3 적분부;
상기 제3 출력 전압을 인가받아, 피드백시켜 전압 강하시키는 제3 피드백 저항 쌍;
상기 전압 강하된 제3 출력 전압을 인가받아, 제4 증폭기를 통해 증폭하여 출력하는 제4 적분부; 및
상기 제4 적분부로부터 증폭된 출력 전압을 인가받아 전압 강하시킨 후에, 상기 제3 적분부의 입력단으로 피드백시키는 제4 피드백 저항 쌍; 및
상기 제2 출력 전압을 인가받아, 전방 전달하여 안티-앨리어싱 필터링 성질을 유지하는 전방 전달 경로부;
를 구비하는 것을 특징으로 하는,
연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
According to paragraph 1,
The second resonance and forward transmission path section
a second input resistor pair that receives the second output voltage by cross-wiring it and lowers the voltage;
a third integrator that receives the lowered second output voltage, amplifies it through a third amplifier, and outputs the third output voltage;
a third feedback resistor pair that receives the third output voltage and feeds it back to lower the voltage;
a fourth integrator that receives the lowered third output voltage, amplifies it through a fourth amplifier, and outputs it; and
a fourth feedback resistor pair that receives the amplified output voltage from the fourth integrator, drops the voltage, and then feeds it back to the input terminal of the third integrator; and
a forward transmission path unit that receives the second output voltage and forwards it to maintain anti-aliasing filtering properties;
Characterized by having,
Continuous-time bandpass delta-sigma architecture capacitance-to-digital converter.
상기 전방 전달 경로부는
상기 제2 입력저항 쌍과 병렬 연결되는 전방 전달 커패시터 쌍인 것을 특징으로 하는,
연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
According to clause 6,
The forward transmission path is
Characterized in that it is a pair of front transfer capacitors connected in parallel with the second input resistance pair,
Continuous-time bandpass delta-sigma architecture capacitance-to-digital converter.
상기 비교기는
상기 제2 공명 및 전방 전달 경로부 내 상기 제3 적분부로부터 상기 제3 출력 전압을 크로스 와이어링하여 인가받아, 상기 샘플링 주파수의 상승 에지에 응답하여 디지털 신호로 양자화된 상기 비트 신호를 출력하는 것을 특징으로 하는,
연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
In clause 7,
The comparator is
The third output voltage is applied by cross-wiring from the third integrator within the second resonance and forward transmission path unit, and outputs the bit signal quantized as a digital signal in response to the rising edge of the sampling frequency. Characterized by,
Continuous-time bandpass delta-sigma architecture capacitance-to-digital converter.
상기 커패시턴스-디지털 컨버터는
상기 비트 신호를 인가받아, 상기 가산 및 DAC부와 상기 제2 공명 및 전방 전달 경로부로 상기 비트 신호를 피드백시키는 제3 피드백 경로부;
를 더 구비하는 것을 특징으로 하는,
연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
According to clause 8,
The capacitance-to-digital converter is
a third feedback path unit that receives the beat signal and feeds back the beat signal to the addition and DAC unit and the second resonance and forward transmission path unit;
Characterized by further comprising:
Continuous-time bandpass delta-sigma architecture capacitance-to-digital converter.
상기 제1 피드백 경로부는
일측이 상기 제로 복귀 펄스에 연결되고 타측이 상기 제1 가산기의 입력단에 연결되는 제로 복귀 커패시터를 포함하는 것을 특징으로 하는,
연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
According to paragraph 1,
The first feedback path unit
Characterized in that it includes a zero return capacitor with one side connected to the zero return pulse and the other side connected to the input terminal of the first adder,
Continuous-time bandpass delta-sigma architecture capacitance-to-digital converter.
상기 제2 피드백 경로부는
일측이 상기 반-제로 복귀 펄스에 연결되고 타측이 상기 제1 가산기의 입력단에 연결되는 반-제로 복귀 커패시터를 포함하는 것을 특징으로 하는,
연속 시간 밴드패스 델타-시그마 구조의 커패시턴스-디지털 컨버터.
According to paragraph 1,
The second feedback path unit
Characterized in that it includes a half-zero return capacitor with one side connected to the half-zero return pulse and the other side connected to the input terminal of the first adder,
Continuous-time bandpass delta-sigma architecture capacitance-to-digital converter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210040185A KR102602058B1 (en) | 2021-03-29 | 2021-03-29 | A capacitance to digital converter with continuous time bandpass delta-sigma structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210040185A KR102602058B1 (en) | 2021-03-29 | 2021-03-29 | A capacitance to digital converter with continuous time bandpass delta-sigma structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20220134913A KR20220134913A (en) | 2022-10-06 |
| KR102602058B1 true KR102602058B1 (en) | 2023-11-21 |
Family
ID=83597073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210040185A KR102602058B1 (en) | 2021-03-29 | 2021-03-29 | A capacitance to digital converter with continuous time bandpass delta-sigma structure |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102602058B1 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008157917A (en) | 2006-11-28 | 2008-07-10 | Toshiba Corp | Circuit for detecting capacity difference |
| KR102075448B1 (en) * | 2014-01-13 | 2020-02-11 | 한국전자통신연구원 | Delta- sigma modulator |
| KR102610918B1 (en) * | 2016-01-20 | 2023-12-06 | 한국전자통신연구원 | 3rd order loop filter and delta sigma modulator including the 3rd order loop filter |
-
2021
- 2021-03-29 KR KR1020210040185A patent/KR102602058B1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20220134913A (en) | 2022-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6744394B2 (en) | High precision analog to digital converter | |
| US8325074B2 (en) | Method and circuit for continuous-time delta-sigma DAC with reduced noise | |
| JP5754550B2 (en) | ΔΣ modulator and ΔΣ A / D converter | |
| US8570201B2 (en) | Direct feedback for continuous-time oversampled converters | |
| EP2229734B1 (en) | A multi-bit sigma-delta modulator with reduced number of bits in feedback path | |
| US20140167995A1 (en) | Analog-to-digital converter | |
| US9019136B2 (en) | Sigma-delta modulators with high speed feed-forward architecture | |
| US8223051B2 (en) | Multi-bit sigma-delta modulator with reduced number of bits in feedback path | |
| KR102075448B1 (en) | Delta- sigma modulator | |
| US8400340B2 (en) | Achieving high dynamic range in a sigma delta analog to digital converter | |
| US10581453B1 (en) | Precision current-to-digital converter | |
| US20110037633A1 (en) | Delta sigma-type a/d converter | |
| KR101982209B1 (en) | Continnous-time delta-sigma modulator | |
| KR102602058B1 (en) | A capacitance to digital converter with continuous time bandpass delta-sigma structure | |
| KR102081913B1 (en) | Delta-sigma modulator and analog-to-digital converter including the same | |
| EP4113847A1 (en) | A sigma delta modulator and method therefor | |
| Singh et al. | A 14 bit dual channel incremental continuous-time delta sigma modulator for multiplexed data acquisition | |
| CN115955246A (en) | SDMADC circuit and method thereof, and Sigma-Delta modulator analog-to-digital converter | |
| KR101559456B1 (en) | A low-power·low-area third order sigma-delta modulator with delayed feed-forward path | |
| KR102125747B1 (en) | Capacitively coupled continuous-time delta-sigma modulator and operation method thereof | |
| KR950002297B1 (en) | Signal-delta analog/digital converter | |
| US11121718B1 (en) | Multi-stage sigma-delta analog-to-digital converter with dither | |
| CN116015309A (en) | Sigma-delta modulator based on double quantization | |
| Kumar | A Discrete-Time Delta-Sigma Modulator with Relaxed Driving Requirements And Improved Anti-Aliasing | |
| Hsieh et al. | A sar-assisted continuous-time incremental σδ adc with first-order noise coupling |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right |