KR102601212B1 - 광전 소자를 포함하는 집적 회로 소자 - Google Patents

광전 소자를 포함하는 집적 회로 소자 Download PDF

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Abstract

본 발명의 집적 회로 소자는 광 집적 회로 기판과, 상기 광 집적 회로 기판의 내부에 형성된 국부(local) 트랜치와, 상기 국부 트랜치의 내부에 매립된 광전 변환층을 포함하는 광전 소자를 구비한다. 상기 광 집적 회로 기판은 벌크 실리콘 기판으로 구성되고, 상기 광전 변환층을 포함하는 광전 소자와 광적으로 연결된 광 도파로층을 더 포함하고, 및 상기 광 도파로층은 상기 벌크 실리콘 기판 상에 형성된다. 이와 같이 본 발명의 집적 회로 소자는 광 집적 회로 기판의 내부에 형성된 국부 트랜치에 광전 변환층을 매립하여 광전 소자를 형성한다. 이에 따라, 본 발명의 집적 회로 소자는 광 집적 회로 기판이 휘어지는 워피지 현상을 억제할 수 있다.

Description

광전 소자를 포함하는 집적 회로 소자{integrated circuit device including photoelectronic element}
본 발명의 기술적 사상은 집적 회로 소자에 관한 것으로서, 보다 상세하게는 광 집적 회로 기판에 구현되는 광전 소자를 포함하는 집적 회로 소자에 관한 것이다.
전자 장치의 소형화 및 고속화의 요구에 대응하기 위해, 집적 회로 소자는 광 신호를 전달하기 이용되는 광전 소자(photoelectronic device)를 포함할 수 있다. 광전 소자는 광 집적 회로 기판 상에 일정 두께로 광전 변환층이나 클래딩층이 형성될 수 있다. 광 집적 회로 기판 상에 일정 두께로 광전 변환층이나 클래딩층이 형성될 경우, 집적 회로 소자는 제조 과정중이나 제조후에 광 집적 회로 기판이 휘어지는(또는 뒤틀리는) 워피지(warpage) 현상이 발생할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 광 집적 회로 기판이 휘어지는 워피지 현상을 억제할 수 있는 광전 소자를 포함하는 집적 회로 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자는 광 집적 회로 기판; 상기 광 집적 회로 기판의 내부에 형성된 국부(local) 트랜치; 및 상기 국부 트랜치의 내부에 매립된 광전 변환층을 포함하는 광전 소자를 구비한다. 상기 광 집적 회로 기판은 벌크 실리콘 기판으로 구성되고, 상기 광전 변환층을 포함하는 광전 소자와 광적으로 연결된 광 도파로층을 더 포함하고, 및 상기 광 도파로층은 상기 벌크 실리콘 기판 상에 형성된다.
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또한, 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자는 광 집적 회로 기판; 상기 광 집적 회로 기판의 내부에 형성된 국부(local) 트랜치; 상기 국부 트랜치에 매립된 매립 절연층; 및 상기 국부 트랜치에 매립된 상기 매립 절연층의 내부에 상기 매립 절연층과 전기적으로 절연되게 형성된 광전 변환층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 광전 변환층의 제1 부분과 전기적으로 연결된 제1 도전 라인 및 상기 광전 변환층의 제2 부분과 전기적으로 연결된 제2 도전 라인을 더 포함하고, 상기 광전 소자는 수평형(lateral) 광전 소자로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 광 집적 회로 기판은 베이스 실리콘층, 상기 베이스 실리콘층 상에 형성된 상기 매립 절연층 및 상기 매립 절연층 상에 형성된 실리콘층을 포함하는 SOI 기판으로 구성되고, 상기 광전 소자는 상기 베이스 실리콘층의 일 표면과 이격될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 광 집적 회로 기판은 벌크 실리콘 기판으로 구성되고, 상기 광전 변환층은 상기 국부 트랜치의 하부와 상기 매립 절연층에 의해 이격되고, 상기 광전 소자와 광적으로 연결된 광 도파로층을 더 포함하고, 상기 광 도파로층은 상기 벌크 실리콘 기판 상에 형성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 집적 회로 소자는 광 집적 회로 기판; 상기 광 집적 회로 기판의 내부에 형성된 국부 트랜치; 상기 국부 트랜치의 내부에 매립되거나, 상기 국부 트랜치에 매립된 매립 절연층의 내부에 매립된 광전 변환층을 포함하는 광전 소자; 및 상기 광전 변환층과 광적으로 커플링된 광 도파로층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 광전 변환층의 상부 표면이 상기 광 집적 회로 기판 상에서 수직 방향으로 상기 광 도파로층의 상부 표면보다 낮고, 상기 광전 변환층은 상기 광 도파로층의 상부로 연장되어 형성될 수 있다.
본 발명의 집적 회로 소자는 광 집적 회로 기판의 내부에 형성된 국부 트랜치에 광전 변환층을 매립하여 광전 소자를 형성한다. 이에 따라, 본 발명의 집적 회로 소자는 광 집적 회로 기판이 휘어지는 워피지 현상을 억제할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자의 평면도이다.
도 2는 본 발명의 기술적 사상의 제1 실시예에 의한 광전 소자를 설명하기 위하여 도시한 단면도이다.
도 3a 내지 도 3c는 도 1 및 도 2의 광 도파로층의 다양한 실시예를 설명하기 위하여 도시한 평면도들이다.
도 4는 본 발명의 기술적 사상의 제2 실시예에 의한 광전 소자를 설명하기 위하여 도시한 단면도이다.
도 5는 본 발명의 기술적 사상의 제3 실시예에 의한 광전 소자를 설명하기 위하여 도시한 단면도이다.
도 6은 본 발명의 기술적 사상의 제4 실시예에 의한 광전 소자를 설명하기 위하여 도시한 단면도이다.
도 7은 본 발명의 기술적 사상의 제5 실시예에 의한 광전 소자를 설명하기 위하여 도시한 단면도이다.
도 8은 본 발명의 기술적 사상의 제6 실시예에 의한 광전 소자를 설명하기 위하여 도시한 단면도이다.
도 9는 본 발명의 기술적 사상의 제7 실시예에 의한 광전 소자를 설명하기 위하여 도시한 단면도이다.
도 10은 본 발명의 기술적 사상의 제8 실시예에 의한 광전 소자를 설명하기 위하여 도시한 단면도이다.
도 11은 본 발명의 기술적 사상의 제9 실시예에 의한 광전 소자를 설명하기 위하여 도시한 단면도이다.
도 12는 본 발명의 기술적 사상의 제10 실시예에 의한 광전 소자를 설명하기 위하여 도시한 단면도이다.
도 13 내지 도 16은 도 12의 광 도파로층과 광전 변환층과의 광적 커플링 관계를 설명하기 위한 단면도들이다.
도 17은 도 15의 광 커플러의 일 실시예를 설명하기 위하여 도시한 단면도이다.
도 18은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자의 평면도이다.
도 19는 본 발명의 기술적 사상에 의한 집적 회로 소자를 포함하는 집적 회로 시스템을 설명하기 위한 도면이다.
도 20은 본 발명의 기술적 사상에 의한 집적 회로 소자를 포함하는 컴퓨터 시스템을 설명하기 위한 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자의 평면도이다.
구체적으로, 집적 회로 소자(1000)는 광 집적 회로 기판(100, optical integrated circuit substrate), 광 소자(390, OD), 및 광 인터페이스(400, optical interface)를 포함할 수 있다.
광 소자(390)는 광 집적 회로 기판(100)에 형성될 수 있다. 광 집적 회로 기판(100)은 SOI 기판 또는 벌크 실리콘 기판으로 구성될 수 있다. 광 소자(390)는 광전 소자(300, photoelectronic device)를 포함할 수 있다. 광전 소자(300)는 광전 변환 소자일 수 있다. 광전 소자(300)는 광 검출기(photodetector, PD)일 수 있다. 광전 소자(300)는 포토 다이오드(photo diode, PD)로 구성될 수 있다. 광전 소자(300)는 전광 소자(380, 또는 전광 변환 소자)를 포함할 수 있다. 전광 소자(380)는 레이저 다이오드(laser diode, LD)일 수 있다.
도 1에서는 편의상 광 집적 회로 기판(100)에 광전 소자(300) 및 전광 소자(380)가 모두 다 집적되어 형성된 것으로 도시하였으나, 전광 소자(380)는 광 집적 회로 기판(100)에 집적되지 않고 모듈이나 시스템 내에서 별도의 회로 기판에 형성될 수도 있다.
광 집적 회로 기판(100)의 일측에는 광 인터페이스(400)가 형성될 수 있다. 광 인터페이스(400)는 광 집적 회로 기판(100)과 광학적으로 연결될 수 있다. 광 인터페이스(400)는 광 집적 회로 기판(100)에 형성된 광 도파로층(104)과 광학적으로 연결될 수 있다. 광 도파로층(104)은 광(또는 광 신호)이 진행하는 통로일 수 있다. 도 1에서는 편의상 광 소자(390)와 광 도파로층(104)을 별도로 표시하지만, 광 도파로층(104)은 광 소자(390)에 포함될 수 있다. 광 인터페이스(400)는 광 파이버(404)로 구성될 수 있다. 도 1에서 광 인터페이스(400)를 편의상 광 집적 회로 기판(100) 상에 도시하지만, 광 인터페이스(400)는 광 집적 회로 기판(100)과 접하거나 떨어져 배치될 수도 있다.
집적 회로 소자(1000)는 선택적으로 광 집적 회로 기판(100)에 형성된 전기 집적 회로 소자(200, electronic integrated circuit device. EICD)를 더 포함할 수 있다. 전기 집적 회로 소자(200)는 광 집적 회로 기판(100) 상에서 광 소자(390)와 떨어져서 위치할 수 있다.
광 집적 회로 기판(100)의 타측에는 전기 인터페이스(500, electrical interface)가 설치될 수 있다. 전기 집적 회로 소자(200)에는 전기 인터페이스(500)가 연결될 수 있다. 전기 인터페이스(500)에는 인터페이스 배선 라인(503)이 형성될 수 있다. 광 소자(390)와 전기 집적 회로 소자(200)간에는 회로 배선 라인(103)을 통하여 전기적으로 연결될 수 있다. 도 1에서는 전기 인터페이스(500)를 광 집적 회로 기판(100) 상에 도시하지만, 전기 인터페이스(500)는 광 집적 회로 기판(100)과 접하게 배치될 수도 있다.
이하에서, 광 소자(390), 광 인터페이스(400), 전기 집적 회로 소자(200) 및 전기 인터페이스(500)간의 신호 전달 관계를 설명한다.
전기 인터페이스(500)의 인터페이스 배선 라인(503)을 통하여 전달되는 전기 신호는 회로 배선 라인(103)을 통하여 전기 집적 회로 소자(200) 및 광 소자(390)에 수신될 수 있다. 광 소자(390)가 전광 소자(380), 예컨대 레이저 다이오드 소자인 경우 광 소자(390)에서 발생된 광 신호는 광 도파로층(104)을 거쳐 광 인터페이스(400)의 광 파이버(404)를 통하여 외부로 전달될 수 있다.
광 인터페이스(400)를 구성하는 광 파이버(404)를 통하여 수신되는 광 신호는 광 도파로층(104)을 통하여 광 소자(390), 예컨대 광전 소자(300)로 수신될 수 있다. 광전 소자(300)에서 변환된 전기 신호는 전기 집적 회로 소자(200)를 통하여 전기 인터페이스(500)의 인터페이스 배선 라인(503)을 통하여 외부로 전달될 수 있다.
도 2는 본 발명의 기술적 사상의 제1 실시예에 의한 광전 소자를 설명하기 위하여 도시한 단면도이다.
구체적으로, 광전 소자(300-1)는 도 1의 집적 회로 소자(1000)에 설명된 광전 소자(300)의 일 예를 설명하기 위하여 제공된 것이다. 광전 소자(300-1)는 광 검출 소자(photodetector, PD)일 수 있다.
광전 소자(300-1)는 광 집적 회로 기판(302)에 형성될 수 있다. 광 집적 회로 기판(302)은 도 1의 광 집적 회로 기판(100)일 수 있다. 광 집적 회로 기판(302)은 베이스 실리콘층(302a), 베이스 실리콘층(302a) 상에 형성된 매립 절연층(302b) 및 매립 절연층(302b) 상에 형성된 실리콘층(302c)을 포함하는 SOI(Silicon On Insulator) 기판일 수 있다.
베이스 실리콘층(302a) 및 실리콘층(302c)은 결정질 실리콘층일 수 있다. 일 실시예에서, 베이스 실리콘층(302a)의 일 표면에는 제1 도전형 불순물, 예컨대 N형 불순물이 도핑된 N형 실리콘층(306c)이 형성될 수 있다. 매립 절연층(302b)은 실리콘 산화층일 수 있다.
실리콘층(302c)은 패터닝되어 광 도파로층(WG) 역할을 수행할 수 있다. 매립 절연층(302b)은 하부 클래딩층 역할을 수행할 수 있다. 광 도파로층(WG)은 도 1의 광 도파로층(104)에 해당할 수 있다. 광 도파로층(WG)은 도 2에 도시한 바와 같이 단면상으로 서로 떨어져 형성될 수 있다. 도 2에서는 광 도파로층(WG)을 도시하였으나, 필요에 따라서 광 도파로층(WG)이 형성되지 않을 수 있다.
광 집적 회로 기판(302)의 내부에 국부(local) 트랜치(304)가 형성될 수 있다. 국부 트랜치(304)는 광 집적 회로 기판(302)을 구성하는 매립 절연층(302b) 내에 형성될 수 있다. 국부 트랜치(304)는 매립 절연층(302b)의 일부 영역에 형성될 수 있다.
국부 트랜치(304)의 내부에는 광전 변환층(306)이 매립되어 있다. 광전 변환층(306)은 복수개, 예컨대 2개의 제1 반도체층(306a) 및 제2 반도체층(306b)으로 구성될 수 있다. 광전 변환층(306)은 실리콘(Si)층 또는 저마늄(Ge)층일 수 있다. 광전 변환층(306)은 결정질의 실리콘(Si)층 또는 결정질의 저마늄(Ge)층일 수 있다. 제1 반도체층(306a)은 베이스 실리콘층(302a)을 씨드층으로 하여 에피 성장된 저마늄층일 수 있다.
일 실시예에서, 제1 반도체층(306a)은 불순물이 도핑되지 않는 저마늄(Ge)층이고, 제2 반도체층(306b)은 제1 도전형과 반대의 제2 도전형 불순물, 예컨대 P형 불순물이 도핑된 P형 실리콘(Si)층일 수 있다.
일 실시예에서, P형 실리콘(Si)층을 포함하는 제2 반도체층(306b), 불순물이 도핑되지 않는 진성(intrinsic) 저마늄(Ge)층을 포함하는 제1 반도체층(306a), N형 실리콘층(306c)을 포함하는 베이스 실리콘층(302a)은 PIN 포토 다이오드를 구성할 수 있다.
PIN 포토 다이오드는 광전 소자(300-1)의 주요 구성 요소일 수 있다. 협의적으로 PIN 포토 다이오드는 광전 소자(300-1)이라 칭할 수 있다. 광전 소자(300-1)는 광 도파로층(WG)과 광적으로 연결되어 있다.
도 1에서는 광전 소자(300-1)의 주요 구성요소로써 PIN 포토다이오드를 도시하였으나, PN 포토 다이오드나 금속-반도체-금속 포토 다이오드를 채용할 수도 있다. 광전 변환층(306), 특히 제1 반도체층(306a)은 국부 트랜치(304)의 내부에 매립되어 있지 때문에, 광전 소자(300-1)는 광 집적 회로 기판(302)이 휘어지는 워피지 현상을 억제할 수 있다.
광전 변환층(306) 및 광 도파로층(WG)이 형성된 광 집적 회로 기판(302) 상에는 층간 절연층(312)이 형성될 수 있다. 층간 절연층(312)은 실리콘 산화층으로 형성될 수 있다. 층간 절연층(312)은 상부 클래딩층 역할을 수행할 수 있다. 베이스 실리콘층(302a), 즉 N형 실리콘층(306c)은 국부 트랜치(304)의 외부에서 제1 도전 라인(308)과 전기적으로 연결될 수 있다. 제1 도전 라인(308)은 층간 절연층(312) 및 매립 절연층(302b)의 콘택홀에 형성된 제1 콘택 플러그(308a) 및 제1 콘택 플러그(308a)와 전기적으로 연결되고 층간 절연층(312) 내에 형성된 제1 배선층(308b)을 포함할 수 있다.
광전 변환층(306)을 구성하는 제2 반도체층(306b), 예컨대 P형 실리콘층은 제2 도전 라인(310)과 전기적으로 연결될 수 있다. 제2 도전 라인(310)은 층간 절연층(312)) 내의 콘택홀에 형성된 제2 콘택 플러그(310a) 및 제2 콘택 플러그(310a)와 전기적으로 연결되고 층간 절연층(312) 내에 형성된 제2 배선층(310b)을 포함할 수 있다.
광전 소자(300-1)는 진성(intrinsic) 저마늄(Ge)층을 포함하는 제1 반도체층(306a)을 기준으로 하부의 N형 실리콘층(306c)과 상부의 P형 실리콘(Si)층, 즉 제2 반도체층(306b)에 각각 제1 도전 라인(308) 및 제2 도전 라인(310)을 전기적으로 연결하여 PIN 포토 다이오드를 구성한다.
다시 말해, PIN 포토 다이오드의 하부, 즉 N형 실리콘층(306c)을 포함하는 베이스 실리콘층(302a)과 PIN 포토 다이오드의 상부, 즉 N형 실리콘층(306c) 상부에 수직 방향으로 적층된 P형 실리콘(Si)층을 포함하는 제2 반도체층(306b)에 각각 제1 도전 라인(308) 및 제2 도전 라인(310)을 전기적으로 연결한다. 이에 따라, 광전 소자(300-1)는 수직형 광전 소자일 수 있다.
광전 소자(300-1)는 광 도파로층(WG, 104)으로 유입된 광 신호는 광전 변환층(306)을 포함하는 PIN 포토 다이오드에서 전기 신호로 변경되어 제1 도전 라인(308)이나 제2 도전 라인(310)의 배선층(308b, 310b)을 통하여 전기 집적 회로 소자(도 1의 200)로 전달될 수 있다. 광전 소자(300-1)가 광 도파로층(WG, 104)을 포함하지 않을 경우, 광 신호는 바로 광전 변환층(306)을 포함하는 PIN 포토 다이오드에서 유입되어 전기 신호로 변경될 수 있다.
도 3a 내지 도 3c는 도 1 및 도 2의 광 도파로층의 다양한 실시예를 설명하기 위하여 도시한 평면도들이다.
구체적으로, 도 1 및 도 2의 광 도파로층(104, WG)은 도 3a 내지 도 3c의 광 도파로층들(1004a, 1004b, 1004c)을 포함할 수 있다. 도 3a 내지 도 3c에서, Y는 깊이 방향이고, X는 폭 방향일 수 있다.
도 3a를 참조하면, 광 도파로층(1004a)은 하부 클래딩층(1002a) 상에 1차원 평면의 슬랩(slab)형으로 배치되는 코어층일 수 있다. 공기층을 상부 클래딩층으로 이용할 수 있고, 도 2와 같이 층간 절연층을 상부 클래딩층으로 이용할 수 있다. 이 경우, 깊이 방향(Z)으로만 굴절률 변화가 발생하므로, 광 도파로층(1004a)을 지나는 광 신호는 깊이 방향(Z)으로만 굴절된다. 도 3a에서, 일측에서 입력된 광 신호는 타측으로 출력될 수 있다.
도 3b를 참조하면, 광 도파로층(1004b)은 하부 클래딩층(1002b)에서 채널형으로 배치되는 코어층일 수 있다. 공기층을 상부 클래딩층으로 이용할 수 있고, 도 2와 같이 층간 절연층을 상부 클래딩층으로 이용할 수 있다. 이 경우, 굴절률의 변화는 채널의 깊이 방향(Z)과 폭 방향(X)으로 이루어진다. 도 5에서, 일측에서 입력된 광 신호는 타측으로 출력될 수 있다.
도 3c를 참조하면, 광 도파로층(1004c)은 하부 클래딩층(1002c)에서 분기되는(branching) 채널형으로 배치되는 코어층일 수 있다. 공기층을 상부 클래딩층으로 이용할 수 있고, 도 2와 같이 층간 절연층을 상부 클래딩층으로 이용할 수 있다. 도 3c에서, 일측에서 입력된 광 신호는 타측으로 출력되며, 광 도파로층(1004c)은 입력된 광 신호를 두 개로 분기할 수 있다.
도 4는 본 발명의 기술적 사상의 제2 실시예에 의한 광전 소자를 설명하기 위하여 도시한 단면도이다.
구체적으로, 광전 소자(300-2)는 도 2의 광전 소자(300-1)와 비교할 때, 광 집적 회로 기판(302-1)을 이중 SOI 기판으로 구성하는 것을 제외하고는 동일할 수 있다. 광전 소자(300-2)는 광 검출 소자(photodetector, PD)일 수 있다. 도 4에서, 도 1 및 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 도 4에서, 도 1 및 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
광 집적 회로 기판(302-1)은 제1 베이스 실리콘층(302a-1), 제1 베이스 실리콘층(302a-1) 상에 형성된 제1 매립 절연층(302d-1), 제1 매립 절연층(302d-1) 상에 형성된 매립 실리콘층(302e). 매립 실리콘층(302e) 상에 형성된 제2 매립 절연층(302b-1), 및 제2 매립 절연층(302b-1) 상에 형성된 실리콘층(302c)을 포함하는 이중(double) SOI 기판으로 구성한다. 광 집적 회로 기판(302-1)은 실리콘층과 절연층이 순차적으로 반복되어 형성된 SOI 기판일 수 있다.
제1 매립 절연층(302d-1) 및 제2 매립 절연층(302b-1)은 실리콘 산화층으로 구성할 수 있다. 매립 실리콘층(302e)은 결정질 실리콘층으로 구성될 수 있다. 매립 실리콘층(302e)은 제1 도전형 불순물, 예컨대 N형 불순물이 도핑된 N형 실리콘층(306d)일 수 있다. 매립 실리콘층(302e) 상의 제2 매립 절연층(302b-1)에는 국부 트랜치(304)가 형성될 수 있다.
국부 트랜치(304)의 내부에는 광전 변환층(306)이 매립되어 있다. 광전 변환층(306)은 제1 반도체층(306a) 및 제2 반도체층(306b)을 포함할 수 있다. 제1 반도체층(306a)은 매립 실리콘층(302e)을 씨드층으로 하여 에피 성장된 저마늄층일 수 있다.
이상과 같이 광전 소자(300-2)는 제1 반도체층(306a)을 매립 실리콘층(302e)을 씨드층으로 하여 에피 성장시켜 용이하게 형성할 있다. 광전 소자(300-2)는 매립 실리콘층(302e)과 제1 베이스 실리콘층(302a-1)간을 제1 매립 절연층(302d-1)으로 분리하여 광 집적 회로 기판(302-1)의 휘어짐을 더욱 억제할 수 있다.
도 5는 본 발명의 기술적 사상의 제3 실시예에 의한 광전 소자를 설명하기 위하여 도시한 단면도이다.
구체적으로, 광전 소자(300-3)는 도 2의 광전 소자(300-1)와 비교할 때, 전기 집적 회로 소자(EICD)를 더 포함하는 것을 제외하고는 동일할 수 있다. 광전 소자(300-3)는 광 검출 소자(photodetector, PD)와 전기 집적 회로 소자(EICD)를 포함할 수 있다. 도 5에서, 도 1 및 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 도 5에서, 도 1 및 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
광 집적 회로 기판(302)에 전기 집적 회로 소자(EICD)가 더 집적되어 있다. 전기 집적 회로 소자(EICD)는 도 1의 전기 집적 회로 소자(200)에 해당할 수 있다. 전기 집적 회로 소자(EICD)는 게이트 전극(314) 및 소스 및 드레인 영역(316)을 포함하는 모스 트랜지스터일 수 있다.
소스 및 드레인 영역(316)은 매립 절연층(302b) 상에 형성된 실리콘층(302c)에 형성될 수 있다. 게이트 전극(314) 및 소스 및 드레인 영역(316)은 제3 도전 라인(318)이 형성될 수 있다. 제3 도전 라인(318)은 층간 절연층(312)의 콘택홀에 형성된 제2 콘택 플러그(318a) 및 제3 콘택 플러그(318a)와 전기적으로 연결되고 층간 절연층(312) 내에 형성된 제3 배선층(318b)을 포함할 수 있다.
이상과 같이 광전 소자(300-3)는 광 집적 회로 기판(302)에 전기 집적 회로 소자(EICD)를 더 집적하여 전기 신호를 용이하게 조절할 수 있다.
도 6은 본 발명의 기술적 사상의 제4 실시예에 의한 광전 소자를 설명하기 위하여 도시한 단면도이다.
구체적으로, 광전 소자(300-4)는 도 2의 광전 소자(300-1)와 비교할 때, 광 집적 회로 기판(302-2)을 벌크 실리콘 기판으로 구성하는 것을 제외하고는 동일할 수 있다. 광전 소자(300-2)는 광 검출 소자(photodetector, PD)일 수 있다. 도 6에서, 도 1 및 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 도 6에서, 도 1 및 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
광전 소자(300-4)는 광 집적 회로 기판(302-2)에 형성될 수 있다. 광 집적 회로 기판(302-2)은 도 1의 광 집적 회로 기판(100)일 수 있다. 광 집적 회로 기판(302-2)은 벌크 실리콘층(303a)을 포함하는 벌크 실리콘 기판일 수 있다. 벌크 실리콘층(303a)은 결정질 실리콘층일 수 있다.
광 집적 회로 기판(302-2)을 구성하는 벌크 실리콘층(303a) 내에는 국부 트랜치(304a)가 형성될 수 있다. 국부 트랜치(304a)는 벌크 실리콘층(303)을 국부적으로 또는 부분적으로 식각하여 형성될 수 있다. 국부 트랜치(304a)는 복수개 형성될 수 있으며, 복수개의 국부 트랜치(304a)는 서로 떨어져 형성될 수 있다.
일 실시예에서, 국부 트랜치(304a) 하부의 벌크 실리콘층(303a)의 일 표면에는 제1 도전형 불순물, 예컨대 N형 불순물이 도핑된 N형 실리콘층(306e)이 형성될 수 있다. 국부 트랜치(304a)의 내부에는 광전 변환층(306)이 형성되어 있다. 광전 변환층(306)은 국부 트랜치(304a) 내에 형성된 매립 절연층(320)에 의해 매립되어 있다. 매립 절연층(320)은 실리콘 산화층으로 구성될 수 있다.
광전 변환층(306)은 복수개, 예컨대 2개의 제1 반도체층(306a) 및 제2 반도체층(306b)으로 구성될 수 있다. 광전 변환층(306)은 실리콘(Si)층 또는 저마늄(Ge)층일 수 있다. 광전 변환층(306)은 결정질의 실리콘(Si)층 또는 결정질의 저마늄(Ge)층일 수 있다. 제1 반도체층(306a)은 벌크 실리콘층(303a)을 씨드층으로 하여 에피 성장된 저마늄층일 수 있다.
일 실시예에서, 제1 반도체층(306a)은 불순물이 도핑되지 않는 저마늄(Ge)층이고, 제2 반도체층(306b)은 제1 도전형과 반대의 제2 도전형 불순물, 예컨대 P형 불순물이 도핑된 P형 실리콘(Si)층일 수 있다. 일 실시예에서, P형 실리콘(Si)층을 포함하는 제2 반도체층(306b), 불순물이 도핑되지 않는 진성(intrinsic) 저마늄(Ge)층을 포함하는 제1 반도체층(306a), N형 실리콘층(306e)을 포함하는 벌크 실리콘층(303a)은 PIN 포토 다이오드를 구성할 수 있다.
매립 절연층(320)의 일부 영역 상에는 광 도파로층(WG)이 형성될 수 있다. 광 도파로층(WG)은 도 1의 광 도파로층(104)에 해당할 수 있다. 광 도파로층(WG)은 매립 절연층(320) 상에 비정질 폴리실리콘층을 형성한 후, 비정질 폴리실리콘층을 결정화하여 결정질 실리콘층으로 구성할 수 있다. 도 6에서는 광 도파로층(WG)을 도시하였으나, 필요에 따라서 광 도파로층(WG)이 형성되지 않을 수 있다.
벌크 실리콘층(303a), 즉 N형 실리콘층(306e)은 국부 트랜치(304a)의 내부에서 제1 도전 라인(308)과 전기적으로 연결될 수 있다. 제1 도전 라인(308)은 층간 절연층(312) 및 매립 절연층(320)의 콘택홀에 형성된 제1 콘택 플러그(308a) 및 제1 콘택 플러그(308a)와 전기적으로 연결되고 층간 절연층(312) 내에 형성된 제1 배선층(308b)을 포함할 수 있다.
광전 변환층(306)을 구성하는 제2 반도체층(306b), 예컨대 P형 실리콘층은 제2 도전 라인(310)과 전기적으로 연결될 수 있다. 제2 도전 라인(310)은 층간 절연층(312)) 내의 콘택홀에 형성된 제2 콘택 플러그(310a) 및 제2 콘택 플러그(310a)와 전기적으로 연결되고 층간 절연층(312) 내에 형성된 제2 배선층(310b)을 포함할 수 있다.
광전 소자(300-4)는 진성(intrinsic) 저마늄(Ge)층을 포함하는 제1 반도체층(306a)을 기준으로 하부의 N형 실리콘층(306e)과 상부의 P형 실리콘(Si)층, 즉 제2 반도체층(306b)에 각각 제1 도전 라인(308) 및 제2 도전 라인(310)을 전기적으로 연결하여 PIN 포토 다이오드를 구성한다. 이에 따라, 광전 소자(300-4)는 수직형 광전 소자일 수 있다.
도 7은 본 발명의 기술적 사상의 제5 실시예에 의한 광전 소자를 설명하기 위하여 도시한 단면도이다.
구체적으로, 광전 소자(300-5)는 도 6의 광전 소자(300-4)와 비교할 때, 광 집적 회로 기판(302-2)을 구성하는 벌크 실리콘층(303a) 상에 광 도파로층(WG)을 형성하는 것을 제외하고는 동일할 수 있다. 광전 소자(300-5)는 광 검출 소자(photodetector, PD)일 수 있다. 도 7에서, 도 6과 동일한 참조번호는 동일한 부재를 나타낸다. 도 7에서, 도 6과 동일한 내용은 간단히 설명하거나 생략한다.
광 집적 회로 기판(302-2)을 구성하는 벌크 실리콘층(303a) 상에 광 도파로층(WG)이 형성되어 있다. 벌크 실리콘층(303a) 상의 광 도파로층(WG)은 벌크 실리콘층(303a)을 씨드층으로 하여 에피 성장된 결정질 실리콘층일 수 있다.
광전 소자(300-5)는 매립 절연층(320) 및 벌크 실리콘층(303a)에 광 도파로층(WG)을 포함하여 광 신호를 보다 용이하게 유입할 수 있다. 이에 따라, 광전 소자(300-5)는 광전 변환층(306)을 포함하는 PIN 포토 다이오드에서 광 신호를 전기 신호로 용이하게 변경할 수 있다.
도 8은 본 발명의 기술적 사상의 제6 실시예에 의한 광전 소자를 설명하기 위하여 도시한 단면도이다.
구체적으로, 광전 소자(300-6)는 도 6의 광전 소자(300-4)와 비교할 때, 전기 집적 회로 소자(EICD)를 더 포함하는 것을 제외하고는 동일할 수 있다. 광전 소자(300-6)는 광 검출 소자(photodetector, PD)와 전기 집적 회로 소자(EICD)를 포함할 수 있다. 도 8에서, 도 6과 동일한 참조번호는 동일한 부재를 나타낸다. 도 8에서, 도 6과 동일한 내용은 간단히 설명하거나 생략한다.
광 집적 회로 기판(302-2)에 전기 집적 회로 소자(EICD)가 더 집적되어 있다. 전기 집적 회로 소자(EICD)는 도 1의 전기 집적 회로 소자(200)에 해당할 수 있다. 전기 집적 회로 소자(EICD)는 게이트 전극(314) 및 소스 및 드레인 영역(316)을 포함하는 모스 트랜지스터일 수 있다.
소스 및 드레인 영역(316)은 벌크 실리콘층(303a)에 형성될 수 있다. 게이트 전극(314) 및 소스 및 드레인 영역(316)은 제3 도전 라인(318)이 형성될 수 있다. 제3 도전 라인(318)은 층간 절연층(312)의 콘택홀에 형성된 제2 콘택 플러그(318a) 및 제3 콘택 플러그(318a)와 전기적으로 연결되고 층간 절연층(312) 내에 형성된 제3 배선층(318b)을 포함할 수 있다. 광전 소자(300-6)는 광 집적 회로 기판(302-2)에 전기 집적 회로 소자(EICD)를 더 집적하여 전기 신호를 용이하게 조절할 수 있다.
도 9는 본 발명의 기술적 사상의 제7 실시예에 의한 광전 소자를 설명하기 위하여 도시한 단면도이다.
구체적으로, 광전 소자(300-7)는 도 8의 광전 소자(300-6)와 비교할 때, 국부 트랜치(304a) 내에 매립된 매립 절연층(320)의 내부에 매립 절연층(320)과 전기적으로 절연되게 광전 변환층(306)을 형성한 것을 제외하고는 동일할 수 있다. 광전 소자(300-7)는 광 검출 소자(photodetector, PD)와 전기 집적 회로 소자(EICD)를 포함할 수 있다. 도 9에서, 도 8과 동일한 참조번호는 동일한 부재를 나타낸다. 도 9에서, 도 8과 동일한 내용은 간단히 설명하거나 생략한다.
국부 트랜치(304a)의 바닥(304S)과 이격되어 광전 변환층(306)이 형성되어 있다. 국부 트랜치(304a)에 매립 절연층(320)이 매립되어 있다. 국부 트랜치(304a)의 바닥에는 매립 절연층(320)이 형성되어 있다. 국부 트랜치(304a)에 매립된 매립 절연층(320)의 내부에 매립 절연층(320)과 전기적으로 절연되게 광전 변환층(306)이 형성되어 있다. 광전 변환층(306)은 국부 트랜치(304a)의 바닥(304S) 및 국부 트랜치(304a) 내에서 벌크 실리콘층(303a)의 표면(304S)으로부터 이격되어 국부 트랜치(304a)에 매립되어 있다.
광전 변환층(306)의 제1 부분, 즉 제2 반도체층(306b)의 표면상의 일부분과 전기적으로 연결된 제1 도전 라인(308) 및 광전 변환층(306)의 제2 부분, 즉 제2 반도체층(306b)의 표면상의 일부분과 전기적으로 연결된 제2 도전 라인(310)을 더 포함한다.
이에 따라, 광전 소자(300-7)는 제1 도전 라인(308) 및 제2 도전 라인(310)이 제2 반도체층(306b)의 표면에 서로 떨어져 형성되므로 수평형(lateral) 광전 소자일 수 있다. 수평형 광전 소자는 금속-반도체-금속 포토 다이오드일 수 있다. 매립 절연층(320) 상에는 광 도파로층(WG)이 형성되어 있다. 광 도파로층(WG)으로 유입된 광 신호는 광전 변환층(306)을 포함하는 수평형 광전 소자(300-7)에서 전기신호로 변경할 수 있다.
도 10은 본 발명의 기술적 사상의 제8 실시예에 의한 광전 소자를 설명하기 위하여 도시한 단면도이다.
구체적으로, 광전 소자(300-8)는 도 9의 광전 소자(300-7)와 비교할 때, 광 집적 회로 기판(302-2)을 구성하는 벌크 실리콘층(303a) 상에 광 도파로층(WG)을 형성하는 것을 제외하고는 동일할 수 있다. 광전 소자(300-8)는 광 검출 소자(photodetector, PD) 및 전기 집적 회로 소자(EICD)를 포함할 수 있다. 도 10에서, 도 9와 동일한 참조번호는 동일한 부재를 나타낸다. 도 10에서, 도 9와 동일한 내용은 간단히 설명하거나 생략한다.
광 집적 회로 기판(302-2)을 구성하는 벌크 실리콘층(303a) 상에 광 도파로층(WG)이 형성되어 있다. 벌크 실리콘층(303a) 상의 광 도파로층(WG)은 벌크 실리콘층(303a)을 씨드층으로 하여 에피 성장된 결정질 실리콘층일 수 있다.
광전 소자(300-8)는 매립 절연층(320) 및 벌크 실리콘층(303a)에 광 도파로층(WG)을 포함하여 광 신호를 보다 용이하게 유입할 수 있다. 이에 따라, 광전 변환층(306)을 포함하는 수평형 광전 소자에서 광 신호를 전기 신호로 용이하게 변경할 수 있다.
도 11은 본 발명의 기술적 사상의 제9 실시예에 의한 광전 소자를 설명하기 위하여 도시한 단면도이다.
구체적으로, 광전 소자(300-9)는 도 9 및 도 10의 광전 소자(300-7, 300-8)와 비교할 때, 광 집적 회로 기판(302)을 SOI 기판으로 구성한 것을 제외하고는 동일할 수 있다. 광전 소자(300-9)는 광 검출 소자(photodetector, PD)와 전기 집적 회로 소자(EICD)를 포함할 수 있다. 도 11에서, 도 9 및 도 10과 동일한 참조번호는 동일한 부재를 나타낸다. 도 11에서, 도 9 및 도 10과 동일한 내용은 간단히 설명하거나 생략한다.
광 집적 회로 기판(302)은 베이스 실리콘층(302a), 베이스 실리콘층(302a) 상에 형성된 매립 절연층(302b) 및 매립 절연층(302b) 상에 형성된 실리콘층(302c)을 포함하는 SOI(Silicon On Insulator) 기판일 수 있다. 실리콘층(302c)은 패터닝되어 광 도파로층(WG) 역할을 수행할 수 있다. 실리콘층(302c)은 패터닝되어 전기 집적 회로 소자(EICD)의 활성층 역할을 수행할 수 있다.
광 집적 회로 기판(302)을 구성하는 매립 절연층(302b)의 내부에 국부 트랜치(304b)가 형성될 수 있다. 국부 트랜치(304b)의 바닥은 베이스 실리콘층(302a)의 표면(302S)과 이격되어 형성될 수 있다. 광전 변환층(306)은 베이스 실리콘층(302a)의 표면(302S)으로부터 이격되어 국부 트랜치(304b)에 매립되어 있다. 다시 말해, 광전 변환층(306)은 베이스 실리콘층(302a)의 베이스 실리콘층(302a)의 표면(302S)으로부터 이격되어 매립 절연층(202b)에 매립되어 있다. 광 도파로층(WG)으로 유입된 광 신호는 광전 변환층(306)을 포함하는 수평형 광전 소자(300-9)에서 전기신호로 변경할 수 있다.
도 12는 본 발명의 기술적 사상의 제10 실시예에 의한 광전 소자를 설명하기 위하여 도시한 단면도이다.
구체적으로, 광전 소자(300-10)는 도 2의 광전 소자(300-1)와 비교할 때, 광 도파로층(WG)이 광전 변환층(306)의 일측면과 광적으로 커플링(coupling)되어 있는 것을 제외하고는 동일할 수 있다. 광전 소자(300-10)는 광 검출 소자(photodetector, PD)일 수 있다. 도 12에서, 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 도 12에서, 도 2와 동일한 내용은 간단히 설명하거나 생략한다.
국부 트랜치(304)의 내부에는 광전 변환층(306)이 매립되어 있다. 광전 변환층(306)은 제1 반도체층(306a) 및 제1 반도체층(306a) 상에 형성된 제2 반도체층(306b)을 포함할 수 있다. 광전 변환층(306)은 실리콘(Si)층 또는 저마늄(Ge)층일 수 있다.
광 집적 회로 기판(302)을 구성하는 실리콘층(302c)은 패터닝되어 광 도파로층(WG) 역할을 수행할 수 있다. 광 도파로층(WG)은 도 1의 광 도파로층(104)에 해당할 수 있다. 도 12의 EL1 부분으로 표시한 바와 같이 광 도파로층(WG)의 일측면은 광전 변환층(306)의 일측면, 즉 제2 반도체층(306b)의 일측면과 광적으로 커플링되어 있다. 광 도파로층(WG, 104)으로 유입된 광 신호는 광전 변환층(306)을 포함하는 PIN 포토 다이오드와 광적으로 커플링되어 전기 신호로 용이하게 변경될 수 있다.
도 13 내지 도 16은 도 12의 광 도파로층과 광전 변환층과의 광적 커플링 관계를 설명하기 위한 단면도들이다.
구체적으로, 도 13 내지 도 16의 EL1a, EL1b, EL1c 및 El1d로 도시한 바와 같이 도 12의 광 도파로층(WG)은 광전 변환층(306)과 광적으로 용이하게 커플링될 수 있다. 도 13 내지 도 16에서, 동일한 참조번호는 동일한 부재를 나타낸다.
도 13에 도시한 바와 광 도파로층(WG)의 일측면은 반도체층(306a-1)으로 구성된 광전 변환층(306)의 일측면과 광적으로 커플링되어 있을 수 있다. 광 도파로층(WG)의 상부 표면은 광전 변환층(306)의 상부 표면보다 낮게 위치할 수 있다. 광전 변환층(306)의 상부 표면이 광 집적 회로 기판의 베이스 실리콘층(302a) 상에서 수직 방향으로 광 도파로층(WG)의 상부 표면보다 높게 형성되어 있다. 반도체층(306a-1)은 실리콘층 또는 저마뮴층으로 구성될 수 있다. 일 실시예에서, 반도체층(306a-1)은 저마뮴층으로 구성될 수 있다.
도 14에 도시한 바와 같이, 광 도파로층(WG)의 일측면은 반도체층(306a-2, 306b-1)으로 구성된 광전 변환층(306)의 일측면과 광적으로 커플링되어 있을 수 있다. 광 도파로층(WG)의 상부 표면은 광전 변환층(306)의 상부 표면보다 높게 위치할 수 있다. 광전 변환층(306)의 상부 표면이 광 집적 회로 기판의 베이스 실리콘층(302a) 상에서 수직 방향으로 광 도파로층(WG)의 상부 표면보다 낮게 위치한다.
광전 변환층(306)은 제1 반도체층(306a-2)과, 제1 반도체층(306a-2) 및 광 도파로층(WG) 상에 형성된 제2 반도체층(306b-1)으로 구성될 수 있다. 제2 반도체층(306b-1)은 광 도파로층(WG)의 일부 표면에 형성될 수 있다. 광전 변환층(306)은 광 도파로층(WG)의 상부로 연장되어 형성될 수 있다.
광전 변환층(306)은 실리콘(Si)층 또는 저마늄(Ge)층일 수 있다. 광전 변환층(306)은 결정질의 실리콘(Si)층 또는 결정질의 저마늄(Ge)층일 수 있다. 일 실시예에서, 제1 반도체층(306a-2)은 저마뮴층으로 구성될 수 있고, 제2 반도체층(306b-1)은 실리콘층일 수 있다.
도 15에 도시한 바와 같이, 광 도파로층(WG)의 일측면은 반도체층(306a, 306b)으로 구성된 광전 변환층(306)의 일측면과 광적으로 커플링되어 있을 수 있다. 광 도파로층(WG)의 상부 표면은 광전 변환층(306)의 상부 표면과 동일 위치에 위치할 수 있다.
광전 변환층(306)은 제1 반도체층(306a)과, 제1 반도체층(306a) 상에 제2 반도체층(306b)으로 구성될 수 있다. 광전 변환층(306)은 실리콘(Si)층 또는 저마늄(Ge)층일 수 있다. 일 실시예에서, 제1 반도체층(306a)은 저마뮴층으로 구성될 수 있고, 제2 반도체층(306b)은 실리콘층일 수 있다.
제2 반도체층(306b)의 일 표면에는 광 커플러(322)가 형성될 수 있다. 광 커플러(322)가 형성될 경우 광 도파로층(WG)으로부터 광전 변환층(306)과 광적으로 커플링되어 전기 신호로 용이하게 변경될 수 있다.
도 16에 도시한 바와 같이, 광 도파로층(WG)의 일측면은 반도체층(306a, 306b)으로 구성된 광전 변환층(306)의 일측면과 광적으로 커플링되어 있을 수 있다. 광 도파로층(WG)의 상부 표면은 광전 변환층(306)의 상부 표면과 동일 위치에 위치할 수 있다.
광전 변환층(306)은 제1 반도체층(306a) 및 제2 반도체층(306b)으로 구성될 수 있다. 제1 반도체층(306a) 및 제2 반도체층(306b) 사이에는 절연층(324)이 형성될 수 있다. 절연층(324)은 실리콘 산화층으로 형성될 수 있다.
도 17은 도 15의 광 커플러의 일 실시예를 설명하기 위하여 도시한 단면도이다.
구체적으로, 광 커플러(322)는 그레이팅 커플러일 수 있다. 광 커플러(322)는 반도체층(206)의 표면에 그레이팅, 즉, 격자(G1, G2)를 형성함으로써 구현할 수 있다. 광 커플러(322)는 광이 격자(G1, G2)를 만나면서 회절하는 특성을 이용하여, 광을 송수신할 수 있고, 격자(G1, G2)의 간격을 조절함으로써 광을 필터링할 수도 있다.
광 커플러(322)에 형성되는 그레이팅의 사이즈, 즉 그레이팅의 주기는 입사되는 광의 폭(w)과 파수 벡터(k-vector)에 의해 결정될 수 있다. 그에 따라, 광 커플러(322)에 적절한 그레이팅이 형성됨으로써, 입사광이 높은 광 커플링 효율을 가지고 광 커플러(322)에 광 결합할 수 있다.
도 18은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 소자의 평면도이다.
구체적으로, 집적 회로 소자(1100)는 도 1의 집적 회로 소자(1000)와 비교할 때, 광 집적 회로 기판(100) 상에 광 소자로써 광전 소자(300) 및 전광 소자(380)가 분리됨과 아울러 광 변조기 소자(385)가 더 집적된 것을 제외하고는 동일할 수 있다. 광 변조기 소자(385)는 MOD(modulating device) 소자일 수 있다. 도 18에서 도 1과 동일한 참조번호는 동일한 부재를 나타내며, 편의상 중복되는 설명은 간단히 설명하거나 생략한다.
전기 인터페이스(500)의 인터페이스 배선 라인(503)을 통하여 전달되는 전기 신호는 회로 배선 라인(103)을 통하여 전기 집적 회로 소자(200), 전광 소자(380) 및 광 변조기 소자(385)로 전달될 수 있다. 전광 소자(380)는 광 신호를 발생하여 광 변조기 소자(385)로 전달될 수 있다.
광 변조기 소자(385)는 회로 배선 라인(103)을 통하여 전달되는 전기 신호에 따라 광 신호를 변조하여 광 도파로층(104)을 통하여 광 인터페이스(400)로 전달할 수 있다. 변조된 광 신호는 광 인터페이스(400)의 광 파이버(404)를 통하여 외부로 전달될 수 있다. 필요에 따라서, 전기 집적 회로 소자(200)는 회로 배선 라인(103)을 통하여 전광 소자(380)를 제어할 수 있다.
광 인터페이스(400)를 구성하는 광 파이버(404)를 통하여 수신되는 광 신호는 광 도파로층(104)을 통하여 광전 소자(300)로 수신될 수 있다. 광전 소자(300)는 광 신호를 전기 신호로 변환하여 전기 집적 회로 소자(200) 및 회로 배선 라인(103)을 통하여 전기 인터페이스(500)로 전달할 수 있다. 전기 신호는 전기 인터페이스(500)의 인터페이스 배선 라인(503)을 통하여 외부로 전달될 수 있다.
도 19는 본 발명의 기술적 사상에 의한 집적 회로 소자를 포함하는 집적 회로 시스템을 설명하기 위한 도면이다.
구체적으로, 집적 회로 시스템(2000)은 접속 시스템(2013)을 경유하여 적어도 하나의 메모리 모듈(2008)과 통신할 수 있는 중앙처리장치(CPU, 2002)를 포함한다. 메모리 모듈(2008)은 예컨대, 듀얼 인라인 메모리 모듈(DIMM)일 수 있다. DIMM은 DRAM 모듈일 수 있다. 메모리 모듈(2008)은 복수개의 개별 메모리 회로(2020), 예컨대 DRAM 메모리 회로를 포함할 수 있다.
본 실시예에서, CPU(2002) 및 메모리 모듈(2008)은 전기 신호를 발생하거나 처리한다. 접속 시스템(2013)은 CPU(2002) 및 메모리 모듈(2008) 사이에 광 신호를 전달하는 광 통신 채널(2012), 예컨대 광 파이버를 포함할 수 있다.
CPU(2002) 및 메모리 모듈(2008)은 전기 신호를 이용하기 때문에, 광 통신 채널(2012) 상에서 전달을 위해 CPU(2002) 및 메모리 모듈 (2008)의 전기 신호를 광 신호로 변환하는 전광 변환이 요구된다. 또한, 광전 변환은 광 통신 채널(2012) 상의 광 신호를 CPU(2002) 및 메모리 모듈(2008)에 처리를 위한 전기 신호로 변환하는 것이 요구된다.
접속 시스템(2013)은 광 통신 채널(2012)의 양측에 집적 회로 소자(2004, 2006)를 포함할 수 있다. 집적 회로 소자(2004, 2006)는 본 발명의 기술적 사상의 집적 회로 소자(1000, 1100)에 해당할 수 있다. 광 통신 채널(2012)은 광 인터페이스일 수 있다.
CPU(2002)는 전기 버스(2010)를 경유하여 집적 회로 소자(2004)와 전기 신호를 송수신할 수 있다. 메모리 모듈(2008)은 전기 버스(2014)를 경유하여 집적 회로 소자(2006)와 전기 신호를 송수신한다. 집적 회로 소자(2004, 2006)들은 서로 광 신호를 송수신할 수 있다. 전기 버스(2010, 2014)는 전기 인터페이스일 수 있다.
집적 회로 소자(2004)는 광전 소자(2016) 및 전광 소자(2017)를 포함할 수 있다. 집적 회로 소자(2006)는 광전 소자(2018) 및 전광 소자(2019)를 포함할 수 있다. 전광 소자(2017, 2019)는 광 통신 채널(2012), 예컨대, 광 파이버쪽으로 광 신호를 송신할 수 있다. 광전 소자(2016, 2018)는 광 통신 채널(2012)로부터 광 신호를 수신할 수 있다. 광전 소자(2016, 2018)는 본 발명의 기술적 사상의 광전 소자(300)에 해당할 수 있다.
도 20은 본 발명의 기술적 사상에 의한 집적 회로 소자를 포함하는 컴퓨터 시스템을 설명하기 위한 블록도이다.
구체적으로, 컴퓨터 시스템(2200)은 어떠한 종류의 신호 처리 시스템, 디스플레이(display) 시스템, 통신(communication) 시스템 또는 신호가 광적으로 전송될 수 있는 다른 시스템을 포함할 수 있다.
컴퓨터 시스템(2200)은 광 버스(2250)에 의해 다른 요소와 통신할 수 있는 프로세서(2210)를 포함할 수 있다. 프로세서(2210)는 본 발명의 기술적 사상에 의한 집적 회로 소자(1000, 1100)를 포함할 수 있다.
반도체 메모리 장치(2220)는 광 버스(2250)에 커플링되어 있다. 반도체 메모리 장치(2220)는 본 발명 사상에 의한 집적 회로 소자(1000, 1100) 를 포함할 수 있다. 이에 따라, 반도체 메모리 장치(2220)는 광 버스(2250)에 의해 다른 요소와 통신할 수 있다. 전원 공급 장치(2240)는 광 버스(2250)에 의해 다른 요소와 통신할 수 있다. 사용자 인터페이스(2230)는 사용자쪽으로 및 그로부터 입력/출력을 제공할 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1000: 집적 회로 소자, 100: 광 집적 회로 기판, 104: 광 도파로층, 200: 전기 집적 회로 소자, 300: 광전 소자, 306: 광전 변환층, 308, 310: 도전 라인, 400: 광 인터페이스, 404: 광 파이버, 500: 전기 인터페이스

Claims (10)

  1. 광 집적 회로 기판;
    상기 광 집적 회로 기판의 내부에 형성된 국부(local) 트랜치; 및
    상기 국부 트랜치의 내부에 매립된 광전 변환층을 포함하는 광전 소자를 구비하되,
    상기 광 집적 회로 기판은 벌크 실리콘 기판으로 구성되고, 상기 광전 변환층을 포함하는 광전 소자와 광적으로 연결된 광 도파로층을 더 포함하고, 및 상기 광 도파로층은 상기 벌크 실리콘 기판 상에 형성되는 것을 특징으로 하는 집적 회로 소자.
  2. 제1항에 있어서, 상기 광 집적 회로 기판과 전기적으로 연결된 제1 도전 라인 및 상기 광전 변환층과 전기적으로 연결된 제2 도전 라인을 더 포함하고,
    상기 제1 도전 라인은 상기 국부 트랜치의 내부 또는 상기 국부 트랜치의 외부에 형성되고,
    상기 광전 소자는 수직형(vertical) 광전 소자로 구성되는 것을 특징으로 하는 집적 회로 소자.
  3. 삭제
  4. 삭제
  5. 광 집적 회로 기판;
    상기 광 집적 회로 기판의 내부에 형성된 국부(local) 트랜치;
    상기 국부 트랜치에 매립된 매립 절연층; 및
    상기 국부 트랜치에 매립된 상기 매립 절연층의 내부에 상기 매립 절연층과 전기적으로 절연되게 형성된 광전 변환층을 포함하는 광전 소자를 구비하는 것을 특징으로 하는 집적 회로 소자.
  6. 제5항에 있어서, 상기 광전 변환층의 제1 부분과 전기적으로 연결된 제1 도전 라인 및 상기 광전 변환층의 제2 부분과 전기적으로 연결된 제2 도전 라인을 더 포함하고,
    상기 광전 소자는 수평형(lateral) 광전 소자로 구성하는 것을 특징으로 하는 집적 회로 소자.
  7. 제5항에 있어서, 상기 광 집적 회로 기판은 베이스 실리콘층, 상기 베이스 실리콘층 상에 형성된 상기 매립 절연층 및 상기 매립 절연층 상에 형성된 실리콘층을 포함하는 SOI 기판으로 구성되고, 상기 광전 소자는 상기 베이스 실리콘층의 일 표면과 이격되는 것을 특징으로 하는 집적 회로 소자.
  8. 제5항에 있어서, 상기 광 집적 회로 기판은 벌크 실리콘 기판으로 구성되고,
    상기 광전 변환층은 상기 국부 트랜치의 하부와 상기 매립 절연층에 의해 이격되고,
    상기 광전 소자와 광적으로 연결된 광 도파로층을 더 포함하고,
    상기 광 도파로층은 상기 벌크 실리콘 기판 상에 형성되는 것을 특징으로 하는 집적 회로 소자.
  9. 광 집적 회로 기판;
    상기 광 집적 회로 기판의 내부에 형성된 국부 트랜치;
    상기 국부 트랜치의 내부에 매립되거나, 상기 국부 트랜치에 매립된 매립 절연층의 내부에 매립된 광전 변환층을 포함하는 광전 소자; 및
    상기 광전 변환층과 광적으로 커플링된 광 도파로층을 포함하는 것을 특징으로 하는 집적 회로 소자.
  10. 제9항에 있어서, 상기 광전 변환층의 상부 표면이 상기 광 집적 회로 기판 상에서 수직 방향으로 상기 광 도파로층의 상부 표면보다 낮고,
    상기 광전 변환층은 상기 광 도파로층의 상부로 연장되어 형성되는 것을 특징으로 하는 집적 회로 소자.
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