KR102600080B1 - Counter-based Digital CDR - Google Patents

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KR102600080B1
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강진구
김현인
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인하대학교 산학협력단
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Abstract

카운터 기반 디지털 클럭 및 데이터 복원 회로 및 그 동작 방법이 제시된다. 본 발명에서 제안하는 카운터 기반 디지털 클럭 및 데이터 복원 회로는 주파수 방향 신호 및 복수의 모드 신호를 이용하여 목표 주파수를 찾기 위한 FLL(Frequency Locked Loop) 동작을 수행하는 FD(Frequency Detector), 위상 잠금을 위한 PLL(Phase Locked Loop) 동작을 수행하는 PD(Phase Detector) 및 상기 FD의 주파수 방향 신호 및 PD의 출력을 이용하여, 데이터를 복원하기 위해 클럭을 데이터 위상의 정중앙에 맞추도록 제어하는 DCO(Digitally Controlled Oscillator)를 포함한다. A counter-based digital clock and data recovery circuit and its operating method are presented. The counter-based digital clock and data recovery circuit proposed in the present invention is an FD (Frequency Detector) that performs a Frequency Locked Loop (FLL) operation to find the target frequency using a frequency direction signal and a plurality of mode signals, and an FD (Frequency Detector) for phase locking. A PD (Phase Detector) that performs a PLL (Phase Locked Loop) operation, and a DCO (Digitally Controlled Device) that uses the frequency direction signal of the FD and the output of the PD to control the clock to be aligned with the exact center of the data phase to restore data. Oscillator).

Description

카운터 기반 디지털 클럭 및 데이터 복원 회로{Counter-based Digital CDR}Counter-based digital clock and data recovery circuit {Counter-based Digital CDR}

본 발명은 카운터 기반 디지털 클럭 및 데이터 복원 회로 및 그 동작 방법에 관한 것이다. The present invention relates to a counter-based digital clock and data recovery circuit and a method of operating the same.

최근 고속 직렬 통신 기술이 발전함에 따라, 인터페이스 수신단 회로의 클럭 및 데이터 복원 회로(Clock and Data Recovery; CDR)에 대한 중요성이 높아져, 이에 대한 많은 연구가 진행되고 있다. 특히, 외부 X-TAL을 사용하지 않고 클럭과 데이터를 복원하는 CDR(Referenceless CDR), 오버 샘플링(Over-sampling) 기법을 통해 발진기의 발진 주파수보다 더 빠른 데이터를 처리할 수 있는 서브-레이트(Sub-rate) CDR, 그리고 기존의 아날로그(Analog) CDR을 디지털(Digital)화하여 PVT(Process Voltage Temperature) 변화와 잡음에 강하고 다양한 공정에 대한 이식성이 높아지는 디지털 CDR에 대한 많은 연구가 진행되고 있다. As high-speed serial communication technology has recently developed, the importance of clock and data recovery (CDR) circuits in interface receiving circuits has increased, and much research is being conducted on this. In particular, CDR (Referenceless CDR), which restores clocks and data without using an external A lot of research is being conducted on digital CDR, which is resistant to PVT (Process Voltage Temperature) changes and noise and has increased portability for various processes by digitizing the existing analog CDR.

본 발명이 이루고자 하는 기술적 과제는 카운터 기반 주파수 탐색기를 사용하여, 클럭 및 데이터를 복원하는 디지털 CDR 회로 및 그 동작 방법을 제안한다. 제안하는 디지털 CDR 회로는 Mode.1 , Mode.2, Mode.3, Mode.4를 순서대로 바꾸면서 클럭 및 데이터를 복원하며, Mode.3에서 미세 주파수 잠금을 위해, 방향(Direction)이 바뀔 때 마다 FLL의 이득을 낮추고, 바뀌는 횟수를 카운팅한다.The technical problem to be achieved by the present invention is to propose a digital CDR circuit and its operating method for recovering clock and data using a counter-based frequency searcher. The proposed digital CDR circuit restores clock and data by changing Mode.1, Mode.2, Mode.3, and Mode.4 in order, and for fine frequency locking in Mode.3, whenever the direction changes. Lower the gain of FLL and count the number of changes.

일 측면에 있어서, 본 발명에서 제안하는 카운터 기반 디지털 클럭 및 데이터 복원 회로는 주파수 방향 신호 및 복수의 모드 신호를 이용하여 목표 주파수를 찾기 위한 FLL(Frequency Locked Loop) 동작을 수행하는 FD(Frequency Detector), 위상 잠금을 위한 PLL(Phase Locked Loop) 동작을 수행하는 PD(Phase Detector) 및 상기 FD의 주파수 방향 신호 및 PD의 출력을 이용하여, 데이터를 복원하기 위해 클럭을 데이터 위상의 정중앙에 맞추도록 제어하는 DCO(Digitally Controlled Oscillator)를 포함한다. In one aspect, the counter-based digital clock and data recovery circuit proposed in the present invention uses a frequency detector (FD) that performs a frequency locked loop (FLL) operation to find the target frequency using a frequency direction signal and a plurality of mode signals. , Using a PD (Phase Detector) that performs a PLL (Phase Locked Loop) operation for phase locking, the frequency direction signal of the FD, and the output of the PD, the clock is controlled to be aligned with the exact center of the data phase to restore data. It includes a Digitally Controlled Oscillator (DCO).

본 발명의 실시예에 따른 FD는 주파수 방향을 결정하는 FDS 블록, 상기 FDS 블록으로부터 주파수 방향 신호를 입력 받아 가변 가능한 펄스를 발생시키는 CNT_GD(Gain Dropper) 및 GDC 블록 및 CNT_GD 블록으로부터 가변 가능한 펄스를 입력 받아 고속 펄스와 저속 펄스를 연결하는 CNT_Des 블록을 포함한다. FD according to an embodiment of the present invention includes an FDS block that determines the frequency direction, a CNT_GD (Gain Dropper) that receives a frequency direction signal from the FDS block and generates a variable pulse, and inputs variable pulses from the GDC block and the CNT_GD block. It includes a CNT_Des block that connects high-speed pulses and low-speed pulses.

본 발명의 실시예에 따른 FD는 데이터 복원 동작을 수행하기 위한 상기 DCO의 주파수가 목표 주파수보다 빨라지도록 상기 PD의 출력과 복원된 데이터의 에지 개수를 비교하여 주파수 방향 신호를 생성한다. The FD according to an embodiment of the present invention generates a frequency direction signal by comparing the output of the PD and the number of edges of the restored data so that the frequency of the DCO for performing the data restoration operation is faster than the target frequency.

본 발명의 실시예에 따른 PD는 샘플링된 병렬 데이터를 직렬화하여 복원 데이터를 생성하고, 상기 FD의 FDS 블록에서 카운팅 동작을 통해 지연 입력 데이터와 복원된 데이터의 에지 개수를 비교한다. The PD according to an embodiment of the present invention generates restored data by serializing sampled parallel data, and compares the number of edges of the delayed input data and the restored data through a counting operation in the FDS block of the FD.

또 다른 일 측면에 있어서, 본 발명에서 제안하는 카운터 기반 디지털 클럭 및 데이터 복원 회로의 동작 방법은 FD를 통해 주파수 방향 신호 및 복수의 모드 신호를 이용하여 목표 주파수를 찾기 위한 FLL(Frequency Locked Loop) 동작을 수행하는 단계, PD를 통해 위상 잠금을 위한 PLL(Phase Locked Loop) 동작을 수행하는 단계 및 상기 FD의 주파수 방향 신호 및 PD의 출력을 이용하여, 클럭을 데이터 위상의 정중앙에 맞추도록 제어하며 데이터를 복원하는 단계를 포함한다. In another aspect, the operating method of the counter-based digital clock and data recovery circuit proposed in the present invention includes a frequency locked loop (FLL) operation to find the target frequency using a frequency direction signal and a plurality of mode signals through FD. A step of performing a PLL (Phase Locked Loop) operation for phase locking through the PD, and using the frequency direction signal of the FD and the output of the PD, controlling the clock to be aligned with the exact center of the data phase and data It includes steps to restore.

본 발명의 실시예에 따른 FD를 통해 주파수 방향 신호 및 복수의 모드 신호를 이용하여 목표 주파수를 찾기 위한 FLL(Frequency Locked Loop) 동작을 수행하는 단계는 잘못된 주파수 방향을 설정하는 것을 방지하기 위해, 지연 입력 데이터의 에지 카운터의 오버플로우 신호를 기다리는 모드1 단계, CLK/2 신호를 이용하여 조세하게 주파수를 획득하는 모드2 단계 및 CLK/4 신호를 이용하여 미세한 주파수 획득하는 모드3 단계를 포함한다. The step of performing a Frequency Locked Loop (FLL) operation to find the target frequency using a frequency direction signal and a plurality of mode signals through FD according to an embodiment of the present invention involves delay to prevent setting the wrong frequency direction. It includes a mode 1 step of waiting for the overflow signal of the edge counter of the input data, a mode 2 step of finely acquiring the frequency using the CLK/2 signal, and a mode 3 step of finely acquiring the frequency using the CLK/4 signal.

본 발명의 실시예에 따른 PD를 통해 위상 잠금을 위한 PLL(Phase Locked Loop) 동작을 수행하는 단계는 PD의 출력을 이용하여, 클럭을 데이터 위상의 정중앙에 맞추도록 제어한다.The step of performing a PLL (Phase Locked Loop) operation for phase locking through a PD according to an embodiment of the present invention uses the output of the PD to control the clock to be aligned with the exact center of the data phase.

본 발명의 실시예들에 따르면 카운터 기반 주파수 탐색기를 사용하여, 클럭 및 데이터를 복원하는 디지털 CDR 회로를 통해 Mode.1 , Mode.2, Mode.3, Mode.4를 순서대로 바꾸면서 클럭 및 데이터를 복원하며, Mode.3에서 미세 주파수 잠금을 위해, 방향(Direction)이 바뀔 때 마다 FLL의 이득을 낮추고, 바뀌는 횟수를 카운팅할 수 있다. 정상적인 데이터 복원을 하면, FLL을 차단하게 되고, Mode.4로 변경되어 PLL 동작을 통해 데이터를 복원한다. According to embodiments of the present invention, the clock and data are restored by sequentially changing Mode.1, Mode.2, Mode.3, and Mode.4 through a digital CDR circuit that restores the clock and data using a counter-based frequency seeker. For fine frequency locking in Mode.3, the gain of FLL can be lowered every time the direction changes and the number of changes can be counted. When normal data restoration is performed, the FLL is blocked and changes to Mode.4 to restore data through PLL operation.

도 1은 본 발명의 일 실시예에 따른 카운터 기반 디지털 클럭 및 데이터 복원 회로를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 주파수 탐색기의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 위상 탐색기의 일부와 주파수 방향 결정기의 블록도이다.
도 4는 본 발명의 일 실시예에 따른 카운터 기반 디지털 클럭 및 데이터 복원 회로의 동작 방법을 설명하기 위한 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 CDR의 주파수 획득 시뮬레이션 결과이다.
도 6은 본 발명의 일 실시예에 따른 CDR의 주파수 획득과 모드 변경 시뮬레이션 결과이다. 1 is a diagram illustrating a counter-based digital clock and data recovery circuit according to an embodiment of the present invention.
Figure 2 is a block diagram of a frequency searcher according to an embodiment of the present invention.
Figure 3 is a block diagram of a portion of a phase searcher and a frequency direction determiner according to an embodiment of the present invention.
FIG. 4 is a flowchart illustrating a method of operating a counter-based digital clock and data recovery circuit according to an embodiment of the present invention.
Figure 5 is a simulation result of frequency acquisition of CDR according to an embodiment of the present invention.
Figure 6 shows the results of CDR frequency acquisition and mode change simulation according to an embodiment of the present invention.

이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the attached drawings.

도 1은 본 발명의 일 실시예에 따른 카운터 기반 디지털 클럭 및 데이터 복원 회로를 나타내는 도면이다. 1 is a diagram illustrating a counter-based digital clock and data recovery circuit according to an embodiment of the present invention.

제안하는 카운터 기반 디지털 클럭 및 데이터 복원 회로는 지연 블록(Delay Block), FD(Frequency Detector), PD(Phase Detector), DLF(Digital Loop Filter) 및 DCO(Digitally Controlled Oscillator)를 포함한다. The proposed counter-based digital clock and data recovery circuit includes a delay block, frequency detector (FD), phase detector (PD), digital loop filter (DLF), and digitally controlled oscillator (DCO).

본 발명의 실시예에 따른 FD는 주파수 방향 신호 및 복수의 모드 신호를 이용하여 목표 주파수를 찾기 위한 FLL(Frequency Locked Loop) 동작을 수행한다. The FD according to an embodiment of the present invention performs a frequency locked loop (FLL) operation to find the target frequency using a frequency direction signal and a plurality of mode signals.

본 발명의 실시예에 따른 FD는 FDS 블록, CNT_GD(Gain Dropper), GDC 블록 및 CNT_Des 블록을 포함한다. FD according to an embodiment of the present invention includes an FDS block, CNT_GD (Gain Dropper), GDC block, and CNT_Des block.

본 발명의 실시예에 따른 FDS 블록은 주파수 방향을 결정한다. The FDS block according to an embodiment of the present invention determines the frequency direction.

본 발명의 실시예에 따른 FDS 블록은 지연된 입력 데이터(DDelay)의 에지 개수와 복원된 데이터(DRec)의 에지 개수를 비교하여 주파수 방향(Direction)을 결정한다. The FDS block according to an embodiment of the present invention determines the frequency direction by comparing the number of edges of the delayed input data (D Delay ) and the number of edges of the restored data (D Rec ).

본 발명의 실시예에 따른 CNT_GD(Gain Dropper) 및 GDC 블록은 상기 FDS 블록으로부터 주파수 방향 신호를 입력 받아 가변 가능한 펄스를 발생시킨다. The CNT_GD (Gain Dropper) and GDC block according to an embodiment of the present invention receives a frequency direction signal from the FDS block and generates a variable pulse.

CLK/N, FDG 신호 및 모드(Mode) 신호를 이용하여 방향이 바뀔 때 마다, 이득을 낮춰가면서 CNT_Des 블록으로 펄스를 보내게 된다. Whenever the direction changes using the CLK/N, FDG signal, and mode signal, a pulse is sent to the CNT_Des block while lowering the gain.

본 발명의 실시예에 따른 CNT_Des 블록은 CNT_GD 블록으로부터 가변 가능한 펄스를 입력 받아 고속 펄스와 저속 펄스를 연결한다. The CNT_Des block according to an embodiment of the present invention receives variable pulses from the CNT_GD block and connects high-speed pulses and low-speed pulses.

CNT_Des 블록은 고속 블록과 저속 블록을 연결해주는 역할을 한다. 고속으로 들어오는 CNT_GD의 출력 신호(Pulse)를 병렬화 시켜 저속으로 만들고, DLF가 업데이트 될 때까지 비트 값을 저장하는 역할을 하게 된다. The CNT_Des block serves to connect high-speed blocks and low-speed blocks. It parallelizes the output signal (pulse) of CNT_GD coming in at high speed to make it low speed, and stores the bit value until the DLF is updated.

DLF를 업데이트 해주는 CLK/16의 상승 에지와 동기화되어 CNT_Des이 갖고 있던 출력 비트가 리셋(Reset)되며, 다음 고속 펄스를 받는 동작을 반복한다.The output bit of CNT_Des is reset in synchronization with the rising edge of CLK/16, which updates DLF, and the operation of receiving the next high-speed pulse is repeated.

본 발명의 실시예에 따른 PD는 위상 잠금을 위한 PLL(Phase Locked Loop) 동작을 수행한다. The PD according to an embodiment of the present invention performs a PLL (Phase Locked Loop) operation for phase locking.

본 발명의 실시예에 따른 FD는 데이터 복원 동작을 수행하기 위한 상기 DCO의 주파수가 목표 주파수보다 빨라지도록 상기 PD의 출력과 복원된 데이터의 에지 개수를 비교하여 주파수 방향 신호를 생성한다. The FD according to an embodiment of the present invention generates a frequency direction signal by comparing the output of the PD and the number of edges of the restored data so that the frequency of the DCO for performing the data restoration operation is faster than the target frequency.

상기 PD는 샘플링된 병렬 데이터를 직렬화하여 복원 데이터를 생성하고, 상기 FD의 FDS 블록에서 카운팅 동작을 통해 지연 입력 데이터와 복원된 데이터의 에지 개수를 비교한다. The PD serializes the sampled parallel data to generate restored data, and compares the number of edges of the delayed input data and the restored data through a counting operation in the FDS block of the FD.

본 발명의 실시예에 따른 DCO는 상기 FD의 주파수 방향 신호 및 PD의 출력을 이용하여, 데이터를 복원하기 위해 클럭을 데이터 위상의 정중앙에 맞추도록 제어한다. The DCO according to an embodiment of the present invention uses the frequency direction signal of the FD and the output of the PD to control the clock to be aligned with the exact center of the data phase to restore data.

도 2는 본 발명의 일 실시예에 따른 주파수 탐색기의 블록도이다. Figure 2 is a block diagram of a frequency searcher according to an embodiment of the present invention.

본 발명의 실시예에 따른 카운터 기반 하프 레이트 주파수 탐색기(Frequency Detector; FD)의 FDS 블록에서는 주파수 방향을 결정하는 역할을 한다. 지연된 입력 데이터(DDelay)의 에지 개수와 복원된 데이터(DRec)의 에지 개수를 비교하여 주파수 방향(Direction)을 결정한다. CNT_GD(Gain Dropper)와 GDC 블록에서는 가변 가능한 펄스 발생기 역할을 한다. CLK/N, FDG 신호 및 모드(Mode) 신호를 이용하여 방향이 바뀔 때 마다, 이득을 낮춰가면서 CNT_Des 블록으로 펄스를 보내게 된다. CNT_Des 블록은 고속 블록과 저속 블록을 연결해주는 역할을 한다. 고속으로 들어오는 CNT_GD의 출력 신호(Pulse)를 병렬화 시켜 저속으로 만들고, DLF가 업데이트 될 때까지 비트 값을 저장하는 역할을 하게 된다. DLF를 업데이트 해주는 CLK/16의 상승 에지와 동기화되어 CNT_Des이 갖고 있던 출력 비트가 리셋(Reset)되며, 다음 고속 펄스를 받는 동작을 반복한다. The FDS block of the counter-based half-rate frequency detector (FD) according to an embodiment of the present invention plays a role in determining the frequency direction. The frequency direction is determined by comparing the number of edges of the delayed input data (D Delay ) with the number of edges of the restored data (D Rec ). The CNT_GD (Gain Dropper) and GDC blocks serve as variable pulse generators. Whenever the direction changes using the CLK/N, FDG signal, and mode signal, a pulse is sent to the CNT_Des block while lowering the gain. The CNT_Des block serves to connect high-speed blocks and low-speed blocks. It parallelizes the output signal (pulse) of CNT_GD coming in at high speed to make it low speed, and stores the bit value until the DLF is updated. The output bit of CNT_Des is reset in synchronization with the rising edge of CLK/16, which updates DLF, and the operation of receiving the next high-speed pulse is repeated.

도 3은 본 발명의 일 실시예에 따른 위상 탐색기의 일부와 주파수 방향 결정기의 블록도이다. Figure 3 is a block diagram of a portion of a phase searcher and a frequency direction determiner according to an embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 PD(Phase Detector)의 일부와 주파수 방향 결정 블록(FDS)을 나타낸다. Figure 3 shows a portion of a PD (Phase Detector) and a frequency direction determination block (FDS) according to an embodiment of the present invention.

본 발명의 실시예에 따른 BBPD 블록에서 샘플링된 병렬 데이터 D0, D180은 Retimer 블록, Serializer 블록을 통과한다. 통과된 병렬 데이터는 직렬화 되어 복원 데이터(DRec)가 되며, FDS 블록에서 카운팅 동작을 통해 지연 입력 데이터(DDelay)와 에지 개수가 비교된다. 이 때, DCO의 주파수가 목표 주파수보다 작으면 정상적인 데이터 복원 동작이 불가능하다. 이에 따라 복원 데이터(DRec)의 에지 개수가 지연 입력 데이터(DDelay)의 에지 개수보다 적어지게 되고, CNT_D 신호가 먼저 나와서 방향은 0이된다. 반대로, DCO의 주파수가 목표 주파수와 같거나 빠른 경우에는 정상적인 데이터 복원을 하게 되어, 지연 입력 데이터(DDelay)와 복원 데이터(DRec)가 같은 에지 개수를 갖게 되는데, 지연 입력 데이터(DDelay)를 세는 카운터의 사이즈는 2n이고, 복원 데이터(DRec)를 세는 카운터의 사이즈는 2n - 1이기 때문에, CNT_R이 CNT_D보다 먼저 나오게 되어 방향이 1이 된다. 즉, 현재 주파수가 목표 주파수보다 작으면 방향이 0이 되고, 같거나 크면 1이 된다. Parallel data D0 and D180 sampled from the BBPD block according to an embodiment of the present invention pass through the Retimer block and Serializer block. The passed parallel data is serialized to become restored data (D Rec ), and the number of edges is compared with the delayed input data (D Delay ) through a counting operation in the FDS block. At this time, if the frequency of the DCO is less than the target frequency, normal data restoration operation is impossible. Accordingly, the number of edges of the restored data (D Rec ) becomes smaller than the number of edges of the delayed input data (D Delay ), and the CNT_D signal comes out first and the direction becomes 0. Conversely, if the frequency of the DCO is the same or faster than the target frequency, normal data restoration is performed, and the delayed input data (D Delay ) and the restored data (D Rec ) have the same number of edges. The size of the counter that counts is 2n , and the size of the counter that counts the restored data (D Rec ) is 2n - 1, so CNT_R comes out before CNT_D and the direction becomes 1. That is, if the current frequency is less than the target frequency, the direction becomes 0, and if it is equal to or greater than the target frequency, the direction becomes 1.

도 4는 본 발명의 일 실시예에 따른 카운터 기반 디지털 클럭 및 데이터 복원 회로의 동작 방법을 설명하기 위한 흐름도이다. FIG. 4 is a flowchart illustrating a method of operating a counter-based digital clock and data recovery circuit according to an embodiment of the present invention.

제안하는 카운터 기반 디지털 클럭 및 데이터 복원 회로의 동작 방법은 FD를 통해 주파수 방향 신호 및 복수의 모드 신호를 이용하여 목표 주파수를 찾기 위한 FLL(Frequency Locked Loop) 동작을 수행하는 단계(410), PD를 통해 위상 잠금을 위한 PLL(Phase Locked Loop) 동작을 수행하는 단계(420) 및 상기 FD의 주파수 방향 신호 및 PD의 출력을 이용하여, 클럭을 데이터 위상의 정중앙에 맞추도록 제어하며 데이터를 복원하는 단계(430)를 포함한다. The operating method of the proposed counter-based digital clock and data recovery circuit includes performing a frequency locked loop (FLL) operation to find the target frequency using a frequency direction signal and a plurality of mode signals through FD (410), PD A step of performing a PLL (Phase Locked Loop) operation for phase locking (420) and using the frequency direction signal of the FD and the output of the PD to control the clock to be aligned with the exact center of the data phase and restore the data. Includes (430).

먼저, 회로 구동 전 FLL동작을 결정하는 2개의 변수(FDG_EXT, Lock_N)를 결정한 뒤, 회로 구동을 시작하며, 모드(Mode) 1 내지 모드 3은 FLL, 모드 4는 PLL 동작이다. First, before driving the circuit, two variables (FDG_EXT, Lock_N) that determine the FLL operation are determined, and then the circuit driving begins. Modes 1 to 3 are FLL operations, and mode 4 is PLL operation.

단계(410)에서, FD를 통해 주파수 방향 신호 및 복수의 모드 신호를 이용하여 목표 주파수를 찾기 위한 FLL(Frequency Locked Loop) 동작을 수행한다. In step 410, a frequency locked loop (FLL) operation is performed to find the target frequency using a frequency direction signal and a plurality of mode signals through FD.

단계(410)는 잘못된 주파수 방향을 설정하는 것을 방지하기 위해, 지연 입력 데이터의 에지 카운터의 오버플로우 신호를 기다리는 모드 1, CLK/2 신호를 이용하여 조세하게 주파수를 획득하는 모드 2 및 CLK/4 신호를 이용하여 미세한 주파수 획득하는 모드 3를 포함한다. Step 410 is mode 1, which waits for the overflow signal of the edge counter of the delayed input data, mode 2, which uses the CLK/2 signal to obtain the frequency finely, and CLK/4, to prevent setting the wrong frequency direction. Includes mode 3, which uses signals to obtain fine frequencies.

모드 1에서는 잘못된 주파수 방향을 설정하는 것을 방지하기 위해, 지연 입력 데이터(DDelay)의 에지 카운터의 오버플로우 신호(CNT_D)를 기다린다. 이 신호는 복원 데이터(DRec) 카운터의 오버플로우 신호인 CNT_R과 비교되어, 주파수 방향(Direction)이 결정된다. 모드 2에서는 CLK/2를 이용하여 조세하게 주파수를 획득한다. 모드 1에서 정해지게 된 주파수 방향 신호를 이용하여, 현재 방향 신호가 바뀔 때까지 DLF를 빠르게 업데이트 한다. 모드 3에서는 CLK/4를 이용하여 미세한 주파수 획득 동작을 한다. 2N개의 펄스가 1개의 펄스로 변환되는 모드로서, 방향이 바뀔 때 마다, N값이 증가한다. 즉, 이득이 낮아지게 된다. 이 때, 시작하는 N값은 FDG_EXT로 정해지고, 최대로 낮아지는 정도는 Lock_N에 의해 결정되며, 아래 수식 조건을 만족해야 한다.In mode 1, to prevent setting the wrong frequency direction, wait for the overflow signal (CNT_D) of the edge counter of delayed input data (D Delay ). This signal is compared with CNT_R, the overflow signal of the restored data (D Rec ) counter, and the frequency direction is determined. In mode 2, the frequency is obtained in detail using CLK/2. Using the frequency direction signal determined in mode 1, DLF is quickly updated until the current direction signal changes. In mode 3, a fine frequency acquisition operation is performed using CLK/4. This is a mode in which 2 N pulses are converted to 1 pulse, and each time the direction changes, the N value increases. In other words, the gain decreases. At this time, the starting N value is set to FDG_EXT, the maximum decrease is determined by Lock_N, and the conditions below must be satisfied.

(1) (One)

여기서, K는 CNT_GD 사이즈이고, FDG_EXT: N, Lock_N: M이다. Here, K is the CNT_GD size, FDG_EXT: N, Lock_N: M.

방향이 바뀌는 횟수(D_Edge_CNT)와 Lock_N이 동일 해지고(D_Edge_CNT == Lock_N), 정상적으로 데이터를 복원하면(Dirction == 1), 주파수 획득이 완료되었다고 판단하고 모드 4로 변경된다. When the number of direction changes (D_Edge_CNT) and Lock_N become the same (D_Edge_CNT == Lock_N) and the data is restored normally (Dirction == 1), it is determined that frequency acquisition is complete and changes to mode 4.

단계(420)에서, PD를 통해 위상 잠금을 위한 PLL(Phase Locked Loop) 동작을 수행한다. PLL 동작을 수행하는 모드 4에서는 위상 잠금 동작을 한다. PD의 출력(UP,DNB)을 이용하여, CLK을 데이터 위상의 정중앙에 맞추도록 제어하며 데이터를 복원한다.In step 420, a PLL (Phase Locked Loop) operation for phase locking is performed through the PD. In mode 4, which performs PLL operation, phase locking operation is performed. Using PD's outputs (UP, DNB), CLK is controlled to align with the exact center of the data phase and data is restored.

단계(430)에서, 상기 FD의 주파수 방향 신호 및 PD의 출력을 이용하여, 클럭을 데이터 위상의 정중앙에 맞추도록 제어하며 데이터를 복원한다. In step 430, using the frequency direction signal of the FD and the output of the PD, the clock is controlled to be aligned with the exact center of the data phase and the data is restored.

도 5는 본 발명의 일 실시예에 따른 CDR의 주파수 획득 시뮬레이션 결과이다. Figure 5 is a simulation result of frequency acquisition of CDR according to an embodiment of the present invention.

도 6은 본 발명의 일 실시예에 따른 CDR의 주파수 획득과 모드 변경 시뮬레이션 결과이다.Figure 6 is a simulation result of frequency acquisition and mode change of CDR according to an embodiment of the present invention.

도 5 및 도 6에서는 10Gb/s NRZ 신호를 입력 신호로 사용하여 제안하는 디지털 CDR을 시뮬레이션한 결과를 제시한다. 모드 1 내지 모드 4를 순서대로 모드를 바꾸면서 클럭 및 데이터를 복원하며, 모드 3에서 미세 주파수 잠금을 위해, 방향이 바뀔 때 마다 FLL의 이득을 낮추고, 바뀌는 횟수를 카운팅한다. 이 때, 미리 설정된 Lock_N(= 6)과 동일하고, 정상적인 데이터 복원을 하면(Direction = 1), FLL을 차단하게 되고, 모드 4로 변경되어 PLL 동작을 통해 데이터를 복원한다. Figures 5 and 6 present the results of simulating the proposed digital CDR using a 10Gb/s NRZ signal as an input signal. Clock and data are restored by sequentially changing modes from mode 1 to mode 4, and in mode 3, for fine frequency locking, the gain of the FLL is lowered each time the direction changes, and the number of changes is counted. At this time, it is the same as the preset Lock_N (= 6), and when normal data restoration is performed (Direction = 1), the FLL is blocked, and mode 4 is changed to restore data through PLL operation.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited examples and drawings, various modifications and variations can be made by those skilled in the art from the above description. For example, the described techniques are performed in a different order than the described method, and/or components of the described system, structure, device, circuit, etc. are combined or combined in a different form than the described method, or other components are used. Alternatively, appropriate results may be achieved even if substituted or substituted by an equivalent.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents of the claims also fall within the scope of the claims described below.

<참고문헌><References>

[1] C. Yu, E. Sa, S. Jin, H. Park, J. Shin and J. Burm, "A 6.5-12.5-Gb/s Half-Rate Single-Loop All-Digital Referenceless CDR in 28-nm CMOS," in IEEE Journal of Solid-State Circuits, vol. 55, no. 10, pp. 2831-2841, Oct. 2020[1] C. Yu, E. Sa, S. Jin, H. Park, J. Shin and J. Burm, “A 6.5-12.5-Gb/s Half-Rate Single-Loop All-Digital Referenceless CDR in 28- nm CMOS," in IEEE Journal of Solid-State Circuits, vol. 55, no. 10, pp. 2831-2841, Oct. 2020

[2] K.Park et al., "A 4-20-Gb/s 1.87-pJ/b Continuous-Rate Digital CDR Circuit With Unlimited Frequency Acquisition Capability in 65-nm CMOS," in IEEE Journal of Solid-State Circuits, vol. 56, no. 5, pp. 1597-1607, May 2021 [2] K.Park et al., "A 4-20-Gb/s 1.87-pJ/b Continuous-Rate Digital CDR Circuit With Unlimited Frequency Acquisition Capability in 65-nm CMOS," in IEEE Journal of Solid-State Circuits , vol. 56, no. 5, pp. 1597-1607, May 2021

[3] K.-S. Son, T.-J. An, Y.-H. Moon, and J.-K. Kang, "A 0.42-3.45 Gb/s referenceless clock and data recovery circuit with counter-based unrestricted frequency acquisition," IEEE Trans. Circuits Syst. II, Exp. Briefs, vol. 67, no. 6, pp. 974-978, Jun. 2020.[3] K.-S. Son, T.-J. An, Y.-H. Moon, and J.-K. Kang, “A 0.42-3.45 Gb/s referenceless clock and data recovery circuit with counter-based unrestricted frequency acquisition,” IEEE Trans. Circuits Syst. II, Exp. Briefs, vol. 67, no. 6, pp. 974-978, Jun. 2020.

[4] J. Gorji and M. B. Ghaznavi-Ghoushchi, "A process-independent and highly linear DCO for crowded heterogeneous IoT devices in 65-nm CMOS," IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 25, no. 12, pp. 3369-3379, Dec. 2017.[4] J. Gorji and M. B. Ghaznavi-Ghoushchi, “A process-independent and highly linear DCO for crowded heterogeneous IoT devices in 65-nm CMOS,” IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 25, no. 12, pp. 3369-3379, Dec. 2017.

Claims (7)

주파수 방향 신호 및 복수의 모드 신호를 이용하여 목표 주파수를 찾기 위한 FLL(Frequency Locked Loop) 동작을 수행하는 FD(Frequency Detector);
위상 잠금을 위한 PLL(Phase Locked Loop) 동작을 수행하는 PD(Phase Detector); 및
상기 FD의 주파수 방향 신호 및 PD의 출력을 이용하여, 데이터를 복원하기 위해 클럭을 데이터 위상의 정중앙에 맞추도록 제어하는 DCO(Digitally Controlled Oscillator)
를 포함하고,
상기 FD는,
잘못된 주파수 방향을 설정하는 것을 방지하기 위해, 지연 입력 데이터의 에지 카운터의 오버플로우 신호를 기다리는 모드1 단계의 FLL 동작, CLK/2 신호를 이용하여 코어스(coarse)하게 주파수를 획득하는 모드2 단계의 FLL 동작 및 CLK/4 신호를 이용하여 미세한 주파수 획득하는 모드3 단계의 FLL 동작을 수행하고,
상기 PD는,
상기 FD가 FLL 동작을 수행하여 주파수 획득이 완료되었다고 판단하면 FLL 동작을 차단하고, 위상 잠금을 위한 모드 4 단계의 PLL 동작을 수행하고,
모드1 내지 모드 4를 포함하는 복수의 모드 신호에 따라 FLL 동작 및 PLL 동작을 수행한 후 디지털 클럭 및 데이터를 복원하는
디지털 클럭 및 데이터 복원 회로. An FD (Frequency Detector) that performs a Frequency Locked Loop (FLL) operation to find the target frequency using a frequency direction signal and a plurality of mode signals;
PD (Phase Detector) that performs PLL (Phase Locked Loop) operation for phase locking; and
A DCO (Digitally Controlled Oscillator) that controls the clock to be aligned with the exact center of the data phase to restore data using the frequency direction signal of the FD and the output of the PD.
Including,
The FD is,
To prevent setting the wrong frequency direction, the FLL operation in mode 1 waits for the overflow signal of the edge counter of delayed input data, and the mode 2 stage uses the CLK/2 signal to coarsely acquire the frequency. Performs mode 3 FLL operation to obtain fine frequencies using FLL operation and CLK/4 signals,
The PD is,
When the FD determines that frequency acquisition is completed by performing the FLL operation, it blocks the FLL operation and performs a PLL operation in mode 4 for phase locking,
A device that restores digital clock and data after performing FLL operation and PLL operation according to a plurality of mode signals including mode 1 to mode 4.
Digital clock and data recovery circuit. 제1항에 있어서,
상기 FD는,
주파수 방향을 결정하는 FDS 블록;
상기 FDS 블록으로부터 주파수 방향 신호를 입력 받아 가변 가능한 펄스를 발생시키는 CNT_GD(Gain Dropper) 및 GDC 블록; 및
CNT_GD 블록으로부터 가변 가능한 펄스를 입력 받아 고속 펄스와 저속 펄스를 연결하는 CNT_Des 블록
을 포함하는 디지털 클럭 및 데이터 복원 회로. According to paragraph 1,
The FD is,
FDS block that determines the frequency direction;
CNT_GD (Gain Dropper) and GDC blocks that receive the frequency direction signal from the FDS block and generate variable pulses; and
CNT_Des block receives variable pulses from the CNT_GD block and connects high-speed pulses and low-speed pulses.
A digital clock and data recovery circuit comprising: 제1항에 있어서,
상기 FD는,
데이터 복원 동작을 수행하기 위한 상기 DCO의 주파수가 목표 주파수보다 빨라지도록 상기 PD의 출력과 복원된 데이터의 에지 개수를 비교하여 주파수 방향 신호를 생성하는
디지털 클럭 및 데이터 복원 회로. According to paragraph 1,
The FD is,
Generating a frequency direction signal by comparing the output of the PD and the number of edges of the restored data so that the frequency of the DCO for performing the data restoration operation is faster than the target frequency.
Digital clock and data recovery circuit. 제1항에 있어서,
상기 PD는 샘플링된 병렬 데이터를 직렬화하여 복원 데이터를 생성하고,
상기 FD의 FDS 블록에서 카운팅 동작을 통해 지연 입력 데이터와 복원된 데이터의 에지 개수를 비교하는
디지털 클럭 및 데이터 복원 회로.According to paragraph 1,
The PD serializes the sampled parallel data to generate restored data,
Comparing the number of edges of delayed input data and restored data through a counting operation in the FDS block of the FD.
Digital clock and data recovery circuit. FD를 통해 주파수 방향 신호 및 복수의 모드 신호를 이용하여 목표 주파수를 찾기 위한 FLL(Frequency Locked Loop) 동작을 수행하는 단계;
PD를 통해 위상 잠금을 위한 PLL(Phase Locked Loop) 동작을 수행하는 단계; 및
상기 FD의 주파수 방향 신호 및 PD의 출력을 이용하여, 클럭을 데이터 위상의 정중앙에 맞추도록 제어하며 데이터를 복원하는 단계
를 포함하고,
상기 FD를 통해 주파수 방향 신호 및 복수의 모드 신호를 이용하여 목표 주파수를 찾기 위한 FLL(Frequency Locked Loop) 동작을 수행하는 단계는,
잘못된 주파수 방향을 설정하는 것을 방지하기 위해, 지연 입력 데이터의 에지 카운터의 오버플로우 신호를 기다리는 모드1 단계;
CLK/2 신호를 이용하여 코어스(coarse)하게 주파수를 획득하는 모드2 단계; 및
CLK/4 신호를 이용하여 미세한 주파수 획득하는 모드3 단계
를 포함하고,
상기 PD를 통해 위상 잠금을 위한 PLL(Phase Locked Loop) 동작을 수행하는 단계는,
상기 FLL 동작을 수행하여 주파수 획득이 완료되었다고 판단하면 FLL 동작을 차단하고, 위상 잠금을 위한 PLL 동작을 수행하는 모드 4 단계
를 포함하고,
모드1 내지 모드 4를 포함하는 복수의 모드 신호에 따라 FLL 동작 및 PLL 동작을 수행한 후 디지털 클럭 및 데이터를 복원하는
디지털 클럭 및 데이터 복원 회로의 동작 방법. Performing a frequency locked loop (FLL) operation to find a target frequency using a frequency direction signal and a plurality of mode signals through FD;
Performing a PLL (Phase Locked Loop) operation for phase locking through PD; and
Using the frequency direction signal of the FD and the output of the PD, controlling the clock to match the exact center of the data phase and restoring data
Including,
The step of performing a frequency locked loop (FLL) operation to find the target frequency using a frequency direction signal and a plurality of mode signals through the FD is:
In order to avoid setting the wrong frequency direction, the mode 1 step waits for the overflow signal of the edge counter of the delayed input data;
Mode 2 step of coarsely acquiring the frequency using the CLK/2 signal; and
Mode 3 steps to acquire fine frequencies using CLK/4 signals
Including,
The step of performing a PLL (Phase Locked Loop) operation for phase locking through the PD is:
When it is determined that frequency acquisition is completed by performing the FLL operation, the FLL operation is blocked and the PLL operation for phase locking is performed. Step 4
Including,
A device that restores digital clock and data after performing FLL operation and PLL operation according to a plurality of mode signals including mode 1 to mode 4.
How a digital clock and data recovery circuit works. 삭제delete 제5항에 있어서,
상기 PD를 통해 위상 잠금을 위한 PLL(Phase Locked Loop) 동작을 수행하는 단계는,
PD의 출력을 이용하여, 클럭을 데이터 위상의 정중앙에 맞추도록 제어하는
디지털 클럭 및 데이터 복원 회로의 동작 방법.According to clause 5,
The step of performing a PLL (Phase Locked Loop) operation for phase locking through the PD is:
Using the output of PD, the clock is controlled to match the exact center of the data phase.
How a digital clock and data recovery circuit works.
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* Cited by examiner, † Cited by third party
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KR20100019602A (en) * 2008-08-11 2010-02-19 (주)카이로넷 Frequency offset based lock detector and pll circuit including the same
KR101831684B1 (en) * 2016-11-15 2018-02-23 성균관대학교산학협력단 Clock and data recovery circuit

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