KR102591746B1 - 반도체 테스트 장치 및 그를 이용한 반도체 테스트방법 - Google Patents
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Abstract
피시험 반도체 및 상기 피시험 반도체의 전기적 신호를 송수신하기 위한 회로부가 장착된 테스트 보드에서, 상기 피시험 반도체가 장착된 테스트 영역과 상기 회로부가 장착된 주변 영역을 정의하도록, 상기 주변 영역은 노출시키되 상기 테스트 영역은 둘러싸는 하우징, 및 상기 테스트 영역의 상기 피시험 반도체에 테스트 빔을 조사하는 선원부를 포함하는, 반도체 테스트 장치가 제공된다.
Description
본 출원은 반도체 테스트 장치 및 그를 이용한 반도체 테스트 방법에 관련된 것으로, 보다 상세하게는 피시험 반도체의 방사성 에너지 입자를 조사하여 방사성 내성을 측정하고 절연층의 유효 두께를 추정하여 절연층의 두께 및 종류에 따른 측정 값의 변화를 보정하여 방사성 내성에 대한 재현성을 높이기 위한 반도체 테스트 장치 및 그를 이용한 반도체 테스트 방법에 관련된 것이다.
JEDEC 솔리드 스테이트 기술 협회 (JEDEC solid state technology association, 이하, JEDEC라 함)에서는, 반도체 특성 평가에 있어서 알파 선원을 이용한 방사선 내성 측정 조건을 제시하고 있다. 보다 구체적으로, JEDEC에서는, 반도체 패키지 물질에서 발생하는 알파 선에 의하여 반도체 소자 내부 피폭을 발생시키는 SEU (single event upset), 및/또는 P type 이온 주입으로 사용하는 붕소(boron, B)의 방사선 동위원소로 인하여 발생하는 알파 입자에 의한 SEU, 및/또는 평탄화 용도로 사용되는 절연 물질인 BPSG (borophosphosilicate glass)에서 발생되는 알파선 방사 등으로 인한 에러 또는 패키지에 사용하는 본딩에 사용하는 금속성 물질, 플리스틱 패키지로 사용되는 절연물질등에서 발생하는 알파입자등에 의해 열화되는 등 반도체 특성 평가를 위한 기준을 제시하고 있다.
이는 반도체를 사용하는 사용환경이 예를 들어, 우주인 경우, 알파선, 중이온 등이 반도체에 미치는 영향을 알아보기 위함일 수 있다. 이를 위해, 종래에는, 진공 상태에서 방사선에 대한 반도체의 내성을 측정하는 방법이 이용되고 있다.
또는 반도체를 사용하는 환경이 예를 들어, 대기 중인 경우, 알파선, 중이온 등이 반도체에 미치는 영향을 알아보기 위하여, 종래에는 대기 중에서 방사선에 대한 반도체의 내성을 측정하는 방법도 이용되고 있다.
한편, 반도체 접합 소재 중의 하나인 납(lead, pb) 기반 합금은, 민감한 반도체 칩 상의 디바이스들에 간접적으로 에러를 야기할 수 있다. 이는, 접합 소재로 사용되는 납 또는 접합 소재의 합금 내에 혼합된 비스무스(bismuth, Bi)는, 방사성 동위원소로, 일정 기간의 반감기를 가지며, 알파 입자들을 방사하는 특성을 가지기 때문일 수 있다.
이때, 반도체 칩에 방사선이 조사되는 경우, 방사선 중 알파 입자는, 솔더 범프에 접합된 반도체 칩에 존재하는 방사 감지 디바이스들에 에러를 발생시킬 수 있다.
이에, 종래에는 상술된 바와 같은 반도체에서 발생하는 에러를 최소화하기 위하여, 상기 접합 소재로 사용되는 납 및/또는 비스무스의 함량을 제어하는 방법을 이용하고 있다. 보다 구체적으로, 종래에는 SEU를 개선할 수 있는 상용화된 low alpha solder의 specification으로, 납 0.007 ppm 이하 및 비스무스 0.010 ppm 이하의 함량을 기준으로 수립한 바 있다.
하지만, 종래의 방법으로는, 여전히 반도체에서 발생하는 SEU를 최소화하는데 한계가 있는 것으로 알려져 있다.
SEU와 관련하여 보다 구체적으로 살펴보면, 반도체 칩에 충돌하는 알파 입자의 입사 이온화(헬륨 이온) 방사는, 반도체 칩 내에 전자-정공 쌍들이 생성되고 접합 등에 형성된 전기장에 의해 전자-정공 쌍의 궤적 등을 생성할 수 있다.
이러한 전자-정공 쌍들로부터 야기되는 전하는, 반도체 칩 상의 디바이스의 전위 우물에 축적될 수 있다. 예를 들어, 상기 전하는 메모리 디바이스의 빈 저장 커패시터에 축적될 수 있다. 이렇게 축적되는 전하가 양의 임계 업셋 전하 값을 초과하면, 저장 디바이스는 '0' 이 아니라 '1' 인 상태로 기록될 수 있다.
이는 즉, 상술된 바와 같이 반도체 칩에 충돌한 알파 입자가, 메모리 어레이의 단일 비트에 단일의 비-순환 판독 에러 즉, 소프트 에러를 일으킬 수 있음을 의미한다.
앞서 설명된 바와 같이, 종래에는 반도체를 사용하는 환경 예를 들어, 진공 또는 대기 중에서 반도체의 특성을 측정하기 위한 반도체 테스트 장치를 사용하고 있다.
종래의 장치 중 진공에서 사용되는 반도체 테스트 장치를 살펴보면, 종래에는 진공 챔버 내부에 측정용 테스트 보드(UUT: units under test), 알파 선원, 반도체 소자를 배치시키고, 진공 하 전기적 연결을 위하여 특수 실링 (shieling)된 전선을 사용하고 있다.
이러한 종래 장치의 경우, 상술된 바와 같이 진공 챔버 내부에 측정 장치들을 배치해야 하기 때문에, 챔버가 커지는 단점이 있었다.
뿐만 아니라, 진공 챔버 내부의 테스트 보드와 대기 중의 측정 장치를 연결하는 인터페이스가, 챔버 내부의 진공도를 유지하면서 전기적 신호를 측정할 수 있도록 특수 제작되어야 했다.
이는, 인터페이스에 이슈가 발생되면 진공도에 영향을 주기 때문이며, 이에 따라, 종래에는 진공 밀폐도를 유지할 수 있도록 실링된 특수 라인이 요구되었다.
또한 종래 장치의 경우, 테스트 보드가 진공 챔버 내부에 설치되어야 하기 때문에, 진공 챔버의 크기가 커져야 했으며, 이에 따라, 진공 챔버가 일정 수준의 진공도에 도달되기까지 많은 시간이 소요될 뿐 아니라, 진공 챔버의 진공 밀폐도를 유지하기 어렵고, 진공 챔버의 부피 증가로 인하여 진공 챔버의 두께가 두꺼워지는 문제가 있었다.
이에, 진공 분위기에서 반도체 특성 평가를 위한 컴팩트한 구조의 반도체 테스트 장치가 필요한 실정이다.
한편, 종래의 장치 중 대기에서 사용되는 반도체 테스트 장치를 살펴보면, 상술된 바와 같은 진공에서 사용되는 반도체 테스트 장치와는 달리, 별도의 진공 장치가 불필요하지만, 종래의 기술로는 JEDEC에서 요구하는 조건이 비-충족되어 반도체 특성을 정확하게 측정하기 어려운 문제가 있었다.
보다 구체적으로, 종래의 기술로는 대기에서 반도체 특성 평가를 수행하는 경우, 반도체 칩에 형성된 패시베이션 층과 반도체 패키징에 사용되는 절연체의 두께가 SEU에 영향을 미치기 때문에, 반도체 특성을 평가하는 데에 한계가 있었던 것이다.
이에, 진공 또는 대기 분위기에서 반도체 특성 평가를 위한 에러 발생을 최소화할 수 있는 반도체 테스트 방법이 필요한 실정이다.
본 출원이 해결하고자 하는 일 기술적 과제는, 진공 분위기에서 반도체 특성을 측정할 수 있는 컴팩트한 구조의 반도체 테스트 장치를 제공하는 데 있다.
본 출원이 해결하고자 하는 다른 기술적 과제는, 대기 중 공기에 의한 에러 발생을 최소화할 수 있는 반도체 테스트 장치 및 그를 이용한 반도체 테스트 방법을 제공하는 데 있다.
본 출원이 해결하고자 하는 또 다른 기술적 과제는, 단일 테스트 보드의 복수의 테스트 영역에서 동시다발적인 테스트 환경을 제공하는 반도체 테스트 장치 및 그를 이용한 반도체 테스트 방법을 제공하는 데 있다.
본 출원이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상기 기술적 과제를 해결하기 위해, 본 출원은 반도체 테스트 장치를 제공한다.
일 실시 예에 따르면, 상기 반도체 테스트 장치는, 피시험 반도체 및 상기 피시험 반도체의 전기적 신호를 송수신하기 위한 회로부가 장착된 테스트 보드에서, 상기 피시험 반도체가 장착된 테스트 영역과 상기 회로부가 장착된 주변 영역을 정의하도록, 상기 주변 영역은 노출시키되 상기 테스트 영역은 둘러싸는 하우징, 및 상기 테스트 영역의 상기 피시험 반도체에 테스트 빔을 조사하는 선원부를 포함할 수 있다.
일 실시 예에 따르면, 상기 반도체 테스트 장치는, 에러 측정부를 더 포함하되, 상기 에러 측정부는, 상기 선원부에서 조사되는 상기 테스트 빔에 따라 상기 피시험 반도체에서 발생되는 에러를 측정하고, 데이터베이스 관리부를 더 포함하되, 상기 데이터베이스 관리부는, 상기 선원부에서 조사된 상기 테스트 빔과 상기 에러 측정부에서 측정된 상기 에러를 매칭하여 데이터베이스로 관리할 수 있다.
상기 기술적 과제를 해결하기 위해, 본 출원은 반도체 테스트 장치를 제공한다.
일 실시 예에 따르면, 상기 반도체 테스트 장치는, 피시험 반도체 및 상기 피시험 반도체의 전기적 신호를 송수신하기 위한 회로부가 장착된 테스트 보드에서, 상기 피시험 반도체가 장착된 테스트 영역과 상기 회로부가 장착된 주변 영역을 정의하도록, 상기 주변 영역은 노출시키되 상기 테스트 영역은 둘러싸는 하우징, 상기 테스트 영역의 상기 피시험 반도체에 테스트 빔을 조사하는 선원부, 및 상기 피시험 반도체에 포함된 반도체 소자와 상기 선원부 사이의 절연층에서 손실되는 상기 테스트 빔의 에너지를 이용하여, 상기 절연층의 유효 두께를 추정하는 두께 추정부를 포함할 수 있다.
일 실시 예에 따르면, 상기 두께 추정부는, 대기 분위기에서 상기 선원부에서 조사되는 상기 테스트 빔에 따라, 상기 피시험 반도체에서 발생되는 에러가 “0” 이 되는 기준 이격거리를 이용하여, 상기 절연층의 유효 두께를 계산하여 추정할 수 있다.
상기 기술적 과제를 해결하기 위해, 본 출원은 반도체 테스트 장치를 제공한다.
일 실시 예에 따르면, 상기 반도체 테스트 장치는, 피시험 반도체 및 상기 피시험 반도체의 전기적 신호를 송수신하기 위한 회로부가 장착된 테스트 보드에서, 상기 피시험 반도체가 장착된 테스트 영역과 상기 회로부가 장착된 주변 영역을 정의하도록, 상기 주변 영역은 노출시키되 상기 테스트 영역은 둘러싸는 하우징, 및 상기 테스트 영역의 상기 피시험 반도체에 테스트 빔을 조사하는 선원부를 포함하되, 상기 선원부는, 상기 피시험 반도체의 단면적인 제1 조사 단면적에 대해서 기준 비율을 갖는 제2 조사 단면적을 가질 수 있다.
일 실시 예에 따르면, 상기 반도체 테스트 장치는, 상기 하우징 내부를 진공 분위기 또는 대기 분위기로 제어하는 진공제어부, 및 상기 테스트 영역의 온도를 조절하는 히팅부를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 테스트 빔은, 알파 입자를 포함하되, 상기 알파 입자는, 4 MeV 이상 내지 5.4 MeV 이하 또는 5.4 MeV 이상 내지 16 MeV 이하의 에너지를 가질 수 있다.
상기 기술적 과제를 해결하기 위해, 본 출원은 반도체 테스트 방법을 제공한다.
일 실시 예에 따르면, 상기 반도체 테스트 방법은, 피시험 반도체에 테스트 빔을 조사하는 선원부를 갖는 테스트 보드를 준비하는 단계, 상기 테스트 보드에서, 상기 피시험 반도체가 장착된 영역으로 정의되는 테스트 영역은 둘러싸되, 상기 피시험 반도체의 전기적 신호를 송수신하기 위한 회로부가 장착된 영역으로 정의되는 주변 영역은 노출시키도록, 하우징을 상기 테스트 보드에 장착하는 단계, 상기 선원부에서 조사되는 상기 테스트 빔에 따라 상기 피시험 반도체에서 발생되는 에러를 측정하는 단계, 상기 선원부에서 조사된 상기 테스트 빔과 측정된 상기 에러를 매칭하여 데이터베이스로 관리하는 단계, 및 관리된 상기 데이터베이스를 이용하여, 상기 피시험 반도체에 포함된 반도체 소자와 상기 선원부 사이의 절연층의 유효 두께를 추정하는 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 반도체 테스트 방법은, 상기 하우징 내부가 진공 분위기 또는 대기 분위기에서, 상기 테스트 빔이 조사되는 것을 포함할 수 있다.
본 출원의 실시 예에 따르면, 피시험 반도체 및 상기 피시험 반도체의 전기적 신호를 송수신하기 위한 회로부가 장착된 테스트 보드에서, 상기 피시험 반도체가 장착된 테스트 영역과 상기 회로부가 장착된 주변 영역을 정의하도록, 상기 주변 영역은 노출시키되 상기 테스트 영역은 둘러싸는 하우징, 및 상기 테스트 영역의 상기 피시험 반도체에 테스트 빔을 조사하는 선원부를 포함하는, 반도체 테스트 장치가 제공될 수 있다.
본 출원에 의하면, 상기 피시험 반도체가 장착된 상기 테스트 영역에 선택적으로 상기 하우징을 결합하여 선택적인 테스트 환경을 제공할 수 있다.
따라서, 본 출원에 의하면, 종래에 진공 챔버 내부에 측정 장치들을 배치해야 하기 때문에 챔버가 커지는 단점을 해결하고, 컴팩트한 구조의 상기 반도체 테스트 장치를 제공할 수 있음은 물론이다
한편, 상기 선원부는, 상기 선원부에서 조사된 상기 테스트 빔으로부터 상기 피시험 반도체에 도달되는 상기 알파 입자의 수가 최대가 되도록, 상기 피시험 반도체의 단면적인 제1 조사 단면적에 대해서 기준 비율을 갖는 제2 조사 단면적을 가질 수 있다.
이에 따라, 본 출원에 의하면, 상기 선원부에서 상기 피시험 반도체에 도달되는 상기 알파 입자의 수가 최대가 되면서도, 상기 선원부와 상기 피시험 반도체 사이의 이격거리가 최소화되도록 제어할 수 있다.
따라서, 본 출원에 의하면, 대기 중 공기에 의한 에러 발생을 최소화할 수 있을 뿐 아니라, 컴팩트한 구조의 반도체 테스트 장치를 제공할 수 있음은 물론이다.
또한, 본 출원에 의하면 동시다발적인 테스트 환경을 제공할 수 있다. 예를 들어, 본 출원에 의하면, 단일의 상기 테스트 보드가, 두개의 상기 테스트 영역을 포함하는 경우, 하나의 테스트 영역에는 진공 분위기를 형성하고, 다른 하나의 테스트 영역에는 대기 분위기를 형성하여, 동일 시간에 서로 다른 분위기에서 상기 피시험 반도체를 평가할 수 있다.
도 1은 본 출원의 실시 예에 따른 반도체 테스트 장치를 설명하기 위한 도면이다.
도 2는 본 출원의 실시 예에 따른 테스트부를 설명하기 위한 도면이다.
도 3은 본 출원의 실시 예에 따른 피시험 반도체를 설명하기 위한 도면이다.
도 4는 본 출원의 실시 예에 따른 반도체 테스트 방법을 설명하기 위한 도면이다.
도 5는 본 출원의 실험 예에 따라 제조된 테스트부를 설명하기 위한 도면이다.
도 6은 본 출원의 실험 예에 따라 준비된 테스트 보드를 설명하기 위한 도면이다.
도 7은 본 출원의 일 실험 예에 따라 준비된 테스트부를 설명하기 위한 도면이다.
도 8은 본 출원의 다른 실험 예에 따라 준비된 테스트부를 설명하기 위한 도면이다.
도 9는 본 출원의 실험 예에 따른 알파 입자와 절연층의 관계를 설명하기 위한 도면이다.
도 10은 진공 분위기 및 대기 분위기에서 SRAM의 SEU(single event upset) 특성을 설명하기 위한 도면이다.
도 11은 진공 분위기 및 대기 분위기에서 SRAM의 알파 입자 특성을 설명하기 위한 도면이다.
도 12는 진공 분위기 및 대기 분위기에서 반도체 패키지의 알파 입자 특성을 설명하기 위한 도면이다.
도 13은 본 출원의 실험 예에 따라 진공 분위기에서 선원부의 단면적과 피시험 반도체의 단면적의 관계를 설명하기 위한 도면이다.
도 14는 본 출원의 실험 예에 따라 대기 분위기에서 선원부의 단면적과 피시험 반도체의 단면적의 관계를 설명하기 위한 도면이다.
도 15는 본 출원의 실험 예에 따라 진공 분위기 및 대기 분위기에서 선원부의 단면적과 피시험 반도체의 단면적의 최적 관계를 설명하기 위한 도면이다.
도 16은 본 출원의 실험 예에 따라 대기 분위기에서 선원부와 피시험 반도체 사이의 이격거리를 설명하기 위한 도면이다.
도 2는 본 출원의 실시 예에 따른 테스트부를 설명하기 위한 도면이다.
도 3은 본 출원의 실시 예에 따른 피시험 반도체를 설명하기 위한 도면이다.
도 4는 본 출원의 실시 예에 따른 반도체 테스트 방법을 설명하기 위한 도면이다.
도 5는 본 출원의 실험 예에 따라 제조된 테스트부를 설명하기 위한 도면이다.
도 6은 본 출원의 실험 예에 따라 준비된 테스트 보드를 설명하기 위한 도면이다.
도 7은 본 출원의 일 실험 예에 따라 준비된 테스트부를 설명하기 위한 도면이다.
도 8은 본 출원의 다른 실험 예에 따라 준비된 테스트부를 설명하기 위한 도면이다.
도 9는 본 출원의 실험 예에 따른 알파 입자와 절연층의 관계를 설명하기 위한 도면이다.
도 10은 진공 분위기 및 대기 분위기에서 SRAM의 SEU(single event upset) 특성을 설명하기 위한 도면이다.
도 11은 진공 분위기 및 대기 분위기에서 SRAM의 알파 입자 특성을 설명하기 위한 도면이다.
도 12는 진공 분위기 및 대기 분위기에서 반도체 패키지의 알파 입자 특성을 설명하기 위한 도면이다.
도 13은 본 출원의 실험 예에 따라 진공 분위기에서 선원부의 단면적과 피시험 반도체의 단면적의 관계를 설명하기 위한 도면이다.
도 14는 본 출원의 실험 예에 따라 대기 분위기에서 선원부의 단면적과 피시험 반도체의 단면적의 관계를 설명하기 위한 도면이다.
도 15는 본 출원의 실험 예에 따라 진공 분위기 및 대기 분위기에서 선원부의 단면적과 피시험 반도체의 단면적의 최적 관계를 설명하기 위한 도면이다.
도 16은 본 출원의 실험 예에 따라 대기 분위기에서 선원부와 피시험 반도체 사이의 이격거리를 설명하기 위한 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
본 출원 명세서에서 "빔"은 방사선과 방사선 입자를 포함하는 것으로, 알파입자, 중성자, 양성자, 중이온, 알파입자, 감마선, 및 X-선 등의 방사선 입자를 포함하는 것으로 해석될 수 있으며, 본 출원 명세서에서 피시험 반도체 소자에 발생하는 에러는 주로 SEU(single event upset) 중에서 SBU(single bit upset), MBU(multi bit upset), MCU(multi cell upset), SEL (Single event latch-up), SEFI (Single event functional interrupt) 등 soft error를 포함하는 일반적인 의미로 해석될 수 있다.
또한, 본 출원의 명세서에 기재된 피시험 반도체 소자는 SRAM, 플래쉬 메모리, DRAM, 캐쉬 메모리, 로직 IC, 이미지 센서 소자, 디스플레이 소자, 파워 IC, RF IC, SSD, RRAM, PRAM, MRAM, MCU, FPGA 등 본 명세서에 명시하지 않은 다양한 아날로그 및/또는 디지털 반도체 소자를 포함할 수 있음은 자명하다.
일반적으로 반도체 소자 평가 장치는, 생산 공정에서 반도체 소자에 발생하는 다양한 불량을 평가하기 위하여 사용될 수 있다.
한편, 본 출원의 실시 예에 따르면, 반도체 테스트 장치는, 모든 평가 과정을 통과한 정상적인 작동을 하는 반도체 소자에, 방사선에 따라 발생하는 불량을 평가하기 위하여 사용될 수 있다.
종래의 장치 중 진공에서 사용되는 반도체 테스트 장치는, 진공 챔버 내부에 측정용 테스트 보드(UUT), 알파 선원, 반도체 소자를 배치시키고, 진공 분위기하 전기적 연결을 위하여 특수 실링된 전선을 사용하고 있다.
이러한 종래 장치의 경우, 상술된 바와 같이 진공 챔버 내부에 측정 장치들을 배치해야 하기 때문에, 챔버가 커지는 단점이 있었다.
뿐만 아니라, 진공 챔버 내부의 테스트 보드와 대기 중의 측정 장치를 연결하는 인터페이스가, 챔버 내부의 진공도를 유지하면서 전기적 신호를 측정할 수 있도록 특수 제작되어야 했다.
이는, 인터페이스에 이슈가 발생되면 진공도에 영향을 주기 때문이며, 이에 따라, 종래에는 진공 밀폐도를 유지할 수 있도록 실링된 특수 라인이 요구되었다.
또한 종래 장치의 경우, 테스트 보드가 진공 챔버 내부에 설치되어야 하기 때문에, 진공 챔버의 크기가 커져야 했으며, 이에 따라, 진공 챔버가 일정 수준의 진공도에 도달되기까지 많은 시간이 소요될 뿐 아니라, 진공 챔버의 진공 밀폐도를 유지하기 어렵고, 진공 챔버의 부피 증가로 인하여 진공 챔버의 두께가 두꺼워지는 문제가 있었다.
이에, 본 출원에서는 진공 분위기에서 반도체 특성 평가를 위한 컴팩트한 구조의 반도체 테스트 장치를 제공한다.
한편, 종래의 장치 중 대기에서 사용되는 반도체 테스트 장치는, 상술된 바와 같은 진공에서 사용되는 반도체 테스트 장치와는 달리, 별도의 진공 장치가 불필요하지만, 종래의 기술로는 JEDEC에서 요구하는 조건이 비-충족되어 반도체 특성을 정확하게 측정하기 어려운 문제가 있었다.
보다 구체적으로, 종래의 기술로는 대기에서 반도체 특성 평가를 수행하는 경우, 반도체 칩에 형성된 패시베이션 층과 반도체 패키징에 사용되는 절연체의 두께가 SEU에 영향을 미치기 때문에, 반도체 특성을 평가하는 데에 한계가 있었던 것이다.
이에, 본 출원에서는 대기 분위기에서 반도체 특성 평가를 위한 에러 발생을 최소화할 수 있는 반도체 테스트 방법을 제공한다.
이하, 도면을 참조하여, 본 출원의 실시 예가 설명된다.
도 1은 본 출원의 실시 예에 따른 반도체 테스트 장치를 설명하기 위한 도면이고, 도 2는 본 출원의 실시 예에 따른 테스트부를 설명하기 위한 도면이고, 도 3은 본 출원의 실시 예에 따른 피시험 반도체를 설명하기 위한 도면이다.
도 1을 참조하면, 본 출원의 실시 예에 따른 반도체 테스트 장치(1000)는, 테스트부(100), 에러 측정부(200), 데이터베이스 관리부(300), 및 두께 추정부(400) 중에서 적어도 어느 하나를 포함할 수 있다.
이하, 각 구성이 설명된다.
테스트부(100)
도 2를 참조하면, 상기 테스트부(100)는, 하우징(110: 110a, 110b), 선원부(120), 진공제어부(130), 및 히팅부(140) 중에서 적어도 어느 하나를 포함할 수 있다.
상기 하우징(110)은, 피시험 반도체(dut) 및 회로부(cr: cr1, cr2)가 장착된 테스트 보드(uut)에서, 상기 피시험 반도체(dut)가 장착된 테스트 영역(ta)과 상기 회로부(cr)가 장착된 주변 영역(sa)을 정의하도록, 상기 주변 영역(sa)은 노출시키되 상기 테스트 영역(ta)은 둘러쌀 수 있다. 한편, 여기에서 피시험 반도체(dut)라 함은, 후술되는 선원부(120)에서 조사되는 테스트 빔(bm)에 의하여 평가되는 대상을 포함하는 개념으로 이해될 수 있다. 또한, 여기에서 회로부(cr)라 함은, 상기 피시험 반도체(dut)의 전기적 신호를 송수신하기 위하여 상기 테스트 보드(uut)에 장착되는 대상을 포함하는 개념을 이해될 수 있다. 예를 들어, 상기 회로부(cr)는, 전원 단자, 신호 단자, 수동 소자 등을 포함하는 개념으로 이해될 수 있으나, 이에 한정되는 것은 아니다. 이에 따라, 상기 피시험 반도체(dut)에 상기 테스트 빔(bm)이 조사되면, 상기 피시험 반도체(dut)와 상기 회로부(cr)는, 상기 피시험 반도체(dut)의 특성을 평가하기 위한 전기적 신호를 주고받을 수 있다.
이를 위해, 상기 하우징(110)은, 도 2에 도시된 바와 같이, 상기 테스트 영역(ta)을 둘러싸도록 상측 챔버(110a) 및 하측 챔버(110b)를 포함할 수 있다. 보다 구체적으로, 상기 상측 챔버(110a)와 상기 하측 챔버(110b)는, 상기 테스트 영역(ta)을 둘러싸도록 상기 테스트 보드(uut)를 사이에 두고 결합될 수 있다.
이를 위해, 일 실시 예에 따르면, 상기 테스트 보드(uut)에는 체결 공(hl, 도 6 참조)이 형성될 수 있고, 상기 체결 공(hl)에는 도 2에 도시된 바와 같이 상기 상측 챔버(110a)의 적어도 일 측과 상기 하측 챔버(110b)의 적어도 일 측을 결합하기 위한 결합부품(113)이 체결될 수 있다. 이를 위해, 상기 상측 챔버(110a)의 일 측 및 상기 하측 챔버(110b)의 일 측에도 체결 공(미 도시)이 형성될 수 있음은 물론이다.
즉, 상기 결합부품(113)은, 상기 상측 챔버(110a)의 체결 공(미 도시), 상기 테스트 보드(uut)의 상기 체결 공(hl), 및 상기 하측 챔버(110b)의 체결 공(미 도시)을 순차적으로 관통할 수 있다.
이에 따라, 상기 상측 챔버(110a) 및 상기 하측 챔버(110b)는, 상기 테스트 영역(ta)을 둘러싸도록 상기 테스트 보드(uut)를 사이에 두고 결합될 수 있다.
한편, 일 실시 예에 따르면, 상기 테스트 보드(uut)는 단일의 상기 테스트 영역(ta)을 포함할 수 있다. 또는 다른 실시 예에 따르면, 상기 테스트 보드(uut)는, 복수의 상기 테스트 영역(ta)을 포함할 수도 있다. 한편, 일 실시 예에 따르면, 상기 테스트 영역(ta)은, 단일의 상기 피시험 반도체(dut)를 포함할 수 있다. 또는 다른 실시 예에 따르면, 상기 테스트 영역(ta)은, 복수의 상기 피시험 반도체(dut)를 포함할 수도 있다.
본 출원에 의하면, 상기 상측 챔버(110a) 및 상기 하측 챔버(110b)는, 상기 피시험 반도체(dut)가 장착된 상기 테스트 영역(ta)에 선택적으로 결합되어 상기 하우징(110)을 형성할 수 있는 바, 단일의 상기 테스트 보드(uut)에 상기 테스트 영역(ta)이 복수로 마련되는 경우, 상기 하우징(110)은, 단일의 상기 테스트 보드(uut)에서 복수의 상기 테스트 영역(ta)에 각각 형성될 수 있다.
이에 따라, 본 출원에 의하면 동시다발적인 테스트 환경을 제공할 수 있다. 예를 들어, 본 출원에 의하면, 단일의 상기 테스트 보드(uut)가, 두개의 상기 테스트 영역(ta)을 포함하는 경우, 하나의 테스트 영역에는 진공 분위기를 형성하고, 다른 하나의 테스트 영역에는 대기 분위기를 형성하여, 동일 시간에 서로 다른 분위기에서 상기 피시험 반도체(dut)를 평가할 수 있는 것이다.
한편, 일 실시 예에 따르면, 상기 상측 챔버(110a)와 상기 테스트 보드(uut)의 상면 사이, 및 상기 하측 챔버(110b)와 상기 테스트 보드(uut)의 하면 사이 중 적어도 어느 하나에는 실링부재(112)가 제공될 수 있다. 예를 들어, 상기 실링부재(112)는, 오-링(O-ring), 실리콘 패키징, 실리콘 게스킷 및 진공용 접착제 중에서 적어도 어느 하나일 수 있다. 또는, 다른 예를 들어, 상기 실링부재(112)는, 도 8에 도시된 바와 같은 동박(copper foil) 또는 PCB 판에 직접과 접합될 수도 있다. 한편, 상기 실링부재(112)는 상술된 실시 예들에 한정되는 것은 아니며, 상술된 실시 예들 중에서 둘 이상이 조합되어 사용될 수도 있다. 예를 들어, 상기 실링부재(112)로 상기 동박과 상기 오-링이 함께 사용될 수도 있다.
따라서, 본 출원에 의하면, 상기 하우징(110)의 실링 특성이 향상될 수 있고, 이에 따라, 상기 하우징(110) 내부의 진공 분위기 형성이 용이할 수 있다. 즉, 상기 하우징(10) 내부의 진공도 및/또는 진공 지속도를 높일 수 있다.
본 출원의 실시 예에 따르면, 상기 상측 챔버(110a) 및 상기 하측 챔버(110b) 중에서 적어도 어느 하나는, 도 2에 도시된 바와 같이, 돔 형상으로 형성될 수 있다.
이는, 본 출원에 의하면, 상기 하우징(110) 내부를 진공 분위기로 형성하기 용이하도록 고려된 것이다.
이에 따라, 본 출원에 의하면, 후술되는 진공제어부(130)를 통하여, 상기 하우징(110) 내부가 진공 분위기로 형성되는 경우, 상기 테스트 영역(ta)에 균일한 압력 분포로 진공이 형성될 수 있다.
한편, 일 실시 예에 따르면, 상기 하우징(110) 내부를 진공 분위기로 형성하기 위하여, 상기 하부 챔버(110b)에는, 도 2에 도시된 바와 같이, 후술되는 진공제어부(130)가 연결될 수 있다.
이를 위해, 상기 하부 챔버(110b)의 일 측에는, 상기 진공제어부(130)와 연결되는 연통부(131)가 형성될 수 있다. 또한, 상기 연통부(131)에는, 상기 진공 분위기 형성을 위하여 개폐되는 진공 밸브(132)가 마련될 수 있다.
일 실시 예에 따르면, 상기 하측 챔버(110b)가 상술된 바와 같이 돔 형상인 경우, 상기 하측 챔버(110b)의 바닥면에는 도 2에 도시된 바와 같이 상기 하우징(110)을 지지하기 위한 지지부(111)가 형성될 수 있다. 하지만, 이에 한정되는 것은 아니며, 상기 하측 챔버(110b)가 상술된 바와 같은 돔 형상이 아닌 평평한 바닥면을 가진 형태로 형성되는 경우에는, 상술된 지지부(111)는 생략될 수도 있다.
일 실시 예에 따르면, 상기 상측 챔버(110a) 및 상기 하측 챔버(110b)는, 내부 관측이 용이한 소재로 형성될 수 있다. 예를 들어, 상기 상측 챔버(110a) 및 상기 하측 챔버(110b)는, 아크릴, 폴리카보네이트 등의 소재로 형성될 수 있다.
이에 따라, 본 출원에 의하면, 상기 테스트 영역(ta)에서 평가되는 피시험 반도체(dut)의 관측이 용이할 수 있다.
일 실시 예에 따르면, 상기 상측 챔버(110a) 및 상기 하측 챔버(110b)는, 상기 테스트 영역(ta)을 진공 분위기로 형성하기 위한 진공도가 반영된 두께를 가질 수 있다. 예를 들어, 상기 상측 챔버(110a) 및 상기 하측 챔버(110b)는, 0.7 cm 이상의 두께를 가질 수 있다. 하지만, 상기 상측 챔버(110a) 및 상기 하측 챔버(110b)는 두께의 제한을 받는 것은 아니다.
상기 선원부(120)는, 상기 테스트 영역(ta)의 상기 피시험 반도체(dut)에 테스트 빔(bm)을 조사할 수 있다.
일 실시 예에 따르면, 상기 선원부(120)는, 알파 선원을 포함할 수 있다. 이에 따라, 상기 선원부(120)에서 조사되는 상기 테스트 빔(bm)은 알파 입자를 포함할 수 있다. 상기 알파 입자는 선원의 종류 예를 들어, 242Am, 232Th 등에 따라 다양한 에너지를 가질 수 있다. 예를 들어, 상기 알파 입자는, 4 MeV 이상 내지 5.4 MeV 이하 또는 5.4 MeV 이상 내지 16 MeV 이하의 에너지를 가질 수 있다. 즉, 상기 알파 입자의 에너지는 하나의 에너지로 제한되는 것은 아니다.
일 실시 예에 따르면, 상기 피시험 반도체(dut)는, 제1 조사 단면적을 가질 수 있다. 상술된 바와 같이, 상기 피시험 반도체(dut)가 상기 제1 조사 단면적을 가지는 경우, 상기 선원부(120)는, 상기 피시험 반도체(dut)의 단면적인 제1 조사 단면적에 대해서 기준 비율을 갖는 제2 조사 단면적을 가질 수 있다. 보다 구체적으로, 상기 선원부(120)는, 상기 선원부(120)에서 조사된 상기 테스트 빔(bm)으로부터 상기 피시험 반도체(dut)에 도달되는 상기 알파 입자의 수가 최대가 되도록, 상기 피시험 반도체(dut)의 단면적인 제1 조사 단면적에 대해서 기준 비율을 갖는 제2 조사 단면적을 가질 수 있다.
보다 구체적으로, 상기 선원부(120)는, 상기 제2 조사 단면적/상기 제1 조사 단면적의 비율이 60 이상 내지 110 이하가 되도록, 상기 제2 조사 단면적을 가질 수 있다. 예를 들어, 상기 피시험 반도체(dut)가 100 mm2의 상기 제1 조사 단면적을 가지는 경우, 상기 선원부(120)는, 7,850 mm2의 상기 제2 조사 단면적을 가질 수 있다(도 15 참조). 이때, 상기 제2 조사 단면적/상기 제1 조사 단면적의 비율은, 78.5일 수 있으며, 상기 제2 조사 단면적이 원형이 경우, 100 mm의 직경을 가질 수 있다. 이에 관해서는, 도 15를 참조한 본 출원의 실험 예에서 보다 상세히 설명하기로 한다.
이에 따라, 본 출원에 의하면, 상기 선원부(120)에서 상기 피시험 반도체(dut)에 도달되는 상기 알파 입자의 수가 최대가 되면서도, 상기 선원부(120)와 상기 피시험 반도체(dut) 사이의 이격거리가 최소화되도록 제어할 수 있다.
따라서, 본 출원에 의하면, 대기 중 공기에 의한 에러 발생을 최소화할 수 있을 뿐 아니라, 컴팩트한 구조의 반도체 테스트 장치(1000)를 제공할 수 있음은 물론이다.
일 실시 예에 따르면, 상기 선원부(120)는, 상기 피시험 반도체(dut)와 이격된 이격거리가 조절될 수 있다. 보다 구체적으로, 상기 선원부(120)는, 상기 선원부(120)에서 조사된 상기 테스트 빔(bm)으로부터 상기 피시험 반도체(dut)에 도달되는 상기 알파 입자의 수가 최대가 되도록, 상기 피시험 반도체(dut)와 이격된 이격거리가 조절될 수 있다. 예를 들어, 상기 이격거리는, 3 cm 이하가 되도록 조절될 수 있다. 이에 관해서는, 도 16을 참조한 본 출원의 실시 예에서 보다 상세히 설명하기로 한다.
이를 위해, 도 2를 참조하면, 상기 테스트부(100)는, 상기 선원부(120)를 지지하되, 상기 이격거리를 조절하는 선원 거치부(121)를 더 포함할 수 있다.
상기 진공제어부(130)는, 상기 하우징(110) 내부를 진공 분위기 또는 대기 분위기로 제어할 수 있다.
이를 위해, 일 실시 예에 따르면, 상기 진공제어부(130)는, 진공 펌프의 형태로 마련될 수 있다.
한편, 상기 진공제어부(130)는, 상기 연통부(131)를 통하여 상기 하부 챔버(110b)와 연통될 수 있다. 이때, 상기 테스트 보드(uut)에는, 도 2 및 도 6에 도시된 바와 같이, 진공 통로(ps)가 형성될 수 있다.
이에 따라, 상기 진공제어부(130)에서 상기 진공 분위기를 형성하는 경우, 상기 진공 통로(ps)를 통하여 상기 상부 챔버(110a)와 상기 하부 챔버(110b) 사이에 진공 경로가 형성될 수 있다.
따라서, 본 출원의 실시 예에 의하면, 상기 진공제어부(130)에 의하여, 상기 하우징(110) 내부가 진공 분위기로 용이하게 제어할 수 있다.
또는, 상술된 바와는 달리, 상기 진공제어부(130)는, 상기 하우징(10) 내부에 진공 분위기를 형성하지 않을 수 있다. 이 경우, 상기 하우징(110) 내부는 대기 분위기로 제어될 수 있다.
이는 앞서 설명된 바와 같이, 본 출원에 의하면 동시다발적인 테스트 환경을 제공할 수 있음은 의미한다. 예를 들어, 앞서 설명된 바와 같이, 단일의 상기 테스트 보드(uut)가, 두개의 상기 테스트 영역(ta)을 포함하는 경우, 하나의 테스트 영역에는 상기 진공 분위기를 형성하고, 다른 하나의 테스트 영역에는 상기 대기 분위기를 형성하여, 동일 시간에 서로 다른 분위기에서 상기 피시험 반도체(dut)를 평가할 수 있다.
상기 히팅부(140)는, 상기 테스트 영역(ta)의 온도를 조절할 수 있다. 보다 구체적으로, 상기 히팅부(140)는, 상기 테스트 영역(ta)의 온도가 높아지도록 조절할 수 있다. 이는, 일 실시 예에 따르면, 상기 테스트 영역(ta)에 장착된 상기 피시험 반도체(dut)에 고온의 가속 환경을 제공하기 위함일 수 있다.
이를 위해, 일 실시 예에 따르면, 상기 히팅부(140)는, 도 2에 도시된 바와 같이, 상기 테스트 영역(ta)에 마련될 수 있다. 보다 구체적으로, 상기 히팅부(140)는, 상기 테스트 영역(ta)에서, 상기 테스트 보드(uut)의 일 면에 상기 피시험 반도체(dut)가 장착되는 경우, 상기 테스트 보드(uut)의 타 면에 배치될 수 있다.
예를 들어, 상기 히팅부(140)는, 세라믹 히터일 수 있다. 또는 다른 예를 들어, 상기 히팅부(140)는, 가열 패치일 수 있다. 하지만, 상기 히팅부(140)는, 상술된 실시 예에 한정되는 것은 아니다.
이상, 상술된 테스트부(100)에 의하면, 상기 피시험 반도체(dut)가 장착된 상기 테스트 영역(ta)에 선택적으로 상기 테스트부(100)를 제공하여 선택적인 테스트 환경을 제공할 수 있다.
따라서, 본 출원에 의하면, 종래에 진공 챔버 내부에 측정 장치들을 배치해야 하기 때문에 챔버가 커지는 단점을 해결하고, 컴팩트한 구조의 상기 테스트부(100)를 포함하는 반도체 테스트 장치(1000)를 제공할 수 있음은 물론이다.
에러 측정부(200)
다시 도 1을 참조하면, 상기 에러 측정부(200)는, 상기 선원부(120)에서 조사되는 상기 테스트 빔(bm)에 따라 상기 피시험 반도체(dut)에서 발생되는 에러를 측정할 수 있다.
여기에서 에러라 함은, 상기 테스트 빔(bm)에 의하여 발생되는 SEU(single event upset)를 포함하는 개념으로 이해될 수 있다. 보다 구체적으로, 여기에서 에러는, 알파 선원에 의하여 발생되는 SEU를 포함할 수 있다.
일 실시 예에 따르면, 상기 에러 측정부(200)에서 측정되는 상기 에러는, 후술되는 데이터베이스 관리부(300)에서 데이터베이스로 관리될 수 있다.
한편, 상기 에러 측정부(200)에서 측정된 상기 에러가 “0”인 경우, 상기 피시험 반도체(dut)의 절연층(is, 도 3 참조)의 두께(th, 도 3 참조)는 25 μm일 수 있으며, 이는 상기 피시험 반도체(dut)에서 상기 절연층(is)의 유효 두께(th)를 추정하기 위한 기준 두께가 될 수 있다. 이에 관해서는 보다 상세히 후술하기로 한다.
이 경우, 상기 피시험 반도체(dut)의 상기 절연층(is)은, 반도체 소자에 형성된 반도체 칩(ch)과 상기 선원부(120) 사이에 제공되는 것으로, 제1 절연층(is1) 및 제2 절연층(is2)을 포함할 수 있다. 상기 제1 절연층(is1)은 반도체 패키징 과정에서 사용된 절연 물질을 포함할 수 있고, 상기 제2 절연층(is2)은 상기 반도체 칩(ch)의 제조 과정에서 형성된 층간 절연막 및 패시베이션층 등을 포함할 수 있다. 즉, 상기 절연층(is)은 반도체 소자(예를 들어, 트랜지스터, 메모리 등)와 상기 선원부(120) 사이에 제공되는 절연 물질 전체로 정의될 수 있다.
데이터베이스 관리부(300)
상기 데이터베이스 관리부(300)는, 상기 선원부(120)에서 조사된 테스트 빔(bm)과 상기 에러 측정부(200)에서 측정된 에러를 매칭하여 데이터베이스로 관리할 수 있다.
일 실시 예에 따르면, 상기 피시험 반도체(dut)는, 도 3에 도시된 바와 같이, 반도체 칩(ch) 및 상기 반도체 칩(ch) 상에 형성된 절연층(is: is1, is2) 중에서 적어도 어느 하나를 포함할 수 있다.
한편, 일 실시 예로, 상기 테스트 빔(bm)이, 알파 입자를 포함하는 경우, 상기 알파 입자는, 5.4 MeV의 에너지를 가질 수 있다. 이때, 상기 알파 입자의 침투가 “0”이 되는 상기 절연층(is)의 두께는, 25 μm일 수 있고, 상기 절연층(is)에서 단위 에너지 당 침투 깊이는, 4.63 μm/MeV일 수 있다. 하지만 이는 일례일 뿐 이에 한정되는 것은 아니다.
상기 절연층(is)에서, 상기 알파 입자의 침투가 “0”이 되는 경우, 상기 에러 측정부(200)에서 측정된 상기 에러가 “0”일 수 있다.
따라서 상기 데이터베이스 관리부(300)는, 상기 25 μm를 상기 피시험 반도체(dut)에서 상기 절연층(is)의 유효 두께(th)를 추정하기 위한 기준 두께로 관리할 수 있다.
두께 추정부(400)
상기 두께 추정부(400)는, 상기 데이터베이스 관리부(300)에서 관리된 상기 데이터베이스를 이용하여, 상기 절연층(is)에서 손실되는 테스트 빔(bm)의 에너지를 이용하여, 상기 절연층(is, 도 3 참조)의 유효 두께(th, 도 3 참조)를 추정할 수 있다.
보다 구체적으로, 상기 두께 추정부(400)는, 상기 절연층(is)의 유효 두께(th)를 추정함에 있어서, 상기 데이터베이스 관리부(300)에서 관리된 상기 에러가 “0”이 되는 기준 두께를 이용하여 상기 절연층(is)의 유효 두께를 추정할 수 있다.
상기 두께 추정부(400)는, 예를 들어, 상기 선원부(120)에서 상기 피시험 반도체(dut)를 향하여, 상기 테스트 빔(bm)이 조사되고, 상기 피시험 반도체(dut)에서 에러가 발생한 경우, 상기 절연층(is)의 유효 두께가 상기 기준 두께 즉, 25 μm 미만인 것으로 추정할 수 있다.
반면에, 상기 두께 추정부(400)는, 상기 선원부(120)에서 상기 피시험 반도체(dut)를 향하여, 상기 테스트 빔(bm)이 조사되고, 상기 피시험 반도체(dut)에서 에러가 발생하지 않은 경우, 상기 절연층(is)의 유효 두께가 상기 기준 두께 즉, 25 μm 이상인 것으로 추정할 수 있다.
이상, 본 출원의 실시 예에 따른 반도체 테스트 장치(1000)가 설명되었다.
이하, 본 출원의 실시 예에 따른 반도체 테스트 방법이 설명된다. 이하 설명되는 테스트 방법에 있어서, 앞서 설명된 실시 예의 설명과 중복되는 설명은 생략될 수도 있다. 하지만, 이하에서 중복되는 설명이 생략된다고 하여서 이를 배제하는 것은 아니며 이하에서 중복되는 설명은 앞선 실시 예의 설명을 참고하기로 한다.
도 4는 본 출원의 실시 예에 따른 반도체 테스트 방법을 설명하기 위한 도면이다.
도 4를 참조하면, 상기 반도체 테스트 방법은, 피시험 반도체에 테스트 빔을 조사하는 선원부를 갖는 테스트 보드를 준비하는 단계(S110), 상기 테스트 보드에서, 상기 피시험 반도체가 장착된 영역으로 정의되는 테스트 영역은 둘러싸되, 상기 피시험 반도체의 전기적 신호를 송수신하기 위한 회로부가 장착된 영역으로 정의되는 주변 영역은 노출시키도록, 하우징을 상기 테스트 보드에 장착하는 단계(S120), 상기 테스트 보드에 장착된 상기 하우징 내부의 압력을 대기압 또는 진공으로 제어하는 단계(S125), 상기 선원부에서 조사되는 상기 테스트 빔에 따라 상기 피시험 반도체에서 발생되는 에러를 측정하는 단계(S130), 상기 선원부에서 조사된 상기 테스트 빔과 측정된 상기 에러를 매칭하여 데이터베이스로 관리하는 단계(S140), 및 관리된 상기 데이터베이스를 이용하여, 상기 피시험 반도체에 포함된 반도체 소자와 상기 선원부 사이의 절연층의 유효 두께를 추정하는 단계(S150) 중에서 적어도 어느 하나를 포함할 수 있다.
이하, 각 단계가 설명된다.
단계 S110
단계 S110에서, 상기 피시험 반도체(dut)에 상기 테스트 빔(bm)을 조사하는 상기 선원부(120)를 갖는 상기 테스트 보드(uut)가 준비될 수 있다.
상기 선원부(120)에 관해서는 앞선 실시 예의 설명과 중복되는 바, 앞선 실시 예의 설명을 참고하기로 한다.
단계 S120
단계 S120에서, 상기 테스트 보드(uut)에서, 상기 피시험 반도체(dut)가 장착된 영역으로 정의되는 상기 테스트 영역(ta)은 둘러싸되, 상기 피시험 반도체(dut)의 전기적 신호를 송수신하기 위한 상기 회로부(cr)가 장착된 영역으로 정의되는 상기 주변 영역(sa)은 노출시키도록, 상기 하우징(110)이 상기 테스트 보드(uut)에 장착될 수 있다.
상기 하우징(110) 및 상기 테스트 보드(uut)에 관해서도 앞선 실시 예의 설명과 중복되는 바, 앞선 실시 예의 설명을 참고하기로 한다.
단계 S125
단계 S125에서, 상기 테스트 보드(uut)에 장착된 상기 하우징(110) 내부의 압력이 대기압 또는 진공으로 제어될 수 있다. 상기 하우징(110) 내부가 진공으로 제어되는 경우, 앞서 설명된 바와 같이, 상기 하부 챔버(110b)에 상기 진공제어부(130)가 연결될 수 있다.
상기 진공제어부(130)에 관해서도 앞선 실시 예의 설명과 중복되는 바, 앞선 실시 예의 설명을 참고하기로 한다.
단계 S130
단계 S130에서, 상기 선원부(120)에서 조사되는 상기 테스트 빔(bm)에 따라 상기 피시험 반도체(dut)에서 발생되는 에러가 측정될 수 있다.
이를 위해, 상기 하우징 내부(110)는, 앞서 설명된 바와 같이 상기 진공제어부(130)에 의하여, 진공 분위기 또는 대기 분위기로 제어될 수 있다.
한편 본 단계에서, 앞서 설명된 바와 같이, 동시다발적인 테스트 환경을 제공할 수 있다. 예를 들어, 앞서 설명된 바와 같이, 단일의 상기 테스트 보드(uut)가, 두개의 상기 테스트 영역(ta)을 포함하는 경우, 하나의 테스트 영역에는 상기 진공 분위기를 형성하고, 다른 하나의 테스트 영역에는 상기 대기 분위기를 형성하여, 동일 시간에 서로 다른 분위기에서 상기 피시험 반도체(dut)를 평가할 수 있다.
한편, 상기 에러 측정을 위하여, 상기 선원부(120)는, 상기 피시험 반도체(dut)에 상기 테스트 빔(bm)을 조사할 수 있음은 물론이다.
상기 선원부(120)에 관해서도 앞선 실시 예의 설명과 중복되는 바, 앞선 실시 예의 설명을 참고하기로 한다.
상기 선원부(120)에서 상기 피시험 반도체(dut)에 상기 테스트 빔(bm)을 조사하면, 상기 에러 측정부(200)는, 상기 테스트 빔(bm)에 따라 상기 피시험 반도체(dut)에서 발생되는 에러를 측정할 수 있다.
상기 에러 측정부(200)에 관해서도 앞선 실시 예의 설명과 중복되는 바, 앞선 실시 예의 설명을 참고하기로 한다.
단계 S140
단계 S140에서, 상기 데이터베이스 관리부(300)는, 상기 선원부(120)에서 조사된 테스트 빔(bm)과 상기 에러 측정부(200)에서 측정된 에러를 매칭하여 데이터베이스로 관리할 수 있다.
상기 데이터베이스 관리부(300)에 관해서도 앞선 실시 예의 설명과 중복되는 바, 앞선 실시 예의 설명을 참고하기로 한다.
단계 S150
단계 S150에서, 상기 두께 추정부(400)는, 관리된 상기 데이터베이스를 이용하여, 상기 피시험 반도체(dut)에 포함된 반도체 소자와 상기 선원부(120) 사이의 절연층(is)의 유효 두께(th)를 추정할 수 있다.
상기 두께 추정부(400)에 관해서도 앞선 실시 예의 설명과 중복되는 바, 앞선 실시 예의 설명을 참고하기로 한다.
이상, 본 출원의 실시 예에 따른 반도체 테스트 방법이 설명되었다.
이하, 본 출원의 실험 예가 설명된다.
도 5는 본 출원의 실험 예에 따라 제조된 테스트부를 설명하기 위한 도면이고, 도 6은 본 출원의 실험 예에 따라 준비된 테스트 보드를 설명하기 위한 도면이고, 도 7은 본 출원의 일 실험 예에 따라 준비된 테스트부를 설명하기 위한 도면이고, 도 8은 본 출원의 다른 실험 예에 따라 준비된 테스트부를 설명하기 위한 도면이고, 도 9는 본 출원의 실험 예에 따른 알파 입자와 절연층의 관계를 설명하기 위한 도면이고, 도 10은 진공 분위기 및 대기 분위기에서 SRAM의 SEU(single event upset) 특성을 설명하기 위한 도면이고, 도 11은 진공 분위기 및 대기 분위기에서 SRAM의 알파 입자 특성을 설명하기 위한 도면이고, 도 12는 진공 분위기 및 대기 분위기에서 반도체 패키지의 알파 입자 특성을 설명하기 위한 도면이고, 도 13은 본 출원의 실험 예에 따라 진공 분위기에서 선원부의 단면적과 피시험 반도체의 단면적의 관계를 설명하기 위한 도면이고, 도 14는 본 출원의 실험 예에 따라 대기 분위기에서 선원부의 단면적과 피시험 반도체의 단면적의 관계를 설명하기 위한 도면이고, 도 15는 본 출원의 실험 예에 따라 진공 분위기 및 대기 분위기에서 선원부의 단면적과 피시험 반도체의 단면적의 최적 관계를 설명하기 위한 도면이고, 도 16은 본 출원의 실험 예에 따라 대기 분위기에서 선원부와 피시험 반도체 사이의 이격거리를 설명하기 위한 도면이다.
도 5를 참조하면, 본 출원의 실험 예에 따라 제조된 테스트부(100)는, 상술된 바와 같이, 상기 상부 챔버(110a) 및 하부 챔버(110b)를 포함하는 것을 관측할 수 있다.
도 5의 (a)를 참조하면, 본 출원의 일 실험 예에 따라 제조된 상기 상부 챔버(110a)는, 15 cm 높이를 가질 수 있다. 이는 본 출원의 실험 예에서, 브래그 피크(Bragg peak)를 배제하여 설계된 것이다.
한편, 도 5의 (b)를 참조하면, 본 출원의 다른 실험 예에 따라 제조된 상기 상부 챔버(110a)는, 5 cm 높이를 가질 수 있다. 이는 본 출원의 실험 예에서, 브래그 피크를 고려하여 설계된 것이다.
도 6을 참조하면, 본 출원의 실험 예에 따라 준비된 테스트 보드(uut)를 관측할 수 있다.
본 출원의 실험 예에 따르면, 상기 테스트 보드(uut)에, 상기 피시험 반도체(dut)가 탈착되는 탈착부(150)가 더 마련될 수 있다. 예를 들어, 상기 탈착부(150)는, 소켓의 형태로 마련될 수 있다.
이에 따라, 피시험 반도체(dut)는, 상술된 바와 같이 평가되는 경우, 상기 소켓에 부착될 수 있고, 상기 평가가 종료되는 경우에는, 상기 소켓으로부터 탈락될 수 있다.
도 7을 참조하면, 앞서 준비된 상기 테스트 보드(uut)의 상기 테스트 영역(ta)에 장착된 상기 상측 챔버(110a)를 관측할 수 있다.
이에 따라, 상기 테스트 영역(uut)은, 상기 상측 챔버(110a)에 의하여 진공 분위기가 형성될 수 있다.
한편, 도 8을 참조하면, 상기 상측 챔버(110a)와 상기 테스트 보드(uut)의 상면 사이에 상기 실링부재(112)로 상기 동박이 마련된 것을 관측할 수 있다.
이에 따라, 실링 특성이 향상될 수 있고, 이에 따라, 상기 하우징(110) 내부의 진공 분위기 형성이 용이할 수 있다. 즉, 상기 하우징(10) 내부의 진공도 및/또는 진공 지속도를 높일 수 있음은 물론이다.
도 9를 참조하면, 상기 피시험 반도체(dut)의 절연층(is)에서 상기 알파 입자의 침투 정도를 관측할 수 있다.
상기 테스트 빔(bm)이, 알파 입자를 포함하는 경우, 상기 알파 입자는, 5.4 MeV의 에너지를 가질 수 있다. 이때, 상기 알파 입자의 침투가 “0”이 되는 상기 절연층(is)의 두께는, 25 μm일 수 있고, 상기 절연층(is)에서 단위 에너지 당 깊이는, 4.63 μm/MeV 또는 깊이당 에너지 감소율은 216 keV/μm 일 수 있다.
도 10을 참조하면, 진공 분위기 및 대기 분위기에서 SRAM의 SEU 특성을 관측할 수 있다.
진공 분위기에서 예측한 SEU 곡선(vc_ep)을 살펴보면, 진공에서는 공기와의 충돌이 최소화되기 때문에, 초기 상태의 알파 입자 에너지를 유지할 것으로 예측하였다.
한편, 대기 분위기에서 예측한 SEU 곡선(am_ep)을 살펴보면, 알파 입자의 평균자유행로가 길어지기 때문에, 알파 입자가 상기 피시험 반도체(dut)의 상기 절연층(is)에 주입되면 SEU가 발생될 것으로 예측하였다.
하지만, 실제로 진공 분위기(vc_me) 및 대기 분위기(am_me)에서 SRAM의 SEU 특성을 측정한 결과, 진공 분위기(vc_me)에서 보다 대기 분위기(am_me)에서 SEU가 많이 발생하는 현상이 관측되었다.
도 11을 참조하면, 진공 분위기 및 대기 분위기에서 SRAM의 알파 입자 특성을 관측할 수 있다.
대기 분위기에서 알파 입자(am)는, 공기 입자와 충돌하여 에너지가 손실되기 때문에 브래그 피크(Bragg peak)가 감소하고, 상기 피시험 반도체(dut)의 표면 영역(10 μm 이하)에서 전하-전공 쌍이 발생하는 것을 알 수 있다.
한편, 진공 분위기에서 알파 입자(vc)는, 거리에 따라 입자 수는 감소하되, 초기 에너지는 유지하여, 상기 피시험 반도체(dut)의 표면 영역(35 μm 이하)에서 전하-전공 쌍이 발생하는 것을 알 수 있다.
따라서, 진공 분위기에서 SEU가 더 작은 것을 알 수 있다.
도 12를 참조하면, 진공 분위기 및 대기 분위기에서 반도체 패키지의 알파 입자 특성을 관측할 수 있다.
PHIP MC simulation 결과, 진공 분위기(vc)에서는, 거리와 무관하게 알파 입자가 에너지가 비-손실되어 상기 피시험 반도체(dut)의 표면에 도달되는 것을 알 수 있다.
한편 대기 분위기(am) 에서는 air gap으로 인하여, 알파 입자 에너지가 약 100 keV 정도의 손실이 발생하는 것을 알 수 있고, 이후 mm 거리당 100 keV의 에너지 손실이 발생하는 것을 알 수 있다.
따라서, 진공 분위기(vc)에서, 상기 피시험 반도체(dut)를 평가하는 것이 실질적인 반도체 소자 평가 상황과 유사할 것으로 예측할 수 있다.
도 13을 참조하면, 진공 분위기에서 선원부의 단면적과 피시험 반도체의 단면적의 관계를 관측할 수 있다.
이때, 면적이 1 cm2인 상기 피시험 반도체(dut)를 준비하고, 상기 선원부(120)의 직경을 25 mm로 형성하되, 상기 피시험 반도체(dut)와 상기 선원부 사이의 이격거리를 5 mm와 8 mm로 하여, 진공 분위기에서 실험 예 1-1에 따른 반도체 테스트(ex1-1)를 수행하였다.
또한, 상술된 실험 예 1-1에서, 상기 선원부(120)의 직경을 50 mm로 하여, 실험 예 1-2에 따른 반도체 테스트(ex1-2)를 수행하였다.
또한, 상술된 실험 예 1-1에서, 상기 선원부(120)의 직경을 100 mm로 하여, 실험 예 1-3에 따른 반도체 테스트(ex1-3)를 수행하였다.
또한, 상술된 실험 예 1-1에서, 상기 선원부(120)의 직경을 120 mm로 하여, 실험 예 1-4에 따른 반도체 테스트(ex1-4)를 수행하였다.
진공 분위기에서는, 실험 예 1-3(ex1-3) 및 실험 예 1-4(ex1-4)에서 알파 입자가 가장 많은 것으로 나타났다.
한편, 도 14를 참조하면, 대기 분위기에서 선원부의 단면적과 피시험 반도체의 단면적의 관계를 관측할 수 있다.
이때, 상술된 실험 예 1-1을 대기 분위기로 형성하여, 실험 예 2-1에 따른 반도체 테스트(ex2-1)를 수행하였다.
또한, 상술된 실험 예 1-2를 대기 분위기로 형성하여, 실험 예 2-2에 따른 반도체 테스트(ex2-2)를 수행하였다.
또한, 상술된 실험 예 1-3을 대기 분위기로 형성하여, 실험 예 2-3에 따른 반도체 테스트(ex2-3)를 수행하였다.
또한, 상술된 실험 예 1-4를 대기 분위기로 형성하여, 실험 예 2-4에 따른 반도체 테스트(ex2-4)를 수행하였다.
대기 분위기에서는, 실험 예 2-3(ex2-3)에서 알파 입자가 가장 많은 것으로 나타났다.
도 15를 참조하면, 본 출원의 실험 예에 따라 진공 분위기 및 대기 분위기에서 선원부의 단면적과 피시험 반도체의 단면적의 최적 관계를 설명하기 위한 도면이다.
이때, 상기 피시험 반도체(dut)와 상기 선원부 사이의 이격거리를 5 mm로 하여, 대기 분위기에서 실험 예 3-1에 따른 반도체 테스트(ex3-1)를 수행하였다.
또한, 상술된 실험 예 3-1에서, 진공 분위기에서, 실험 예 3-2에 따른 반도체 테스트(ex3-2)를 수행하였다.
또한, 상기 피시험 반도체(dut)와 상기 선원부 사이의 이격거리를 8 mm로 하여, 대기 분위기에서 실험 예 3-3에 따른 반도체 테스트(ex3-3)를 수행하였다.
또한, 상술된 실험 예 3-3에서, 진공 분위기에서, 실험 예 3-4에 따른 반도체 테스트(ex3-4)를 수행하였다.
도 15에 도시된 바와 같이, 상기 피시험 반도체(dut)가 100 mm2의 상기 제1 조사 단면적을 가지는 경우, 상기 선원부(120)는, 7,850 mm2의 상기 제2 조사 단면적을 가지면 알파 입자의 수가 가장 많이 도달되는 것을 알 수 있다. 이때, 상기 제2 조사 단면적/상기 제1 조사 단면적의 비율은, 78.5일 수 있으며, 상기 제2 조사 단면적이 원형이 경우, 100 mm의 직경을 가질 수 있다.
이에 따라, 본 출원에 의하면, 상기 선원부(120)에서 상기 피시험 반도체(dut)에 도달되는 상기 알파 입자의 수가 최대가 되면서도, 상기 선원부(120)와 상기 피시험 반도체(dut) 사이의 이격거리가 최소화되는 상기 제2 조사 단면적/상기 제1 조사 단면적의 비율은 60 이상 내지 110 이하인 것을 알 수 있다.
도 16을 참조하면, 본 출원의 실험 예를 통하여, 대기 분위기에서 상기 선원부(120)와 상기 피시험 반도체(dut) 사이의 최적 이격거리가 도출될 수 있다.
본 출원의 실험 예에 따르면, 대기중(1기압)에서, 알파 입자는 최대 3.8 cm까지 비행할 수 있기 때문에, stopping energy가 급격하게 변화하지 않는 2 cm 이상 내지 3 cm 이하의 범위가 상기 최적 이격거리로 도출될 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
Claims (9)
- 피시험 반도체 및 상기 피시험 반도체의 전기적 신호를 송수신하기 위한 회로부가 장착된 테스트 보드에서, 상기 피시험 반도체가 장착된 테스트 영역과 상기 회로부가 장착된 주변 영역을 정의하도록, 상기 주변 영역은 노출시키되 상기 테스트 영역은 둘러싸는 하우징; 및
상기 테스트 영역의 상기 피시험 반도체에 테스트 빔을 조사하는 선원부를 포함하되,
상기 선원부에서 조사되는 상기 테스트 빔에 따라 상기 피시험 반도체에서 발생되는 에러가 측정되고, 조사된 상기 테스트 빔과 측정된 상기 에러가 매칭되어 데이터베이스로 관리되는 것을 포함하는, 반도체 테스트 장치.
- 제1 항에 있어서,
상기 선원부에서 조사되는 상기 테스트 빔에 따라 상기 피시험 반도체에서 발생되는 상기 에러를 측정하는 에러 측정부; 및
상기 선원부에서 조사된 상기 테스트 빔과 상기 에러 측정부에서 측정된 상기 에러를 매칭하여 상기 데이터베이스를 관리하는 데이터베이스 관리부를 더 포함하는, 반도체 테스트 장치.
- 피시험 반도체 및 상기 피시험 반도체의 전기적 신호를 송수신하기 위한 회로부가 장착된 테스트 보드에서, 상기 피시험 반도체가 장착된 테스트 영역과 상기 회로부가 장착된 주변 영역을 정의하도록, 상기 주변 영역은 노출시키되 상기 테스트 영역은 둘러싸는 하우징;
상기 테스트 영역의 상기 피시험 반도체에 테스트 빔을 조사하는 선원부; 및
상기 피시험 반도체에 포함된 반도체 소자와 상기 선원부 사이의 절연층에서 손실되는 상기 테스트 빔의 에너지를 이용하여, 상기 절연층의 유효 두께를 추정하는 두께 추정부를 포함하되
상기 두께 추정부는, 상기 선원부에서 조사되는 상기 테스트 빔에 따라, 상기 피시험 반도체에서 발생되는 에러가 "0"이 되는 기준 두께를 이용하여, 상기 절연층의 유효 두께를 추정하는 것을 포함하는, 반도체 테스트 장치.
- 삭제
- 피시험 반도체 및 상기 피시험 반도체의 전기적 신호를 송수신하기 위한 회로부가 장착된 테스트 보드에서, 상기 피시험 반도체가 장착된 테스트 영역과 상기 회로부가 장착된 주변 영역을 정의하도록, 상기 주변 영역은 노출시키되 상기 테스트 영역은 둘러싸는 하우징; 및
상기 테스트 영역의 상기 피시험 반도체에 테스트 빔을 조사하는 선원부를 포함하되,
상기 선원부는,
상기 피시험 반도체의 단면적인 제1 조사 단면적에 대해서 기준 비율을 갖는 제2 조사 단면적을 가지는, 반도체 테스트 장치.
- 제5 항에 있어서,
상기 하우징 내부를 진공 분위기 또는 대기 분위기로 제어하는 진공제어부; 및
상기 테스트 영역의 온도를 조절하는 히팅부를 더 포함하는, 반도체 테스트 장치.
- 제5 항에 있어서,
상기 테스트 빔은, 알파 입자를 포함하되,
상기 알파 입자는, 4 MeV 이상 내지 5.4 MeV 이하 또는 5.4 MeV 이상 내지 16 MeV 이하의 에너지를 가지는, 반도체 테스트 장치.
- 피시험 반도체에 테스트 빔을 조사하는 선원부를 갖는 테스트 보드를 준비하는 단계;
상기 테스트 보드에서, 상기 피시험 반도체가 장착된 영역으로 정의되는 테스트 영역은 둘러싸되, 상기 피시험 반도체의 전기적 신호를 송수신하기 위한 회로부가 장착된 영역으로 정의되는 주변 영역은 노출시키도록, 하우징을 상기 테스트 보드에 장착하는 단계;
상기 선원부에서 조사되는 상기 테스트 빔에 따라 상기 피시험 반도체에서 발생되는 에러를 측정하는 단계;
상기 선원부에서 조사된 상기 테스트 빔과 측정된 상기 에러를 매칭하여 데이터베이스로 관리하는 단계; 및
관리된 상기 데이터베이스를 이용하여, 상기 피시험 반도체에 포함된 반도체 소자와 상기 선원부 사이의 절연층의 유효 두께를 추정하는 단계를 포함하는, 반도체 테스트 방법.
- 제8 항에 있어서,
상기 하우징 내부가 진공 분위기 또는 대기 분위기에서, 상기 테스트 빔이 조사되는 것을 포함하는, 반도체 테스트 방법.
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