KR102590698B1 - Oxide semiconductor thin films, thin film transistors and sputtering targets - Google Patents
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Abstract
스트레스 내성이 우수한 박막 트랜지스터를 얻을 수 있는 산화물 반도체 박막을 제공한다. 산화물 반도체 박막은, 제 1 산화물 반도체층과, 제 2 산화물 반도체층을 갖고, 제 1 및 제 2 산화물 반도체층은, 각각 금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고, 제 1 산화물 반도체층에 있어서, 0.05≤In/(In+Ga+Zn+Sn)≤0.25, 0.20≤Ga/(In+Ga+Zn+Sn)≤0.60, 0.20≤Zn/(In+Ga+Zn+Sn)≤0.60, 0.05≤Sn/(In+Ga+Zn+Sn)≤0.15를 만족하고, 제 2 산화물 반도체층에 있어서, 0.20≤In/(In+Ga+Zn+Sn)≤0.60, 0.05≤Ga/(In+Ga+Zn+Sn)≤0.25, 0.15≤Zn/(In+Ga+Zn+Sn)≤0.60, 0.01≤Sn/(In+Ga+Zn+Sn)≤0.20을 만족한다.An oxide semiconductor thin film capable of producing a thin film transistor with excellent stress resistance is provided. The oxide semiconductor thin film has a first oxide semiconductor layer and a second oxide semiconductor layer. The first and second oxide semiconductor layers each contain In, Ga, Zn, and Sn as metal elements, and O, and the first oxide semiconductor layer includes a first oxide semiconductor layer and a second oxide semiconductor layer. In the oxide semiconductor layer, 0.05≤In/(In+Ga+Zn+Sn)≤0.25, 0.20≤Ga/(In+Ga+Zn+Sn)≤0.60, 0.20≤Zn/(In+Ga+Zn+Sn )≤0.60, 0.05≤Sn/(In+Ga+Zn+Sn)≤0.15, and in the second oxide semiconductor layer, 0.20≤In/(In+Ga+Zn+Sn)≤0.60, 0.05≤Ga /(In+Ga+Zn+Sn)≤0.25, 0.15≤Zn/(In+Ga+Zn+Sn)≤0.60, 0.01≤Sn/(In+Ga+Zn+Sn)≤0.20.
Description
본 발명은, 산화물 반도체 박막, 및 당해 산화물 반도체 박막으로 이루어지는 산화물 반도체층을 포함하는 박막 트랜지스터(TFT; Thin Film Transistor)에 관한 것이다. 보다 상세하게는, 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치에 적합하게 이용되는 박막 트랜지스터 및 이것에 포함되는 산화물 반도체 박막에 관한 것이다. 또한, 본 발명은 당해 산화물 반도체 박막으로 이루어지는 산화물 반도체층을 형성하기 위한 스퍼터링 타겟에도 관한 것이다.The present invention relates to a thin film transistor (TFT) including an oxide semiconductor thin film and an oxide semiconductor layer made of the oxide semiconductor thin film. More specifically, it relates to thin film transistors suitably used in display devices such as liquid crystal displays and organic EL displays, and oxide semiconductor thin films contained therein. Additionally, the present invention also relates to a sputtering target for forming an oxide semiconductor layer made of the oxide semiconductor thin film.
어모퍼스(비정질) 산화물 반도체는, 범용의 어모퍼스 실리콘(a-Si)에 비해 높은 캐리어 농도를 가져, 대형·고해상도·고속 구동이 요구되는 차세대 디스플레이에의 적용이 기대되고 있다. 또한, 어모퍼스 산화물 반도체는 광학 밴드 갭이 커서, 저온에서 성막할 수 있기 때문에, 내열성이 낮은 수지 기판 상에 성막할 수 있어, 가볍고 투명한 디스플레이에의 응용도 기대되고 있다.Amorphous (amorphous) oxide semiconductors have a higher carrier concentration than general-purpose amorphous silicon (a-Si), and are expected to be applied to next-generation displays that require large size, high resolution, and high-speed operation. In addition, amorphous oxide semiconductors have a large optical band gap and can be formed at low temperatures, so they can be formed on resin substrates with low heat resistance, and are also expected to be applied to light and transparent displays.
상기와 같은 어모퍼스 산화물 반도체로서는, 예를 들면 특허문헌 1에 나타내는 바와 같이, 인듐(In), 갈륨(Ga), 아연(Zn), 및 산소(O)로 이루어지는 In-Ga-Zn계 어모퍼스 산화물 반도체(이하, 간단히 「IGZO」라고 칭하는 경우가 있다.)가 알려져 있다.Examples of the above amorphous oxide semiconductor include, as shown in Patent Document 1, an In-Ga-Zn-based amorphous oxide semiconductor made of indium (In), gallium (Ga), zinc (Zn), and oxygen (O). (Hereinafter, it may simply be referred to as “IGZO”) is known.
그러나, IGZO로 이루어지는 산화물 반도체층을 포함하는 박막 트랜지스터의 전계 효과 이동도(캐리어 이동도)는 범용의 어모퍼스 실리콘에 비해 높기는 하지만, 10cm2/Vs 정도이고, 표시 장치의 대화면화, 고정세화나 고속 구동화에 대응하기 위해서는, 더한층의 높은 전계 효과 이동도를 가지는 재료가 요구되고 있다.However, the field effect mobility (carrier mobility) of a thin film transistor containing an oxide semiconductor layer made of IGZO is higher than that of general-purpose amorphous silicon, but is about 10 cm 2 /Vs, which is useful for large screens and high-definition display devices. In order to cope with high-speed actuation, materials with even higher field effect mobility are required.
또한, IGZO로 이루어지는 산화물 반도체층을 이용한 박막 트랜지스터에서는, 광조사나 전압 인가 등의 스트레스에 대한 내성(스트레스 내성)이 우수할 것이 요구된다. 즉, 광조사나 전압 인가 등의 스트레스에 대해, 박막 트랜지스터의 역치 변화량이 작을 것이 요구된다. 예를 들면, 게이트 전극에 전압을 계속 인가했을 때나, 반도체층에서 흡수가 일어나는 청색대의 광을 계속 조사했을 때, 박막 트랜지스터의 게이트 절연막과 반도체층 계면에서 차지(charge)가 트랩되어, 반도체층 내부의 전하의 변화로부터, 역치 전압이 음측으로 대폭으로 변화(시프트)할 수 있다. 그 결과, 박막 트랜지스터의 스위칭 특성이 변화하는 것이 지적되고 있다.In addition, thin film transistors using an oxide semiconductor layer made of IGZO are required to have excellent resistance to stress such as light irradiation or voltage application (stress tolerance). In other words, the amount of change in the threshold of the thin film transistor is required to be small in response to stress such as light irradiation or voltage application. For example, when a voltage is continuously applied to the gate electrode or when light in the blue band, where absorption occurs in the semiconductor layer, is continuously irradiated, the charge is trapped at the interface between the gate insulating film of the thin film transistor and the semiconductor layer, and the charge is trapped inside the semiconductor layer. From the change in charge, the threshold voltage can significantly change (shift) to the negative side. As a result, it has been pointed out that the switching characteristics of thin film transistors change.
또, 액정 패널 구동 시나, 게이트 전극에 음바이어스를 걸어 화소를 점등시킬 때 등에 액정 셀로부터 누출된 광이 TFT에 조사되는데, 이 광이 박막 트랜지스터에 스트레스를 주어 화상 불균일이나 특성 열화의 원인이 된다. 실제로 박막 트랜지스터를 사용할 때, 광조사나 전압 인가에 의한 스트레스에 의해 스위칭 특성이 변화하면, 표시 장치 자체의 신뢰성 저하를 초래한다.In addition, when driving a liquid crystal panel or turning on a pixel by applying a negative bias to the gate electrode, light leaking from the liquid crystal cell is irradiated to the TFT, and this light puts stress on the thin film transistor, causing image unevenness and deterioration of characteristics. . When actually using a thin film transistor, if the switching characteristics change due to stress caused by light irradiation or voltage application, this causes a decrease in the reliability of the display device itself.
또한, 유기 EL 디스플레이에 있어서도 마찬가지로, 발광층으로부터의 누출광이 반도체층에 조사되어, 역치 전압 등의 값이 불규칙해진다는 문제가 생긴다.Additionally, in organic EL displays as well, a problem arises in that leakage light from the light-emitting layer irradiates the semiconductor layer, causing values such as threshold voltage to become irregular.
이와 같은 역치 전압의 시프트는, 박막 트랜지스터를 구비한 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치 자체의 신뢰성 저하를 초래하기 때문에, 스트레스 내성의 향상(즉, 스트레스 인가 전후의 변화량이 적은 것)이 강하게 절망되고 있다.Since such a shift in threshold voltage causes a decrease in the reliability of the display device itself, such as a liquid crystal display or organic EL display equipped with a thin film transistor, the improvement in stress tolerance (i.e., a small amount of change before and after stress application) is strongly expected. I am in despair.
그런데, 상기와 같은 산화물 반도체층을 포함하는 박막 트랜지스터의 구조로서는, 에치 스토퍼층을 갖지 않는 백 채널 에치(BCE; Back Channel Etch)형과, 에치 스토퍼층을 갖는 에치 스토퍼(ESL; Etch Stopper Layer)형의 2종류로 대별된다. 이 중, 박막 트랜지스터의 생산 공정의 간략화의 관점에서는, 에치 스토퍼층을 갖지 않는 BCE형 구조가 추천된다.However, the structure of the thin film transistor including the oxide semiconductor layer as described above includes a back channel etch (BCE) type without an etch stopper layer, and an etch stopper (ESL; Etch Stopper Layer) type with an etch stopper layer. It is roughly divided into two types. Among these, from the viewpoint of simplifying the production process of thin film transistors, the BCE type structure without an etch stopper layer is recommended.
또한, 박막 트랜지스터의 게이트 전극이나 소스·드레인 전극 등의 전극 재료로서는, 표시 장치를 보다 고성능화하기 위해서, 보다 저저항인 재료가 요구되도록 되고 있다. 그와 같은 요구를 만족하도록, 종래 이용되고 있던 Al 합금 전극 대신에, Cu 전극이나 Cu 합금 전극이 이용되도록 되고 있고, 이들 배선을 형성함에 있어서는, 과산화수소계 등의 에칭액이 이용된다.Additionally, in order to improve the performance of display devices, materials with lower resistance are being required as electrode materials such as gate electrodes and source/drain electrodes of thin film transistors. To meet such requirements, Cu electrodes and Cu alloy electrodes are being used instead of the Al alloy electrodes conventionally used, and in forming these wirings, etching solutions such as hydrogen peroxide are used.
그러나, BCE형 구조의 박막 트랜지스터에 Cu 전극이나 Cu 합금 전극을 이용하면, 소스·드레인 전극을 웨트 에칭 가공할 때에 이용하는 과산화수소계 등의 에칭액에 산화물 반도체가 노출되기 때문에, 산화물 반도체층이 대미지를 받아 박막 트랜지스터 특성이 저하될 우려가 있다.However, when a Cu electrode or a Cu alloy electrode is used in a thin film transistor with a BCE type structure, the oxide semiconductor layer is exposed to an etchant such as hydrogen peroxide used when wet etching the source and drain electrodes, causing damage to the oxide semiconductor layer. There is a risk that thin film transistor characteristics may deteriorate.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 목적은, 스트레스 내성이 우수한 박막 트랜지스터를 얻을 수 있는 산화물 반도체 박막을 제공하는 것에 있다.The present invention was made in view of the above problems, and its purpose is to provide an oxide semiconductor thin film that can produce a thin film transistor with excellent stress resistance.
또한, 본 발명의 목적은, 상기 산화물 반도체 박막으로 이루어지는 산화물 반도체층을 포함하고, 높은 전계 효과 이동도를 유지할 수 있는 박막 트랜지스터, 및 상기 산화물 반도체층을 형성하기 위한 스퍼터링 타겟을 제공하는 것에 있다.Additionally, an object of the present invention is to provide a thin film transistor that includes an oxide semiconductor layer made of the oxide semiconductor thin film and can maintain high field effect mobility, and a sputtering target for forming the oxide semiconductor layer.
본 발명자들은, 예의 연구를 거듭한 결과, 금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하는 산화물 반도체를 채용하고, 이들 금속 원소의 조성을 적절히 제어하는 것에 의해 상기 과제를 해결할 수 있는 것을 발견하여, 본 발명을 완성하기에 이르렀다. 또한, 이 산화물 반도체 박막을 박막 트랜지스터에 이용하는 것에 의해, 상기 과제를 해결할 수 있는 것을 발견하여, 본 발명을 완성하기에 이르렀다.As a result of extensive research, the present inventors have found that the above problem can be solved by employing an oxide semiconductor containing In, Ga, Zn, Sn, and O as metal elements and appropriately controlling the composition of these metal elements. discovered and completed the present invention. Furthermore, it was discovered that the above problem could be solved by using this oxide semiconductor thin film in a thin film transistor, and the present invention was completed.
즉, 본 발명의 상기 목적은, 산화물 반도체 박막에 관련한 하기 [1]의 구성에 의해 달성된다.That is, the above object of the present invention is achieved by the following configuration [1] related to an oxide semiconductor thin film.
[1] 제 1 산화물 반도체층과, 제 2 산화물 반도체층을 갖고,[1] It has a first oxide semiconductor layer and a second oxide semiconductor layer,
상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층은, 각각 금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,The first oxide semiconductor layer and the second oxide semiconductor layer each include In, Ga, Zn, Sn, and O as metal elements,
상기 제 1 산화물 반도체층에 있어서의 상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,The ratio of the number of atoms of each metal element to the sum of In, Ga, Zn, and Sn in the first oxide semiconductor layer is,
0.05≤In/(In+Ga+Zn+Sn)≤0.250.05≤In/(In+Ga+Zn+Sn)≤0.25
0.20≤Ga/(In+Ga+Zn+Sn)≤0.600.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.600.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.05≤Sn/(In+Ga+Zn+Sn)≤0.150.05≤Sn/(In+Ga+Zn+Sn)≤0.15
를 만족하고,satisfies,
상기 제 2 산화물 반도체층에 있어서의 상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,The ratio of the number of atoms of each metal element to the total of In, Ga, Zn, and Sn in the second oxide semiconductor layer is,
0.20≤In/(In+Ga+Zn+Sn)≤0.600.20≤In/(In+Ga+Zn+Sn)≤0.60
0.05≤Ga/(In+Ga+Zn+Sn)≤0.250.05≤Ga/(In+Ga+Zn+Sn)≤0.25
0.15≤Zn/(In+Ga+Zn+Sn)≤0.600.15≤Zn/(In+Ga+Zn+Sn)≤0.60
0.01≤Sn/(In+Ga+Zn+Sn)≤0.200.01≤Sn/(In+Ga+Zn+Sn)≤0.20
을 만족하는 산화물 반도체 박막.An oxide semiconductor thin film that satisfies the
또한, 산화물 반도체 박막에 관련한 본 발명의 바람직한 실시형태는, 이하의 [2]에 관한 것이다.Additionally, a preferred embodiment of the present invention related to an oxide semiconductor thin film relates to [2] below.
[2] 상기 제 1 산화물 반도체층에 있어서, In 및 Sn의 합계에 대한 In의 원자수 비가,[2] In the first oxide semiconductor layer, the atomic number ratio of In to the sum of In and Sn is:
0.30≤In/(In+Sn)≤0.750.30≤In/(In+Sn)≤0.75
를 만족하는 상기 [1]에 기재된 산화물 반도체 박막.The oxide semiconductor thin film according to [1] above, which satisfies the following.
또한, 본 발명의 상기 목적은, 박막 트랜지스터에 관련한 하기 [3]의 구성에 의해 달성된다.Additionally, the above object of the present invention is achieved by the following configuration [3] related to a thin film transistor.
[3] 기판 상에 게이트 전극, 게이트 절연막, 상기 [1] 또는 [2]에 기재된 산화물 반도체 박막으로 이루어지는 산화물 반도체층, 소스·드레인 전극 및 보호막을 이 순서로 갖는 것을 특징으로 하는 박막 트랜지스터.[3] A thin film transistor characterized by having a gate electrode, a gate insulating film, an oxide semiconductor layer made of the oxide semiconductor thin film according to [1] or [2] above, a source/drain electrode, and a protective film in this order on a substrate.
또한, 박막 트랜지스터에 관련한 본 발명의 바람직한 실시형태는, 이하의 [4]에 관한 것이다.Additionally, a preferred embodiment of the present invention related to a thin film transistor relates to [4] below.
[4] 상기 소스·드레인 전극이 Cu 또는 Cu 합금으로 이루어지는 것을 특징으로 하는 상기 [3]에 기재된 박막 트랜지스터.[4] The thin film transistor according to [3], wherein the source and drain electrodes are made of Cu or a Cu alloy.
또한, 본 발명의 상기 목적은, 스퍼터링 타겟에 관련한 하기 [5]의 구성에 의해 달성된다.Additionally, the above object of the present invention is achieved by the following configuration [5] related to the sputtering target.
[5] 상기 [3] 또는 [4]에 기재된 박막 트랜지스터에 있어서의 상기 제 1 산화물 반도체층을 형성하기 위한 스퍼터링 타겟으로서,[5] A sputtering target for forming the first oxide semiconductor layer in the thin film transistor according to [3] or [4] above,
금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,Metal elements include In, Ga, Zn, Sn, and O,
상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,The ratio of the number of atoms of each metal element to the sum of In, Ga, Zn and Sn,
0.05≤In/(In+Ga+Zn+Sn)≤0.250.05≤In/(In+Ga+Zn+Sn)≤0.25
0.20≤Ga/(In+Ga+Zn+Sn)≤0.600.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.600.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.05≤Sn/(In+Ga+Zn+Sn)≤0.150.05≤Sn/(In+Ga+Zn+Sn)≤0.15
를 만족하는 스퍼터링 타겟.A sputtering target that satisfies .
본 발명에 의하면, 스트레스 내성이 우수한 박막 트랜지스터를 얻을 수 있는 산화물 반도체 박막을 제공할 수 있다.According to the present invention, it is possible to provide an oxide semiconductor thin film that can produce a thin film transistor with excellent stress resistance.
또한, 본 발명에 의하면, 상기 산화물 반도체 박막으로 이루어지는 산화물 반도체층을 포함하고, 높은 전계 효과 이동도를 유지할 수 있는 박막 트랜지스터, 및 상기 산화물 반도체층을 형성하기 위한 스퍼터링 타겟을 제공할 수 있다.In addition, according to the present invention, a thin film transistor including an oxide semiconductor layer made of the oxide semiconductor thin film and capable of maintaining high field effect mobility, and a sputtering target for forming the oxide semiconductor layer can be provided.
도 1은, 본 발명의 일 실시형태에 따른 박막 트랜지스터의 개략 단면도이다.
도 2는, 본 발명의 다른 일 실시형태에 따른 박막 트랜지스터의 개략 단면도이다.1 is a schematic cross-sectional view of a thin film transistor according to an embodiment of the present invention.
Figure 2 is a schematic cross-sectional view of a thin film transistor according to another embodiment of the present invention.
이하, 본 발명의 실시형태(본 실시형태)에 따른 산화물 반도체 박막 및 박막 트랜지스터에 대하여 설명한다.Hereinafter, an oxide semiconductor thin film and a thin film transistor according to an embodiment of the present invention (this embodiment) will be described.
본 실시형태의 산화물 반도체 박막은, 제 1 산화물 반도체층과, 제 2 산화물 반도체층을 갖고, 제 1 산화물 반도체층 및 제 2 산화물 반도체층은, 각각 금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,The oxide semiconductor thin film of this embodiment has a first oxide semiconductor layer and a second oxide semiconductor layer, and the first oxide semiconductor layer and the second oxide semiconductor layer each contain In, Ga, Zn, and Sn as metal elements, Contains O,
제 1 산화물 반도체층에 있어서의, 상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,The ratio of the number of atoms of each metal element to the total of In, Ga, Zn, and Sn in the first oxide semiconductor layer is:
0.05≤In/(In+Ga+Zn+Sn)≤0.250.05≤In/(In+Ga+Zn+Sn)≤0.25
0.20≤Ga/(In+Ga+Zn+Sn)≤0.600.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.600.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.05≤Sn/(In+Ga+Zn+Sn)≤0.150.05≤Sn/(In+Ga+Zn+Sn)≤0.15
를 만족한다.satisfies.
또한, 본 실시형태의 박막 트랜지스터는, 기판 상에 게이트 전극, 게이트 절연막, 상기 산화물 반도체 박막으로 이루어지는 산화물 반도체층, 소스·드레인 전극 및 보호막을 이 순서로 갖는다.Additionally, the thin film transistor of this embodiment has a gate electrode, a gate insulating film, an oxide semiconductor layer made of the oxide semiconductor thin film, source/drain electrodes, and a protective film in this order on the substrate.
한편, 본 실시형태에 있어서, In, Ga, Zn, Sn 및 O로 구성되는 산화물을 IZGTO라고 칭하는 경우가 있다. 또한, O를 제외한 전체 금속 원소(In, Ga, Zn 및 Sn)의 합계에 대한 In, Ga, Zn 및 Sn의 함유량(원자수 비)을, 각각, In 원자수 비, Ga 원자수 비, Zn 원자수 비 및 Sn 원자수 비라고 부르는 경우가 있다.Meanwhile, in this embodiment, the oxide composed of In, Ga, Zn, Sn, and O may be referred to as IZGTO. In addition, the contents (atomic number ratio) of In, Ga, Zn, and Sn relative to the sum of all metal elements (In, Ga, Zn, and Sn) excluding O are, respectively, In atomic number ratio, Ga atomic number ratio, and Zn It is sometimes called atomic number ratio and Sn atomic number ratio.
<산화물 반도체 박막에 있어서의 제 1 산화물 반도체층><First oxide semiconductor layer in oxide semiconductor thin film>
〔0.05≤In/(In+Ga+Zn+Sn)≤0.25〕[0.05≤In/(In+Ga+Zn+Sn)≤0.25]
In은, 전기 전도성의 향상에 기여하는 원소이다. In 원자수 비가 커질수록, 즉, 전체 금속 원소에서 차지하는 In량이 많아질수록 산화물 반도체 박막의 도전성이 향상되기 때문에, 본 실시형태의 산화물 반도체 박막을 박막 트랜지스터의 산화물 반도체층(채널층)으로 한 경우에, 박막 트랜지스터의 전계 효과 이동도는 증가한다.In is an element that contributes to improvement of electrical conductivity. Since the conductivity of the oxide semiconductor thin film improves as the In atomic ratio increases, that is, as the amount of In accounts for all metal elements increases, the oxide semiconductor thin film of this embodiment is used as the oxide semiconductor layer (channel layer) of the thin film transistor. , the field effect mobility of the thin film transistor increases.
상기 작용을 유효하게 발휘시키기 위해서는, In 원자수 비를 0.05 이상으로 할 필요가 있다. 상기 In 원자수 비는, 바람직하게는 0.08 이상이다. 단, In 원자수 비가 지나치게 크면, 캐리어 밀도가 지나치게 증가하고 역치 전압이 저하되는 등의 문제가 있기 때문에, In 원자수 비를 0.25 이하로 한다. 상기 In 원자수 비는, 바람직하게는 0.20 이하, 보다 바람직하게는 0.15 이하, 더 바람직하게는 0.10 이하이다.In order to effectively exhibit the above effect, the In atomic ratio must be set to 0.05 or more. The In atom number ratio is preferably 0.08 or more. However, if the In atom number ratio is too large, there are problems such as excessive increase in carrier density and a decrease in threshold voltage, so the In atom number ratio is set to 0.25 or less. The In atom number ratio is preferably 0.20 or less, more preferably 0.15 or less, and even more preferably 0.10 or less.
〔0.20≤Ga/(In+Ga+Zn+Sn)≤0.60〕[0.20≤Ga/(In+Ga+Zn+Sn)≤0.60]
Ga는, 산소 결손의 저감 및 캐리어 밀도의 제어에 기여하는 원소이다. Ga 원자수 비가 커질수록, 즉, 전체 금속 원소에서 차지하는 Ga량이 많아질수록, 산화물 반도체 박막의 전기적 안정성이 향상되고, 본 실시형태의 산화물 반도체 박막을 박막 트랜지스터의 산화물 반도체층(채널층)으로 한 경우에, 박막 트랜지스터의 캐리어의 과잉 발생을 억제하는 효과를 발휘한다. 또한, Ga는 과산화수소계의 Cu 에칭액에 의한 에칭을 저해하는 원소이기도 하다. 따라서, Ga 원자수 비가 커질수록, 소스·드레인 전극으로서의 Cu 전극의 에칭 가공에 이용되는 과산화수소계 에칭액에 대해서 선택비가 커져, 대미지를 받기 어려워진다.Ga is an element that contributes to reducing oxygen vacancies and controlling carrier density. As the Ga atomic ratio increases, that is, as the amount of Ga in all metal elements increases, the electrical stability of the oxide semiconductor thin film improves, and the oxide semiconductor thin film of this embodiment is used as the oxide semiconductor layer (channel layer) of the thin film transistor. In this case, it has the effect of suppressing excessive generation of carriers in the thin film transistor. Additionally, Ga is also an element that inhibits etching by a hydrogen peroxide-based Cu etching solution. Therefore, as the Ga atom number ratio increases, the selectivity with respect to the hydrogen peroxide-based etching solution used for etching processing of the Cu electrode as the source/drain electrode increases, making it difficult to receive damage.
상기 작용을 유효하게 발휘시키기 위해서는, Ga 원자수 비를 0.20 이상으로 할 필요가 있다. 상기 Ga 원자수 비는, 바람직하게는 0.25 이상이다. 단, Ga 원자수 비가 지나치게 크면, 산화물 반도체 박막의 도전성이 저하되어 전계 효과 이동도가 저하되기 쉬워진다. 또한, 산화물 반도체층을 형성하기 위한 스퍼터링 타겟재의 도전성이 저하되어, 직류 방전을 안정되게 지속하는 것이 곤란해진다. 그 때문에, Ga 원자수 비는, 0.60 이하로 한다. 상기 Ga 원자수 비는, 바람직하게는 0.45 이하, 보다 바람직하게는 0.35 이하, 더 바람직하게는 0.30 이하이다.In order to effectively exhibit the above effect, the Ga atom number ratio needs to be 0.20 or more. The Ga atom number ratio is preferably 0.25 or more. However, if the Ga atomic ratio is too large, the conductivity of the oxide semiconductor thin film decreases and the field effect mobility tends to decrease. Additionally, the conductivity of the sputtering target material for forming the oxide semiconductor layer decreases, making it difficult to stably sustain direct current discharge. Therefore, the Ga atom number ratio is set to 0.60 or less. The Ga atom number ratio is preferably 0.45 or less, more preferably 0.35 or less, and even more preferably 0.30 or less.
〔0.20≤Zn/(In+Ga+Zn+Sn)≤0.60〕[0.20≤Zn/(In+Ga+Zn+Sn)≤0.60]
Zn은, 다른 금속 원소만큼 박막 트랜지스터 특성에 대해서 민감하지는 않지만, Zn 원자수 비가 커질수록, 즉, 전체 금속 원소에서 차지하는 Zn량이 많아질수록, 어모퍼스화하기 쉬워지기 때문에, 본 실시형태의 산화물 반도체 박막으로 이루어지는 제 1 산화물 반도체층을 갖는 박막 트랜지스터를 제조할 때에, 유기산이나 무기산의 에칭액에 의해 에칭되기 쉬워진다.Zn is not as sensitive to thin film transistor characteristics as other metal elements, but as the Zn atomic ratio increases, that is, as the amount of Zn in the total metal elements increases, it becomes easier to amorphize, so the oxide semiconductor thin film of this embodiment When manufacturing a thin film transistor having a first oxide semiconductor layer made of, it becomes easy to be etched by an etchant of organic acid or inorganic acid.
상기 작용을 유효하게 발휘시키기 위해서는, Zn 원자수 비를 0.20 이상으로 할 필요가 있다. 상기 Zn 원자수 비는, 바람직하게는 0.30 이상, 보다 바람직하게는 0.40 이상, 더 바람직하게는 0.50 이상이다. 단, Zn 원자수 비가 지나치게 크면, 소스·드레인 전극용 에칭액에 대한 산화물 반도체 박막의 용해성이 높아지는 결과, 웨트 에칭 내성이 뒤떨어지기 쉬워지거나, In이 상대적으로 감소하기 때문에 전계 효과 이동도가 저하되거나, Ga가 상대적으로 감소하기 때문에 산화물 반도체 박막의 전기적 안정성이 저하되기 쉬워지는 경우가 있다. 따라서, Zn 원자수 비는 0.60 이하로 한다. 상기 Zn 원자수 비는, 바람직하게는 0.55 이하이다.In order to effectively exhibit the above effect, the Zn atomic ratio needs to be 0.20 or more. The Zn atom number ratio is preferably 0.30 or more, more preferably 0.40 or more, and even more preferably 0.50 or more. However, if the Zn atomic ratio is too large, the solubility of the oxide semiconductor thin film in the etchant for source and drain electrodes increases, resulting in poor wet etching resistance, or the field effect mobility decreases due to a relative decrease in In. Because Ga is relatively reduced, the electrical stability of the oxide semiconductor thin film may easily deteriorate. Therefore, the Zn atom number ratio is set to 0.60 or less. The Zn atom number ratio is preferably 0.55 or less.
〔0.05≤Sn/(In+Ga+Zn+Sn)≤0.15〕[0.05≤Sn/(In+Ga+Zn+Sn)≤0.15]
Sn은, 산계의 약액에 의한 에칭을 저해하는 원소이다. 이 때문에, Sn 원자수 비가 커질수록, 즉, 전체 금속 원소에서 차지하는 Sn량이 많아질수록, 본 실시형태의 산화물 반도체 박막으로 이루어지는 제 1 산화물 반도체층의 패터닝에 이용하는 유기산이나 무기산의 에칭액에 의한 에칭 가공은 곤란해진다. 그러나, Sn이 첨가된 산화물 반도체는 수소 확산에 의해 캐리어 밀도의 증가가 보여, 전계 효과 이동도가 증가하고, 또한, Sn 첨가량이 적당하면 박막 트랜지스터의 광 스트레스에 대한 신뢰성이 향상된다.Sn is an element that inhibits etching by acid-based chemicals. For this reason, the larger the Sn atomic ratio, that is, the larger the amount of Sn in the total metal elements, the more likely the etching process using an etchant of organic acid or inorganic acid used for patterning the first oxide semiconductor layer made of the oxide semiconductor thin film of the present embodiment. becomes difficult. However, an oxide semiconductor to which Sn is added shows an increase in carrier density due to hydrogen diffusion, which increases field effect mobility. Additionally, if the amount of Sn added is appropriate, the reliability of the thin film transistor against light stress is improved.
상기 작용을 유효하게 발휘시키기 위해서는, Sn 원자수 비는 0.05 이상으로 할 필요가 있다. 상기 Sn 원자수 비는, 바람직하게는 0.07 이상이다. 한편, Sn 원자수 비가 지나치게 크면, 산화물 반도체 박막의 유기산이나 무기산의 에칭액에 대한 내성이 필요 이상으로 높아져, 산화물 반도체 박막 자체의 가공이 곤란해진다. 또한, 수소 확산의 영향을 강하게 받음으로써 광 스트레스에 대한 신뢰성이 저하될 우려가 있다. 따라서 Sn 원자수 비는 0.15 이하로 한다. 상기 Sn 원자수 비는, 바람직하게는 0.10 이하이다.In order to effectively exhibit the above effect, the Sn atomic ratio needs to be 0.05 or more. The Sn atom number ratio is preferably 0.07 or more. On the other hand, if the Sn atomic ratio is too large, the resistance of the oxide semiconductor thin film to organic acid or inorganic acid etchants becomes higher than necessary, making processing of the oxide semiconductor thin film itself difficult. In addition, there is a risk that reliability against light stress may be reduced due to the strong influence of hydrogen diffusion. Therefore, the Sn atom number ratio is set to 0.15 or less. The Sn atom number ratio is preferably 0.10 or less.
또, 상기 산화물 반도체 박막은, In 및 Sn의 합계에 대한 In의 원자수 비가,In addition, the oxide semiconductor thin film has an atomic number ratio of In to the sum of In and Sn,
0.30≤In/(In+Sn)≤0.750.30≤In/(In+Sn)≤0.75
인 것이 바람직하다.It is desirable to be
상기의 In 및 Sn의 첨가량의 관계에 있어서의 In/(In+Sn)이 0.30 미만이면, 캐리어 밀도가 저하되고 도전율이 저하됨과 함께, 박막 트랜지스터의 전계 효과 이동도를 저하시키기 쉬워진다. 한편, 상기의 In 및 Sn의 첨가량의 관계에 있어서의 In/(In+Sn)이 0.75 초과이면, 스트레스에 대한 신뢰성이 저하된다.If In/(In+Sn) in the relationship between the addition amounts of In and Sn described above is less than 0.30, the carrier density decreases, the conductivity decreases, and the field effect mobility of the thin film transistor tends to decrease. On the other hand, if In/(In+Sn) in the relationship between the addition amounts of In and Sn described above exceeds 0.75, reliability against stress deteriorates.
한편, 상기의 In 및 Sn의 첨가량의 관계에 있어서의 In/(In+Sn)은, 0.40 이상인 것이 보다 바람직하다. 또한, In/(In+Sn)은 0.67 이하인 것이 보다 바람직하고, 0.60 이하인 것이 더 바람직하다.On the other hand, In/(In+Sn) in the relationship between the addition amounts of In and Sn described above is more preferably 0.40 or more. In addition, In/(In+Sn) is more preferably 0.67 or less, and further preferably 0.60 or less.
또, 상기 산화물 반도체 박막은, Ga 및 Sn의 합계에 대한 Ga의 원자수 비가,In addition, the oxide semiconductor thin film has an atomic number ratio of Ga to the total of Ga and Sn,
0.75≤Ga/(Ga+Sn)≤0.990.75≤Ga/(Ga+Sn)≤0.99
인 것이 바람직하다.It is desirable to be
본 실시형태의 산화물 반도체 박막을 박막 트랜지스터의 산화물 반도체층으로 한 경우에, 산화물 반도체 박막 중의 Ga 함유량을 늘리면 캐리어 밀도가 저하되고 도전율이 저하됨과 함께, 박막 트랜지스터의 전계 효과 이동도를 저하시키기 쉬워진다. 그러나, 그 한편으로 과산화수소계 에칭액에 대한 웨트 에칭 내성은 향상된다. 또한, Sn은 첨가량을 늘리면 보호막으로부터의 수소 확산의 영향이 현저해지고, 수소 확산에 의해 캐리어 밀도나 도전율이 증가하는 경향이 있다.When the oxide semiconductor thin film of this embodiment is used as the oxide semiconductor layer of the thin film transistor, increasing the Ga content in the oxide semiconductor thin film lowers the carrier density and conductivity, and makes it easy to reduce the field effect mobility of the thin film transistor. . However, on the other hand, wet etching resistance to hydrogen peroxide-based etching liquid is improved. In addition, as the amount of Sn added increases, the effect of hydrogen diffusion from the protective film becomes significant, and the carrier density and conductivity tend to increase due to hydrogen diffusion.
또한, Ga 첨가량을 증가시키는 것의 폐해인 전계 효과 이동도의 저하나, 스퍼터링 타겟재의 도전성의 저하의 대책을 위해서, In 첨가량을 증가시키려고 한 경우, 박막 트랜지스터의 광 스트레스에 대한 신뢰성의 저하나, 역치 전압이 음전압측으로 시프트하는 등의 문제를 야기할 우려가 있다.In addition, when an attempt is made to increase the amount of In to counteract the negative effects of increasing the amount of Ga added, such as a decrease in field effect mobility or a decrease in the conductivity of the sputtering target material, there is a decrease in the reliability of the thin film transistor against light stress and a decrease in the threshold value. There is a risk of causing problems such as the voltage shifting to the negative voltage side.
이에 대해, In 대신에 Sn 첨가량을 늘린 경우, 전계 효과 이동도의 저하가 억제되어, 스퍼터링 타겟재의 도전성은 개선된다. 또한 Sn 첨가량을 증가시킨 경우는, 역치 전압이 0V 부근에서 안정되는 경향도 있다. 이 때문에, Ga 첨가량을 증가시키는 경우, In의 첨가량을 증가시키는 대신에 Sn의 첨가량을 늘리는 것이 유효하다고 생각된다.In contrast, when the amount of Sn added instead of In is increased, the decline in field effect mobility is suppressed and the conductivity of the sputtering target material is improved. Additionally, when the amount of Sn added is increased, the threshold voltage tends to become stable around 0V. For this reason, when increasing the addition amount of Ga, it is considered effective to increase the addition amount of Sn instead of increasing the addition amount of In.
단, Sn의 첨가량에는 적당한 첨가 범위가 있고, 그것을 초과하면 박막 트랜지스터의 광 스트레스 내성의 열화가 현저해질 수 있다. 그래서, 상기의 Ga 및 Sn의 첨가량의 관계를 만족시키도록 Ga를 균형 있게 첨가시키는 것에 의해, 신뢰성이 높은 산화물 반도체를 얻을 수 있다.However, there is an appropriate addition range for the amount of Sn added, and if it is exceeded, the optical stress resistance of the thin film transistor may significantly deteriorate. Therefore, a highly reliable oxide semiconductor can be obtained by adding Ga in a balanced manner to satisfy the relationship between the addition amounts of Ga and Sn described above.
한편, 상기의 Ga 및 Sn의 첨가량의 관계에 있어서의 Ga/(Ga+Sn)은 0.80 이상인 것이 보다 바람직하고, 0.85 이상인 것이 더 바람직하다. 또한, Ga/(Ga+Sn)은 0.95 이하인 것이 보다 바람직하고, 0.90 이하인 것이 더 바람직하다.On the other hand, Ga/(Ga+Sn) in the relationship between the addition amounts of Ga and Sn described above is more preferably 0.80 or more, and even more preferably 0.85 or more. Moreover, Ga/(Ga+Sn) is more preferably 0.95 or less, and even more preferably 0.90 or less.
또한, 제 1 산화물 반도체층의 두께는 특별히 한정되는 것은 아니지만, 10nm 이상이면 소스·드레인 전극의 에칭 가공 시의 선택성이 우수하기 때문에 바람직하고, 보다 바람직하게는 15nm 이상이다. 또한, 높은 전계 효과 이동도를 유지하는 점에서는, 예를 들면 40nm 이하인 것이 바람직하다.The thickness of the first oxide semiconductor layer is not particularly limited, but is preferably 10 nm or more because it provides excellent selectivity during etching processing of the source and drain electrodes, and is more preferably 15 nm or more. In addition, in terms of maintaining high field effect mobility, it is preferable that it is, for example, 40 nm or less.
<박막 트랜지스터><Thin film transistor>
다음으로, 본 실시형태의 박막 트랜지스터에 대하여 더 상세하게 설명한다.Next, the thin film transistor of this embodiment will be described in more detail.
이하, 도면을 참조하면서, 본 발명의 박막 트랜지스터의 실시형태에 대하여 더 상세하게 설명한다. 단, 이들은 바람직한 실시형태의 예를 나타내는 것에 지나지 않고, 본 발명은 이들 실시형태로 한정되는 것은 아니다.Hereinafter, embodiments of the thin film transistor of the present invention will be described in more detail, referring to the drawings. However, these only show examples of preferred embodiments, and the present invention is not limited to these embodiments.
도 1에 나타내는 바와 같이, 기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)이 형성되고, 그 위에 (제 1) 산화물 반도체층(4)이 형성되어 있다. (제 1) 산화물 반도체층(4) 상에는 소스·드레인 전극(5)이 형성되고, 그 위에 보호막(절연막)(6)이 형성되고, 콘택트홀(7)을 통해서 투명 도전막(8)이 소스·드레인 전극(5)에 전기적으로 접속되어 있다. 한편, (제 1) 산화물 반도체층(4)은 상기 산화물 반도체 박막으로 이루어지는 것이기 때문에, (제 1) 산화물 반도체층(4)에 있어서의 금속 원소의 원자수 비는, 전술한 본 실시형태의 산화물 반도체 박막에서 설명한 대로이다.As shown in FIG. 1, a gate electrode 2 and a gate insulating film 3 are formed on the substrate 1, and a (first) oxide semiconductor layer 4 is formed thereon. (1st) A source/drain electrode 5 is formed on the oxide semiconductor layer 4, a protective film (insulating film) 6 is formed thereon, and a transparent conductive film 8 is connected to the source through the contact hole 7. ·It is electrically connected to the drain electrode (5). On the other hand, since the (first) oxide semiconductor layer 4 is made of the above-mentioned oxide semiconductor thin film, the atomic number ratio of the metal elements in the (first) oxide semiconductor layer 4 is that of the oxide of the present embodiment described above. This is as explained in the semiconductor thin film.
기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)을 형성하는 방법은 특별히 한정되지 않고, 통상 이용되는 방법을 채용할 수 있다. 또한, 게이트 전극(2) 및 게이트 절연막(3)을 형성하는 금속의 종류도 특별히 한정되지 않고, 범용되고 있는 것을 이용할 수 있다. 예를 들면 게이트 전극(2)의 형성에는, 전기 저항률이 낮은 Al, Cu 등의 금속이나, 내열성이 높은 Mo, Cr, Ti 등의 고융점 금속이나, 이들의 합금을 바람직하게 이용할 수 있다.The method of forming the gate electrode 2 and the gate insulating film 3 on the substrate 1 is not particularly limited, and a commonly used method can be adopted. Additionally, the type of metal forming the gate electrode 2 and the gate insulating film 3 is not particularly limited, and a commonly used metal can be used. For example, to form the gate electrode 2, metals such as Al and Cu with low electrical resistivity, high melting point metals such as Mo, Cr, and Ti with high heat resistance, and alloys thereof can be preferably used.
한편, 게이트 전극(2)은 복수의 층으로 이루어지는 적층형이어도 된다. 또한, 게이트 절연막(3)의 형성에는, SiOx, SiNx 등이 대표적으로 이용된다. 그 밖에, Al2O3이나 Y2O3 등의 산화물이나, 이들을 적층한 것도 이용할 수도 있다.On the other hand, the gate electrode 2 may be of a stacked type composed of multiple layers. Additionally, SiOx, SiNx, etc. are typically used to form the gate insulating film 3. In addition, oxides such as Al 2 O 3 and Y 2 O 3 or laminated materials thereof can also be used.
또한, 게이트 절연막(3)으로서는, 예를 들면, SiOx막과 SiNx막을 연속 성막한 적층형의 게이트 절연막으로 해도 된다. SiNx막은 SiOx막에 비해 성막 레이트가 빠르고, 유전율도 높으므로, 이와 같은 적층형의 게이트 절연막이면 총 막두께를 얇게 할 수 있다.Additionally, the gate insulating film 3 may be, for example, a laminated gate insulating film formed by continuously forming a SiOx film and a SiNx film. The SiNx film has a faster film formation rate and higher dielectric constant than the SiOx film, so the total film thickness can be reduced with such a stacked gate insulating film.
계속해서, 전술한 조성을 갖는 (제 1) 산화물 반도체층(4)을 형성한다. (제 1) 산화물 반도체층(4)은, 예를 들면, 형성시키는 (제 1) 산화물 반도체층(4)과 동일 조성의 스퍼터링 타겟을 이용한 DC 스퍼터링법 또는 RF 스퍼터링법에 의해 성막 할 수 있다. 혹은, 복수의 종류의 스퍼터링 타겟을 이용한 코스퍼터링법에 의해 성막해도 된다.Subsequently, the (first) oxide semiconductor layer 4 having the above-described composition is formed. The (first) oxide semiconductor layer 4 can be formed, for example, by a DC sputtering method or an RF sputtering method using a sputtering target of the same composition as the (first) oxide semiconductor layer 4 to be formed. Alternatively, the film may be formed by a co-sputtering method using multiple types of sputtering targets.
(제 1) 산화물 반도체층(4)을 옥살산 등의 유기산이나 무기산에 의해 웨트 에칭한 후, 패터닝을 행한다. 패터닝의 직후에, (제 1) 산화물 반도체층(4)의 막질 개선을 위해서 열처리(프리어닐링)를 행하는 것이 바람직하다. 이에 의해, 트랜지스터 특성의 온 전류 및 전계 효과 이동도가 상승하고, 박막 트랜지스터 성능이 향상되게 된다. 프리어닐링 조건으로서는, 예를 들면, 온도: 약 250∼400℃, 시간: 약 10분∼1시간 등을 들 수 있다.(First) After the oxide semiconductor layer 4 is wet-etched with an organic acid such as oxalic acid or an inorganic acid, patterning is performed. Immediately after patterning, it is preferable to perform heat treatment (pre-annealing) to improve the film quality of the (first) oxide semiconductor layer 4. As a result, the on-current and field effect mobility of the transistor characteristics increase, and the thin film transistor performance improves. Pre-annealing conditions include, for example, temperature: about 250 to 400°C, time: about 10 minutes to 1 hour, etc.
프리어닐링 후, 소스·드레인 전극(5)을 형성한다. 본 실시형태에 있어서는, 도 1에 나타내는 바와 같이, 소스·드레인 전극(5)은, 채널 영역 이외는 (제 1) 산화물 반도체층(4)과 직접 접합하고 있다.After preannealing, source and drain electrodes 5 are formed. In this embodiment, as shown in FIG. 1, the source/drain electrode 5 is directly connected to the (first) oxide semiconductor layer 4 except for the channel region.
한편, 소스·드레인 전극(5)의 종류는 특별히 한정되지 않고, 범용되고 있는 것을 이용할 수 있다. 예를 들면 게이트 전극(2)과 마찬가지로 Al, Mo, Cu, Ti 등의 금속 또는 합금을 이용해도 된다. 이들 중에서도, 전기 저항률이 낮은 점에서 유리하기 때문에 Cu 또는 Cu 합금을 이용하는 것이 바람직하다.On the other hand, the type of the source/drain electrode 5 is not particularly limited, and a widely used one can be used. For example, as with the gate electrode 2, a metal or alloy such as Al, Mo, Cu, or Ti may be used. Among these, it is preferable to use Cu or Cu alloy because it is advantageous in that it has a low electrical resistivity.
소스·드레인 전극(5)의 형성 방법으로서는, 예를 들면 마그네트론 스퍼터링법에 의해 금속 박막을 성막한 후, 포토리소그래피에 의해 패터닝하고, 과산화수소계나 인초아세트산계의 에칭액에 의해 웨트 에칭을 행하는 것에 의해 전극을 형성할 수 있다.As a method of forming the source/drain electrode 5, for example, a metal thin film is formed by magnetron sputtering, then patterned by photolithography, and wet etched using a hydrogen peroxide-based or phosphoacetic acid-based etchant. can be formed.
다음으로, (제 1) 산화물 반도체층(4) 상에 보호막(절연막)(6)을 CVD(Chemical Vapor Deposition)법 등에 의해 성막한다. 한편, (제 1) 산화물 반도체층(4)의 표면은, CVD에 의한 플라즈마 대미지에 의해 용이하게 도통화되어 버리기(산화물 반도체 표면에 생성되는 산소 결손이 전자 도너가 되기 때문이라고 추측된다) 때문에, 보호막(6)의 성막 전에 N2O 플라즈마 조사를 행해도 된다. N2O 플라즈마의 조사 조건은, 하기 문헌에 기재된 조건을 채용하면 된다.Next, a protective film (insulating film) 6 is formed on the (first) oxide semiconductor layer 4 by a CVD (Chemical Vapor Deposition) method or the like. On the other hand, the surface of the (first) oxide semiconductor layer 4 easily becomes conductive due to plasma damage by CVD (this is presumed to be because oxygen vacancies generated on the oxide semiconductor surface become electron donors). N 2 O plasma irradiation may be performed before forming the protective film 6. The conditions for irradiating N 2 O plasma may be those described in the following literature.
J. Park 등, Appl. Phys. Lett., 93, 053505(2008)J. Park et al., Appl. Phys. Lett., 93, 053505 (2008)
여기에서, 본 실시형태에 있어서는, 보호막(6)은 SiOx를 포함한다. 이 SiOx의 형성은 산화성의 분위기에서 행하기 때문에, Cu 또는 Cu 합금으로 이루어지는 소스·드레인 전극(5)이 산화될 우려가 있다. 이 때문에, 소스·드레인 전극(5)에는 내산화성이 높은 Cu 합금을 이용하거나, 소스·드레인 전극(5)에 대해 고융점 금속에 의한 캡층(예를 들면, Mo 또는 Mo 합금막 등)을 적층하여 산화를 막거나, SiOx를 성막하기 전에 수지층이나 SiNx를 얇게 형성해도 된다. 또한, 외부로부터의 흡습 등의 영향을 막기 위해, SiOx로 이루어지는 보호막(6) 상에 추가로 수지층이나 SiNx막을 겹쳐도 된다.Here, in this embodiment, the protective film 6 contains SiOx. Since this formation of SiOx is performed in an oxidizing atmosphere, there is a risk that the source/drain electrode 5 made of Cu or Cu alloy may be oxidized. For this reason, a Cu alloy with high oxidation resistance is used for the source/drain electrodes 5, or a cap layer (e.g., Mo or Mo alloy film, etc.) made of a high-melting point metal is laminated on the source/drain electrodes 5. This may prevent oxidation, or a thin resin layer or SiNx may be formed before forming the SiOx film. Additionally, in order to prevent influences such as moisture absorption from the outside, a resin layer or a SiNx film may be additionally layered on the protective film 6 made of SiOx.
다음으로, 통상 이용되는 방법에 의해 콘택트홀(7)을 형성하고, 추가로 산화 인듐 주석막(ITO막) 등을 성막하는 것에 의해, 콘택트홀(7)을 통해서 소스·드레인 전극(5)에 전기적으로 접속되는 투명 도전막(8)을 형성한다. 투명 도전막(8)의 종류는 특별히 한정되지 않고, 통상 이용되는 것을 사용할 수 있다.Next, a contact hole 7 is formed by a commonly used method, and an indium tin oxide film (ITO film) or the like is further formed to form a contact hole 7 to the source/drain electrode 5 through the contact hole 7. An electrically connected transparent conductive film 8 is formed. The type of the transparent conductive film 8 is not particularly limited, and commonly used ones can be used.
다음으로, 본 발명에 따른 박막 트랜지스터의 바람직한 실시형태에 대하여, 도 2를 참조하면서 설명한다. 도 2에 나타내는 바와 같이 본 실시형태의 박막 트랜지스터에 있어서는, 기판(1) 상에 게이트 전극(2), 게이트 절연막(3), 제 2 산화물 반도체층(채널 형성층)(4B), 제 1 산화물 반도체층(백 채널층)(4A), 소스·드레인 전극(5), 보호막(6)이 이 순서로 적층되고, 콘택트홀(7)을 통해서 투명 도전막(8)이 소스·드레인 전극(5)에 전기적으로 접속되어 있다. 한편, 본 실시형태의 박막 트랜지스터에 있어서의 제 1 산화물 반도체층(4A)은, 도 1에 나타나는 실시형태의 박막 트랜지스터에 있어서의 산화물 반도체층(4)과 마찬가지이고, 전술한 조성을 갖는 산화물 반도체층이 이용된다.Next, a preferred embodiment of the thin film transistor according to the present invention will be described with reference to FIG. 2. As shown in FIG. 2, in the thin film transistor of this embodiment, a gate electrode 2, a gate insulating film 3, a second oxide semiconductor layer (channel formation layer) 4B, and a first oxide semiconductor are formed on the substrate 1. The layer (back channel layer) 4A, the source/drain electrode 5, and the protective film 6 are stacked in this order, and the transparent conductive film 8 is connected to the source/drain electrode 5 through the contact hole 7. is electrically connected to. Meanwhile, the first oxide semiconductor layer 4A in the thin film transistor of the present embodiment is the same as the oxide semiconductor layer 4 in the thin film transistor of the embodiment shown in FIG. 1, and is an oxide semiconductor layer having the above-described composition. This is used.
한편, 제 2 산화물 반도체층(4B)에는, 제 1 산화물 반도체층(4A)과 동일하게 IGZTO가 이용되고 있지만, 제 1 산화물 반도체층(4A)에서 이용된 IGZTO와는 금속 원소비가 상이해도 된다. 보다 구체적으로는, 제 1 산화물 반도체층(4A)에 있어서의 In, Ga, Zn 및 Sn의 합계에 대한 In, Ga의 원자수 비를 각각 [In1], [Ga1]로 하고, 제 2 산화물 반도체층(4B)에 있어서의 In, Ga, Zn 및 Sn의 합계에 대한 In, Ga의 원자수 비를 각각 [In2], [Ga2]로 했을 때,On the other hand, IGZTO is used in the second oxide semiconductor layer 4B in the same way as in the first oxide semiconductor layer 4A, but the metal element ratio may be different from IGZTO used in the first oxide semiconductor layer 4A. More specifically, the atomic ratios of In and Ga to the total of In, Ga, Zn, and Sn in the first oxide semiconductor layer 4A are set to [In1] and [Ga1], respectively, and the second oxide semiconductor layer 4A When the ratio of the number of atoms of In and Ga to the total of In, Ga, Zn, and Sn in the layer 4B is [In2] and [Ga2], respectively,
[In1]≤[In2],[In1]≤[In2],
[Ga1]≥[Ga2][Ga1]≥[Ga2]
를 만족하는 것이 바람직하다.It is desirable to satisfy.
여기에서, 소스·드레인 전극 가공용 에칭액에 직접 노출되는 제 1 산화물 반도체층(4A)은, 전술한 대로 웨트 에칭 내성이 우수하여, 소스·드레인 전극 가공 시의 산화물 반도체층 표면에의 대미지가 적기 때문에, 양호한 박막 트랜지스터 특성이 얻어지기 쉽다. 또한, 당해 제 1 산화물 반도체층(4A)은, 광 스트레스에 대한 신뢰성도 높은 것이다.Here, the first oxide semiconductor layer 4A, which is directly exposed to the etchant for source and drain electrode processing, has excellent wet etching resistance as described above, and there is little damage to the surface of the oxide semiconductor layer during source and drain electrode processing. , good thin film transistor characteristics are easy to obtain. Additionally, the first oxide semiconductor layer 4A has high reliability against light stress.
한편, 상기의 관계를 만족하는 제 2 산화물 반도체층(4B)은, 높은 전계 효과 이동도가 얻어지는 것이고, 이 제 2 산화물 반도체층(4B)을 제 1 산화물 반도체층(4A) 아래에 형성함으로써, 산화물 반도체층 전체로서의 전계 효과 이동도를 높게 유지하면서, 우수한 웨트 에칭 내성을 갖는 것이 가능해진다.On the other hand, the second oxide semiconductor layer 4B that satisfies the above relationship has high field effect mobility, and by forming this second oxide semiconductor layer 4B under the first oxide semiconductor layer 4A, It becomes possible to have excellent wet etching resistance while keeping the field effect mobility of the entire oxide semiconductor layer high.
한편, 제 2 산화물 반도체층(4B)에 있어서의 상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,On the other hand, the ratio of the number of atoms of each metal element to the total of In, Ga, Zn, and Sn in the second oxide semiconductor layer 4B is:
0.20≤In/(In+Ga+Zn+Sn)≤0.600.20≤In/(In+Ga+Zn+Sn)≤0.60
0.05≤Ga/(In+Ga+Zn+Sn)≤0.250.05≤Ga/(In+Ga+Zn+Sn)≤0.25
0.15≤Zn/(In+Ga+Zn+Sn)≤0.600.15≤Zn/(In+Ga+Zn+Sn)≤0.60
0.01≤Sn/(In+Ga+Zn+Sn)≤0.200.01≤Sn/(In+Ga+Zn+Sn)≤0.20
을 만족하는 것이, 산화물 반도체층 전체로서, 보다 높은 전계 효과 이동도를 실현함에 있어서 바람직하다.It is desirable for the oxide semiconductor layer as a whole to realize higher field effect mobility.
또한, 제 1 산화물 반도체층(4A)과 제 2 산화물 반도체층(4B)은, 각 금속 원소의 비율이 상이하지만, 각 층을 구성하는 금속 원소로서 In, Ga, Zn 및 Sn을 함유하는 점에서 공통되어 있다. 일반적으로, 산화물 반도체층을 적층 구조로 하면, 금속의 종류나 함유량의 상위에 기인하여 배선 패턴을 형성할 때에, 제1층과 제2층에서 사이드 에칭량이 상이한 등 원하는 형상으로 패터닝할 수 없게 되는 등의 문제가 생길 수 있다. 그러나, 본 실시형태에서는, 산화물 반도체층이 적층 구조여도, 제 1 산화물 반도체층(4A)과 제 2 산화물 반도체층(4B)의 에칭 레이트를 동등 정도로 할 수 있다. 그 결과, 산화물 가공용 웨트 에칭액에 대해서 가용(可溶)으로, 상기 적층 구조를 일괄로 에칭하는 것이 가능해진다.In addition, the first oxide semiconductor layer 4A and the second oxide semiconductor layer 4B have different ratios of each metal element, but contain In, Ga, Zn, and Sn as metal elements constituting each layer. It is common. In general, when the oxide semiconductor layer has a laminate structure, when forming a wiring pattern due to differences in the type or content of the metal, it is not possible to pattern it into the desired shape, such as because the amount of side etching is different between the first layer and the second layer. Problems such as this may arise. However, in this embodiment, even if the oxide semiconductor layer has a laminated structure, the etching rates of the first oxide semiconductor layer 4A and the second oxide semiconductor layer 4B can be made to be equivalent. As a result, it becomes possible to etch the above-described layered structure in batches by dissolving it in a wet etching solution for oxide processing.
또한, 제 1 산화물 반도체층(4A)과 제 2 산화물 반도체층(4B)을 동일한 조성계로 하는 것에 의해, 적층 계면에서의 조성의 흐트러짐이 적어져, 각 금속 원소의 깊이 분포의 급격한 변화가 방지되기 때문에, 제조 공정 중에 열이력을 받았을 때의 막의 벗겨짐이나 편석, 이상 입성장 등을 방지할 수도 있다.In addition, by making the first oxide semiconductor layer 4A and the second oxide semiconductor layer 4B the same composition system, composition disturbance at the stacking interface is reduced, and sudden changes in the depth distribution of each metal element are prevented. Therefore, peeling, segregation, abnormal grain growth, etc. of the film when subjected to heat history during the manufacturing process can be prevented.
<스퍼터링 타겟><Sputtering target>
본 실시형태는, 상기 박막 트랜지스터에 있어서의 제 1 산화물 반도체층(4A)을 형성하기 위한 스퍼터링 타겟에도 관한 것이다. 스퍼터링 타겟으로서는, 전술한 원소를 포함하고, 원하는 산화물 반도체층과 동일 조성의 스퍼터링 타겟을 이용하는 것이 바람직하고, 이에 의해, 조성 어긋남이 적어, 원하는 성분 조성의 산화물 반도체층을 형성할 수 있다.This embodiment also relates to a sputtering target for forming the first oxide semiconductor layer 4A in the thin film transistor. As a sputtering target, it is preferable to use a sputtering target that contains the above-mentioned elements and has the same composition as the desired oxide semiconductor layer. As a result, compositional deviation is small, and an oxide semiconductor layer with the desired composition can be formed.
구체적으로는, 본 실시형태의 스퍼터링 타겟은, 금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,Specifically, the sputtering target of this embodiment contains In, Ga, Zn, and Sn, and O as metal elements,
상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,The ratio of the number of atoms of each metal element to the sum of In, Ga, Zn and Sn,
0.05≤In/(In+Ga+Zn+Sn)≤0.250.05≤In/(In+Ga+Zn+Sn)≤0.25
0.20≤Ga/(In+Ga+Zn+Sn)≤0.600.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.600.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.05≤Sn/(In+Ga+Zn+Sn)≤0.150.05≤Sn/(In+Ga+Zn+Sn)≤0.15
를 만족하는 것이다.is to satisfy.
한편, 본 실시형태의 스퍼터링 타겟에 있어서의, In, Ga, Zn 및 Sn의 바람직한 수치 범위, 및 그 한정 이유는, 상기의 산화물 반도체 박막에서 설명한 것과 마찬가지이다.Meanwhile, the preferred numerical ranges of In, Ga, Zn, and Sn in the sputtering target of this embodiment and the reasons for their limitation are the same as those described for the oxide semiconductor thin film above.
실시예Example
이하에, 실시예 및 비교예를 들어 본 발명을 더 구체적으로 설명하지만, 본 발명은 이들 실시예로 한정되는 것은 아니다.Below, the present invention will be described in more detail through Examples and Comparative Examples, but the present invention is not limited to these Examples.
[실시예 1∼4][Examples 1 to 4]
제 1 산화물 반도체층(4A)과 제 2 산화물 반도체층(4B)을 갖는 박막 트랜지스터를 하기 수순에 의해 제작했다.A thin film transistor having a first oxide semiconductor layer (4A) and a second oxide semiconductor layer (4B) was manufactured by the following procedure.
도 2에 나타내는 바와 같이, 우선, 유리 기판(1)(코닝사제 이글 XG, 직경 100nm×두께 0.7mm) 상에, 게이트 전극(2)으로서 Mo 박막(막두께 100nm)을 성막하고, 포토리소그래피에 의해 게이트 전극(2)의 형상으로 패터닝을 행했다. 계속해서 게이트 절연막(3)으로서 SiOx막(막두께 250nm)을 성막했다. 상기 게이트 전극(2)은, Mo 스퍼터링 타겟을 사용하여, 스퍼터링법에 의해 성막했다. 또한, 게이트 절연막(3)은, 플라즈마 CVD법을 이용하여 성막했다. 게이트 전극(2) 및 게이트 절연막(3)의 성막 조건을 이하에 나타낸다.As shown in FIG. 2, first, a Mo thin film (film thickness 100 nm) was formed as a gate electrode 2 on a glass substrate 1 (Eagle Patterning was performed into the shape of the gate electrode 2. Subsequently, a SiOx film (film thickness of 250 nm) was formed as the gate insulating film 3. The gate electrode 2 was formed into a film by a sputtering method using a Mo sputtering target. Additionally, the gate insulating film 3 was formed using a plasma CVD method. The film formation conditions for the gate electrode 2 and the gate insulating film 3 are shown below.
(게이트 전극의 성막 조건)(Gate electrode film formation conditions)
성막 온도: 실온Film formation temperature: room temperature
성막 파워: 300WTabernacle Power: 300W
캐리어 가스: ArCarrier gas: Ar
가스압: 2mTorrGas pressure: 2mTorr
(게이트 절연막의 성막 조건)(Gate insulating film formation conditions)
캐리어 가스: SiH4와 N2O의 혼합 가스Carrier gas: mixed gas of SiH 4 and N 2 O
성막 파워: 300WTabernacle Power: 300W
성막 온도: 320℃Film formation temperature: 320℃
다음으로, 제 2 산화물 반도체층(4B)(막두께 40nm)으로서, In:Ga:Zn:Sn=4:1:4:1 조성의 산화물 반도체층을 게이트 절연막(3) 상에 성막했다. 그 후, 제 1 산화물 반도체층(4A)(막두께 40nm)으로서, 하기 표 1에 기재된 여러 가지 조성의 산화물 반도체층을 4B 상에 성막했다. 상기 제 1 및 제 2 산화물 반도체층(4A, 4B)은, 모두 스퍼터링법을 이용하여 성막했다. 스퍼터링에 사용한 장치는, (주)알박사제 「CS-200」이고, 제 1 및 제 2 산화물 반도체층(4A, 4B)을 성막하기 위한 스퍼터링 조건은 하기와 같다.Next, an oxide semiconductor layer with a composition of In:Ga:Zn:Sn=4:1:4:1 was deposited on the gate insulating film 3 as the second oxide semiconductor layer 4B (film thickness 40 nm). Thereafter, as the first oxide semiconductor layer 4A (film thickness: 40 nm), oxide semiconductor layers of various compositions shown in Table 1 below were deposited on 4B. The first and second oxide semiconductor layers 4A and 4B were both formed using a sputtering method. The device used for sputtering was “CS-200” manufactured by Rvac Co., Ltd., and the sputtering conditions for forming the first and second oxide semiconductor layers 4A and 4B were as follows.
(제 1 및 제 2 산화물 반도체층을 성막하기 위한 스퍼터링 조건)(Sputtering conditions for forming the first and second oxide semiconductor layers)
기판 온도: 실온Substrate temperature: room temperature
가스압: 1mTorrGas pressure: 1mTorr
산소 분압: 100×O2/(Ar+O2)=4%Oxygen partial pressure: 100×O 2 /(Ar+O 2 )=4%
상기와 같이 해서 IGZTO로 이루어지는 산화물 반도체층(4A 및 4B)을 성막한 후, 포토리소그래피 및 웨트 에칭에 의해 패터닝을 행했다. 웨트 에칭액으로서는, 옥살산을 포함하는 에칭액인 간토 화학사제 「ITO-07N」을 사용하고, 액온을 실온으로 했다.After forming the oxide semiconductor layers 4A and 4B made of IGZTO as described above, patterning was performed by photolithography and wet etching. As a wet etching solution, “ITO-07N” manufactured by Kanto Chemical Co., Ltd., an etching solution containing oxalic acid, was used, and the solution temperature was set to room temperature.
상기와 같이, 제 1 및 제 2 산화물 반도체층(4A, 4B)을 패터닝한 후, 제 1 및 제 2 산화물 반도체층(4A, 4B)의 막질을 향상시키기 위해, 프리어닐링 처리를 실시했다. 프리어닐링 처리는, 대기 분위기하에서 400℃에서 1시간으로 했다.As described above, after the first and second oxide semiconductor layers 4A and 4B were patterned, pre-annealing treatment was performed to improve the film quality of the first and second oxide semiconductor layers 4A and 4B. The pre-annealing treatment was performed at 400°C in an atmospheric atmosphere for 1 hour.
다음으로 소스·드레인 전극(5)을 형성했다. 구체적으로는, 막두께 35nm의 MoNb막, 막두께 300nm의 Cu막을 연속해서 성막하고, 포토리소그래피 및 과산화수소계의 약액에 의한 웨트 에칭에 의해 패터닝하여, 적층 구조의 소스·드레인 전극(5)을 형성했다. 패터닝에는 과산화수소수(H2O2) 무기계 에칭액을 이용했다. 소스·드레인 전극(5)의 패터닝에 의해, TFT의 채널 길이를 10μm, 채널 폭을 200μm로 했다.Next, source/drain electrodes 5 were formed. Specifically, a MoNb film with a film thickness of 35 nm and a Cu film with a film thickness of 300 nm are formed in succession, and patterned by photolithography and wet etching with a hydrogen peroxide-based chemical solution to form the source and drain electrodes 5 with a laminated structure. did. For patterning, hydrogen peroxide (H 2 O 2 ) inorganic etching solution was used. By patterning the source/drain electrodes 5, the channel length of the TFT was set to 10 μm and the channel width was set to 200 μm.
이와 같이 해서 소스·드레인 전극(5)을 형성한 후, 섬코제 「PD-220NL」을 이용한 플라즈마 CVD법에 의해, SiOx막을 막두께 200nm로 형성하고, 추가로 SiN막을 막두께 150nm로 성막하는 것에 의해, SiOx막 및 SiN막으로 이루어지는 보호막(6)을 형성했다. SiOx막 및 SiN막의 성막 조건을 이하에 나타낸다.After forming the source/drain electrodes 5 in this way, a SiOx film is formed to a film thickness of 200 nm by plasma CVD using “PD-220NL” manufactured by Sumco, and an SiN film is further formed to a film thickness of 150 nm. As a result, a protective film 6 made of a SiOx film and a SiN film was formed. The film formation conditions for the SiOx film and SiN film are shown below.
(SiOx막의 성막 조건)(SiOx film formation conditions)
캐리어 가스: SiH4 및 N2O의 혼합 가스Carrier gas: mixed gas of SiH 4 and N 2 O
성막 파워: 100WTabernacle Power: 100W
성막 온도: 230℃Film formation temperature: 230℃
(SiN막의 성막 조건)(SiN film formation conditions)
캐리어 가스: NH3, N2 및 N2O의 혼합 가스Carrier gas: mixed gas of NH 3 , N 2 and N 2 O
성막 파워: 100WTabernacle Power: 100W
성막 온도: 150℃Film formation temperature: 150℃
추가로, 보호막(6)에 대해서 대기 중에 있어서 300℃에서 1시간의 어닐링 처리를 실시하고, 보호막(6) 상에 스핀 코터를 이용하여, 광경화 수지를 600nm의 막두께로 성막한 후, 포토리소그래피에 의해 스루홀 패턴을 형성하고, RIE 플라즈마 에칭 장치로 보호막(6)에 콘택트홀(7)을 형성했다.Additionally, the protective film 6 is annealed in the air at 300°C for 1 hour, and a photocurable resin is deposited on the protective film 6 using a spin coater to a film thickness of 600 nm, followed by photo-curing. A through-hole pattern was formed by lithography, and a contact hole 7 was formed in the protective film 6 using an RIE plasma etching device.
마지막으로, 질소 분위기하에서 250℃에서 30분간의 포스트어닐링 처리를 실시했다. 이상의 수순에 의해, 박막 트랜지스터를 제조했다.Finally, post-annealing treatment was performed at 250°C for 30 minutes in a nitrogen atmosphere. A thin film transistor was manufactured through the above procedure.
[비교예 1][Comparative Example 1]
산화물 반도체층(4A)(막두께 40nm)으로서, Sn을 함유하지 않고, 조성이 In:Ga:Zn=1:2:1인 산화물 반도체 박막을 이용한 것 이외에는 실시예와 마찬가지로 해서, 비교예 1의 박막 트랜지스터를 제조했다.As the oxide semiconductor layer 4A (film thickness 40 nm), an oxide semiconductor thin film containing no Sn and having a composition of In:Ga:Zn=1:2:1 was used in the same manner as in the Example, Comparative Example 1 Manufactured a thin film transistor.
[비교예 2][Comparative Example 2]
산화물 반도체층(4A)(막두께 40nm)으로서, Sn을 함유하지 않고, 조성이 In:Ga:Zn=1:3:3인 산화물 반도체 박막을 이용한 것 이외에는 실시예와 마찬가지로 해서, 비교예 2의 박막 트랜지스터를 제조했다.As the oxide semiconductor layer 4A (film thickness 40 nm), an oxide semiconductor thin film containing no Sn and having a composition of In:Ga:Zn=1:3:3 was used in the same manner as in the Example, Comparative Example 2 Manufactured a thin film transistor.
[비교예 3][Comparative Example 3]
산화물 반도체층(4A)을 형성하지 않는, 즉, 상기 제 2 산화물 반도체층(4B)만을 형성한 것 이외에는 실시예와 마찬가지로 해서, 비교예 3의 박막 트랜지스터를 제조했다.The thin film transistor of Comparative Example 3 was manufactured in the same manner as in the Example except that the oxide semiconductor layer 4A was not formed, that is, only the second oxide semiconductor layer 4B was formed.
이와 같이 해서 얻어진 각 박막 트랜지스터에 대하여, 이하의 조건에서 박막 트랜지스터 특성 및 스트레스 내성을 평가했다.For each thin film transistor obtained in this way, thin film transistor characteristics and stress resistance were evaluated under the following conditions.
[트랜지스터 특성의 측정][Measurement of transistor characteristics]
트랜지스터 특성(드레인 전류-게이트 전압 특성, Id-Vg 특성)의 측정은, Agilent Technologies사제 「HP4156C」의 반도체 파라미터 애널라이저를 사용했다.The transistor characteristics (drain current-gate voltage characteristics, Id-Vg characteristics) were measured using a semiconductor parameter analyzer manufactured by Agilent Technologies "HP4156C".
상세한 측정 조건은 이하와 같다.Detailed measurement conditions are as follows.
소스 전압: 0V Source voltage: 0V
드레인 전압: 10V Drain voltage: 10V
게이트 전압: -30∼30V(측정 간격: 0.25V) Gate voltage: -30∼30V (measurement interval: 0.25V)
기판 온도: 실온 Substrate temperature: room temperature
<전계 효과 이동도><Field effect mobility>
전계 효과 이동도(μFE)는, TFT 특성으로부터, Vg>Vd-Vth인 포화 영역에서 도출했다. 포화 영역에서는, Vg를 게이트 전압, Vd를 드레인 전압, Id를 드레인 전류, L, W를 각각 TFT 소자의 채널 길이, 채널 폭, Ci를 게이트 절연막의 정전 용량, μFE를 전계 효과 이동도로 했다. μFE는 이하의 식으로부터 도출된다.The field effect mobility (μ FE ) was derived from the TFT characteristics in the saturation region where Vg>Vd-Vth. In the saturation region, Vg is the gate voltage, Vd is the drain voltage, Id is the drain current, L and W are the channel length and channel width of the TFT element, Ci is the capacitance of the gate insulating film, and μFE is the field effect mobility. μ FE is derived from the following equation.
본 실시예에서는, 선형 영역을 채우는 게이트 전압 부근에 있어서의 드레인 전류-게이트 전압 특성(Id-Vg 특성)의 기울기로부터 전계 효과 이동도 μFE를 도출했다. 본 실시예 및 비교예에서는, 전계 효과 이동도가 20.0cm2/Vs 이상인 것을 높은 전계 효과 이동도라고 판단했다.In this example, the field effect mobility μ FE was derived from the slope of the drain current-gate voltage characteristic (Id-Vg characteristic) in the vicinity of the gate voltage that fills the linear region. In this Example and Comparative Example, a field effect mobility of 20.0 cm 2 /Vs or more was judged to be a high field effect mobility.
<역치 전압><Threshold voltage>
역치 전압(Vth)이란, 트랜지스터가 오프 상태(드레인 전류가 낮은 상태)로부터 온 상태(드레인 전류가 높은 상태)로 이행할 때의 게이트 전압의 값이다. 본 실시예에서는, 박막 트랜지스터의 드레인 전류가 10-9A가 될 때의 게이트 전압을 역치 전압이라고 정의하고, 각 박막 트랜지스터의 역치 전압(V)을 측정했다.The threshold voltage (Vth) is the value of the gate voltage when the transistor transitions from the off state (low drain current state) to the on state (high drain current state). In this example, the gate voltage when the drain current of the thin film transistor becomes 10 -9 A was defined as the threshold voltage, and the threshold voltage (V) of each thin film transistor was measured.
<S값(서브스레시홀드 스윙)><S value (subthreshold swing)>
S값은, 드레인 전류를 1자리수 상승시키는 데 필요한 게이트 전압의 변화량의 최소치이고, S값을 측정하는 것에 의해, TFT의 스위칭의 전환의 척도를 평가할 수 있다. 본 실시예에서는, S값이 0.5(V/decade) 이하인 것을 양호한 특성이라고 판단했다.The S value is the minimum amount of change in gate voltage required to increase the drain current by one order of magnitude, and by measuring the S value, the scale of the switching of the TFT can be evaluated. In this example, an S value of 0.5 (V/decade) or less was judged to be a good characteristic.
[스트레스 내성][Stress tolerance]
본 실시예에서는, 게이트 전극에 양바이어스를 계속 거는 스트레스 인가 시험을 2시간 행하고, 스트레스 인가 시험 전후의 역치 전압(Vth)의 변동치(역치 전압 시프트량: ΔVth)를 TFT 특성에 있어서의 스트레스 내성의 지표로 했다.In this example, a stress application test in which positive bias is continuously applied to the gate electrode is performed for 2 hours, and the variation value of the threshold voltage (Vth) before and after the stress application test (threshold voltage shift amount: ΔVth) is used as a measure of the stress resistance in the TFT characteristics. It was used as an indicator.
스트레스 인가 시험의 조건은 이하와 같다.The conditions for the stress application test are as follows.
게이트 전압: +20V Gate voltage: +20V
소스·드레인 전압: 0.1V Source/drain voltage: 0.1V
기판 온도: 60℃ Substrate temperature: 60℃
스트레스 인가 시간: 2시간 Stress application time: 2 hours
본 실시예 및 비교예에서는, 스트레스 인가 시험 전후의 역치 전압(Vth)의 시프트량(ΔVth)이 3.0V 이하인 것을 스트레스 내성이 우수하다고 판단했다.In this Example and Comparative Example, the stress resistance was judged to be excellent when the shift amount (ΔVth) of the threshold voltage (Vth) before and after the stress application test was 3.0 V or less.
실시예 1∼4의 제 1 산화물 반도체층의 조성을 하기 표 1에, 실시예 1∼4 및 비교예 1∼3의 평가 결과를 하기 표 2에 나타낸다.The composition of the first oxide semiconductor layer of Examples 1 to 4 is shown in Table 1 below, and the evaluation results of Examples 1 to 4 and Comparative Examples 1 to 3 are shown in Table 2 below.
표 1 및 2에 나타내는 바와 같이, 각 실시예는, 박막 트랜지스터에 이용되는 산화물 반도체층에 있어서의 각 금속 원소의 조성이 본 발명에 규정된 범위 내이고, 그 결과, 전계 효과 이동도가 20.0cm2/Vs 이상을 만족하고, S값이 0.5(V/decade) 이하이며, 또한 스트레스 인가 시험 전후의 역치 전압(Vth)의 시프트량(ΔVth)이 3.0V 이하를 만족하는 것이어서, 높은 전계 효과 이동도, 작은 S값, 및 우수한 스트레스 내성의 양립이 도모되어 있다.As shown in Tables 1 and 2, in each example, the composition of each metal element in the oxide semiconductor layer used in the thin film transistor is within the range specified in the present invention, and as a result, the field effect mobility is 20.0 cm. 2 /Vs or more is satisfied, the S value is 0.5 (V/decade) or less, and the shift amount (ΔVth) of the threshold voltage (Vth) before and after the stress application test satisfies 3.0V or less, resulting in high electric field effect movement. A combination of low S value, small S value, and excellent stress resistance is achieved.
비교예 1 및 2는, In, Ga, 및 Zn의 원자수 비는 본 발명의 범위 내이지만, Sn을 포함하지 않으므로, 스트레스 내성이나 S값의 평가 결과가 나쁜 것이 되었다.In Comparative Examples 1 and 2, the atomic ratios of In, Ga, and Zn were within the range of the present invention, but Sn was not included, so the evaluation results of stress resistance and S value were poor.
비교예 3은, 산화물 반도체층(4A)을 형성하지 않고, 제 2 산화물 반도체층(4B)만을 형성한 것이고, 전계 효과 이동도는 우수하지만, 에칭액에 제 2 산화물 반도체가 노출되기 때문에, 제 2 산화물 반도체층이 대미지를 받아 S값이 높은 값이 되었다.In Comparative Example 3, only the second oxide semiconductor layer 4B was formed without forming the oxide semiconductor layer 4A, and the field effect mobility was excellent, but since the second oxide semiconductor was exposed to the etchant, the second oxide semiconductor layer 4B was formed. The oxide semiconductor layer was damaged and the S value became high.
이상, 도면을 참조하면서 각종 실시의 형태에 대하여 설명했지만, 본 발명은 이러한 예로 한정되지 않는 것은 말할 필요도 없다. 당업자이면, 특허청구범위에 기재된 범주 내에 있어서, 각종 변경예 또는 수정예에 상도할 수 있는 것은 분명하고, 그들에 대해서도 당연히 본 발명의 기술적 범위에 속하는 것으로 이해된다. 또한, 발명의 취지를 일탈하지 않는 범위에 있어서, 상기 실시형태에 있어서의 각 구성 요소를 임의로 조합해도 된다.Although various embodiments have been described above with reference to the drawings, it goes without saying that the present invention is not limited to these examples. It is clear to those skilled in the art that various changes or modifications can be made within the scope described in the claims, and it is understood that they naturally fall within the technical scope of the present invention. Additionally, each component in the above embodiment may be arbitrarily combined without departing from the spirit of the invention.
한편, 본 출원은, 2019년 2월 13일 출원된 일본 특허출원(특원 2019-023463)에 기초하는 것이고, 그 내용은 본 출원 중에 참조로서 원용된다.Meanwhile, this application is based on the Japanese patent application (Japanese patent application 2019-023463) filed on February 13, 2019, the contents of which are incorporated by reference in this application.
1 기판
2 게이트 전극
3 게이트 절연막
4 산화물 반도체층
4A 제 1 산화물 반도체층
4B 제 2 산화물 반도체층
5 소스·드레인 전극
6 보호막
7 컨택트홀
8 투명 도전막1 substrate
2 gate electrode
3 gate insulating film
4 Oxide semiconductor layer
4A first oxide semiconductor layer
4B second oxide semiconductor layer
5 Source and drain electrodes
6 shield
7 contact hole
8 Transparent conductive film
Claims (9)
상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층은, 각각 금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
상기 제 1 산화물 반도체층에 있어서의 상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
0.05≤In/(In+Ga+Zn+Sn)≤0.25
0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.05≤Sn/(In+Ga+Zn+Sn)≤0.15
를 만족하고,
상기 제 2 산화물 반도체층에 있어서의 상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
0.20≤In/(In+Ga+Zn+Sn)≤0.60
0.05≤Ga/(In+Ga+Zn+Sn)≤0.25
0.15≤Zn/(In+Ga+Zn+Sn)≤0.60
0.01≤Sn/(In+Ga+Zn+Sn)≤0.20
을 만족하고,
상기 제 1 산화물 반도체층에 있어서, In 및 Sn의 합계에 대한 In의 원자수 비가,
0.30≤In/(In+Sn)≤(101/152)
를 만족하고,
상기 제 1 산화물 반도체층에 있어서, Ga 및 Sn의 합계에 대한 Ga의 원자수 비가,
0.75≤Ga/(Ga+Sn)≤0.99
를 만족하는 산화물 반도체 박막.It has a first oxide semiconductor layer and a second oxide semiconductor layer,
The first oxide semiconductor layer and the second oxide semiconductor layer each include In, Ga, Zn, Sn, and O as metal elements,
The ratio of the number of atoms of each metal element to the sum of In, Ga, Zn, and Sn in the first oxide semiconductor layer is,
0.05≤In/(In+Ga+Zn+Sn)≤0.25
0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.05≤Sn/(In+Ga+Zn+Sn)≤0.15
satisfies,
The ratio of the number of atoms of each metal element to the total of In, Ga, Zn, and Sn in the second oxide semiconductor layer is,
0.20≤In/(In+Ga+Zn+Sn)≤0.60
0.05≤Ga/(In+Ga+Zn+Sn)≤0.25
0.15≤Zn/(In+Ga+Zn+Sn)≤0.60
0.01≤Sn/(In+Ga+Zn+Sn)≤0.20
satisfy,
In the first oxide semiconductor layer, the atomic number ratio of In to the sum of In and Sn is,
0.30≤In/(In+Sn)≤(101/152)
satisfies,
In the first oxide semiconductor layer, the atomic number ratio of Ga to the sum of Ga and Sn is,
0.75≤Ga/(Ga+Sn)≤0.99
An oxide semiconductor thin film that satisfies the
상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층은, 각각 금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
상기 제 1 산화물 반도체층에 있어서의 상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
0.05≤In/(In+Ga+Zn+Sn)≤0.25
0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.05≤Sn/(In+Ga+Zn+Sn)≤0.15
를 만족하고,
상기 제 2 산화물 반도체층에 있어서의 상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
0.20≤In/(In+Ga+Zn+Sn)≤0.60
0.05≤Ga/(In+Ga+Zn+Sn)≤0.25
0.15≤Zn/(In+Ga+Zn+Sn)≤0.60
0.01≤Sn/(In+Ga+Zn+Sn)≤0.20
을 만족하고,
상기 제 1 산화물 반도체층에 있어서, In 및 Sn의 합계에 대한 In의 원자수 비가,
0.30≤In/(In+Sn)≤0.60
을 만족하고,
상기 제 1 산화물 반도체층에 있어서, Ga 및 Sn의 합계에 대한 Ga의 원자수 비가,
0.75≤Ga/(Ga+Sn)≤0.99
를 만족하는 산화물 반도체 박막.It has a first oxide semiconductor layer and a second oxide semiconductor layer,
The first oxide semiconductor layer and the second oxide semiconductor layer each include In, Ga, Zn, Sn, and O as metal elements,
The ratio of the number of atoms of each metal element to the sum of In, Ga, Zn, and Sn in the first oxide semiconductor layer is,
0.05≤In/(In+Ga+Zn+Sn)≤0.25
0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.05≤Sn/(In+Ga+Zn+Sn)≤0.15
satisfies,
The ratio of the number of atoms of each metal element to the total of In, Ga, Zn, and Sn in the second oxide semiconductor layer is,
0.20≤In/(In+Ga+Zn+Sn)≤0.60
0.05≤Ga/(In+Ga+Zn+Sn)≤0.25
0.15≤Zn/(In+Ga+Zn+Sn)≤0.60
0.01≤Sn/(In+Ga+Zn+Sn)≤0.20
satisfy,
In the first oxide semiconductor layer, the atomic number ratio of In to the sum of In and Sn is,
0.30≤In/(In+Sn)≤0.60
satisfy,
In the first oxide semiconductor layer, the atomic number ratio of Ga to the sum of Ga and Sn is,
0.75≤Ga/(Ga+Sn)≤0.99
An oxide semiconductor thin film that satisfies the
상기 제 1 산화물 반도체층에 있어서의 상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
0.05≤In/(In+Ga+Zn+Sn)≤0.10
0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.07≤Sn/(In+Ga+Zn+Sn)≤0.15
를 만족하는 산화물 반도체 박막.The method of claim 1 or 2,
The ratio of the number of atoms of each metal element to the sum of In, Ga, Zn, and Sn in the first oxide semiconductor layer is,
0.05≤In/(In+Ga+Zn+Sn)≤0.10
0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.07≤Sn/(In+Ga+Zn+Sn)≤0.15
An oxide semiconductor thin film that satisfies the
상기 소스·드레인 전극이 Cu 또는 Cu 합금으로 이루어지는 박막 트랜지스터.According to claim 4,
A thin film transistor in which the source and drain electrodes are made of Cu or a Cu alloy.
금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
0.05≤In/(In+Ga+Zn+Sn)≤0.25
0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.05≤Sn/(In+Ga+Zn+Sn)≤0.15
를 만족하고,
In 및 Sn의 합계에 대한 In의 원자수 비가,
0.30≤In/(In+Sn)≤(101/152)
를 만족하고,
Ga 및 Sn의 합계에 대한 Ga의 원자수 비가,
0.75≤Ga/(Ga+Sn)≤0.99
를 만족하는 스퍼터링 타겟.A sputtering target for forming the first oxide semiconductor layer in the thin film transistor according to claim 4,
Metal elements include In, Ga, Zn, Sn, and O,
The ratio of the number of atoms of each metal element to the sum of In, Ga, Zn and Sn,
0.05≤In/(In+Ga+Zn+Sn)≤0.25
0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.05≤Sn/(In+Ga+Zn+Sn)≤0.15
satisfies,
The atomic number ratio of In to the sum of In and Sn,
0.30≤In/(In+Sn)≤(101/152)
satisfies,
The atomic number ratio of Ga to the sum of Ga and Sn,
0.75≤Ga/(Ga+Sn)≤0.99
A sputtering target that satisfies .
금속 원소로서 In, Ga, Zn 및 Sn과, O를 포함하고,
상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
0.05≤In/(In+Ga+Zn+Sn)≤0.25
0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.05≤Sn/(In+Ga+Zn+Sn)≤0.15
를 만족하고,
In 및 Sn의 합계에 대한 In의 원자수 비가,
0.30≤In/(In+Sn)≤0.60
을 만족하고,
Ga 및 Sn의 합계에 대한 Ga의 원자수 비가,
0.75≤Ga/(Ga+Sn)≤0.99
를 만족하는 스퍼터링 타겟.A sputtering target for forming the first oxide semiconductor layer in the thin film transistor according to claim 4,
Metal elements include In, Ga, Zn, Sn, and O,
The ratio of the number of atoms of each metal element to the sum of In, Ga, Zn and Sn,
0.05≤In/(In+Ga+Zn+Sn)≤0.25
0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.05≤Sn/(In+Ga+Zn+Sn)≤0.15
satisfies,
The atomic number ratio of In to the sum of In and Sn,
0.30≤In/(In+Sn)≤0.60
satisfy,
The atomic number ratio of Ga to the sum of Ga and Sn,
0.75≤Ga/(Ga+Sn)≤0.99
A sputtering target that satisfies .
상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
0.05≤In/(In+Ga+Zn+Sn)≤0.10
0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.07≤Sn/(In+Ga+Zn+Sn)≤0.15
를 만족하는 스퍼터링 타겟.According to claim 6,
The ratio of the number of atoms of each metal element to the sum of In, Ga, Zn and Sn,
0.05≤In/(In+Ga+Zn+Sn)≤0.10
0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.07≤Sn/(In+Ga+Zn+Sn)≤0.15
A sputtering target that satisfies .
상기 In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수 비가,
0.05≤In/(In+Ga+Zn+Sn)≤0.10
0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.07≤Sn/(In+Ga+Zn+Sn)≤0.15
를 만족하는 스퍼터링 타겟.According to claim 7,
The ratio of the number of atoms of each metal element to the sum of In, Ga, Zn and Sn,
0.05≤In/(In+Ga+Zn+Sn)≤0.10
0.20≤Ga/(In+Ga+Zn+Sn)≤0.60
0.20≤Zn/(In+Ga+Zn+Sn)≤0.60
0.07≤Sn/(In+Ga+Zn+Sn)≤0.15
A sputtering target that satisfies .
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