KR102586225B1 - Organic Light Emitting Display Device and a method for manufacturing the same - Google Patents

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KR102586225B1 KR1020170181823A KR20170181823A KR102586225B1 KR 102586225 B1 KR102586225 B1 KR 102586225B1 KR 1020170181823 A KR1020170181823 A KR 1020170181823A KR 20170181823 A KR20170181823 A KR 20170181823A KR 102586225 B1 KR102586225 B1 KR 102586225B1
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Abstract

본 발명의 실시예에 따른 유기발광 표시 장치를 제공한다. 유기발광 표시 장치는 제1 기판, 상기 제1 기판 상에 배치되고, 제1 액티브층을 포함하는 제1 트랜지스터, 상기 제1 트랜지스터를 덮는 제1 절연층, 상기 제1 절연층 상에 배치되는 제2 기판 및 상기 제2 기판 상에 배치되고, 제2 액티브층을 포함하는 제2 트랜지스터를 포함하고, 상기 제2 기판은 상기 제2 액티브층의 결정화(Crystalization) 공정이 수행되기 위한 평탄화된 층이다.An organic light emitting display device according to an embodiment of the present invention is provided. An organic light emitting display device includes a first substrate, a first transistor disposed on the first substrate, a first active layer, a first insulating layer covering the first transistor, and a first insulating layer disposed on the first insulating layer. It includes two substrates and a second transistor disposed on the second substrate and including a second active layer, wherein the second substrate is a planarized layer for performing a crystallization process of the second active layer. .

Description

유기발광 표시 장치 및 이의 제조방법{Organic Light Emitting Display Device and a method for manufacturing the same}Organic Light Emitting Display Device and a method for manufacturing the same}

본 발명은 유기발광 표시 장치에 관한 것으로 2개의 기판을 이용하는 유기발광 표시 장치 및 이의 제조방법에 관한 것이다.The present invention relates to an organic light emitting display device and a method of manufacturing the same using two substrates.

표시장치로서 각광받고 있는 유기발광 표시 장치는 스스로 발광하는 유기발광 다이오드(OLED: Organic Light Emitting Diode)를 이용함으로써 응답속도가 빠르고, 발광효율, 휘도 및 시야각 등의 큰 장점이 있다. 이러한 유기발광 표시장치는 유기발광 다이오드(OLED)가 포함된 화소를 매트릭스 형태로 배열하고 스캔신호에 의해 선택된 화소들의 밝기를 데이터의 계조에 따라 제어한다. 이러한 유기발광 표시장치의 각 화소는 유기발광 다이오드 이외에도, 서로 교차하는 데이터 라인 및 게이트 라인과 이와 연결 구조를 갖는 트랜지스터 및 스토리지 커패시터 등으로 이루어져 있다.Organic light emitting display devices, which are in the spotlight as display devices, have great advantages such as fast response speed, luminous efficiency, luminance, and viewing angle by using organic light emitting diodes (OLEDs) that emit light on their own. This organic light emitting display device arranges pixels containing organic light emitting diodes (OLEDs) in a matrix form and controls the brightness of the pixels selected by a scan signal according to the gradation of data. Each pixel of such an organic light emitting display device is composed of, in addition to the organic light emitting diode, data lines and gate lines that intersect each other, and transistors and storage capacitors connected thereto.

최근 고해상도 요구에 따라 화소의 면적이 줄어들고 있는데, 이를 방지하기 위해 신호배선들의 폭을 줄이는 방안이 제안되었으나, 신호배선들의 폭이 줄어들면 저항이 커지기 때문에 일정한 두께 또는 폭 이하로 배선 폭을 줄일 수 없다. 또한, 수직적으로 트랜지스터를 배치함에 따라 상부에 배치되는 트랜지스터의 액티브층에 단선이 발생하는 문제가 발생되었다.Recently, the area of the pixel is shrinking due to high resolution requirements. To prevent this, a plan has been proposed to reduce the width of the signal wires. However, as the width of the signal wires decreases, the resistance increases, so the wire width cannot be reduced below a certain thickness or width. . Additionally, as transistors are arranged vertically, a problem arises in which a disconnection occurs in the active layer of the transistor placed at the top.

본 발명의 기술적 과제는 두개의 트랜지스터를 수직적으로 중첩되도록 배치하여 화소의 면적을 줄여 고해상도 패널을 구현하는 유기발광 표시 장치 및 이의 제조방법을 제공하는 것이다.The technical object of the present invention is to provide an organic light emitting display device that implements a high-resolution panel by arranging two transistors to overlap vertically to reduce the area of the pixel, and a method of manufacturing the same.

본 발명의 기술적 과제는 폴리이미드로 이루어진 두개의 기판을 이용하여 두개의 트랜지스터를 수직적으로 중첩되도록 배치하여 상부에 배치되는 트랜지스터를 구성하는 액티브층의 단선을 방지할 수 있는 유기발광 표시 장치 및 이의 제조방법을 제공하는 것이다.The technical object of the present invention is to manufacture an organic light emitting display device that can prevent disconnection of the active layer constituting the transistor disposed on top by arranging two transistors to overlap vertically using two substrates made of polyimide, and manufacturing the same. It provides a method.

본 발명의 실시예에 따른 유기발광 표시 장치를 제공한다. 유기발광 표시 장치는 제1 기판, 상기 제1 기판 상에 배치되고, 제1 액티브층을 포함하는 제1 트랜지스터, 상기 제1 트랜지스터를 덮는 제1 절연층, 상기 제1 절연층 상에 배치되는 제2 기판 및 상기 제2 기판 상에 배치되고, 제2 액티브층을 포함하는 제2 트랜지스터를 포함하고, 상기 제2 기판은 상기 제2 액티브층의 결정화(Crystalization) 공정이 수행되기 위한 평탄화된 층이다.An organic light emitting display device according to an embodiment of the present invention is provided. An organic light emitting display device includes a first substrate, a first transistor disposed on the first substrate, a first active layer, a first insulating layer covering the first transistor, and a first insulating layer disposed on the first insulating layer. It includes two substrates and a second transistor disposed on the second substrate and including a second active layer, wherein the second substrate is a planarized layer for performing a crystallization process of the second active layer. .

일 예에 의하여, 상기 제1 기판 및 상기 제2 기판은 폴리이미드(Polyimide)로 이루어진다.In one example, the first substrate and the second substrate are made of polyimide.

일 예에 의하여, 상기 제2 기판과 상기 제2 액티브층 사이에 제공되는 버퍼층을 더 포함하고, 상기 버퍼층은 상기 제2 기판으로부터 상기 제2 액티브층으로 유입되는 수분 투습을 차단한다.In one example, it further includes a buffer layer provided between the second substrate and the second active layer, wherein the buffer layer blocks moisture infiltration from the second substrate into the second active layer.

일 예에 의하여, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 수직적으로 중첩된다.In one example, the first transistor and the second transistor vertically overlap.

일 예에 의하여, 상기 제1 액티브층은 제1 채널 영역, 제1 소스 영역 및 제1 드레인 영역을 포함하고, 상기 제2 액티브층은 제2 채널 영역, 제2 소스 영역 및 제2 드레인 영역을 포함하고, 상기 제1 소스 영역과 상기 제2 소스 영역은 공통 소스 전극과 연결되고, 상기 제1 드레인 영역과 상기 제2 드레인 영역은 공통 드레인 전극과 연결된다. By one example, the first active layer includes a first channel region, a first source region, and a first drain region, and the second active layer includes a second channel region, a second source region, and a second drain region. wherein the first source region and the second source region are connected to a common source electrode, and the first drain region and the second drain region are connected to a common drain electrode.

일 예에 의하여, 상기 공통 소스 전극과 상기 공통 드레인 전극은 상기 제2 기판을 관통한다.In one example, the common source electrode and the common drain electrode penetrate the second substrate.

일 예에 의하여, 상기 제2 기판과 상기 제2 액티브층 사이에 배치되어 정전압을 인가받는 메탈층을 더 포함한다.In one example, it further includes a metal layer disposed between the second substrate and the second active layer to receive a constant voltage.

일 예에 의하여, 상기 제2 트랜지스터의 게이트 전극은 상기 제2 기판과 상기 제2 액티브층 사이에 배치된다.In one example, the gate electrode of the second transistor is disposed between the second substrate and the second active layer.

본 발명의 실시예에 따른 유기발광 표시 장치의 제조방법을 제공한다. 유기발광 표시 장치의 제조방법은 제1 기판을 형성하는 단계, 상기 제1 기판 상에 제1 액티브층을 포함하는 제1 트랜지스터를 형성하는 단계, 상기 제1 트랜지스터를 덮는 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 제공되는 평탄화층인 제2 기판을 형성하는 단계, 상기 제2 기판 상에 제2 액티브층을 포함하는 제2 트랜지스터를 형성하는 단계 및 상기 제2 기판을 관통하고 상기 제1 액티브층과 상기 제2 액티브층을 연결하는 전극을 형성하는 단계를 포함한다.A method of manufacturing an organic light emitting display device according to an embodiment of the present invention is provided. A method of manufacturing an organic light emitting display device includes forming a first substrate, forming a first transistor including a first active layer on the first substrate, and forming a first insulating layer covering the first transistor. forming a second substrate, which is a planarization layer provided on the first insulating layer; forming a second transistor including a second active layer on the second substrate; penetrating the second substrate; and forming an electrode connecting the first active layer and the second active layer.

일 예에 의하여, 상기 제2 기판은 유기막 코팅을 이용하여 형성되고, 상기 제2 액티브층은 평탄화된 상기 제2 기판 상에 레이저결정화(Excimer Laser Annealing, ELA) 공정을 통해 형성된다.In one example, the second substrate is formed using an organic film coating, and the second active layer is formed on the planarized second substrate through a laser crystallization (Excimer Laser Annealing, ELA) process.

일 예에 의하여, 상기 전극을 형성하는 단계는 상기 제2 트랜지스터를 덮는 제2 절연막을 관통하는 제1 공통 컨택홀을 형성하는 단계, 상기 제2 기판 및 상기 제1 절연막을 관통하고 상기 제1 공통 컨택홀과 연결되는 제2 공통 컨택홀을 형성하는 단계 및 상기 제1 공통 컨택홀 및 상기 제2 공통 컨택홀에 도전물질을 채우는 단계를 포함한다.By one example, forming the electrode may include forming a first common contact hole penetrating a second insulating film covering the second transistor, penetrating the second substrate and the first insulating film, and forming a first common contact hole penetrating the second insulating film covering the second transistor. It includes forming a second common contact hole connected to the contact hole and filling the first common contact hole and the second common contact hole with a conductive material.

일 예에 의하여, 상기 제1 공통 컨택홀은 제1 마스크 패턴을 이용한 식각 공정을 통해 형성되고, 상기 제2 공통 컨택홀을 제2 마스크 패턴을 이용한 식각 공정을 통해 형성되고, 상기 제1 마스크 패턴과 상기 제2 마스크 패턴은 패턴이 서로 상이하다.By one example, the first common contact hole is formed through an etching process using a first mask pattern, the second common contact hole is formed through an etching process using a second mask pattern, and the first mask pattern and the second mask pattern have different patterns.

일 예에 의하여, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 수직적으로 중첩되도록 형성된다.In one example, the first transistor and the second transistor are formed to vertically overlap.

일 예에 의하여, 상기 제2 기판을 형성하는 단계 이후 상기 제2 기판과 상기 제2 액티브층 사이에 메탈층을 형성하는 단계를 더 포함한다.By one example, the method further includes forming a metal layer between the second substrate and the second active layer after forming the second substrate.

본 발명의 실시예에 따르면, 폴리이미드로 이루어진 기판을 이용하여 기판의 상부면이 평탄화할 수 있고, 평탄화된 기판 상에 상부 트랜지스터를 구성하는 액티브층의 결정화 공정 시 단선이 발생하는 결함이 방지될 수 있다. According to an embodiment of the present invention, the upper surface of the substrate can be planarized using a substrate made of polyimide, and defects such as disconnection during the crystallization process of the active layer constituting the upper transistor on the planarized substrate can be prevented. You can.

본 발명의 실시예에 따르면, 폴리이미드로 이루어진 기판은 일반적인 유기막보다 고온에 강한 특성을 가지므로 고온 공정이 필요한 결정화 공정 및 열처리 공정에서 공정의 안정화를 도모할 수 있다.According to an embodiment of the present invention, a substrate made of polyimide has characteristics that are more resistant to high temperatures than a typical organic film, and thus process stabilization can be achieved in the crystallization process and heat treatment process that require a high temperature process.

본 발명의 실시예에 따르면, 유기발광 표시 장치는 2개의 트랜지스터가 수직적으로 중첩된 구조를 가지므로 화소의 크기를 줄일 수 있다. 이에 따라, 유기발광 표시 장치의 해상도가 향상될 수 있다.According to an embodiment of the present invention, the organic light emitting display device has a structure in which two transistors are vertically overlapped, so the size of the pixel can be reduced. Accordingly, the resolution of the organic light emitting display device can be improved.

본 발명의 실시예에 따르면, 유기발광 표시 장치는 수직적으로 중첩된 제1 트랜지스터와 제2 트랜지스터를 공통으로 연결하는 공통 소스 전극 및 공통 드레인 전극을 포함할 수 있다. 이를 통해, 제1 트랜지스터와 제2 트랜지스터를 전기적으로 연결하기 위한 공정이 단순화될 수 있다.According to an embodiment of the present invention, an organic light emitting display device may include a common source electrode and a common drain electrode that commonly connect the vertically overlapping first and second transistors. Through this, the process for electrically connecting the first transistor and the second transistor can be simplified.

도 1은 본 발명의 일 실시예에 따른 유기발광 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 유기발광 표시 장치를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 유기발광 표시 장치를 나타내는 도면이다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 유기발광 표시 장치의 제조방법을 나타내는 도면들이다.
도 5는 본 발명의 다른 실시예에 따른 유기발광 표시 장치를 나타내는 도면이다.
도 6은 본 발명의 또 다른 실시예에 따른 유기발광 표시 장치를 나타내는 도면이다.1 is a block diagram showing an organic light emitting display device according to an embodiment of the present invention.
Figure 2 is a circuit diagram showing an organic light emitting display device according to an embodiment of the present invention.
Figure 3 is a diagram showing an organic light emitting display device according to an embodiment of the present invention.
4A to 4H are diagrams showing a method of manufacturing an organic light emitting display device according to an embodiment of the present invention.
Figure 5 is a diagram showing an organic light emitting display device according to another embodiment of the present invention.
Figure 6 is a diagram showing an organic light emitting display device according to another embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.The advantages and features of the present invention and methods for achieving them will become clear by referring to the embodiments described in detail below along with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and may be implemented in various different forms. The present embodiments are only provided to ensure that the disclosure of the present invention is complete and to provide common knowledge in the technical field to which the present invention pertains. It is provided to fully inform those who have the scope of the invention, and the present invention is only defined by the scope of the claims. The same reference numerals refer to the same elements throughout the specification.

또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.Additionally, embodiments described in this specification will be described with reference to cross-sectional views and/or plan views, which are ideal illustrations of the present invention. In the drawings, the thicknesses of films and regions are exaggerated for effective explanation of technical content. Accordingly, the form of the illustration may be modified depending on manufacturing technology and/or tolerance. Accordingly, embodiments of the present invention are not limited to the specific form shown, but also include changes in form produced according to the manufacturing process. For example, an etch area shown at a right angle may be rounded or have a shape with a predetermined curvature. Accordingly, the regions illustrated in the drawings have schematic properties, and the shapes of the regions illustrated in the drawings are intended to illustrate a specific shape of the region of the device and are not intended to limit the scope of the invention.

도 1은 본 발명의 일 실시예에 따른 유기발광 표시 장치를 나타내는 도면이다.1 is a diagram showing an organic light emitting display device according to an embodiment of the present invention.

도 1을 참조하면, 발명의 실시예에 따른 유기발광 표시장치는 표시패널(10), 타이밍 콘트롤러(11), 데이터 드라이버(12) 및 게이트 드라이버(13)를 포함할 수 있다.Referring to FIG. 1 , an organic light emitting display device according to an embodiment of the invention may include a display panel 10, a timing controller 11, a data driver 12, and a gate driver 13.

표시패널(10)은 표시영역과 표시영역의 주변에 마련된 비표시영역을 포함할 수 있다. 표시영역은 화소들이 마련되어 화상을 표시하는 영역이다. 표시패널(10)에는 다수의 데이터라인들(14)과 다수의 게이트라인들(16)이 교차되고, 이 교차영역마다 화소들이 배치될 수 있다. 화소들 각각은 도시하지 않은 전원발생부로부터 고전위 구동전압(EVDD)과 저전위 구동전압(EVSS)을 공급받는다. 표시패널(10)은 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 및 무기전계발광소자와 유기발광다이오드소자(Organic Light Emitting Diode, OLED)를 포함한 전계발광소자(Electroluminescence Device, EL), 전기영동 표시소자(Electrophoresis, EPD) 등의 평판 표시소자의 표시패널로 구현될 수 있다. 각 화소들은 복수개의 데이터라인들(14) 중 어느 하나에, 복수개의 게이트라인들(15) 중 어느 하나에 접속된다. The display panel 10 may include a display area and a non-display area provided around the display area. The display area is an area where pixels are provided to display an image. In the display panel 10, a plurality of data lines 14 and a plurality of gate lines 16 intersect, and pixels may be arranged in each of these intersecting areas. Each of the pixels receives a high-potential driving voltage (EVDD) and a low-potential driving voltage (EVSS) from a power generator (not shown). The display panel 10 includes a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), an inorganic electroluminescent device, and an organic light emitting diode device. It can be implemented as a display panel for flat display devices such as electroluminescence devices (EL), including Organic Light Emitting Diode (OLED), and electrophoresis (EPD). Each pixel is connected to one of the plurality of data lines 14 and one of the plurality of gate lines 15.

타이밍 콘트롤러(11)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블 신호(DE) 등의 타이밍 신호들에 기초하여 데이터 드라이버(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 드라이버(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 발생시킬 수 있다. 타이밍 콘트롤러(11)가 제공하는 게이트 제어 신호(GCS)는 게이트 시작 펄스(GSP: Gate Start Pulse), 게이트 시프트 클록(GSC: Gate Shift Clock) 및 게이트 출력 인에이블(GOE: Gate Output Enable)을 포함할 수 있다. 타이밍 콘트롤러(11)가 제공하는 데이터 제어 신호(DCS)는 소스 시작 펄스(SSP: Source Start Pulse), 소스 시프트 클록(SSC: Source Shift Clock), 소스 출력 인에이블(SOE: Source Output Enable)을 포함할 수 있다. 또한, 타이밍 콘트롤러(11)는 데이터 드라이버(12)로부터 공급되는 디지털 센싱전압값을 참조하여 입력 디지털 비디오 데이터(DATA)를 변조할 수 있고, 이 디지털 보상 데이터(MDATA)를 데이터 드라이버(12)에 공급할 수 있다. 타이밍 콘트롤러(11)는 메모리를 더 포함하여 주기적으로 데이터 드라이버(12)로부터 공급되는 디지털 센싱전압값을 업데이트할 수 있다.The timing controller 11 controls the operation timing of the data driver 12 based on timing signals such as the vertical synchronization signal (Vsync), horizontal synchronization signal (Hsync), dot clock signal (DCLK), and data enable signal (DE). A data control signal (DDC) for controlling and a gate control signal (GDC) for controlling the operation timing of the gate driver 13 can be generated. The gate control signal (GCS) provided by the timing controller 11 includes gate start pulse (GSP), gate shift clock (GSC), and gate output enable (GOE). can do. The data control signal (DCS) provided by the timing controller 11 includes Source Start Pulse (SSP), Source Shift Clock (SSC), and Source Output Enable (SOE). can do. In addition, the timing controller 11 can modulate the input digital video data (DATA) with reference to the digital sensing voltage value supplied from the data driver 12, and sends this digital compensation data (MDATA) to the data driver 12. can be supplied. The timing controller 11 further includes a memory and can periodically update the digital sensing voltage value supplied from the data driver 12.

데이터 드라이버(12)는 데이터 전압을 공급하도록 다수의 데이터라인들(14)을 구동할 수 있다. 데이터 드라이버(12)는 데이터 제어신호(DDC)를 기반으로 타이밍 콘트롤러(11)로부터 입력되는 입력 디지털 비디오 데이터(DATA)를 아날로그 데이터전압으로 변환할 수 있다. 또한, 데이터 드라이버(12)는 데이터라인들(14)을 통해 표시패널(10)로부터 입력되는 센싱전압들을 디지털 값으로 변환하여 타이밍 콘트롤러(11)에 공급할 수 있다. The data driver 12 may drive multiple data lines 14 to supply data voltage. The data driver 12 can convert input digital video data (DATA) input from the timing controller 11 into an analog data voltage based on the data control signal (DDC). Additionally, the data driver 12 may convert the sensing voltages input from the display panel 10 through the data lines 14 into digital values and supply them to the timing controller 11.

게이트 드라이버(13)는 타이밍 콘트롤러(11)로부터의 게이트 제어신호(GDC)에 따라 게이트신호를 발생한다. 게이트 드라이버(13)는 데이터 드라이버(12)로부터 공급된 데이터 데이터 제어신호(DDC)에 응답하여 데이터 드라이버(12)로부터 공급되는 디지털 보상 데이터(MDATA)를 샘플링하고, 디지털 형태의 데이터 신호를 아날로그 형태의 데이터신호(또는 데이터전압)로 변환하여 출력한다. 게이트 드라이버(13)는 게이트라인들(15)을 통해 데이터신호(DATA)를 출력한다. 게이트 드라이버(13)는 GIP(Gate-driver In Panel) 방식에 따라 표시패널(10) 상에 직접 형성될 수 있다.The gate driver 13 generates a gate signal according to the gate control signal (GDC) from the timing controller 11. The gate driver 13 samples the digital compensation data (MDATA) supplied from the data driver 12 in response to the data data control signal (DDC) supplied from the data driver 12, and converts the digital data signal into an analog form. It is converted into a data signal (or data voltage) and output. The gate driver 13 outputs a data signal (DATA) through the gate lines 15. The gate driver 13 may be formed directly on the display panel 10 according to a gate-driver in panel (GIP) method.

도 2는 본 발명의 일 실시예에 따른 유기발광 표시 장치를 나타내는 회로도이다.Figure 2 is a circuit diagram showing an organic light emitting display device according to an embodiment of the present invention.

도 2를 참조하면, 유기발광 표시 장치는 유기발광 다이오드(OLED), 구동 트랜지스터(DT), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 스토리지 커패시터들(C1, C2)을 포함할 수 있다. 본 발명의 실시예에 따르면, 구동 트랜지스터(DT)와 제1 트랜지스터(TR1)는 수직적으로 중첩된 구조일 수 있다. 본 발명의 실시예에 따른 유기발광 표시 장치는 3T2C 구조를 가지나, 이는 설계적으로 변경될 수 있다. 유기발광 표시 장치는 보상회로를 구현하기 위한 추가적인 트랜지스터 및 커패시터를 포함할 수 있다. 예를 들어, 유기발광 표시 장치는 3T1C 구조, 4T2C 구조, 5T2C 구조, 6T1C 구조, 6T2C 구조, 7T1C 구조 또는 7T2C 구조 등 다양한 구조로 설계될 수 있다.Referring to FIG. 2, the organic light emitting display device may include an organic light emitting diode (OLED), a driving transistor (DT), a first transistor (TR1), a second transistor (TR2), and storage capacitors (C1, C2). there is. According to an embodiment of the present invention, the driving transistor DT and the first transistor TR1 may have a vertically overlapped structure. The organic light emitting display device according to an embodiment of the present invention has a 3T2C structure, but this may be changed in design. The organic light emitting display device may include additional transistors and capacitors to implement a compensation circuit. For example, an organic light emitting display device may be designed in various structures, such as a 3T1C structure, 4T2C structure, 5T2C structure, 6T1C structure, 6T2C structure, 7T1C structure, or 7T2C structure.

구동 트랜지스터(DT)는 게이트-소스 간 전압(Vgs)에 따라 유기발광 다이오드(OLED)에 흐르는 전류를 제어할 수 있다. 구동 트랜지스터(DT)는 스토리지 커패시터(C1, C2)에 저장된 데이터 전압(Vdata)에 응답하여 전원전압(VDD) 라인으로부터 유기발광 다이오드(OLED)로 공급되는 전류를 제어함으로써 유기발광 다이오드(OLED)의 발광량을 조절하게 된다. 구동 트랜지스터(DT)의 입력단은 전원 전압(VDD) 라인과 연결될 수 있고, 구동 트랜지스터(DT)의 출력단은 유기발광 다이오드(OLED)의 애노드 전극과 연결될 수 있다. 구동 트랜지스터(DT)의 게이트 전극은 제1 스토리지 커패시터(C1)과 연결될 수 있다. 구동 트랜지스터(DT)의 출력단은 제1 트랜지스터(TR1)의 드레인 영역과 공통 드레이 전극(310)을 통해 연결될 수 있다. 구동 트랜지스터(DT)의 입력단은 공통 소스 전극(330)을 통해 제1 트랜지스터(TR1)의 소스 영역과 연결될 수 있다. 일 예로, 구동 트랜지스터(DT)의 드레인 영역은 제1 트랜지스터(TR1)의 드레인 영역과 공통 드레인 전극(310)을 통해 연결될 수 있고, 구동 트랜지스터(DT)의 소스 영역은 제1 트랜지스터(TR1)의 소스 영역과 공통 소스 전극(330)을 통해 연결될 수 있다. 제1 스토리지 커패시터(C1)와 제2 스토리지 커패시터(C2)는 공통 소스 전극(330)과 전기적으로 연결될 수 있다.The driving transistor (DT) can control the current flowing through the organic light emitting diode (OLED) according to the gate-source voltage (Vgs). The driving transistor (DT) controls the current supplied to the organic light-emitting diode (OLED) from the power supply voltage (VDD) line in response to the data voltage (Vdata) stored in the storage capacitors (C1, C2), thereby controlling the current of the organic light-emitting diode (OLED). Adjusts the amount of light emitted. The input terminal of the driving transistor (DT) may be connected to the power supply voltage (VDD) line, and the output terminal of the driving transistor (DT) may be connected to the anode electrode of the organic light emitting diode (OLED). The gate electrode of the driving transistor DT may be connected to the first storage capacitor C1. The output terminal of the driving transistor DT may be connected to the drain region of the first transistor TR1 through the common dray electrode 310. The input terminal of the driving transistor DT may be connected to the source region of the first transistor TR1 through the common source electrode 330. For example, the drain region of the driving transistor DT may be connected to the drain region of the first transistor TR1 through the common drain electrode 310, and the source region of the driving transistor DT may be connected to the drain region of the first transistor TR1. It may be connected to the source area through the common source electrode 330. The first storage capacitor C1 and the second storage capacitor C2 may be electrically connected to the common source electrode 330.

제1 트랜지스터(TR1)의 입력단은 구동 트랜지스터(DT)의 게이트 전극 및 구동 트랜지스터(DT)의 입력단과 연결될 수 있고, 제1 트랜지스터(TR1)의 출력단은 구동 트랜지스터(DT)의 출력단 및 유기발광 다이오드(OLED)의 애노드 전극과 연결될 수 있다. 제1 트랜지스터(TR1)의 게이트 전극에는 제2 스캔 신호(Scan2)가 인가될 수 있다.The input terminal of the first transistor TR1 may be connected to the gate electrode of the driving transistor DT and the input terminal of the driving transistor DT, and the output terminal of the first transistor TR1 may be connected to the output terminal of the driving transistor DT and the organic light emitting diode. It can be connected to the anode electrode of (OLED). A second scan signal Scan2 may be applied to the gate electrode of the first transistor TR1.

제2 트랜지스터(TR2)는 데이터 전압(Vdata) 라인과 연결되어 데이터 전압(Vdata)을 구동 트랜지스터(DT)의 게이트 전극에 인가할 수 있다. 제2 트랜지스터(TR2)의 입력단은 데이터 전압(Vdata) 라인과 연결되고, 제2 트랜지스터(TR2)의 출력단은 제1 스토리지 커패시터(C1) 및 제2 스토리지 커패시터(C2)와 연결될 수 있다. 제2 트랜지스터(TR2)의 게이트 전극에는 제1 스캔 신호(Scan1)가 인가될 수 있다. 제1 스캔 신호(Scan1)와 제2 스캔 신호(Scan2)는 동일한 신호일 수 있고, 서로 다른 신호일 수 있다.The second transistor TR2 is connected to the data voltage (Vdata) line and can apply the data voltage (Vdata) to the gate electrode of the driving transistor (DT). The input terminal of the second transistor TR2 may be connected to the data voltage (Vdata) line, and the output terminal of the second transistor TR2 may be connected to the first storage capacitor C1 and the second storage capacitor C2. The first scan signal Scan1 may be applied to the gate electrode of the second transistor TR2. The first scan signal (Scan1) and the second scan signal (Scan2) may be the same signal or may be different signals.

도 3은 본 발명의 일 실시예에 따른 유기발광 표시 장치를 나타내는 단면도이다.Figure 3 is a cross-sectional view showing an organic light emitting display device according to an embodiment of the present invention.

도 3을 참조하면, 유기발광 표시 장치(1)는 제1 기판(110), 제1 트랜지스터, 제2 기판(210), 제2 트랜지스터, 제3 트랜지스터, 공통 드레인 전극(310), 공통 소스 전극(330), 보호층(400), 유기발광소자층(OLED), 픽셀 정의막(600) 및 봉지층(700)을 포함할 수 있다. Referring to FIG. 3, the organic light emitting display device 1 includes a first substrate 110, a first transistor, a second substrate 210, a second transistor, a third transistor, a common drain electrode 310, and a common source electrode. It may include 330, a protective layer 400, an organic light emitting device layer (OLED), a pixel defining layer 600, and an encapsulation layer 700.

제1 기판(110)은 유연한 소재로 이루어질 수 있고, 유기화합물로 이루어질 수 있다. 일 예로, 제1 기판(110)은 폴리이미드(Polyimide, PI)로 이루어질 수 있다.The first substrate 110 may be made of a flexible material or an organic compound. For example, the first substrate 110 may be made of polyimide (PI).

제1 기판(110) 상에는 제1 버퍼층(120)이 제공될 수 있다. 제1 버퍼층(120)은 제1 멀티 버퍼층(121), 제1 액티브 버퍼층(123)을 포함할 수 있다. 제1 멀티 버퍼층(121)은 제1 기판(110)의 표면 전체에 형성될 수 있다. 제1 멀티 버퍼층(121)은 복수 개의 박막들이 연속해서 적층된 버퍼층을 말한다. 예를 들어, 제1 멀티 버퍼층(121)은 실리콘 나이트라이드(SiNx) 및 실리콘 옥사이드(SiOx)가 교대로 적층될 수 있다. 또는 유기막과 무기막이 반복해서 교대로 적층될 수도 있다. 폴리이미드로 이루어진 제1 기판(110)은 다양한 절연층 및 금속 배선을 형성하기에 적합하나, 수분 투습 지연 능력이 상대적으로 우수하지 않다. 따라서, 제1 멀티 버퍼층(121)은 제1 기판(110)에 의한 추가적인 전면 투습 지연을 방지할 수 있다. 제1 액티브 버퍼(123)는 제1 트랜지스터의 제1 액티브층(130)을 보호하며, 제1 기판(110)으로부터 유입되는 트랜지스터의 결함을 발생시킬 수 있는 요인을 차단하는 기능을 수행할 수 있다. 제1 액티브 버퍼(123)는 비정질 반도체 물질인 아몰퍼스 실리콘(a-Si) 등으로 형성될 수 있다.A first buffer layer 120 may be provided on the first substrate 110. The first buffer layer 120 may include a first multi-buffer layer 121 and a first active buffer layer 123. The first multi-buffer layer 121 may be formed on the entire surface of the first substrate 110. The first multi-buffer layer 121 refers to a buffer layer in which a plurality of thin films are sequentially stacked. For example, the first multi-buffer layer 121 may be formed by alternately stacking silicon nitride (SiNx) and silicon oxide (SiOx). Alternatively, organic films and inorganic films may be alternately stacked repeatedly. The first substrate 110 made of polyimide is suitable for forming various insulating layers and metal wiring, but its ability to delay moisture infiltration is relatively poor. Accordingly, the first multi-buffer layer 121 can prevent additional front moisture permeation delay caused by the first substrate 110. The first active buffer 123 protects the first active layer 130 of the first transistor and may function to block factors that may cause defects in the transistor flowing from the first substrate 110. . The first active buffer 123 may be formed of amorphous silicon (a-Si), an amorphous semiconductor material.

제1 트랜지스터는 제1 기판(110) 상에 제공될 수 있다. 제1 트랜지스터는 제1 액티브층(130) 및 제1 게이트 전극(150)을 포함할 수 있다. 제1 액티브층(130)은 제1 액티브 버퍼(123) 상에 제공될 수 있다. 제1 액티브층(130)은 아몰퍼스 실리콘(a-Si)을 결정화(Crystalization) 공정을 이용하여 폴리 실리콘(Poly-Si)으로 변형시켜 형성될 수 있다. 예를 들어, 결정화 공정은 고상 결정화(solid phase crystallization, SPC), 액상 결정화(liquid phase recrystallization, LPR), 엑시머 레이저 열처리(excimer laser annealing, ELA), 금속유도 결정화(Metal Induced Crystallization, MIC) 또는 금속유도 측면 결정화(Metal Induced Lateral Crystallization, MILC) 등의 방법으로 수행할 수 있다. The first transistor may be provided on the first substrate 110. The first transistor may include a first active layer 130 and a first gate electrode 150. The first active layer 130 may be provided on the first active buffer 123. The first active layer 130 may be formed by transforming amorphous silicon (a-Si) into poly-silicon (Poly-Si) using a crystallization process. For example, crystallization processes include solid phase crystallization (SPC), liquid phase recrystallization (LPR), excimer laser annealing (ELA), metal induced crystallization (MIC), or metal crystallization (MIC). It can be performed by methods such as Metal Induced Lateral Crystallization (MILC).

제1 액티브층(130)은 제1 채널 영역(131), 제1 드레인 영역(133) 및 제1 소스 영역(135)을 포함할 수 있다. 제1 드레인 영역(133) 및 제1 소스 영역(135)은 제1 채널 영역(131)을 기준으로 양측에 배치될 수 있다. 제1 드레인 영역(133) 및 제1 소스 영역(135)은 3족 원소로 도핑된 P형 반도체 또는 5족 원소로 도핑된 N형 반도체일 수 있다. The first active layer 130 may include a first channel region 131, a first drain region 133, and a first source region 135. The first drain region 133 and the first source region 135 may be disposed on both sides of the first channel region 131 . The first drain region 133 and the first source region 135 may be a P-type semiconductor doped with a Group 3 element or an N-type semiconductor doped with a Group 5 element.

제1 게이트 절연막(140)은 제1 액티브층(130) 상에 제공되어 제1 액티브층(130)을 덮을 수 있다. 또한, 제1 게이트 절연막(140)은 제1 액티브 버퍼층(123) 상에 제공될 수 있다. 제1 게이트 절연막(140)은 제1 액티브층(130)과 제1 게이트 전극(150)을 절연시키는 기능을 한다. 제1 게이트 절연막(140)은 무기절연물질 예를 들어, SiO2(silicon dioxide), SiNx(silicon nitride), SiON(silicon oxynitride) 또는 이들의 다중층으로 이루어 질 수 있으나, 이에 한정되지 않는다. The first gate insulating layer 140 may be provided on the first active layer 130 to cover the first active layer 130 . Additionally, the first gate insulating layer 140 may be provided on the first active buffer layer 123. The first gate insulating film 140 functions to insulate the first active layer 130 and the first gate electrode 150. The first gate insulating film 140 may be made of an inorganic insulating material, such as silicon dioxide (SiO2), silicon nitride (SiNx), silicon oxynitride (SiON), or multiple layers thereof, but is not limited thereto.

제1 게이트 전극(150)은 제1 게이트 절연막(140) 상에 제공될 수 있다. 제1 게이트 전극(150)은 제1 게이트 절연막(140)을 사이에 두고, 제1 액티브층(130)의 제1 채널 영역(131)과 중첩될 수 있다. 제1 게이트 전극(150)은 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다. The first gate electrode 150 may be provided on the first gate insulating film 140. The first gate electrode 150 may overlap the first channel region 131 of the first active layer 130 with the first gate insulating film 140 interposed therebetween. The first gate electrode 150 is, for example, molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). ) It may be a single layer or a multilayer made of any one or an alloy thereof, but is not limited thereto.

제1 층간 절연막(160)은 제1 게이트 전극(150) 상에 제공될 수 있다. 제1 층간 절연막(160)은 제1 게이트 절연막(140)과 동일한 무기절연물질 예를 들어, SiO2(silicon dioxide), SiNx(silicon nitride), SiON(silicon oxynitride) 또는 이들의 다중층으로 이루어 질 수 있다. 또한, 제1 층간 절연막(160)은 유기절연물질 예를 들어, 아크릴계 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin)등으로 이루어질 수 있으나, 이에 한정되지 않는다.The first interlayer insulating film 160 may be provided on the first gate electrode 150. The first interlayer insulating film 160 may be made of the same inorganic insulating material as the first gate insulating film 140, such as silicon dioxide (SiO2), silicon nitride (SiNx), silicon oxynitride (SiON), or multiple layers thereof. there is. Additionally, the first interlayer insulating film 160 is made of an organic insulating material, such as acryl resin, epoxy resin, phenolic resin, polyamides resin, or polyimide resin. It may be made of resin (polyimides resin), but is not limited thereto.

제2 기판(210)은 제1 층간 절연막(160) 상에 제공될 수 있다. 제2 기판(210)은 유연한 소재로 이루어질 수 있고, 유기화합물로 이루어질 수 있다. 일 예로, 제2 기판(210)은 폴리이미드로 이루어질 수 있다. 제2 기판(210)은 후술하는 제2 액티브층(230)의 결정화 시 단선이 발생되지 않도록 평탄화된 층일 수 있다. 제2 기판(210)은 유기화합물의 일종은 폴리이미드로 이루어지는바 그 상부는 평탄한 형태를 가질 수 있다.The second substrate 210 may be provided on the first interlayer insulating film 160. The second substrate 210 may be made of a flexible material or an organic compound. As an example, the second substrate 210 may be made of polyimide. The second substrate 210 may be a flattened layer to prevent disconnection during crystallization of the second active layer 230, which will be described later. The second substrate 210 is made of polyimide, a type of organic compound, and its top may have a flat shape.

제2 기판(210) 상에는 제2 버퍼층(220)이 제공될 수 있다. 제2 버퍼층(220)은 제2 멀티 버퍼층(221), 제2 액티브 버퍼층(223)을 포함할 수 있다. 제2 멀티 버퍼층(221)은 제2 기판(210)의 표면 전체에 형성될 수 있고, 제2 액티브 버퍼층(223)은 제2 멀티 버퍼층(221) 상에 제공될 수 있다. 제2 멀티 버퍼층(221) 및 액티브 버퍼층(223)의 기능 및 구성 물질은 제1 멀티 버퍼층(121) 및 제2 액티브 버퍼층(123)과 동일할 수 있다. 즉, 제2 멀티 버퍼층(221)은 제2 기판(210)에 의한 추가적인 전면 투습 지연을 방지할 수 있고, 제2 액티브 버퍼(223)는 제2 트랜지스터의 제2 액티브층(230)을 보호하며, 제2 기판(210)으로부터 유입되는 트랜지스터의 결함을 발생시킬 수 있는 요인을 차단하는 기능을 수행할 수 있다.A second buffer layer 220 may be provided on the second substrate 210. The second buffer layer 220 may include a second multi-buffer layer 221 and a second active buffer layer 223. The second multi-buffer layer 221 may be formed on the entire surface of the second substrate 210, and the second active buffer layer 223 may be provided on the second multi-buffer layer 221. The functions and constituent materials of the second multi-buffer layer 221 and the active buffer layer 223 may be the same as those of the first multi-buffer layer 121 and the second active buffer layer 123. That is, the second multi-buffer layer 221 can prevent additional front surface moisture permeation delay caused by the second substrate 210, and the second active buffer 223 protects the second active layer 230 of the second transistor. , it can perform the function of blocking factors that may cause defects in the transistor flowing from the second substrate 210.

제2 트랜지스터 및 제3 트랜지스터는 The second transistor and the third transistor are

제2 기판(210) 상에 제공될 수 있다. 제2 트랜지스터는 제1 트랜지스터와 수직적으로 중첩되도록 제공될 수 있다. 제2 트랜지스터는 제2 액티브층(230) 및 제2 게이트 전극(250)을 포함할 수 있다. 제3 트랜지스터는 제3 액티브층(237) 및 제3 게이트 전극(미도시)을 포함할 수 있다. 제2 액티브층(230)은 제2 액티브 버퍼(223) 상에 제공될 수 있다. 제2 액티브층(230)은 아몰퍼스 실리콘(a-Si)을 결정화(Crystalization) 공정을 이용하여 폴리 실리콘(Poly-Si)으로 변형시켜 형성될 수 있다. 결정화 공정은 제1 액티브층(130)을 결정화시키는 공정과 유사할 수 있다.It may be provided on the second substrate 210. The second transistor may be provided to vertically overlap the first transistor. The second transistor may include a second active layer 230 and a second gate electrode 250. The third transistor may include a third active layer 237 and a third gate electrode (not shown). The second active layer 230 may be provided on the second active buffer 223. The second active layer 230 may be formed by transforming amorphous silicon (a-Si) into poly-silicon (Poly-Si) using a crystallization process. The crystallization process may be similar to the process of crystallizing the first active layer 130.

제2 액티브층(230)은 제2 채널 영역(231), 제2 드레인 영역(233) 및 제2 소스 영역(235)을 포함할 수 있다. 제2 액티브층(230)은 제1 액티브층(130)과 수직적으로 중첩될 수 있다. 제2 드레인 영역(233) 및 제2 소스 영역(235)은 제2 채널 영역(231)을 기준으로 양측에 배치될 수 있다. 제2 드레인 영역(233) 및 제2 소스 영역(235)은 3족 원소로 도핑된 P형 반도체 또는 5족 원소로 도핑된 N형 반도체일 수 있다. The second active layer 230 may include a second channel region 231, a second drain region 233, and a second source region 235. The second active layer 230 may vertically overlap the first active layer 130. The second drain region 233 and the second source region 235 may be disposed on both sides of the second channel region 231 . The second drain region 233 and the second source region 235 may be a P-type semiconductor doped with a Group 3 element or an N-type semiconductor doped with a Group 5 element.

제3 액티브층(237)은 제2 액티브 버퍼(223) 상에 제공될 수 있다. 제3 액티브층(237)은 채널 영역, 소스 영역 및 드레인 영역을 포함할 수 있으나, 도면에는 미도시되었다. 제3 트랜지스터는 도 2의 제2 트랜지스터(TR2)를 나타내는 것일 수 있다. The third active layer 237 may be provided on the second active buffer 223. The third active layer 237 may include a channel region, a source region, and a drain region, but are not shown in the drawing. The third transistor may represent the second transistor TR2 of FIG. 2.

제2 게이트 절연막(240)은 제2 액티브층(230) 상에 제공되어 제2 액티브층(230)을 덮을 수 있다. 또한, 제2 게이트 절연막(240)은 제2 액티브 버퍼층(223) 상에 제공될 수 있다. 제2 게이트 절연막(240)은 제2 액티브층(230)과 제2 게이트 전극(250)을 절연시키는 기능을 한다. 제2 게이트 절연막(240)은 무기절연물질 예를 들어, SiO2(silicon dioxide), SiNx(silicon nitride), SiON(silicon oxynitride) 또는 이들의 다중층으로 이루어 질 수 있으나, 이에 한정되지 않는다. The second gate insulating layer 240 may be provided on the second active layer 230 to cover the second active layer 230 . Additionally, the second gate insulating layer 240 may be provided on the second active buffer layer 223. The second gate insulating film 240 functions to insulate the second active layer 230 and the second gate electrode 250. The second gate insulating film 240 may be made of an inorganic insulating material, such as silicon dioxide (SiO2), silicon nitride (SiNx), silicon oxynitride (SiON), or multiple layers thereof, but is not limited thereto.

제2 게이트 전극(250)은 제2 게이트 절연막(240) 상에 제공될 수 있다. 제2 게이트 전극(250)은 제2 게이트 절연막(240)을 사이에 두고, 제2 액티브층(230)의 제2 채널 영역(241)과 중첩될 수 있다. 제2 게이트 전극(150)은 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다. The second gate electrode 250 may be provided on the second gate insulating film 240. The second gate electrode 250 may overlap the second channel region 241 of the second active layer 230 with the second gate insulating film 240 interposed therebetween. The second gate electrode 150 is, for example, molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). ) It may be a single layer or a multilayer made of any one or an alloy thereof, but is not limited thereto.

제2 층간 절연막(260)은 제2 게이트 전극(250) 상에 제공될 수 있다. 제2 층간 절연막(260)은 제1 층간 절연막(250) 및 제2 게이트 절연막(240)과 동일한 물질로 이루어질 수 있다.The second interlayer insulating film 260 may be provided on the second gate electrode 250. The second interlayer insulating film 260 may be made of the same material as the first interlayer insulating film 250 and the second gate insulating film 240.

제2 층간 절연막(260) 상에 제1 스토리지 전극(270) 및 제2 스토리지 전극(275)이 제공될 수 있다. 제1 스토리지 전극(270)은 제2 게이트 전극(250)과 수직적으로 중첩되도록 형성될 수 있다. 제1 스토리지 전극(270)과 제2 게이트 전극(250)은 스토리지 커패시터를 형성할 수 있다. 제1 스토리지 전극(270)은 도 2의 제1 스토리지 커패시터(C1)의 일 구성일 수 있고, 제2 스토리지 전극(275)은 도 2의 제2 스토리지 커패시터(C2)의 일 구성일 수 있다. 제3 층간 절연막(280)은 제2 층간 절연막(260) 상에 제공되어 제1 스토리지 전극(270) 및 제2 스토리지 전극(275)을 덮을 수 있다. 제3 층간 절연막(280)은 제1 층간 절연막(160) 및 제2 층간 절연막(260)과 동일한 물질로 이루어질 수 있다.A first storage electrode 270 and a second storage electrode 275 may be provided on the second interlayer insulating film 260. The first storage electrode 270 may be formed to vertically overlap the second gate electrode 250. The first storage electrode 270 and the second gate electrode 250 may form a storage capacitor. The first storage electrode 270 may be a component of the first storage capacitor C1 of FIG. 2, and the second storage electrode 275 may be a component of the second storage capacitor C2 of FIG. 2. The third interlayer insulating film 280 may be provided on the second interlayer insulating film 260 to cover the first storage electrode 270 and the second storage electrode 275. The third interlayer insulating film 280 may be made of the same material as the first interlayer insulating film 160 and the second interlayer insulating film 260.

공통 드레인 전극(310)은 제1 액티브층(130)의 제1 드레인 영역(133)과 제2 액티브층(230)의 제2 드레인 영역(233)을 전기적으로 연결시킬 수 있다. 공통 소스 전극(330)은 제1 액티브층(130)의 제1 소스 영역(135)과 제2 액티브층(230)의 제2 소스 영역(235)을 전기적으로 연결시킬 수 있다. The common drain electrode 310 may electrically connect the first drain region 133 of the first active layer 130 and the second drain region 233 of the second active layer 230. The common source electrode 330 may electrically connect the first source region 135 of the first active layer 130 and the second source region 235 of the second active layer 230.

보호층(400)은 제3 층간 절연막(280) 상에 제공될 수 있고, 제3 층간 절연막(280) 상에 일부가 제공되는 공통 드레인 전극(310), 공통 소스 전극(330), 제1 전극(370), 제2 전극(380) 및 제3 전극(390)을 덮을 수 있다. 제1 전극(370)은 제1 스토리지 전극(270)과 연결되고, 제2 전극(380)은 제3 액티브층(237)과 연결되고, 제3 전극(390)은 제2 스토리지 전극(275)과 연결될 수 있다. 보호층(400)은 무기절연물질 SiO2(silicon dioxide), SiNx(silicon nitride), SiON(silicon oxynitride) 또는 이들의 다중층으로 이루어 질 수 있다. 또한 보호층(400)은 폴리이미드, 폴리아마이드, 벤조사이클로부텐(Benzocyclobutene, BCB), 아크릴(Acryl) 수지, 페놀 수지 등과 같은 유기물로 이루어질 수 있으나, 이에 한정되지 않는다.The protective layer 400 may be provided on the third interlayer insulating film 280, and a common drain electrode 310, a common source electrode 330, and a first electrode may be partially provided on the third interlayer insulating film 280. (370), the second electrode 380, and the third electrode 390 may be covered. The first electrode 370 is connected to the first storage electrode 270, the second electrode 380 is connected to the third active layer 237, and the third electrode 390 is connected to the second storage electrode 275. can be connected to The protective layer 400 may be made of inorganic insulating materials SiO2 (silicon dioxide), SiNx (silicon nitride), SiON (silicon oxynitride), or multiple layers thereof. Additionally, the protective layer 400 may be made of an organic material such as polyimide, polyamide, benzocyclobutene (BCB), acryl resin, phenol resin, etc., but is not limited thereto.

유기발광소자층(OLED)은 보호층(400) 상에 배치될 수 있다. 유기발광소자층(OLED)은 애노드 전극(500), 유기화합물층(EL) 및 캐소드 전극(CAT)을 포함할 수 있다. 애노드 전극(500)은 보호층(400) 상에 배치될 수 있다. 애노드 전극(500)은 보호층(400)을 관통하여 공통 드레인 전극(310)과 연결될 수 있고, 이에 따라 제1 트랜지스터 및 제2 트랜지스터와 전기적으로 연결될 수 있다. 구체적으로, 애노드 전극(500)은 제1 드레인 영역(133) 및 제2 드레인 영역(233)과 전기적으로 연결될 수 있다. 애노드 전극(500)은 일함수가 높은 투명 도전성 물질로 구성될 수 있다. 투명 전도성 물질은 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등을 포함할 수 있다. 유기화합물층(EL)은 애노드 전극(500) 상에 배치될 수 있다. 유기화합물층(EL)은 픽셀 정의막(600)에 의해 정의된 위치에 제공될 수 있다. 유기화합물층(EL)은 정공 수송층(hole transporting layer), 발광층(organic light emitting layer) 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 나아가, 유기화합물층(EL)에는 발광층의 발광 효율 및/또는 수명 등을 향상시키기 위한 적어도 하나 이상의 기능층이 더 포함될 수도 있다. 캐소드 전극(CAT)은 유기화합물층(EL)과 픽셀 정의막(600) 상에 마련된다. 애노드 전극(500)과 캐소드 전극(CAT)에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동되며, 발광층에서 전자와 정공이 서로 결합하여 발광하게 된다.An organic light emitting device layer (OLED) may be disposed on the protective layer 400. The organic light emitting device layer (OLED) may include an anode electrode 500, an organic compound layer (EL), and a cathode electrode (CAT). The anode electrode 500 may be disposed on the protective layer 400. The anode electrode 500 may penetrate the protective layer 400 and be connected to the common drain electrode 310, and thus may be electrically connected to the first transistor and the second transistor. Specifically, the anode electrode 500 may be electrically connected to the first drain region 133 and the second drain region 233. The anode electrode 500 may be made of a transparent conductive material with a high work function. Transparent conductive materials may include, for example, indium tin oxide (ITO), indium zinc oxide (IZO), etc. The organic compound layer (EL) may be disposed on the anode electrode 500. The organic compound layer (EL) may be provided at a position defined by the pixel defining layer 600. The organic compound layer (EL) may include a hole transporting layer, an organic light emitting layer, and an electron transporting layer. Furthermore, the organic compound layer (EL) may further include at least one functional layer to improve the luminous efficiency and/or lifespan of the light emitting layer. The cathode electrode (CAT) is provided on the organic compound layer (EL) and the pixel defining layer 600. When voltage is applied to the anode electrode 500 and the cathode electrode (CAT), holes and electrons are moved to the light-emitting layer through the hole transport layer and electron transport layer, respectively, and the electrons and holes in the light-emitting layer combine with each other to emit light.

픽셀 정의막(600)은 보호층(400) 상에 배치되어 애노드 전극(500)의 가장자리 부분을 덮을 수 있다. 픽셀 정의막(600)은 유기화합물층(EL)의 가장자리를 둘러싸 발광 영역을 정의할 수 있다. 픽셀 정의막(600)은 유기물 또는 무기물로 이루어질 수 있다. 예를 들면, 픽셀 정의막(600)은 폴리이미드, 폴리아마이드, 벤조사이클로부텐, 아크릴수지, 페놀 수지 등과 같은 유기물이나, SiNx와 같은 무기물로 형성될 수 있고, 단층으로 형성되거나, 이중 이상의 다중층으로 구성될 수 있는 등 다양한 변형이 가능하다.The pixel defining film 600 may be disposed on the protective layer 400 to cover an edge portion of the anode electrode 500. The pixel defining layer 600 may surround the edge of the organic compound layer (EL) and define a light emitting area. The pixel defining layer 600 may be made of an organic material or an inorganic material. For example, the pixel defining film 600 may be formed of an organic material such as polyimide, polyamide, benzocyclobutene, acrylic resin, or phenolic resin, or an inorganic material such as SiNx, and may be formed as a single layer, or as a double or more multi-layer structure. Various modifications are possible, such as being composed of .

봉지층(700)은 유기발광소자층(OLED) 상에 마련된다. 봉지층(700)은 캐소드 전극(CAT) 상부를 평탄화할 수 있다. 봉지층(700)은 외부의 충격으로부터 트랜지스터 및 유기발광소자층(OLED)을 보호하고, 표시패널의 내부로 수분의 침투하는 것을 방지하는 기능을 한다. 봉지층(700)은 유기절연물질 예를 들어, 아크릴계 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin)등으로 이루어질 수 있으나, 이에 한정되지 않는다.The encapsulation layer 700 is provided on the organic light emitting device layer (OLED). The encapsulation layer 700 can flatten the top of the cathode electrode (CAT). The encapsulation layer 700 protects the transistor and the organic light emitting diode layer (OLED) from external shock and functions to prevent moisture from penetrating into the display panel. The encapsulation layer 700 is made of an organic insulating material, such as acryl resin, epoxy resin, phenolic resin, polyamides resin, and polyimides resin. ), etc., but is not limited to this.

본 발명의 실시예에 따르면, 유기발광 표시 장치(1)는 2개의 트랜지스터가 수직적으로 중첩된 구조를 가지고, 2개의 트랜지스터 사이에는 폴리이미드로 이루어진 제2 기판(210)이 배치될 수 있다. 즉, 2개의 트랜지스터 중 상부에 배치되는 트랜지스터는 폴리이미드로 이루어진 제2 기판(210) 상에 형성될 수 있다. 제2 액티브층(230)의 결정화 공정 시 제2 액티브층(230) 하부에 제공되는 물질층이 평탄하지 않는 경우 제2 액티브층(230)에는 단선이 발생할 수 있다. 따라서, 본 발명의 실시예에 따르면 제1 트랜지스터와 제2 트랜지스터 사이에 일반적인 절연막이 아닌 폴리이미드로 이루어진 제2 기판(210)이 배치됨에 따라 제2 기판(210)의 상부면은 평탄하게 형성될 수 있고, 제2 트랜지스터를 구성하는 제2 액티브층(230)의 결정화 공정 시 단선이 발생하는 결함이 방지될 수 있다. 또한, 폴리이미드로 이루어진 제2 기판(210)은 일반적인 절연층보다 고온에 강한 특성을 가진다. 따라서, 일반적인 유기막 대신 제2 기판(210)을 사용함에 따라 고온 공정이 필요한 결정화 공정 및 열처리 공정에서 공정의 안정화를 도모할 수 있다.According to an embodiment of the present invention, the organic light emitting display device 1 has a structure in which two transistors are vertically overlapped, and a second substrate 210 made of polyimide may be disposed between the two transistors. That is, the transistor disposed at the top of the two transistors may be formed on the second substrate 210 made of polyimide. During the crystallization process of the second active layer 230, if the material layer provided below the second active layer 230 is not flat, a disconnection may occur in the second active layer 230. Therefore, according to an embodiment of the present invention, the second substrate 210 made of polyimide rather than a general insulating film is disposed between the first transistor and the second transistor, so that the upper surface of the second substrate 210 is formed to be flat. This can prevent defects such as disconnection during the crystallization process of the second active layer 230 constituting the second transistor. Additionally, the second substrate 210 made of polyimide has characteristics that are stronger at high temperatures than a typical insulating layer. Therefore, by using the second substrate 210 instead of a general organic layer, process stabilization can be achieved in the crystallization process and heat treatment process that require a high temperature process.

또한, 본 발명의 실시예에 따른 유기발광 표시 장치(1)는 2개의 트랜지스터가 수직적으로 중첩된 구조를 가지므로 화소의 크기를 줄일 수 있다. 이에 따라, 유기발광 표시 장치(1)의 해상도가 향상될 수 있다.Additionally, the organic light emitting display device 1 according to an embodiment of the present invention has a structure in which two transistors are vertically overlapped, so the size of the pixel can be reduced. Accordingly, the resolution of the organic light emitting display device 1 can be improved.

또한, 본 발명의 실시예에 따른 유기발광 표시 장치(1)는 수직적으로 중첩된 제1 트랜지스터와 제2 트랜지스터를 공통으로 연결하는 공통 드레인 전극(310) 및 공통 소스 전극(330)을 포함할 수 있다. 이를 통해, 제1 트랜지스터와 제2 트랜지스터를 전기적으로 연결하기 위한 공정이 단순화될 수 있다.Additionally, the organic light emitting display device 1 according to an embodiment of the present invention may include a common drain electrode 310 and a common source electrode 330 that commonly connect the vertically overlapping first and second transistors. there is. Through this, the process for electrically connecting the first transistor and the second transistor can be simplified.

또한, 본 발명의 실시예에 따른 유기발광 표시 장치(1)는 일반적으로 무기막으로 이루어지는 절연막 대신 유연성이 높은 소재로 이루어진 제2 기판(210)을 사용함에 따라 플렉시블 OLED 기판에 사용하기에 적합할 수 있다.In addition, the organic light emitting display device 1 according to an embodiment of the present invention is suitable for use in a flexible OLED substrate as it uses a second substrate 210 made of a highly flexible material instead of an insulating film generally made of an inorganic film. You can.

도 4a 내지 도 4H는 본 발명의 일 실시예에 따른 유기발광 표시 장치의 제조방법을 나타내는 도면들이다.FIGS. 4A to 4H are diagrams showing a method of manufacturing an organic light emitting display device according to an embodiment of the present invention.

도 4a를 참조하면, 제1 기판(110) 상에 제1 멀티 버퍼층(121)을 형성할 수 있고, 제1 멀티 버퍼층(121) 상에 제1 액티브 버퍼층(123)을 형성할 수 있다. 제1 액티브 버퍼층(123) 상에는 제1 액티브층(130)이 형성될 수 있다. 비정질실리콘인 아몰퍼스 실리콘(a-Si)에 결정화 공정을 수행하여 폴리 실리콘(Poly-Si)을 형성하여 제1 액티브층(130)이 형성될 수 있다. 결정화 공정은 고상 결정화(solid phase crystallization, SPC), 액상 결정화(liquid phase recrystallization, LPR), 엑시머 레이저 열처리(excimer laser annealing, ELA), 금속유도 결정화(Metal Induced Crystallization, MIC) 또는 금속유도 측면 결정화(Metal Induced Lateral Crystallization, MILC) 등의 방법으로 수행할 수 있다. 바람직하게는 결정화 공정은 엑시머 레이저 열처리(excimer laser annealing, ELA) 공정을 통해 형성될 수 있다. 전자이동도가 낮은 비정질실리콘(a-Si)에 엑시머레이저를 조사하면 저온폴리실리콘(LTPS)인 폴리 실리콘(Poly-Si)으로 변형된다. 저온폴리실리콘(LTPS)은 전자이동도가 비정질실리콘(a-Si) 대비 100배 이상 빠른데, 전자이동도가 빠른 기판일수록 고화질 디스플레이 구현에 유리하다. 저온폴리실리콘(LTPS)을 사용한 OLED 기판은 고화질 LCD와 OLED에 동일하게 사용된다.Referring to FIG. 4A, a first multi-buffer layer 121 may be formed on the first substrate 110, and a first active buffer layer 123 may be formed on the first multi-buffer layer 121. A first active layer 130 may be formed on the first active buffer layer 123. The first active layer 130 may be formed by performing a crystallization process on amorphous silicon (a-Si) to form poly-silicon (Poly-Si). The crystallization process may be solid phase crystallization (SPC), liquid phase recrystallization (LPR), excimer laser annealing (ELA), metal induced crystallization (MIC), or metal induced lateral crystallization ( It can be performed by methods such as Metal Induced Lateral Crystallization (MILC). Preferably, the crystallization process may be formed through an excimer laser annealing (ELA) process. When amorphous silicon (a-Si) with low electron mobility is irradiated with an excimer laser, it is transformed into poly-silicon (Poly-Si), which is low-temperature polysilicon (LTPS). The electron mobility of low-temperature polysilicon (LTPS) is more than 100 times faster than that of amorphous silicon (a-Si), and the faster the electron mobility, the more advantageous it is for implementing high-definition displays. OLED substrates using low-temperature polysilicon (LTPS) are used equally for high-definition LCD and OLED.

도 4b를 참조하면, 제1 액티브층(130) 상에 제1 게이트 절연막(140)이 형성될 수 있다. 제1 게이트 절연막(140)은 증착 공정을 통해 형성될 수 있다. 제1 게이트 절연막(140)은 제1 액티브 버퍼층(123) 상에 배치될 수 있다. 제1 게이트 절연막(140) 상에 제1 게이트 전극(150)을 형성할 수 있다. 제1 게이트 전극(150)은 포토리소그래피 공정을 통해 마스크 패턴을 형성하고 식각 공정을 이용하여 형성될 수 있다. Referring to FIG. 4B, a first gate insulating layer 140 may be formed on the first active layer 130. The first gate insulating layer 140 may be formed through a deposition process. The first gate insulating layer 140 may be disposed on the first active buffer layer 123. The first gate electrode 150 may be formed on the first gate insulating film 140. The first gate electrode 150 may be formed by forming a mask pattern through a photolithography process and using an etching process.

제1 게이트 전극(150)을 마스크 패턴으로 사용하여 제1 액티브층(130)의 가장자리에 N형 또는 P형 불순물을 주입함으로써 제1 채널 영역(131), 제1 드레인 영역(133) 및 제1 소스 영역(135)을 형성할 수 있다.By injecting N-type or P-type impurities into the edge of the first active layer 130 using the first gate electrode 150 as a mask pattern, the first channel region 131, the first drain region 133, and the first A source area 135 may be formed.

불순물 주입 이후에, 제1 게이트 전극(150)을 덮고 제1 게이트 절연막(140) 상에 배치되는 제1 층간 절연막(160)을 형성할 수 있다. 제1 층간 절연막(160)은 증착 공정을 통해 형성될 수 있다.After impurity injection, a first interlayer insulating film 160 may be formed to cover the first gate electrode 150 and disposed on the first gate insulating film 140. The first interlayer insulating film 160 may be formed through a deposition process.

이 때, 제1 게이트 절연막(140)은 제1 액티브층(130)의 두께에 의해 그 상부가 평탄하지 않을 수 있고, 제1 층간 절연막(160) 또한 그 상부가 평탄하지 않을 수 있다. 일반적으로, 절연막은 증착공정을 통해 형성되므로, 증착 공정의 스텝 커버리지(step coverage)에 따라 절연막 하부에 위치하는 층의 형태에 따라 절연막 상부면의 형태가 결정될 수 있다.At this time, the top of the first gate insulating film 140 may not be flat due to the thickness of the first active layer 130, and the top of the first interlayer insulating film 160 may also be uneven. In general, since the insulating film is formed through a deposition process, the shape of the upper surface of the insulating film may be determined by the shape of the layer located below the insulating film depending on the step coverage of the deposition process.

도 4c를 참조하면, 제1 층간 절연막(160) 상에 제2 기판(210)을 형성할 수 있다. 제2 기판(210)은 폴리이미드로 이루어질 수 있다. 제2 기판(210)은 유기물 코팅공정을 통해 형성될 수 있다. 따라서, 제2 기판(210)의 상부면은 평탄한면을 가질 수 있다. Referring to FIG. 4C, the second substrate 210 may be formed on the first interlayer insulating film 160. The second substrate 210 may be made of polyimide. The second substrate 210 may be formed through an organic coating process. Accordingly, the upper surface of the second substrate 210 may have a flat surface.

도 4d를 참조하면, 제2 기판(210) 상에 제2 멀티 버퍼층(221)을 형성할 수 있고, 제2 멀티 버퍼층(221) 상에 제2 액티브 버퍼층(223)을 형성할 수 있다. 제2 액티브 버퍼층(223) 상에는 제2 액티브층(230) 및 제3 액티브층(237)이 형성될 수 있다. 비정질실리콘인 아몰퍼스 실리콘(a-Si)에 결정화 공정을 수행하여 폴리 실리콘(Poly-Si)을 형성하여 제2 액티브층(230) 및 제3 액티브층(237)이 형성될 수 있다. 제2 액티브층(230) 및 제3 액티브층(237)은 제1 액티브층(130)과 유사한 공정을 통해 형성될 수 있다. 제2 기판(210)의 상부면이 평탄함에 따라 제2 멀티 버퍼층(221) 및 제2 액티브 버퍼층(223)은 평탄한 상부면을 가지도록 형성될 수 있다. 이에 따라, 제2 액티브층(230)을 형성하기 위한 결정화 공정 시에 제1 게이트 전극(150)의 두께로 인해 발생하는 단차로 인한 제2 액티브층(230)의 단선이 방지될 수 있다. 따라서, 본 발명의 실시예에 따르면, 제2 기판(210)을 평탄화가 가능하므로, 제2 기판(210) 하부에 배치되는 제1 게이트 전극(150)의 두께를 두껍게 형성할 수 있다.Referring to FIG. 4D, the second multi-buffer layer 221 can be formed on the second substrate 210, and the second active buffer layer 223 can be formed on the second multi-buffer layer 221. A second active layer 230 and a third active layer 237 may be formed on the second active buffer layer 223. The second active layer 230 and the third active layer 237 may be formed by performing a crystallization process on amorphous silicon (a-Si) to form poly-silicon (Poly-Si). The second active layer 230 and the third active layer 237 may be formed through a process similar to that of the first active layer 130. As the top surface of the second substrate 210 is flat, the second multi-buffer layer 221 and the second active buffer layer 223 may be formed to have a flat top surface. Accordingly, during the crystallization process to form the second active layer 230, disconnection of the second active layer 230 due to a step caused by the thickness of the first gate electrode 150 can be prevented. Therefore, according to an embodiment of the present invention, the second substrate 210 can be flattened, so the first gate electrode 150 disposed below the second substrate 210 can be formed to be thick.

도 4e를 참조하면, 제2 액티브층(230) 상에 제2 게이트 절연막(240)이 형성될 수 있다. 제2 게이트 절연막(240)은 제2 액티브 버퍼층(223) 상에 배치될 수 있다. 제2 게이트 절연막(240) 상에 제2 게이트 전극(250)을 형성할 수 있다. 이 후, 제2 게이트 전극(250)을 마스크 패턴으로 사용하여 제2 액티브층(230)의 가장자리에 N형 또는 P형 불순물을 주입함으로써 제2 채널 영역(231), 제2 드레인 영역(233) 및 제2 소스 영역(235)을 형성할 수 있다.Referring to FIG. 4E, a second gate insulating layer 240 may be formed on the second active layer 230. The second gate insulating layer 240 may be disposed on the second active buffer layer 223. The second gate electrode 250 may be formed on the second gate insulating film 240. Afterwards, using the second gate electrode 250 as a mask pattern, N-type or P-type impurities are injected into the edge of the second active layer 230 to form the second channel region 231 and the second drain region 233. and a second source region 235 may be formed.

제2 게이트 절연막(240) 상에는 제2 게이트 전극(250)을 덮도록 형성되는 제2 층간 절연막(260)을 형성할 수 있다. 제2 층간 절연막(260) 상에는 제1 스토리지 전극(270) 및 제2 스토리지 전극(275)이 형성될 수 있다. 또한, 제2 층간 절연막(260) 상에는 제3 층간 절연막(280)이 형성될 수 있고, 제3 층간 절연막(280)은 제1 스토리지 전극(270) 및 제2 스토리지 전극(275)을 덮을 수 있다.A second interlayer insulating film 260 may be formed on the second gate insulating film 240 to cover the second gate electrode 250. A first storage electrode 270 and a second storage electrode 275 may be formed on the second interlayer insulating film 260. Additionally, a third interlayer insulating film 280 may be formed on the second interlayer insulating film 260, and the third interlayer insulating film 280 may cover the first storage electrode 270 and the second storage electrode 275. .

제2 게이트 절연막(240), 제2 층간 절연막(260) 및 제3 층간 절연막(280)은 증착공정을 이용하여 형성될 수 있다.The second gate insulating film 240, the second interlayer insulating film 260, and the third interlayer insulating film 280 may be formed using a deposition process.

도 4f를 참조하면, 제1 식각 공정을 통해 제2 드레인 영역(233) 및 제2 소스 영역(235)을 노출시키는 제1 공통 컨택홀을 형성할 수 있다. 제1 공통 컨택홀은 제2 드레인 영역(233)을 노출시키는 제1 드레인 컨택홀(311) 및 제2 소스 영역(235)을 노출시키는 제1 소스 컨택홀(331)을 포함할 수 있다. 제1 식각 공정에는 제1 마스크 패턴(810)이 이용될 수 있다. 제1 드레인 컨택홀(311) 및 제1 소스 컨택홀(331)은 제3 층간 절연막(280), 제2 층간 절연막(260) 및 제2 게이트 절연막(240)을 관통할 수 있다. 제1 드레인 컨택홀(311) 및 제1 소스 컨택홀(331)은 건식 식각 공정을 이용하여 형성될 수 있다.Referring to FIG. 4F, a first common contact hole exposing the second drain region 233 and the second source region 235 may be formed through a first etching process. The first common contact hole may include a first drain contact hole 311 exposing the second drain region 233 and a first source contact hole 331 exposing the second source region 235. The first mask pattern 810 may be used in the first etching process. The first drain contact hole 311 and the first source contact hole 331 may penetrate the third interlayer insulating film 280, the second interlayer insulating film 260, and the second gate insulating film 240. The first drain contact hole 311 and the first source contact hole 331 may be formed using a dry etching process.

또한, 제1 스토리지 전극(270)을 노출시키는 제1 컨택홀(371), 제3 액티브층(237)을 노출시키는 제2 컨택홀(381) 및 제2 스토리지 전극(275)을 노출시키는 제3 컨택홀(391)이 형성될 수 있다.Additionally, the first contact hole 371 exposing the first storage electrode 270, the second contact hole 381 exposing the third active layer 237, and the third contact hole exposing the second storage electrode 275. A contact hole 391 may be formed.

도 4g를 참조하면, 제2 식각 공정을 통해 제1 드레인 영역(133) 및 제1 소스 영역(135)을 노출시키는 제2 공통 컨택홀을 형성할 수 있다. 제2 공통 컨택홀은 제1 드레인 영역(133)을 노출시키는 제2 드레인 컨택홀(313) 및 제1 소스 영역(135)을 노출시키는 제2 소스 컨택홀(333)을 포함할 수 있다. 제2 드레인 컨택홀(313)은 제1 드레인 컨택홀(311)을 추가적으로 식각하여 형성될 수 있고, 제2 소스 컨택홀(333)은 제1 소스 컨택홀(331)을 추가적으로 식각하여 형성될 수 있다. 제2 식각 공정에는 제2 마스크 패턴(830)이 이용될 수 있다. 제2 마스크 패턴(830)은 제1 마스크 패턴(810)과 상이한 패턴을 가질 수 있다. 구체적으로, 제2 마스크 패턴(830)은 제1 드레인 컨택홀(311) 및 제1 소스 컨택홀(331) 만을 노출시키고 제1 컨택홀(371), 제2 컨택홀(381) 및 제3 컨택홀(391)은 덮도록 형성될 수 있다. 이를 통해, 제1 드레인 컨택홀(311) 및 제1 소스 컨택홀(331) 만이 추가적으로 식각될 수 있다. Referring to FIG. 4G, a second common contact hole exposing the first drain region 133 and the first source region 135 may be formed through a second etching process. The second common contact hole may include a second drain contact hole 313 exposing the first drain region 133 and a second source contact hole 333 exposing the first source region 135 . The second drain contact hole 313 may be formed by additionally etching the first drain contact hole 311, and the second source contact hole 333 may be formed by additionally etching the first source contact hole 331. there is. A second mask pattern 830 may be used in the second etching process. The second mask pattern 830 may have a different pattern from the first mask pattern 810 . Specifically, the second mask pattern 830 exposes only the first drain contact hole 311 and the first source contact hole 331, and the first contact hole 371, the second contact hole 381, and the third contact hole. The hole 391 may be formed to cover. Through this, only the first drain contact hole 311 and the first source contact hole 331 can be additionally etched.

도 4h를 참조하면, 제2 드레인 컨택홀(313) 및 제2 소스 컨택홀(333)에 도전물질을 채울 수 있다. 이를 통해 제1 드레인 영역(133) 및 제2 드레인 영역(233)은 공통 드레인 전극(310)을 통해 전기적으로 연결될 수 있고, 제1 소스 영역(135) 및 제2 소스 영역(235)은 공통 소스 전극(330)을 통해 전기적으로 연결될 수 있다. 또한, 제1 컨택홀(371)에 도전물질을 채워 제1 전극(370)을 형성할 수 있고, 제2 컨택홀(381)에 도전물질을 채워 제2 전극(380)을 형성할 수 있고, 제3 컨택홀(391)에 도전물질을 채워 제3 전극(390)을 형성할 수 있다.Referring to FIG. 4H, the second drain contact hole 313 and the second source contact hole 333 may be filled with a conductive material. Through this, the first drain region 133 and the second drain region 233 can be electrically connected through the common drain electrode 310, and the first source region 135 and the second source region 235 can be connected to the common source region. It may be electrically connected through the electrode 330. In addition, the first electrode 370 can be formed by filling the first contact hole 371 with a conductive material, and the second contact hole 381 can be filled with a conductive material to form the second electrode 380. A third electrode 390 can be formed by filling the third contact hole 391 with a conductive material.

제3 층간 절연막(280) 상에는 보호층(400), 유기발광소자층(OLED) 및 픽셀 정의막(600)을 형성할 수 있다. A protective layer 400, an organic light emitting device layer (OLED), and a pixel defining layer 600 may be formed on the third interlayer insulating layer 280.

도 5는 본 발명의 다른 실시예에 따른 유기발광 표시 장치를 나타내는 도면이다. 설명의 간략을 위해 도 3과 중복되는 내용의 기재는 생략한다.Figure 5 is a diagram showing an organic light emitting display device according to another embodiment of the present invention. For brevity of explanation, description of content that overlaps with FIG. 3 is omitted.

도 5를 참조하면, 제2 액티브층(230)과 제2 기판(210) 사이에 메탈층(350)이 제공될 수 있다. 일 예로, 메탈층(350)은 제2 멀티 버퍼층(221) 상에 배치될 수 있다. 메탈층(350)에는 정전압이 인가될 수 있다. 메탈층(350)은 제2 기판(210)으로 인한 제2 액티브층(230)의 특성 변화를 방지할 수 있다. 예를 들어, 메탈층(350)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다. 바람직하게, 메탈층(350)은 몰리브덴(Mo)으로 이루어질 수 있다.Referring to FIG. 5 , a metal layer 350 may be provided between the second active layer 230 and the second substrate 210. As an example, the metal layer 350 may be disposed on the second multi-buffer layer 221. A constant voltage may be applied to the metal layer 350. The metal layer 350 can prevent changes in the characteristics of the second active layer 230 due to the second substrate 210. For example, the metal layer 350 is made of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). It may be a single layer or a multi-layer made of any one or an alloy thereof, but is not limited thereto. Preferably, the metal layer 350 may be made of molybdenum (Mo).

도 6은 본 발명의 또 다른 실시예에 따른 유기발광 표시 장치를 나타내는 도면이다. 설명의 간략을 위해 중복되는 내용의 기재는 생략한다.Figure 6 is a diagram showing an organic light emitting display device according to another embodiment of the present invention. For brevity of explanation, description of overlapping content is omitted.

도 6을 참조하면, 제2 기판(210)과 제2 액티브층(230) 사이에 제2 게이트 전극(250)이 배치될 수 있다. 일 예로, 제2 게이트 전극(250)은 제2 액티브 버퍼층(223) 상에 배치될 수 있다. 제2 게이트 전극(250)이 Bottom-gate 구조를 가짐에 따라, 제2 기판(210)으로 인한 제2 액티브층(230)의 특성 변화를 방지할 수 있다. 제2 게이트 전극(250)은 제2 액티브층(230)의 결정화 공정을 위해 그 두께가 얇게 형성될 수 있다. 도 6의 제2 게이트 전극(250)은 도 3의 제2 게이트 전극(250)보다 두께가 얇게 형성될 수 있다.Referring to FIG. 6 , a second gate electrode 250 may be disposed between the second substrate 210 and the second active layer 230. As an example, the second gate electrode 250 may be disposed on the second active buffer layer 223. As the second gate electrode 250 has a bottom-gate structure, it is possible to prevent changes in the characteristics of the second active layer 230 due to the second substrate 210. The second gate electrode 250 may be formed to be thin for the crystallization process of the second active layer 230. The second gate electrode 250 of FIG. 6 may be formed to be thinner than the second gate electrode 250 of FIG. 3 .

제2 게이트 전극(250) 상에는 제2 게이트 절연막(240)이 제공될 수 있고, 제2 게이트 절연막(240) 상에 제2 액티브층(230) 및 제3 액티브층(237)이 배치될 수 있다. 제2 액티브층(230) 및 제3 액티브층(237) 상에는 제2 층간 절연막(260)이 배치될 수 있다. 제2 층간 절연막(260) 상에는 제1 스토리지 전극(270) 및 제2 스토리지 전극(275)이 배치될 수 있고, 제1 스토리지 전극(270) 및 제2 스토리지 전극(275) 상에는 제3 층간 절연막(280)이 제공될 수 있다. 제2 게이트 절연막(240)은 제2 게이트 전극(250)을 덮을 수 있고, 제2 층간 절연막(260)은 제2 액티브층(230)을 덮을 수 있고, 제3 층간 절연막(280)은 제1 스토리지 전극(270) 및 제2 스토리지 전극(275)을 덮을 수 있다.A second gate insulating layer 240 may be provided on the second gate electrode 250, and a second active layer 230 and a third active layer 237 may be disposed on the second gate insulating layer 240. . A second interlayer insulating film 260 may be disposed on the second active layer 230 and the third active layer 237. A first storage electrode 270 and a second storage electrode 275 may be disposed on the second interlayer insulating film 260, and a third interlayer insulating film ( 280) may be provided. The second gate insulating film 240 may cover the second gate electrode 250, the second interlayer insulating film 260 may cover the second active layer 230, and the third interlayer insulating film 280 may cover the first interlayer insulating film 280. The storage electrode 270 and the second storage electrode 275 may be covered.

이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Above, embodiments of the present invention have been described with reference to the attached drawings, but those skilled in the art will understand that the present invention can be implemented in other specific forms without changing the technical idea or essential features. You will understand that it exists. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive.

Claims (8)

제1 기판;
상기 제1 기판 상에 배치되고, 제1 액티브층을 포함하는 제1 트랜지스터;
상기 제1 트랜지스터를 덮는 제1 절연막;
상기 제1 절연막 상에 배치되는 제2 기판; 및
상기 제2 기판 상에 배치되고, 제2 액티브층을 포함하는 제2 트랜지스터를 포함하고,
상기 제2 기판은 상기 제2 액티브층의 결정화(Crystalization) 공정이 수행되기 위한 평탄화된 층이며,
상기 제1 액티브층은 제1 채널 영역, 제1 소스 영역 및 제1 드레인 영역을 포함하고,
상기 제2 액티브층은 제2 채널 영역, 제2 소스 영역 및 제2 드레인 영역을 포함하고,
상기 제1 소스 영역과 상기 제2 소스 영역은 공통 소스 전극과 연결되고,
상기 제1 드레인 영역과 상기 제2 드레인 영역은 공통 드레인 전극과 연결되며,
상기 공통 소스 전극과 상기 공통 드레인 전극은 상기 제2 기판을 관통하는,
유기발광 표시 장치.first substrate;
a first transistor disposed on the first substrate and including a first active layer;
a first insulating film covering the first transistor;
a second substrate disposed on the first insulating film; and
Disposed on the second substrate, comprising a second transistor including a second active layer,
The second substrate is a planarized layer for performing a crystallization process of the second active layer,
The first active layer includes a first channel region, a first source region, and a first drain region,
The second active layer includes a second channel region, a second source region, and a second drain region,
The first source region and the second source region are connected to a common source electrode,
The first drain region and the second drain region are connected to a common drain electrode,
The common source electrode and the common drain electrode penetrate the second substrate,
Organic light emitting display device. 제1 항에 있어서,
상기 제1 기판 및 상기 제2 기판은 폴리이미드(Polyimide)로 이루어진,
유기발광 표시 장치.According to claim 1,
The first substrate and the second substrate are made of polyimide,
Organic light emitting display device. 제1 항에 있어서,
상기 제2 기판과 상기 제2 액티브층 사이에 제공되는 버퍼층을 더 포함하고,
상기 버퍼층은 상기 제2 기판으로부터 상기 제2 액티브층으로 유입되는 수분 투습을 차단하는,
유기발광 표시 장치.According to claim 1,
Further comprising a buffer layer provided between the second substrate and the second active layer,
The buffer layer blocks moisture infiltration from the second substrate to the second active layer,
Organic light emitting display device. 제1 항에 있어서,
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 수직적으로 중첩되는,
유기발광 표시 장치.According to claim 1,
The first transistor and the second transistor are vertically overlapped,
Organic light emitting display device. 삭제delete 삭제delete 제1 항에 있어서,
상기 제2 기판과 상기 제2 액티브층 사이에 배치되어 정전압을 인가받는 메탈층을 더 포함하는,
유기발광 표시 장치.According to claim 1,
Further comprising a metal layer disposed between the second substrate and the second active layer to receive a constant voltage,
Organic light emitting display device. 제1 항에 있어서,
상기 제2 트랜지스터의 게이트 전극은 상기 제2 기판과 상기 제2 액티브층 사이에 배치되는,
유기발광 표시 장치.

According to claim 1,
The gate electrode of the second transistor is disposed between the second substrate and the second active layer,
Organic light emitting display device.
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