KR102585853B1 - 표시 장치용 기판과 그를 포함하는 표시 장치 - Google Patents

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Abstract

본 발명은 박막트랜지스터의 특성 변동이 최소화되면서 네로우 베젤을 구현할 수 있는 표시 장치용 기판과 그를 포함하는 표시 장치에 관한 것으로, 본 발명에 따른 표시 장치의 표시 영역에는 제1 산화물 반도체층을 가지는 제1 박막트랜지스터가 배치되며, 표시 장치의 비표시 영역에는 제2 산화물 반도체층을 가지는 제2 박막트랜지스터가 배치되며, 비표시 영역에 배치되는 제2 박막트랜지스터의 채널 길이는 표시 영역에 배치되는 제1 박막트랜지스터의 채널 길이보다 짧으며, 비표시 영역에 배치되는 제2 산화물 반도체층의 채널 저항은 표시 영역에 배치되는 제1 산화물 반도체층의 채널 저항보다 높다.

Description

표시 장치용 기판과 그를 포함하는 표시 장치{SUBSTRATE FOR DISPLAY AND DISPLAY INCLUDING THE SAME}
본 발명은 표시 장치용 기판과 그를 포함하는 표시 장치에 관한 것으로, 특히 박막트랜지스터의 특성 변동이 최소화되면서 네로우 베젤을 구현할 수 있는 표시 장치용 기판과 그를 포함하는 표시 장치에 관한 것이다.
다양한 정보를 화면으로 구현해 주는 영상 표시 장치로는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device:ED) 등이 있다.
이러한 표시 장치는 각 서브 화소가 박막 트랜지스터(Thin Film Transistor; TFT)에 의해 독립적으로 구동되는 화소 어레이를 통해 영상을 표시하는 표시 패널과, 표시 패널을 구동하는 게이트 구동부 및 데이터 구동부를 포함한다.
최근 게이트 구동부는 표시 패널의 비표시 영역(베젤 영역)에 내장된 게이트-인-패널(Gate In Panel; GIP) 방식이 주로 이용되고 있다.
이러한 GIP방식의 게이트 구동부가 배치되는 비표시 영역은 사용자의 다양한 요구를 충족시키고 미감을 증진시키기 위해 네로우 베젤을 구현하고자 하는 노력이 꾸준히 이어오고 있다. 베젤 영역의 면적이 감소함에 따라, 베젤 영역에서 게이트 구동부가 차지하는 면적도 줄어들어야 한다. 이를 위해, 게이트 구동부에 적용되는 TFT의 채널 길이를 감소시키게 되면, TFT의 게이트 전극의 선폭이 감소하게 된다.
이러한 TFT의 게이트 전극(16)과 게이트 절연막(14)을 사이에 두고 마주보는 반도체층(12)은 도 1에 도시된 바와 같이 게이트 전극(16)과 중첩되는 채널 영역(CH)과, 게이트 전극(16)과 비중첩되며 도체화되는 소스 및 드레인 영역(SA,DA)을 가진다. 이러한 TFT의 반도체층(14)의 소스 및 드레인 영역(SA,DA) 형성시, 소스 및 드레인 영역(SA,DA)이 채널 영역(CH)으로 확산되며, 그 확산 거리(△L)는 채널 길이에 상관없이 고정값을 가진다. 이에 따라, 채널 길이가 짧을수록, 게이트 전극(16)의 선폭과 대응되는 전체 채널 길이에서 유효 채널 길이(Leff)가 차지하는 비중이 감소하게 된다.
이에 따라, 도 2에 도시된 바와 같이 게이트 구동부에 적용되는 TFT의 유효 채널 길이가 감소함에 따라, 숏 채널(short channel) 효과에 의해 문턱 전압이 음의 방향으로 변동되어 TFT의 열화 현상이 발생된다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명은 박막트랜지스터의 특성 변동이 최소화되면서 네로우 베젤을 구현할 수 있는 표시 장치용 기판과 그를 포함하는 표시 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 표시 장치의 표시 영역에는 제1 산화물 반도체층을 가지는 제1 박막트랜지스터가 배치되며, 표시 장치의 비표시 영역에는 제2 산화물 반도체층을 가지는 제2 박막트랜지스터가 배치되며, 비표시 영역에 배치되는 제2 박막트랜지스터의 채널 길이는 표시 영역에 배치되는 제1 박막트랜지스터의 채널 길이보다 짧으며, 비표시 영역에 배치되는 제2 산화물 반도체층의 채널 저항은 표시 영역에 배치되는 제1 산화물 반도체층의 채널 저항보다 높다.
본 발명에서는 비표시 영역에 배치되는 제2 박막트랜지스터의 채널 저항을 상대적으로 높게, 표시 영역에 배치되는 제1 박막트랜지스터의 채널 저항을 상대적으로 낮게 형성한다. 이에 따라, 본 발명은 제1 및 제2 박막트랜지스터의 채널 길이 차이에 의한 문턱 전압 산포 열화를 개선할 수 있다. 또한, 본 발명에서는 제2 박막트랜지스터의 특성 변화를 최소화하면서 제2 박막트랜지스터의 채널 길이를 제1 박막트랜지스터의 채널 길이보다 작게 줄일 수 있다. 이에 따라, 본 발명은 제2 박막트랜지스터로 이루어진 게이트 구동부의 면적 감소로 베젤 영역을 줄일 수 있으므로 네로우 베젤 구현이 가능해진다.
도 1은 종래 박막트랜지스터의 게이트 전극 및 산화물 반도체층을 나타내는 도면이다.
도 2는 도 1에 도시된 종래 박막트랜지스터의 채널 길이에 따른 문턱 전압을 나타내는 도면이다.
도 3은 본 발명에 따른 표시 장치를 나타내는 평면도이다.
도 4는 도 3에 도시된 표시 영역에 배치되는 제1 박막트랜지스터와, 비표시 영역에 배치되는 제2 박막트랜지스터를 나타내는 단면도이다.
도 5는 도 4에 도시된 제2 박막트랜지스터의 캐리어 농도에 따른 채널 길이별 문턱 전압 특성을 나타내는 도면이다.
도 6a 및 도 6b는 도 4에 도시된 제1 박막트랜지스터의 다양한 실시예들을 나타내는 단면도이다.
도 7a 및 도 7b에 도시된 도 3에 도시된 표시 영역에 배치된 각 서브 화소를 나타내는 회로도들이다.
도 8a 및 도 8b는 본 발명에 따른 유기 발광 표시 장치의 실시 예들을 나타내는 단면도이다.
도 9a는 산화물 반도체층의 두께에 따른 채널 길이별 비교예 및 실시 예의 문턱 전압 특성을 나타내는 도면이며, 도 9b는 산화물 반도체층의 산소 분압에 따른 채널 길이별 비교예 및 실시 예의 문턱 전압 특성을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명하기로 한다.
도 3은 본 발명에 따른 표시 장치를 나타내는 블럭도이다.
도 3에 도시된 표시 장치는 표시 패널(180)과, 표시 패널(180)의 게이트 라인(GL)을 구동하는 게이트 구동부(182)와, 표시 패널(180)의 데이터 라인(DL)을 구동하는 데이터 구동부(184)를 구비한다.
표시 패널(180)은 표시 영역(AA)과, 표시 영역(AA)을 둘러싸는 비표시 영역(NA)(베젤 영역)을 구비한다.
표시 패널(180)의 표시 영역(AA)에는 서로 교차되게 배치되는 게이트 라인(GL) 및 데이터 라인(DL)의 교차부에 위치하는 다수의 서브화소들이 매트릭스 형태로 배치된다. 이러한 각 서브 화소는 도 4에 도시된 제1 박막 트랜지스터(Thin Film Transistor; TFT)(100)에 의해 독립적으로 구동된다.
비표시 영역(NA)에는 게이트 구동부(182)와, 멀티 플렉서(186)가 배치된다. 이외에도 비표시 영역(NA)에는 게이트 구동부(182) 및 멀티 플렉서(186) 뿐만 아니라, 데이터 구동부(184)도 배치될 수도 있다.
멀티 플렉서(186)는 데이터 구동부(184)와 데이터 라인(DL) 사이에 배치된다. 멀티 플렉서(186)는 데이터 구동부(184)로부터의 데이터 전압을 다수의 데이터 라인(DL)으로 시분할 분배함으로서 데이터 구동부(184)의 출력 채널 수를 줄일 수 있어 데이터 구동부(184)를 이루는 데이터 구동 집적 회로의 개수를 저감할 수 있다.
이러한 멀티 플렉서(184) 및 게이트 구동부(182) 중 적어도 어느 하나의 구동 회로부는 도 4에 도시된 제2 박막트랜지스터(150)를 이용하여 구성된다. 이 때, 멀티 플렉서(184) 및 게이트 구동부(182)가 배치되는 비표시 영역(NA)의 제2 박막트랜지스터(150)와, 표시 영역(AA)의 제1 박막트랜지스터(100)는 동일 마스크 공정으로 표시 장치용 기판(101) 상에 직접 형성될 수 있다.
이러한 비표시 영역(NA)에 배치되는 제2 박막트랜지스터(150)와, 표시 영역(AA)에 배치되는 제1 박막트랜지스터(100)는 서로 다른 채널을 가지도록 형성된다. 특히, 본 발명에서는 네로우 베젤을 구현하기 위해, 비표시 영역(NA)에 배치되는 제2 박막트랜지스터(150)의 채널 길이(L2)를 표시 영역(AA)에 배치되는 제1 박막트랜지스터(100)의 채널 길이(L1)보다 짧게 형성한다.
이를 위해, 제1 및 제2 박막트랜지스터(100,150) 각각은 도 4에 도시된 바와 같이 게이트 전극(106,156)과, 산화물 반도체층(104,154)과, 소스 전극(108,158)과, 드레인 전극(110,160)을 구비한다.
게이트 전극(106,156)은 게이트 절연막(112) 상에 형성되며, 그 게이트 절연막(112)을 사이에 두고 산화물 반도체층(104,154)과 중첩된다. 채널 길이(L1)가 긴 제1 박막트랜지스터(100)의 제1 게이트 전극(106)은 채널 길이(L2)가 짧은 제2 박막트랜지스터(150)의 제2 게이트 전극(156)보다 폭이 길게 형성된다. 이러한 제1 게이트 전극(106)은 제2 게이트 전극(156)과 동일 평면인 게이트 절연막(112) 상에서 제2 게이트 전극(156)과 동일 재질로 형성된다. 이에 따라, 제1 및 제2 게이트 전극(106,156)은 동일 마스크 공정으로 형성 가능하므로 마스크 공정을 저감할 수 있다. 또한, 도 4에 도시된 게이트 절연막(112)은 층간 절연막(116)과 동일 형상으로 기판(101) 상에 배치되는 구조를 예로 들어 설명하였지만, 이외에도 게이트 절연막(112)은 제1 산화물 반도체층(104)과 제1 게이트 전극(106) 사이와, 제2 산화물 반도체층(154)과 제2 게이트 전극(156) 사이에서 제1 및 제2 게이트 전극(106,156) 각각과 유사한 선폭으로 형성될 수도 있다.
소스 및 드레인 전극(108, 158,110,160)은 층간 절연막(116) 상에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다. 소스 및 드레인 전극(108,158,110,160)은 산화물 반도체층(104,154)의 채널 영역(CH1,CH2)을 사이에 두고 서로 마주보도록 형성된다. 소스 전극(108,158)은 소스 컨택홀(114S,164S)을 통해 채널 영역(CH)의 일측에 배치되는 소스 영역(SA)과 접촉하며, 드레인 전극(110,160)은 드레인 컨택홀(114D,164D)을 통해 채널 영역(CH)의 타측에 배치되는 드레인 영역(DA)과 접촉한다.
산화물 반도체층(104,154) 각각은 버퍼층(102) 상에서 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성된다. 이 산화물 반도체층(104,154)은 게이트 전극(106)과 중첩되는 채널 영역(CH)과, 도체화된 소스 영역(SA) 및 도체화된 드레인 영역(DA)을 구비한다.
이러한 제1 및 제2 산화물 반도체층(104,154)의 채널 영역(CH)에 외부광이 입사되는 것을 차단하도록 기판(101)과 버퍼층(102) 상에 차광층(도시하지 않음)이 배치될 수도 있다. 한편, 비표시 영역(NA)에 배치되는 제2 박막트랜지스터(150)의 채널 영역(CH)은 베젤에 의해 외부 광이 차단될 수 있므로, 비표시 영역(NA) 영역에는 차광층이 배치되지 않을 수도 있다.
한편, 본 발명에서는 채널 길이(L2)가 짧은 제2 박막트랜지스터(150)의 문턱전압이 음의 방향으로 쉬프트되는 것을 방지하도록, 제2 박막트랜지스터(150)의 채널 저항을 증가시킨다.
이를 위해, 제2 박막트랜지스터(150)는 수학식 1과 같이 채널 저항(Rch)에 비례하는 제2 산화물 반도체층(154)의 산소 함유량(ρ)과, 채널 저항(Rch)에 반비례하는 제2 산화물 반도체층(154)의 두께(t)를 조절한다. 한편, 수학식 1에서 L은 채널 길이를, W는 채널 폭을 의미한다.
[수학식 1]
즉, 제2 산화물 반도체층(154)의 산소 평균 함유량은 제1 산화물 반도체층(104)의 산소 평균 함유량보다 높고, 제2 산화물 반도체층(154)의 채널 영역(CH)의 두께는 제1 산화물 반도체층(104)의 채널 영역(CH)의 두께보다 얇게 형성한다.
여기서, 제2 산화물 반도체층(154)의 산소 평균 함유량을 높이기 위해, 제2 산화물 반도체층(154)의 증착 공정시 증착 챔버 내의 산소 분압을 종래보다 증가시킨다. 여기서, 산소 분압은 증착 챔버 내의 전체 기체 대비 산소의 압력 비율을 의미한다.
이러한 제2 산화물 반도체층(154)의 산소 분압이 높아질수록 제2 산화물 반도체층(154) 내의 산소의 빈격자점(Vacancy)이 적게 존재하므로, 제2 산화물 반도체층(154)의 캐리어 농도가 감소하게 된다.
또한, 제2 산화물 반도체층(154)의 두께가 종래 보다 얇아지므로 채널 저항이 증가하고, 그 채널 저항에 반비례하는 제2 산화물 반도체층(154)의 캐리어 농도가 종래보다 감소하게 된다.
이와 같이, 제2 박막트랜지스터(150)의 채널 길이(L2)가 짧아지더라도 제2 산화물 반도체층(154)의 두께 감소 및 산소 분압의 증가로 인해, 제2 산화물 반도체층(154)의 캐리어 농도가 종래보다 감소하게 된다. 이러한 제2 산화물 반도체층(154)의 캐리어 농도(K)의 감소로 인해, 도 5에 도시된 바와 같이 제2 박막트랜지스터(150)의 문턱 전압이 음의 방향으로 변동되는 것을 방지할 수 있다.
한편, 제2 박막트랜지스터(150)와 동일한 구조로 제1 박막트랜지스터(100)에 형성하게 되면, 채널 길이(L1)가 긴 제1 박막트랜지스터(100)의 제1 산화물 반도체층(104)의 채널 저항은 채널 길이(L2)가 짧은 제2 박막트랜지스터보다 더 증가된다. 이에 따라, 제1 산화물 반도체층(104)의 캐리어 농도가 저하되어 제1 박막트랜지스터(100)의 이동도가 낮아지므로, 제1 박막트랜지스터(100)의 특성이 저하된다.
따라서, 본 발명에서는 제1 박막트랜지스터(100)를 제2 박막트랜지스터(150)와 다른 구조로 형성한다. 즉, 제2 박막트랜지스터(150)의 제2 산화물 반도체층(154)은 단층 구조로 형성하는 반면에, 제1 박막트랜지스터(100)의 제1 산화물 반도체층(104)은 산소 함유량이 서로 다른 다층 구조로 형성된다.
예를 들어, 제1 산화물 반도체층(104)은 도 4, 도 6a 또는 도 6b에 도시된 바와 같이 하부 반도체층(104a)과, 하부 반도체층(104a) 상에 배치되는 상부 반도체층(104b)으로 이루어진다.
도 4에 도시된 하부 반도체층(104a)은 버퍼층(102) 상에서 게이트 전극(106)과 유사한 선폭으로 형성되어 제1 게이트 전극(106)과 완전히 중첩된다. 이러한 하부 반도체층(104a)은 소스 영역 및 드레인 영역없이 채널 영역(CH)만을 구비한다. 상부 반도체층(104b)은 하부 반도체층(104a)을 덮도록 형성된다. 이러한 상부 반도체층(104b)은 하부 반도체층(104a) 상에 배치되는 채널 영역(CH)과, 제1 소스 전극(108)과 접속되는 소스 영역(SA)과, 제1 드레인 전극(110)과 접속되는 드레인 영역(DA)을 구비한다.
이 때, 하부 반도체층(104a) 및 상부 반도체층(104b)은 산소 함유량이 서로 다르도록 형성된다. 하부 반도체층(104a)의 채널 영역(CH)의 산소 함유량은 도 4에 도시된 바와 같이 상부 반도체층(104b)의 채널 영역(CH) 보다 많게 형성되거나, 도 6a에 도시된 바와 같이 상부 반도체층(104b)의 채널 영역(CH) 보다 적게 형성된다.
도 6b에 도시된 제1 산화물 반도체층의 하부 반도체층(104a)은 버퍼층(102) 상에 배치되는 채널 영역(CH)과, 제1 소스 전극(108)과 접속되는 소스 영역(SA)과, 제1 드레인 전극(110)과 접속되는 드레인 영역(DA)을 구비한다. 상부 반도체층(104b)은 하부 반도체층(104a) 상에서 게이트 전극(106)과 유사한 선폭으로 형성되어 하부 반도체층(104a)의 소스 영역(SA) 및 드레인 영역(DA)을 노출시킨다. 이러한 상부 반도체층(104b)은 소스 영역(SA) 및 드레인 영역(DA) 없이 채널 영역(CH)만을 구비한다. 이러한 제1 산화물 반도체층(104)의 하부 반도체층(104a)의 채널 영역(CH)의 산소 함유량은 상부 반도체층(104b)의 채널 영역(CH) 보다 많거나 적게 형성된다.
한편, 하부 반도체층(104a) 및 상부 반도체층(104b)은 서로 다른 선폭으로 형성되는 구조를 예로 들어 설명하였지만, 동일 선폭으로 형성될 수도 있다. 이 경우, 하부 반도체층(104a) 및 상부 반도체층(104b) 각각은 채널 영역(CH)과, 그 채널 영역(CH)을 사이에 두고 마주보는 소스 영역(SA) 및 드레인 영역(DA)을 구비한다.
이러한 도 4, 도 6a 및 도 6b에 도시된 하부 반도체층(104a) 및 상부 반도체층(104b) 중 산소 함유량이 높은 반도체층은 제2 산화물 반도체층(154)과 동일한 산소 함유량을 가진다. 따라서, 제1 산화물 반도체층(104)의 산소 평균함유량은 제2 산화물 반도체층(154)의 산소 평균함유량보다 낮게 형성된다.
이를 위해, 하부 반도체층(104a) 및 상부 반도체층(104b) 중 산소 함유량이 적은 반도체층과, 제2 산화물 반도체층(154)의 증착 공정시 증착 챔버 내의 산소 분압은 하부 반도체층(104a) 및 상부 반도체층(104b) 중 산소 함유량이 많은 반도체층 증착 공정시의 산소 분압보다 높게 한다.
이러한 구조를 가지는 제1 박막트랜지스터(100)는 제2 박막트랜지스터(150)보다 채널 길이가 길어 채널 저항이 증가할 수 있다. 그러나, 채널 저항에 비례하는 제1 산화물 반도체층(104)의 산소 평균 함유량이 제2 산화물 반도체층(154)의 산소 평균 함유량보다 낮고, 채널 저항에 반비례하는 제1 산화물 반도체층(104)의 전체 두께가 제2 산화물 반도체층(154)의 전체 두께보다 두껍게 형성된다. 이에 따라, 제1 박막트랜지스터(100)의 채널 저항의 증가되는 것을 방지할 수 있어 제1 산화물 반도체층(104)의 캐리어 농도를 높게 유지할 수 있다. 그 결과, 제1 산화물 반도체층(104)의 이동도가 높아져 제1 박막트랜지스터(100)의 응답 속도가 빠르게 유지될 수 있다.
이와 같은 제1 및 제2 박막트랜지스터(100,150)는 유기 발광 표시 장치 또는 액정 표시 장치 등 박막트랜지스터가 필요한 표시 장치에 적용될 수 있다.
유기 발광 표시 장치의 표시 영역에는 도 7a 또는 도 7b에 도시된 서브 화소들이 매트릭스 형태로 배치된다. 각 서브 화소의 구성은 매우 다양한 바 도 7a 및 도 7b에 도시된 구조는 구체적인 예시일 뿐 이를 한정하는 것은 아니다.
각 서브 화소는 발광 소자(130), 스위칭 트랜지스터(TSW), 구동 트랜지스터(TD) 및 스토리지 커패시터(Cst)를 구비하며, 센싱 트랜지스터(TSS)를 선택적으로 구비한다.
도 7a 및 도 7b에 도시된 스위칭 트랜지스터(TSW)는 표시 영역(AA)에 위치하는 각 화소들에 기입되는 데이터 전압을 스위칭한다. 이러한 스위칭 트랜지스터(TSW)는 스캔 라인(SL)에 접속된 게이트 전극과, 데이터 라인(DL)에 접속된 소스 전극과, 구동 트랜지스터(TD)의 게이트 전극에 접속된 드레인 전극을 구비한다.
구동 트랜지스터(TD)는 스토리지 커패시터(Cst)에 저장된 데이터전압에 따라 고전위 라인(VDD)과 저전위 라인(VSS) 사이로 구동 전류가 흐르도록 동작한다. 이러한 구동 트랜지스터(TD)는 스위칭 트랜지스터(TSW)의 드레인 전극에 접속된 게이트 전극과, 고전압(VDD) 공급 라인에 접속된 소스 전극과, 발광 소자(130)에 접속된 드레인 전극을 구비한다.
도 7b에 도시된 센싱 트랜지스터(TSS)는 센싱 제어 라인(SSL)을 통해 공급된 제2 게이트 전압에 응답하여 레퍼런스 라인(RL)에 공급되는 기준 전압(Vref)을 구동 트랜지스터(Tr_D)의 소스 전극에 공급한다. 이 센싱 트랜지스터(TSS) 및 레퍼런스 라인(RL)을 통해 구동 트랜지스터(TD)의 문턱전압 및 이동도 등을 센싱하고, 그 센싱값과 기준 문턱 전압만큼의 차이에 비례하여 데이터 전압을 보상한다. 이러한 센싱 트랜지스터(TSS)는 센싱 제어 라인(SSL)에 접속된 게이트 전극과, 레퍼런스 라인(RL)에 접속된 소스 전극과, 발광 소자(130)에 접속된 드레인 전극을 구비한다.
이러한 표시 영역(AA)에 배치되는 각 서브 화소의 스위칭 트랜지스터(TSW), 구동 트랜지스터(TD) 및 센싱 트랜지스터(TSS)는 도 8a에 도시된 바와 같이 하부 반도체층(104a) 및 상부 반도체층(104b)으로 이루어진 제1 산화물 반도체층(104)을 포함하는 제1 박막트랜지스터(100)로 형성되고, 비표시 영역(NA)에 배치되는 회로 구동부의 트랜지스터는 채널 길이가 짧은 제2 산화물 반도체층(154)을 포함하는 제2 박막트랜지스터(150)로 형성된다.
이외에도 표시 영역(AA)에 배치되는 각 서브 화소의 스위칭 트랜지스터(TSW), 구동 트랜지스터(TD) 및 센싱 트랜지스터(TSS) 중 어느 1개의 트랜지스터는 제1 및 제2 박막트랜지스터(100,150) 중 어느 하나로 형성되고, 나머지 2개의 트랜지스터는 제1 및 제2 박막트랜지스터(100,150) 중 나머지 하나로 형성될 수도 있다. 예를 들어, 도 8b에 도시된 바와 같이 스위칭 트랜지스터(TSW)는 채널 길이가 긴 제1 박막트랜지스터(100)로 형성되고, 구동 트랜지스터(TD) 및 센싱 트랜지스터(TSS)는 채널 길이가 짧은 제2 박막트랜지스터(150)로 형성될 수도 있다.
발광 소자(130)는 도 8a 및 도 8b에 도시된 바와 같이 구동 트랜지스터(TD)의 드레인 전극(160)과 접속된 애노드 전극(132)과, 애노드 전극(132) 상에 형성되는 적어도 하나의 발광 스택(134)과, 발광 스택(134) 위에 형성된 캐소드 전극(136)을 구비한다.
애노드 전극(132)은 평탄화층(128)을 관통하는 화소 컨택홀(120)을 통해 노출된 구동 트랜지스터(TD)의 드레인 전극(160)과 접속된다. 애노드 전극(132)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성된다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루어지고, 불투명 도전막으로는 Al, Ag, Cu, Pb, Mo, Ti 또는 이들의 합금을 포함하는 단층 또는 다층 구조로 이루어진다. 예를 들어, 애노드 전극(132)은 투명 도전막, 불투명 도전막 및 투명 도전막이 순차적으로 적층된 구조로 형성되거나, 투명 도전막 및 불투명 도전막이 순차적으로 적층된 구조로 형성된다. 이러한 애노드 전극(132)은 뱅크(138)에 의해 마련된 발광 영역뿐만 아니라 제1 및 제2 트랜지스터(100,150)가 배치된 회로 영역과 중첩되도록 평탄화층(128) 상에 배치됨으로써 발광 면적이 증가된다.
적어도 하나의 발광 스택(134)은 애노드 전극(132) 상에 정공 관련층, 유기 발광층, 전자 관련층 순으로 또는 역순으로 적층되어 형성된다. 이외에도 발광 스택(134)이 2개 이상인 경우, 발광 스택들은 전하 생성층을 사이에 두고 서로 마주본다. 예를 들어, 발광 스택이 하나의 전하 생성층을 사이에 두고 대향하는 제1 및 제2 발광 스택들을 구비할 수도 있다. 이 경우, 제1 및 제2 발광 스택 중 어느 하나의 유기 발광층은 청색광을 생성하고, 제1 및 제2 발광 스택 중 나머지 하나의 유기 발광층은 노란색-녹색광을 생성함으로써 제1 및 제2 발광 스택을 통해 백색광이 생성된다. 이 발광스택(134)에서 생성된 백색광은 발광 스택(134) 상부에 위치하는 컬러 필터(도시하지 않음)에 입사되므로 컬러 영상을 구현할 수 있다. 이외에도 별도의 컬러 필터 없이 각 발광 스택(134)에서 각 서브 화소에 해당하는 컬러광을 생성하여 컬러 영상을 구현할 수도 있다. 즉, 적색(R) 서브 화소의 발광 스택(134)은 적색광을, 녹색(G) 서브 화소의 발광 스택(134)은 녹색광을, 청색(B) 서브 화소의 발광 스택(134)은 청색광을 생성할 수도 있다.
뱅크(138)는 애노드 전극(132)을 노출시키도록 형성된다. 이러한 뱅크(138)는 인접한 서브 화소 간 광 간섭을 방지하도록 불투명 재질(예를 들어, 블랙)로 형성될 수도 있다. 이 경우, 뱅크(138)는 칼라 안료, 유기 블랙 및 카본 중 적어도 어느 하나로 이루어진 차광재질을 포함한다.
캐소드 전극(136)은 발광 스택(134)을 사이에 두고 애노드 전극(132)과 대향하도록 발광 스택(134)의 상부면 및 측면 상에 형성된다. 이러한 캐소드 전극(136)은 전면 발광형 유기 발광 표시 장치에 적용되는 경우, 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 투명 도전막으로 이루어진다.
도 9a는 산화물 반도체층의 두께에 따른 채널 길이 별 비교예 및 실시예의 문턱 전압 특성을 나타내는 도면이다. 도 9a에서 비교예의 박막트랜지스터는 표시 영역 및 비표시 영역에서 동일한 두께로 형성되며, 실시예의 제1 박막트랜지스터(100)는 표시 영역에서 비교예의 박막트랜지스터보다 두껍게 형성되고, 실시예의 제2 박막트랜지스터(150)는 비표시 영역에서 비교예의 박막트랜지스터보다 얇게 형성된다.
이 경우, 표시 영역 및 비표시 영역에서 동일한 두께로 형성되는 비교예의 박막트랜지스터는 도 9a에 도시된 바와 같이 채널 길이가 짧아질수록 문턱 전압이 음의 방향으로 크게 쉬프트된다. 이에 따라, 비교예의 박막트랜지스터는 비표시 영역과 표시 영역에서의 문턱 전압 산포가 크므로, 신뢰성이 저하된다.
반면에, 비표시 영역(NA)에서 얇은 두께로 형성된 제2 박막트랜지스터(150)는 표시 영역(AA)에서 두꺼운 두께로 형성된 제1 박막트랜지스터(100)에 비해 채널 길이가 짧음에도 불구하고, 비교예에 비해 문턱 전압의 음의 방향으로의 변동량이 적다. 이에 따라, 실시 예는 비표시 영역(NA)에서 채널 길이가 짧아져도 문턱 전압의 변동량이 적으므로, 제2 박막트랜지스터(150)의 열화를 최소화할 수 있다. 또한, 실시 예의 제1 및 제2 박막트랜지스터(100,150)는 비표시 영역(NA)과 표시 영역(AA)에서의 문턱 전압 산포가 비교예에 비해 균일하므로, 신뢰성이 향상된다.
도 9b는 산화물 반도체층의 산소 분압에 따른 채널 길이 별 비교예 및 실시 예의 문턱 전압 특성을 나타내는 도면이다. 도 9b에서 비교예의 산화물 반도체층의 산소 분압은 표시 영역 및 비표시 영역에서 동일하며, 실시예의 제1 박막트랜지스터(100)의 제1 산화물 반도체층(104)은 표시 영역(AA)에서 비교예보다 낮은 산소 분압을 가지는 반도체층을 구비하며, 실시예의 제2 박막트랜지스터(150)의 제2 산화물 반도체층(154)은 비표시 영역(NA)에서 비교예보다 높은 산소 분압을 가진다.
이 경우, 표시 영역 및 비표시 영역에서 산소 분압이 동일한 비교예의 박막트랜지스터는 도 9b에 도시된 바와 같이 채널 길이가 짧아질수록 문턱 전압이 음의 방향으로 크게 쉬프트된다. 이에 따라, 비교예의 박막트랜지스터는 비표시 영역과 표시 영역에서의 문턱 전압 산포가 크므로, 신뢰성이 저하된다.
반면에, 비표시 영역(NA)에서 산소 분압이 높은 실시예의 제2 박막트랜지스터(150)는 표시 영역(AA)에서 산소 분압이 낮은 반도체층을 가지는 실시 예의 제1 박막트랜지스터(100)에 비해 채널 길이가 짧음에도 불구하고, 비교예에 비해 문턱 전압의 음의 방향으로의 변동량이 적다. 이에 따라, 실시 예는 비표시 영역(NA)에서 채널 길이가 짧아져도 제2 박막트랜지스터(150)의 문턱 전압의 변동량이 적으므로, 제2 박막트랜지스터(150)의 열화를 최소화할 수 있다. 또한, 실시 예의 박막트랜지스터는 비표시 영역(NA)과 표시 영역(AA)에서의 문턱 전압 산포가 비교예에 비해 균일하므로, 신뢰성이 향상된다.
이와 같이, 본 발명에서는 비표시 영역에 배치되는 제2 박막트랜지스터의 채널 저항을 상대적으로 높게, 표시 영역에 배치되는 제1 박막트랜지스터의 채널 저항을 상대적으로 낮게 형성한다. 이에 따라, 본 발명은 제1 및 제2 박막트랜지스터의 채널 길이 차이에 의한 문턱 전압 산포 열화를 개선할 수 있다. 또한, 본 발명에서는 제2 박막트랜지스터의 특성 변화를 최소화하면서 제2 박막트랜지스터의 채널 길이를 제1 박막트랜지스터의 채널 길이보다 작게 줄일 수 있다. 이에 따라, 본 발명은 제2 박막트랜지스터로 이루어진 게이트 구동부의 면적 감소로 베젤 영역을 줄일 수 있으므로 네로우 베젤 구현이 가능해진다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
100,150 : 박막트랜지스터 104,154 : 산화물 반도체층
106,156 : 게이트 전극 108,158 : 소스 전극
110,160 : 드레인 전극

Claims (10)

  1. 기판 상에 배치되며, 제1 산화물 반도체층을 가지는 제1 박막트랜지스터와;
    상기 제1 박막트랜지스터와 이격되도록 상기 기판 상에 배치되며, 제2 산화물 반도체층을 가지는 제2 박막트랜지스터를 구비하며,
    상기 제1 및 제2 산화물 반도체층의 채널 길이는 서로 다르며,
    상기 제1 및 제2 산화물 반도체층은 채널 길이에 반비례하는 채널 저항을 가지고,
    상기 제1 산화물 반도체층은 산소 함유량이 서로 다른 다층 구조로 이루어지며,
    상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층의 두께보다 얇고, 상기 제1 산화물 반도체층에 포함된 산소 함유량이 서로 다른 반도체층들 중 산소 함유량이 가장 높은 반도체층과 동일한 산소 함유량을 갖는 표시 장치용 기판.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제2 산화물 반도체층의 산소 함유량은 상기 제1 산화물 반도체층의 산소 평균 함유량보다 높은 표시 장치용 기판.
  4. 제 3 항에 있어서,
    상기 제1 산화물 반도체층은 하부 반도체층과, 그 하부 반도체층 상에 배치되는 상부 반도체층을 구비하며,
    상기 제2 산화물 반도체층은 상기 하부 반도체층 및 상기 상부 반도체층 중 산소 함유량이 높은 반도체층과 동일한 산소 함유량을 가지는 표시 장치용 기판.
  5. 제1 산화물 반도체층을 가지는 제1 박막트랜지스터가 배치되는 표시 영역과,
    제2 산화물 반도체층을 가지는 제2 박막트랜지스터가 배치되는 비표시 영역을 구비하며,
    상기 제2 박막트랜지스터의 채널 길이는 상기 제1 박막트랜지스터의 채널 길이보다 짧으며,
    상기 제2 산화물 반도체층의 채널 저항은 상기 제1 산화물 반도체층의 채널 저항보다 높으며,
    상기 제1 산화물 반도체층은 산소 함유량이 서로 다른 다층 구조로 이루어지고,
    상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층의 두께보다 얇고, 상기 제1 산화물 반도체층에 포함된 산소 함유량이 서로 다른 반도체층들 중 산소 함유량이 가장 높은 반도체층과 동일한 산소 함유량을 갖는 표시 장치.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 제1 산화물 반도체층은 하부 반도체층과, 그 하부 반도체층 상에 배치되는 상부 반도체층을 구비하며,
    상기 제2 산화물 반도체층은 상기 하부 반도체층 및 상기 상부 반도체층 중 산소 함유량이 높은 반도체층과 동일한 산소 함유량을 가지는 표시 장치.
  8. 제 7 항에 있어서,
    상기 표시 영역에 배치되는 발광 소자와;
    상기 발광 소자와 접속되는 구동 트랜지스터와;
    상기 구동 트랜지스터와 접속되는 스위칭 트랜지스터를 더 구비하며,
    상기 구동 트랜지스터 및 스위칭 트랜지스터 중 적어도 어느 하나는 상기 제1 박막트랜지스터로 이루어지는 표시 장치.
  9. 제 8 항에 있어서,
    상기 구동 트랜지스터와 접속되어 상기 구동 트랜지스터의 문턱 전압을 센싱하는 센싱 트랜지스터를 더 구비하며,
    상기 구동 트랜지스터, 상기 스위칭 트랜지스터 및 상기 센싱 트랜지스터 중 어느 하나의 트랜지스터는 상기 제1 및 제2 박막트랜지스터 중 어느 하나로 이루어지며,
    상기 구동 트랜지스터, 상기 스위칭 트랜지스터 및 상기 센싱 트랜지스터 중 나머지 2개의 트랜지스터는 상기 제1 및 제2 박막트랜지스터 중 나머지 하나로 이루어지는 표시 장치.
  10. 제 7 항에 있어서,
    상기 비표시 영역에 위치하며 상기 표시 영역의 게이트 라인을 구동하는 게이트 구동부와;
    상기 표시 영역의 데이터 라인을 구동하는 데이터 구동부와;
    상기 데이터 구동부로부터의 데이터 전압을 상기 데이터 라인으로 분배하는 멀티플렉서를 더 구비하며,
    상기 멀티플렉서 및 상기 게이트 구동부 중 적어도 어느 하나는 상기 제2 박막트랜지스터로 이루어진 표시 장치.
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