KR102580060B1 - 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 화소를 포함하는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 갖는 표시 기판; 및상기 표시 기판 상에 배치되는 표시 구동 칩;을 포함하고, 상기 표시 기판은, 베이스 기판; 상기 베이스 기판 상에 배치된 제1 도전층; 상기 제1 도전층 상에 배치된 제1 절연층; 및 상기 제1 절연층 상에 배치된 제2 도전층;을 포함하고, 상기 제1 도전층은 상기 비표시 영역에 제1 커패시터 전극을 포함하고, 상기 제2 도전층은 상기 비표시 영역에 제2 커패시터 전극을 포함하고, 상기 제1 및 제2 커패시터 전극은 상기 제1 절연층을 사이에 두고 서로 중첩하여 제1 커패시터를 형성하고, 상기 제1 및 제2 커패시터 전극은 상기 표시 구동 칩과 연결된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 인쇄 회로 기판 및 표시 패널이 무선으로 연결되는 표시 장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시장치들이 개발되고 있다. 표시 장치들은 영상을 표시하는 표시 패널을 포함한다.
표시 장치들은 영상을 표시 하는 표시 패널과 표시 패널을 구동하기 위한 다양한 신호 또는 데이터를 생성하는 제어부를 포함한다. 제어부는 표시 패널에 본딩된 인쇄 회로 기판에 다양한 회로와 전자 소자들로 구현될 수 있다.
표시 장치의 인쇄 회로 기판 및 표시 패널이 라인들의 직접 연결 없이 무선으로 연결될 수 있다. 인쇄 회로 기판의 무선 송신 안테나부는 무선 데이터의 형태로 영상 데이터를 표시 패널의 무선 수신 안테나부에 무선 전송시킬 수 있다.
그에 따라, 표시 장치를 제조할 때, 인쇄 회로 기판과 표시 패널을 물리적으로 연결 시키기 위한 기존의 구성(예를 들어, 연성인쇄 회로 기판)이 생략될 수 있으며, 표시 장치의 제조 공정 시간이 효과적으로 감소될 수 있다.
또한, 상기 인쇄 회로 기판 및 표시 패널은 물리적으로 연결되어 있지 않으므로, 표시 장치의 일부 구성을 재사용하기 위해 표시 장치를 리워킹 하는 때에, 인쇄 회로 기판을 표시 패널로부터 용이하게 분리할 수 있다. 그에 따라, 리워킹에 소요되는 시간이 감소되고, 리워킹시 인쇄 회로 기판과 표시 패널이 손상되는 것을 방지될 수 있다.
이에 따라, 인쇄회로 기판으로부터 데이터 또는 전력을 무선으로 수신하여 표시 패널을 구동하기 위한 구동 칩이 chip on film, chip on glass, 또는 chip on plastic 형태로 표시 패널 상에 부착된다.
이러한 구동 칩은 고용량 커패시터와 같은 구동 부품을 요하며, 이와 같은 구동 부품 고유의 부피는 휴대용 표시 장치의 두께를 줄이는 제약 요소로 작용한다.
이에, 본 발명이 해결하고자 하는 과제는 두께를 줄이면서 기구 강도가 보장되는 표시 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 화소를 포함하는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 갖는 표시 기판; 및 상기 표시 기판 상에 배치되는 표시 구동 칩;을 포함하고, 상기 표시 기판은, 베이스 기판; 상기 베이스 기판 상에 배치된 제1 도전층; 상기 제1 도전층 상에 배치된 제1 절연층; 및 상기 제1 절연층 상에 배치된 제2 도전층;을 포함하고, 상기 제1 도전층은 상기 비표시 영역에 제1 커패시터 전극을 포함하고, 상기 제2 도전층은 상기 비표시 영역에 제2 커패시터 전극을 포함하고, 상기 제1 및 제2 커패시터 전극은 상기 제1 절연층을 사이에 두고 서로 중첩하여 제1 커패시터를 형성하고, 상기 제1 및 제2 커패시터 전극은 상기 표시 구동 칩과 연결된다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 커패시터 전극은 상기 비표시 영역의 길이 방향에서 상기 비표시 영역의 너비 방향에서 더 긴 길이를 갖는다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 커패시터 전극의 상기 비표시 영역의 길이 방향에서의 길이가 상기 비표시 영역의 너비 방향에서 길이보다 5배 이상 크다.
본 발명의 일 실시예에 따르면, 상기 표시 기판은 상기 제2 도전층 상에 배치된 제2 절연층을 더 포함하고, 상기 표시 구동 칩은 상기 제2 절연층 상에 배치된다.
본 발명의 일 실시예에 따르면, 상기 표시 구동 칩은 상기 제2 절연층을 향하는 일면에 배치된 복수의 범프를 포함하고, 상기 제1 커패시터 전극은 제1 범프에 연결되고, 상기 제2 커패시터 전극은 상기 제1 범프와 이격된 제2 범프에 연결된다.
본 발명의 일 실시예에 따르면, 상기 제1 도전층은 상기 비표시 영역에 상기 제1 커패시터 전극과 이격된 제3 커패시터 전극을 포함하고, 상기 제2 도전층은 상기 비표시 영역에 상기 제2 커패시터 전극과 이격된 제4 커패시터 전극을 포함하고, 상기 제3 및 제4 커패시터 전극은 상기 제1 절연층을 사이에 두고 서로 중첩하여 제2 커패시터를 형성한다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제3 커패시터 전극은 상기 비표시 영역의 길이 방향을 따라 배치되고, 상기 제1 및 제3 커패시터 전극은 상기 비표시 영역의 길이 방향에서 다른 길이를 갖고, 상기 비표시 영역의 너비 방향에서 같은 길이를 갖는다.
본 발명의 일 실시예에 따르면, 상기 제3 커패시터 전극은 상기 제1 범프에 연결되고, 상기 제4 커패시터 전극은 상기 제2 범프에 연결된다.
본 발명의 일 실시예에 따르면, 상기 제3 커패시터 전극은 상기 제1 및 제2 범프와 이격된 제3 범프에 연결되고, 상기 제4 커패시터 전극은 상기 제1, 제2 및 제3 범프와 이격된 제4 범프에 연결된다.
본 발명의 일 실시예에 따르면, 상기 제3 및 제4 커패시터 전극 중 어느 하나는 상기 제1 및 제2 범프와 이격된 제5 범프에 연결되고, 상기 제3 및 제4 커패시터 전극 중 다른 하나는 상기 제1 및 제2 범프 중 어느 하나에 연결된다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 범프 중 상기 어느 하나는 접지 전압이 인가된다.
본 발명의 일 실시예에 따르면, 상기 표시 기판은, 상기 제2 도전층 상에 배치된 제3 절연층; 및 상기 제3 절연층 상에 배치된 제3 도전층;을 더 포함하고, 상기 제3 도전층은 상기 비표시 영역에 제5 커패시터 전극을 포함하고, 상기 제2 및 제5 커패시터 전극은 상기 제3 절연층을 사이에 두고 서로 중첩하고, 상기 제5 커패시터 전극은 상기 제1 커패시터 전극과 연결된다.
본 발명의 일 실시예에 따르면, 상기 표시 기판은, 상기 제3 도전층 상에 배치된 제4 절연층; 및 상기 제4 절연층 상에 배치된 제4 도전층;을 더 포함하고, 상기 제4 도전층은 상기 비표시 영역에 제6 커패시터 전극을 포함하고, 상기 제5 및 제6 커패시터 전극은 상기 제4 절연층을 사이에 두고 서로 중첩하고, 상기 제6 커패시터 전극은 상기 제2 커패시터 전극과 연결된다.
본 발명의 일 실시예에 따르면, 상기 표시 장치는 상기 표시 기판의 배면에 배치된 인쇄 회로 기판을 더 포함하고, 상기 인쇄 회로 기판은 무선 송신 안테나를 포함하고, 상기 표시 기판은 상기 비표시 영역에 상기 무선 송신 안테나와 커플링되는 무선 수신 안테나를 포함한다.
본 발명의 일 실시예에 따르면, 상기 무선 수신 안테나는 상기 무선 송신 안테나로부터 영상 데이터 신호 및 전원을 무선으로 수신하고, 수신한 상기 영상 데이터 신호 및 전원을 상기 표시 구동 칩으로 전달하는, 본 발명의 일 실시예에 따르면, 상기 제1 및 제2 도전층 중 적어도 하나는 상기 무선 수신 안테나를 포함하는, 본 발명의 일 실시예에 따르면, 상기 무선 수신 안테나는 상기 제1 커패시터와 연결된다.
본 발명의 일 실시예에 따르면, 상기 표시 구동 칩은 DC-DC 컨버터를 포함하고, 상기 제1 커패시터는 상기 DC-DC 컨버터에 연결된다.
본 발명의 일 실시예에 따르면, 상기 표시 구동 칩은 데이터 구동부를 포함하고, 상기 제1 커패시터는 상기 데이터 구동부에 연결된다.
본 발명의 일 실시예에 따르면, 상기 표시 구동 칩은 전원 공급부를 포함하고, 상기 제1 커패시터는 상기 전원 공급부에 연결된다.
본 발명의 일 실시예에 따르면, 표시 기판 상에 배치된 표시 구동 칩에 필요한 회로 소자, 특히 무선 수신 안테나 및 커패시터가 표시 기판의 금속층으로 형성된다. 따라서, 추가적인 회로 소자의 부착 공정 없이 표시 기판의 제조 공정만으로 표시 구동 칩을 위한 회로 소자가 형성될 수 있다. 따라서, 표시 패널의 두께를 유지하면서 회로 소자가 안정적으로 접속되는 표시 패널의 제조가 용이할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 무선 송신 안테나 및 무선 수신 안테나를 통해 영상 데이터 및 전원을 수신하고, 표시 기판에 표시 구동 칩의 구동에 필요한 구동 회로 소자가 배치됨으로써, 표시 기판과 인쇄 회로 기판은 본딩되지 않고, 그 사이에 직접적으로 전류가 흐르는 전류 패스가 형성되지 않을 수 있다.
또한, 본 발명의 일 실시예에 따르면, 비표시 영역을 따라 길게 연장하는 커패시터 전극을 형성하거나, 비표시 영역을 따라 배열된 복수의 커패시터를 병렬적으로 연결하거나, 3 이상의 다층 커패시터를 형성함으로써, 고용량의 커패시터가 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 기판의 일부를 확대한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 구동 칩의 사시도이다.
도 4는 본 발명의 일 실시예에 따른 인쇄 회로 기판의 일부를 확대한 평면도이다.
도 5는 본 발명의 일 실시예에 따른 수신 안테나 및 송신 안테나를 도시한 사시도이다.
도 6은 본 발명의 일 실시예에 따른 수신 안테나 및 송신 안테나를 도시한 사시도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 표시 영역의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 비표시 영역의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 커패시터의 평면도이다.
도 10은 도 10의 I-I'선을 따라 절단한 단면도이다.
도 11는 본 발명의 일 실시예에 따른 커패시터의 평면도이다.
도 12은 도 11의 II-II'선을 따라 절단한 단면도이다.
도 13은 본 발명의 일 실시예에 따른 커패시터의 평면도이다.
도 14는 도 13의 III-III'선을 따라 절단한 단면도이다.
도 15는 본 발명의 일 실시예에 따른 커패시터의 평면도이다.
도 16은 도 16의 IV-IV'선을 따라 절단한 단면도이다.
도 17은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 18은 도 17에 도시된 무선 전력 복원부의 개략적인 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 제1, 제2, 제3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소가 제2 또는 제3 구성 요소 등으로 명명될 수 있으며, 유사하게 제2 또는 제3 구성 요소도 교호적으로 명명될 수 있다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 부호를 붙인다.
본 명세서에서 표시 장치는 유기 발광 표시 장치인 것을 전제로 설명하지만 이에 한정되는 것은 아니며, 본 발명에 따른 표시 장치는 액정 표시 장치 또는 플라즈마 표시 장치에 적용될 수도 있다.
이하, 도 1 내지 도 17을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 사시도이다.
도 1을 참조하면, 표시 장치(DD)는 인쇄 회로 기판(PCB) 및 인쇄 회로 기판(PCB)과 두께 방향으로 중첩되는 표시 패널(DP)을 포함한다. 표시 패널(DP)은 표시 기판(DS) 및 표시 기판(DS) 상에 배치된 표시 구동 칩(DDI)을 포함한다.
본 발명의 일 예에서 표시 패널(DP)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상을 표시할 수 있다. 표시 영역(DA)은 복수의 화소(PX)를 포함할 수 있다. 도 1에서는 예시적으로 하나의 화소(PX)만을 도시하였으며, 나머지 화소(PX)의 도시는 생략하였다.
비표시 영역(NDA)은 영상을 표시하지 않을 수 있다. 비표시 영역(NDA)에는 화소(PX)를 구동하기 위한 배선, 표시 구동 칩(DDI), 및 구동 회로 소자(GE)가 배치될 수 있다. 비표시 영역(NDA)은, 예를 들어, 표시 영역(DA)을 둘러쌀 수 있다. 비표시 영역(NDA)은 표시 장치(DD)의 베젤을 정의할 수 있다. 비표시 영역(NDA)은 표시 기판(DS)의 모서리와 평행한 방향에서의 길이와 그에 수직한 방향에서의 너비를 갖는다.
표시 기판(DS)은 게이트 라인들(GL1~GLn), 데이터 라인들(DL1~DLn), 및 화소(PX)를 포함한다. 게이트 라인들(GL1~GLn)은 예를 들어 제1 방향(D1)을 따라 연장되고, 제2 방향(D2)을 따라 배열된다. 데이터 라인들(DL1~DLn)은 게이트 라인들(GL1~GLn)과 절연되게 교차한다. 예를 들어, 데이터 라인들(DL1~DLn)은 제2 방향(D2)을 따라 연장 되고, 제1 방향(D1)을 따라 배열될 수 있다. 제1 및 제2 방향들(D1, D2)은 예를 들어, 서로 수직 할 수 있다. 두께 방향은 제1 및 제2 방향들(D1, D2)과 수직한 제3 방향(D3)과 평행할 수 있다.
화소(PX)는 게이트 라인들(GL1~GLn) 중 대응하는 게이트 라인, 및 데이터 라인들(DL1~DLn) 중 대응하는 데이터 라인에 접속된다.
화소(PX)는 제1 및 제2 방향(D1, D2)을 따라 매트릭스 형태로 배열될 수 있다. 화소(PX)는 단위 영상을 표시하는 소자이며, 표시 패널(DP)에 구비된 화소(PX)의 개수에 따라 표시 패널(DP)의 해상도가 결정될 수 있다.
표시 패널(DP)은 표시 기판(DS), 및 표시 기판(DS) 상에 배치된 표시 구동 칩(DDI)을 포함할 수 있다. 표시 기판(DS)은 구동 회로 소자(DE)를 포함할 수 있다. 구동 회로 소자(DE) 및 표시 구동 칩(DDI)은 비표시 영역(NDA)에 배치될 수 있다.
구동 회로 소자(DE)는 후술하는 무선 수신 안테나(RA) 및 커패시터(C)를 포함한다. 구동 회로 소자(DE)는 커패시터(C)뿐만 아니라, 인덕터, 저항 및 배선들과 같은 다른 수동 소자를 포함할 수 있다.
표시 구동 칩(DDI)은 예를 들어, 표시 영역(DA)으로부터 제2 방향(D2)으로 이격될 수 있다. 평면상으로 보았을 때, 표시 구동 칩(DDI)은 회소 소자(CE) 및 표시 영역(DA) 사이에 배치될 수 있다.
구동 회로 소자(DE)는 표시 영역(DA)으로부터 제2 방향(D2)으로 이격되고, 표시 기판(DS)의 일단을 따라 배치될 수 있다.
인쇄 회로 기판(PCB)은 회로 기판(CS), 및 회로 기판(CS) 상에 배치된 송신 구동 칩(TDI)을 포함할 수 있다. 회로 기판(CS)은 무선 송신 안테나(TA)를 포함한다.
송신 구동 칩(TDI)은 예를 들어, 표시 장치(DD)의 메인 처리부를 포함할 수 있다. 메인 처리부는 표시 패널(DP)의 전반적인 동작을 제어할 수 있다. 메인 처리부는 예를 들어, 표시 장치(DD)의 외부에서 입력된 입력 영상신호들을 수신하고, 표시 구동 칩(DDI)의 인터페이스 사양 및 구동 모드에 맞도록 입력 영상신호들의 데이터 포맷을 변환하여 입력 영상 데이터를 생성한다.
무선 송신 안테나(TA)는 예를 들어, 송신 구동 칩(TDI)으로부터 제2 방향(D2)으로 이격되고, 회로 기판(CS)의 일단을 따라 배치될 수 있다. 무선 송신 안테나(TA)은 무선 수신 안테나(RA)와 두께 방향(D3)으로 중첩될 수 있다.
무선 송신 안테나(TA)는 입력 영상 데이터를 수신 받고, 입력 영상 데이터를 무선 데이터(Wd)로써 무선 수신 안테나(RA)에 무선 전송시킬 수 있다.
무선 수신 안테나(RA)는 무선 데이터(Wd)를 수신 받고, 수신된 무선 데이터(Wd)를 표시 구동 칩(DDI)에 출력할 수 있다. 표시 구동 칩(DDI)는 수신된 무선 데이터(Wd)를 복원 영상 데이터로 변환시키고, 복원 영상 데이터를 데이터 전압으로 변환하여, 화소(PX)에 출력할 수 있다.
무선 송신 안테나(TA)은 무선으로 전원(Wp)을 무선 수신 안테나(RA)에 전송할 수 있다.
본 발명의 일 예에서, 무선 송신 안테나(TA) 및 무선 수신 안테나(RA)는 물리적으로 연결되지 않는다. 다시 말해, 무선 송신 안테나(TA) 및 무선 수신 안테나(RA)에는 직접적으로 전류가 흐르는 전류 패스가 형성되지 않는다.
인쇄 회로 기판(PCB)의 무선 송신 안테나(TA)는 무선으로 영상 데이터(Wd) 및 전원(Wp)을 표시 패널(DP)의 무선 수신 안테나(RA)에 무선 전송시킬 수 있으므로, 인쇄 회로 기판(PCB)과 표시 패널(DP)을 물리적으로 연결시키기 위한 기존의 구성, 예를 들어, 연성인쇄 회로 기판이 생략될 수 있다,
그에 따라, 표시 장치(DD)를 제조할 때, 연성인쇄 회로 기판의 연결과 관련된 공정이 생략될 수 있으며, 표시 장치(DD)의 제조 공정 시간이 효과적으로 감소될 수 있다.
또한, 인쇄 회로 기판(PCB) 및 표시 패널(DP)은 물리적으로 연결되어 있지 않으므로, 표시 장치(DD)의 일부 구성을 재사용하기 위해 표시 장치(DD)를 리워킹 하는 때에, 인쇄 회로 기판(PCB)을 표시 패널(DP)로부터 용이하게 분리할 수 있다. 그에 따라, 리워킹에 소요되는 시간이 감소되고, 리워킹시 인쇄 회로 기판(PCB)과 표시 패널(DP)이 손상되는 것을 방지될 수 있다.
또한, 표시 기판(DS) 상에 배치된 표시 구동 칩(DDI)에 필요한 회로 소자, 특히 무선 수신 안테나(RA) 및 커패시터(C)는 표시 기판(DS)의 금속층으로 형성된다. 따라서, 추가적인 회로 소자의 부착 공정 없이 표시 기판(DS)의 제조 공정만으로 표시 구동 칩(DDI)을 위한 구동 회로 소자(GE)가 형성될 수 있다. 따라서, 표시 패널(DP)의 두께를 유지하면서 회로 소자가 안정적으로 접속되는 표시 패널(DP)의 제조가 용이할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 기판의 일부를 확대한 평면도이고, 도 3은 본 발명의 일 실시예에 따른 표시 구동 칩의 사시도이다.
도 2를 참조하면, 구동 회로 소자(DE)는 복수의 수신 안테나(RA)를 포함할 수 있다. 복수의 수신 안테나(RA)는 복수의 데이터 수신 안테나(DRA) 및 적어도 하나의 전력 수신 안테나(PRA)를 포함할 수 있다. 복수의 데이터 수신 안테나(DRA) 및 전력 수신 안테나(PRA)는 표시 기판(DS)의 일단을 따라 배열되며, 제1 방향(D1)을 따라 배열될 수 있다.
구동 회로 소자(DE)는 적어도 하나의 커패시터(C)를 포함할 수 있다. 각각의 커패시터(C1, C2, C3, C4, C5)는 복수의 커패시터 전극(CE1, CE2)를 포함할 수 있다. 예를 들어, 각각의 커패시터(C1, C2, C3, C4, C5)는 제1 도전층에 배치된 제1 커패시터 전극(CE1)과 제2 도전층에 배치된 제2 커패시터 전극(CE2)을 포함할 수 있다. 제1 커패시터 전극(CE1) 및 제2 커패시터 전극(CE2)은 평면상 서로 동일한 모양과 크기를 갖고 서로 완전히 중첩될 수 있다. 복수의 커패시터(C1, C2, C3, C4, C5)는 표시 기판(DS)의 일단을 따라 배열되며, 제1 방향(D1)을 따라 배열될 수 있다.
어느 한 커패시터(C1, C2, C3, C4, C5)의 커패시터 전극(CE1, CE2)은 다른 커패시터(C1, C2, C3, C4, C5)의 커패시터 전극(CE1, CE2)과 같거나 다른 면적을 가질 수 있고, 따라서, 각각의 커패시터(C1, C2, C3, C4, C5)는 서로 같거나 다른 정전용량을 가질 수 있다.
표시 기판(DS)은 연결 배선(CW)을 포함할 수 있다. 연결 배선(CW)은 구동 회로 소자(DE)와 표시 구동 칩(DDI)을 전기적으로 연결하고, 표시 구동 칩(DDI)과 화소(PX)를 전기적으로 연결할 수 있다. 또한, 연결 배선(CL)은 둘 이상의 구동 회로 소자(DE)를 전기적으로 연결할 수 있다.
연결 배선(CW)은 표시 구동 칩(DDI)과 평면상 중첩하는 영역(DDIA)에 배치되는 연결 패드(PI, PO)를 포함한다. 연결 패드(PI, PO)는 입력측 연결 패드(PI)와 출력측 연결 패드(PO)를 포함한다. 입력측 연결 패드(PI)와 도 3에 도시된 표시 구동 칩(DDI)의 입력측 범프(BI)는 평면상 서로 중첩하고 그 사이의 이방성 도전 필름에 의해 전기적으로 서로 연결된다. 또한, 출력측 연결 패드(PO)와 도 3에 도시된 표시 구동 칩(DDI)의 출력측 범프(BO)는 평면상 서로 중첩하고 그 사이의 이방성 도전 필름에 의해 전기적으로 서로 연결된다.
연결 배선(CW)은 출력측 연결 패드(PO)와 화소(PX)를 연결하는 출력측 연결 라인(LO)을 포함한다. 출력측 연결 라인(LO)은 게이트 라인(GL1~GLn) 또는 데이터 라인(DL1~DLn)이거나 그에 연결될 수 있다. 또한, 출력측 연결 라인(LO)은 화소에 전원을 공급하는 적어도 하나의 전원 라인이거나 그에 연결될 수 있다.
연결 배선(CW)은 입력측 연결 패드(PI)와 구동 회로 소자(DE)를 연결하는 입력측 연결 라인(LI)을 포함한다.
커패시터(C1, C2, C3, C4, C5)는 각각 제1 커패시터 전극(CE1)과 제2 커패시터 전극(CE)을 포함하고, 각각의 제1 커패시터 전극(CE1)은 제1 연결 라인(LI1)을 통해 제1 입력측 연결패드(PI1)과 연결되고, 각각의 제2 커패시터 전극(CE2)은 제2 연결 라인(LI2)을 통해 제2 입력측 연결패드(PI2)과 연결된다.
제1 커패시터(C1)는 표시 구동 칩(DDI)의 두 입력측 연결 패드(PI1, PI2)와 연결된다. 입력측 연결 라인(LO)은 한 입력측 연결 패드(PI1)와 제1 커패시터(C1)의 제1 커패시터 전극(CE1)을 연결하는 제1 연결 라인(LI1), 및 다른 입력측 연결 패드(PI2)와 제1 커패시터(C1)의 제2 커패시터 전극(CE2)을 연결하는 제2 연결 라인(LI2)을 포함할 수 있다. 제1 커패시터(C1)의 제1 커패시터 전극(CE1)과 제2 커패시터 전극(CE2)은 서로 다른 입력측 연결 패드(PI1, PI2)에 연결된다.
제2 커패시터(C2)와 제3 커패시터(C3)는 병렬로 연결될 수 있다. 제2 커패시터(C2)의 제1 커패시터 전극(CE1)과 제3 커패시터(C3)의 제1 커패시터 전극(CE2)은 서로 연결되어 하나의 입력측 연결 패드(PI3)에 연결될 수 있다. 또한, 제2 커패시터(C2)의 제2 커패시터 전극(CE2)과 제3 커패시터(C3)의 제2 커패시터 전극(CE2)은 서로 연결되어 다른 하나의 입력측 연결 패드(PI4)에 연결될 수 있다. 3개 이상의 커패시터가 이와 같은 방식으로 병렬로 연결될 수 있다.
제2 커패시터(C2)와 제3 커패시터(C3)는 두 연결 패드(PI3, PI4) 사이에 병렬로 연결될 수 있다. 제2 커패시터(C2)의 제1 커패시터 전극(CE1)과 제3 커패시터(C3)의 제1 커패시터 전극(CE1)은 서로 연결되어 하나의 입력측 연결 패드(PI3)에 연결될 수 있다. 또한, 제2 커패시터(C2)의 제2 커패시터 전극(CE2)과 제3 커패시터(C3)의 제2 커패시터 전극(CE2)은 또 다른 하나의 입력측 연결 패드(PI7)에 연결될 수 있다.
제4 커패시터(C4)와 제5 커패시터(C5)는 다른 두 연결 패드(PI5, PI6)와 하나의 공통 연결 패드(PI7)에 연결될 수 있다. 제4 커패시터(C4)의 제1 커패시터 전극(CE1)은 하나의 입력측 연결 패드(PI5)와 연결되고, 제5 커패시터(C5)의 제1 커패시터 전극(CE1)은 다른 입력측 연결 패드(PI6)에 연결된다. 또한, 제4 커패시터(C4)의 제2 커패시터 전극(CE2)과 제5 커패시터(C5)의 제2 커패시터 전극(CE2)은 서로 연결되어 공통의 입력측 연결 패드(PI7)에 연결될 수 있다. 3개 이상의 커패시터(C)의 제2 커패시터 전극(CE2)이 공통의 입력측 연결 패드(PI7)에 연결될 수 있다.
또한, 입력측 연결 라인(LI)은 입력측 연결 패드(PI5)와 데이터 수신 안테나(DRA)를 연결하는 연결 라인(LI3), 및 입력측 연결 패드(PI3)와 전력 수신 안테나(PRA)를 연결하는 연결 라인(LI4)을 포함할 수 있다.
데이터 수신 안테나(DRA) 및 전력 수신 안테나(PRA)는 각각 커패시터(C)와 연결될 수 있다. 예를 들어, 제4 커패시터(C4)의 제1 커패시터 전극(CE1)과 데이터 수신 안테나(DRA)는 하나의 입력측 연결 패드(PI5)에 연결된다. 또한, 예를 들어, 제2 커패시터(C2)의 제1 커패시터 전극(CE1), 제3 커패시터(C3)의 제1 커패시터 전극(CE1) 및 전력 수신 안테나(PRA)는 하나의 입력측 연결 패드(PI3)에 연결된다.
도 4는 본 발명의 일 실시예에 따른 인쇄 회로 기판의 일부를 확대한 평면도이다.
도 4를 참조하면, 인쇄 회로 기판(PCB)은 복수의 송신 안테나(TA)를 포함할 수 있다. 복수의 송신 안테나(TA)는 복수의 데이터 송신 안테나(DTA) 및 전력 송신 안테나(PTA)를 포함할 수 있다. 복수의 데이터 송신 안테나(DTA) 및 전력 송신 안테나(PTA)는 회로 기판(CS)의 일단을 따라 배열되며, 제1 방향(D1)을 따라 배열될 수 있다.
데이터 송신 안테나(DTA)는 데이터 수신 안테나(DRA)와 각각 두께 방향으로 중첩되고, 데이터 수신 안테나(DRA)와 각각 커플링될 수 있다.
전력 송신 안테나(PTA)는 전력 수신 안테나(PRA)와 두께 방향으로 중첩되고, 전력 수신 안테나(PRA)와 커플링될 수 있다.
인쇄 회로 기판(PCB)은 회로 기판 배선(CSW)을 더 포함할 수 있다. 회로 기판 배선(CSW)은 복수의 송신 안테나(TA)과 송신 구동 칩(TDI)를 전기적으로 연결시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 수신 안테나 및 송신 안테나를 도시한 사시도이다.
복수의 데이터 송신 안테나(DTA) 및 전력 송신 안테나(PTA)는 서로 동일한 형태를 가질 수 있다. 또한, 복수의 데이터 수신 안테나(DRA) 및 전력 수신 안테나(PRA)는 서로 동일한 형태를 가질 수 있다.
도 5를 참조하면, 데이터 송신 안테나(DTA)는 전송 코일(TC)을 포함하고, 데이터 수신 안테나(DRA)는 수신 코일(RC)을 포함할 수 있다. 전송 코일(TC) 및 수신 코일(RC)은 두께 방향으로 중첩할 수 있다. 전송 코일(TC)은 회로 기판(CS)에 배치되고, 수신 코일(RC)은 표시 기판(DS)에 배치될 수 있다.
수신 코일(RC)의 일단은 연결 라인(LI3_1)을 통해 표시 구동 칩(DDI)의 입력측 범프(BI)에 연결된다. 수신 코일(RC)의 타단은 연결 라인(LI3_2)을 통해 표시 구동 칩(DDI)의 다른 입력측 범프(BI)에 연결될 수 있다.
데이터 전송 신호(Wdi)가 전송 코일(TC)에 인가됨에 따라, 전송 코일(TC)에는 교류 형태의 안테나 전류(Ip)가 흐르고, 전송 코일(TC)에는 두께 방향과 평행한 자계(HF)가 형성될 수 있다. 자계(HF)는 수신 코일(RC)을 통과한다.
안테나 전류(Ip)에 따라 자계(HF)가 변화할 수 있다. 변화하는 자계(HF)는 무선 데이터(Wd)를 구성할 수 있다. 변화하는 자계(HF)에 의해 수신 코일(RC)에 교류 형태의 유도 전류(IC)가 형성 또는 유도될 수 있다. 유도 전류(IC)는 데이터 수신 신호(Wdr)을 구성할 수 있다.
도 6는 본 발명의 일 실시예에 따른 데이터 수신 안테나 및 데이터 송신 안테나를 도시한 사시도이다.
복수의 데이터 송신 안테나(DTA) 및 전력 송신 안테나(PTA)는 서로 동일한 형태를 가질 수 있다. 또한, 복수의 데이터 수신 안테나(DRA) 및 전력 수신 안테나(PRA)는 서로 동일한 형태를 가질 수 있다.
도 6을 참조하면, 데이터 송신 안테나(DTA)는 전송 전극(TE)을 포함하고, 데이터 수신 안테나(DRA)는 수신 전극(RE)을 포함할 수 있다. 전송 전극(TE) 및 수신 전극(RE)은 두께 방향으로 중첩할 수 있다. 전송 전극(TE)은 회로 기판(CS)에 배치되고, 수신 전극(RE)은 표시 기판(DS)에 배치될 수 있다.
수신 전극(TE)은 연결 라인(LI3)을 통해 표시 구동 칩(DDI)의 입력측 범프(BI)에 연결된다.
데이터 전송 신호(Wdi)가 전송 전극(TE)에 인가됨에 따라, 전송 전극(TE)에는 교류 전압 형태의 안테나 전압이 인가되고, 전송 전극(TE) 및 수신 전극(RE) 사이에는 두께 방향과 평행한 전계(EF)가 형성될 수 있다.
안테나 전압에 따라 전계(EF)가 변화할 수 있다. 변화하는 전계(EF)는 무선 데이터(Wd)를 구성할 수 있다. 변화하는 전계(EF)에 의해 수신 전극(RE)에 유도 전압이 형성 또는 유도될 수 있다. 유도 전압은 데이터 수신 신호(Wdr)을 구성할 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 표시 영역의 단면도이다.
도 7을 참조하면, 표시 장치(DD)는 유기발광 표시 패널(DP)을 포함한다. 표시 패널(DP)은 표시 기판(DS), 표시 기판(DS) 상에 배치된 편광 필름(POL)을 포함한다.
표시 기판(DS)의 화소(PX)는 베이스 기판(20) 상에 배치된 적어도 하나의 박막 트랜지스터(TFT), 유지 커패시터(Cst) 및 유기발광 다이오드(OLED)를 포함한다. 박막 트랜지스터(TFT)는 반도체층(PS), 게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE)을 포함한다. 유지 커패시터(Cst)는 제1 전극(CSE1) 및 제2 전극(CSE2)을 포함한다. 유기발광 다이오드(OLED)는 애노드 전극(ANO), 캐소드 전극(CAT) 및 그 사이에 배치된 유기층(EL)을 포함한다.
베이스 기판(20)은 그 위에 배치되는 각 층들을 지지한다. 베이스 기판(20)은 절연 물질로 이루어질 수 있다. 베이스 기판(20)은 유리, 석영 등의 무기물로 이루어지거나, 폴리이미드 등과 같은 유기물로 이루어질 수 있다. 베이스 기판(20)은 리지드 기판이거나 플렉시블 기판일 수 있다.
베이스 기판(20) 상에 버퍼층(21)이 배치된다. 버퍼층(21)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(21)은 절연 물질로 이루어지며, 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다.
버퍼층(21) 상에는 반도체층(PS)이 배치된다. 반도체층(PS)은 박막 트랜지스터(TFT)의 채널을 이룬다. 반도체층(PS)은 다결정 실리콘을 포함할 수 있다. 반도체층(PS)에서 박막 트랜지스터(TFT)의 소소/드레인 전극(SE, DE)과 연결되는 부위(소스/드레인 영역)에는 불순물 이온(PMOS 트랜지스터의 경우 p형 불순물 이온)이 도핑되어 있을 수 있다. 붕소(B) 등 3가 도펀트가 p형 불순물 이온으로 사용될 수 있다. 다른 실시예에서, 반도체층(PS)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘이나, ITZO, IGZO 등의 산화물 반도체를 포함할 수 있다.
반도체층(PS) 상에는 게이트 절연층(22)이 배치된다.
게이트 절연층(22) 상에는 제1 게이트 도전층이 배치된다. 제1 게이트 도전층은 박막 트랜지스터(TFT)의 게이트 전극(GE) 및 유지 커패시터(Cst)의 제1 전극(CSE1)을 포함한다. 뿐만 아니라, 제1 게이트 도전층은 게이트 전극(GE)에 주사 신호를 전달하는 게이트 라인(GL1~GLn)을 포함할 수 있다.
제1 게이트 도전층 상에는 제1 층간 절연층(23)이 배치된다.
상술한 게이트 절연층(22)과 제1 층간 절연층(23)은 각각 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 물질을 포함하여 이루어질 수 있다.
제1 층간 절연층(23) 상에는 제2 게이트 도전층이 배치된다. 제2 게이트 도전층은 유지 커패시터(Cst)의 제2 전극(CSE2)을 포함할 수 있다. 제1 전극(CSE1)과 제2 전극(CSE2)은 제1 층간 절연층(23)을 유전막으로 하는 유지 커패시터(Cst)를 이룰 수 있다.
상술한 제1 게이트 도전층과 제2 게이트 도전층은 각각 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 게이트 도전층과 제2 게이트 도전층은 단일막 또는 다층막일 수 있다.
제2 게이트 도전층 상에는 제2 층간 절연층(24)이 배치된다. 그러나, 제2 층간 절연층(24)은 유기 물질을 포함하는 유기막 또는 무기막으로 이루어질 수 있다.
제2 층간 절연층(24) 상에는 제1 소스/드레인 도전층이 배치된다. 제1 소스/드레인 도전층은 박막 트랜지스터(TFT)의 소스 전극(SE), 드레인 전극(DE) 및 전원 전압 전극(ELVDDE)을 포함할 수 있다. 박막 트랜지스터(TFT)의 소스 전극(SE)과 드레인 전극(DE)은 제2 층간 절연층(24), 제1 층간 절연층(23) 및 게이트 절연층(22)을 관통하는 컨택홀을 통해 반도체층(PS)의 소스 영역 및 드레인 영역과 전기적으로 연결될 수 있다.
제1 소스/드레인 도전층 상에는 제1 비아층(25)이 배치된다.
제1 비아층(25) 상에는 제2 소스/드레인 도전층이 배치된다. 제2 소스/드레인 도전층은 데이터 라인(DL1~DLn), 연결 전극(CE), 및 전원 전압 라인(ELVDDL)을 포함할 수 있다.
데이터 라인(DL1~DLn)은 제1 비아층(25)을 관통하는 컨택홀을 통해 박막 트랜지스터(TFT)의 소스 전극(SE)과 전기적으로 연결될 수 있다. 연결 전극(CE)은 제1 비아층(25)을 관통하는 컨택홀을 통해 박막 트랜지스터(TFT)의 드레인 전극(DE)과 전기적으로 연결될 수 있다. 전원 전압 라인(ELVDDL)은 제1 비아층(25)을 관통하는 컨택홀을 통해 전원 전압 전극(ELVDDE)과 전기적으로 연결될 수 있다.
상술한 제1 소스/드레인 도전층과 제2 소스/드레인 도전층은 각각 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 몰리브덴(Mo) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 소스/드레인 도전층과 제2 소스/드레인 도전층은 각각 단일막 또는 다층막일 수 있다.
제2 소스/드레인 도전층 상에는 제2 비아층(26)이 배치된다. 상술한 제1 비아층(25) 및 제2 비아층(26)은 유기 절연 물질을 포함하는 유기막일 수 있다.
제2 비아층(26) 상에는 애노드 전극(ANO)이 배치된다. 애노드 전극(ANO)은 제2 비아층(26)을 관통하는 컨택홀을 통해 연결 전극(CE)과 연결되고, 그를 통해 박막 트랜지스터(TFT)의 드레인 전극(DE)과 전기적으로 연결될 수 있다.
애노드 전극(ANO) 상에는 화소 정의막(27)이 배치될 수 있다. 화소 정의막(27)은 애노드 전극(ANO)을 노출하는 개구부를 포함할 수 있다. 화소 정의막(27)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다.
화소 정의막(27)의 개구부 내에는 유기층(EL)이 배치된다. 유기층(EL)은 유기 발광층(EL1), 정공 주입/수송층(EL2), 전자 주입/수송층(EL3)을 포함할 수 있다. 도면에서는 정공 주입/수송층(EL2), 전자 주입/수송층(EL3)이 하나의 층으로 이루어진 경우를 예시하였지만, 각각 주입층과 수송층의 복수층이 적층될 수도 있다. 또, 정공 주입/수송층(EL2)과 전자 주입/수송층(EL3) 중 적어도 하나는 복수의 화소에 걸쳐 배치된 공통층일 수 있다.
유기층(EL)과 화소 정의막(27) 상에는 캐소드 전극(CAT)이 배치된다. 캐소드 전극(CAT)은 복수의 화소에 걸쳐 배치된 공통 전극일 수 있다.
캐소드 전극(CAT) 상에는 패시베이션층(28)이 배치될 수 있다. 패시베이션층(28)은 무기 물질을 포함한다. 패시베이션층(28)은 복수의 적층막을 포함할 수 있다. 예를 들어, 패시베이션층(28)은 순차 적층된 제1 무기 물질층(28a), 유기 물질층(28b) 및 제2 무기 물질층(28c)을 포함할 수 있다.
패시베이션층(28) 상에는 접착층(PSA)이 배치되고, 접착층(PSA) 상에 편광 필름(POL)이 배치될 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 비표시 영역의 단면도이다.
도 8는 도 7의 유기발광 표시 패널의 비표시 영역의 개략적인 단면도이다. 도 7의 단면도에서는 편의상 절연층과 도전층을 간략화하여 도시하였다.
도 7 및 도 8을 참조하면, 베이스 기판(20) 상에 제1 절연층(31), 제1 도전층(41), 제2 절연층(32), 제2 도전층(42), 제3 절연층(33)이 순차 배치된다. 제1 도전층(41)과 제2 도전층(42)은 컨택(CNT1)을 통해 전기적으로 연결될 수 있다.
제1 도전층(41)과 제2 도전층(42)은 서로 다른 층에 배치된 도전층으로 제2 도전층(42)이 제1 도전층(41)보다 상부에 배치될 수 있다. 제1 도전층(41)은 예를 들어, 도 7의 제1 게이트 도전층, 제2 게이트 도전층, 제1 소스/드레인 도전층 및 제2 소스/드레인 도전층 중 어느 하나로 이루어지고, 제2 도전층(42)은 도 7의 제1 게이트 도전층, 제2 게이트 도전층, 제1 소스/드레인 도전층 및 제2 소스/드레인 도전층 중 다른 하나 이루어질 수 있다. 제1 도전층(41)이 제1 게이트 도전층으로 이루어지고 제2 도전층(42)이 제1 소스/드레인 도전층으로 이루어진 경우를 예로 하여 설명하면, 제1 절연층(31)은 도 7의 버퍼층(21), 게이트 절연층(22) 및 제1 층간 절연층(23)을 포함하고, 제2 절연층(32)은 도 7의 제2 층간 절연층(24)을 포함하고, 제3 절연층(33)은 도 7의 제1 비아층(25), 제2 비아층(26) 및 화소 정의막(27)을 포함할 수 있다.
제1 절연층(31)은 기판(20) 상에 배치되고, 팬 아웃 영역(71b), 정전기 분산 영역(71c), 배선 컨택 영역(71d), 구동 회로 소자 영역(71e)에 걸쳐 배치할 수 있다.
제1 도전층(41)은 신호 배선(SWR)을 포함한다. 신호 배선(SWR)은 팬 아웃 영역(71b)으로부터 정전기 분산 영역(71c)을 거쳐 배선 컨택 영역(71d)에까지 연장될 수 있다.
제1 도전층(41)은 구동 회로 소자(DE) 및 제1 연결 배선(CW1)을 포함한다. 제1 도전층(41)은 도 2에 도시된 수신 안테나(RA)를 포함할 수 있다. 또한, 제1 도전층(41)은 도 2에 도시된 커패시터(C)의 제1 커패시터 전극(CE1), 제1 커패시터 전극(CE1)에 연결된 입력측 연결 라인(LI1)을 포함할 수 있다.
제2 절연층(32)은 제1 도전층(41)을 덮을 수 있다.
제2 도전층(42)은 제1 절연층(31) 상에 배치된다.
제2 도전층(42)은 구동 회로 소자(DE) 및 제2 연결 배선(CW2)을 포함한다. 제2 도전층(42)은 도 2에 도시된 수신 안테나(RA)를 포함할 수 있다. 또한, 제2 도전층(42)은 도 2에 도시된 커패시터(C)의 제2 커패시터 전극(CE2), 제2 커패시터 전극(CE2)에 연결된 제2 연결 배선(CW2)을 포함할 수 있다. 제2 연결 배선(CW2)은 도 2에 도시된 입력측 연결 패드(PI) 및 입력측 연결 라인(LI)를 포함할 수 있다.
제2 도전층(42)은 제3 연결 배선(CW3)을 포함한다. 제3 연결 배선(CW3)은 도 2에 도시된 출력측 연결 패드(PO)와 출력측 연결 라인(LO)을 포함한다. 제3 연결 배선(CW3)은 배선 컨택 영역(71d)에서 제1 도전층(41)과 부분적으로 중첩하도록 배치되어 제2 절연층(32)을 관통하는 컨택홀(CTH1)에 형성된 컨택(CNT1) 통해 제1 도전층(41)과 전기적으로 연결된다.
제2 도전층(42)은 정전기 분산 영역(71c)에도 배치되어('EDM' 참조), 제1 도전층(41)과 함께 정전기 분산 회로를 구성할 수 있다.
제3 절연층(33)은 제2 도전층(42)을 덮도록 배치된다. 도면에서는 제3 절연층(33)이 정전기 분산 영역(71c)과 배선 컨택 영역(71d)에 배치되고 팬 아웃 영역(71b)에는 배치되지 않은 경우를 예시하였지만, 이에 제한되지 않고 제3 절연층(33)은 팬 아웃 영역(71b)에도 배치될 수 있다.
제3 절연층(33) 상에는 패시베이션층(28)이 배치된다. 패시베이션층(28)은 제1 무기 물질층(28a), 유기 물질층(28b) 및 제2 무기 물질층(28c)을 포함할 수 있다. 유기 물질층(28b)의 측면은 제2 무기 물질층(28c)에 의해 덮일 수 있다.
패시베이션층(28)은 표시 영역(DA)을 덮고, 표시 영역(DA) 하측 에지에 인접한 비표시 영역(NDA)까지 연장되어 팬 아웃 영역(71b) 및 정전기 분산 영역(71c)까지 덮을 수 있다. 평면상 패시베이션층(28)의 하측 에지는 정전기 분산 영역(71c)과 배선 컨택 영역(71d) 사이에 위치할 수 있다. 도면에서는 패시베이션층(28)의 하측 에지의 측면이 정전기 분산 영역(71c)과 배선 컨택 영역(71d)의 경계에 위치하는 경우가 예시되어 있지만, 패시베이션층(28)의 하측 에지의 측면은 정전기 분산 영역(71c) 상에 배치되거나, 배선 컨택 영역(71d) 상에 배치될 수도 있다.
패시베이션층(28) 상에는 접착층(400) 및 편광 필름(200)이 배치된다. 평면상 편광 필름(200)과 접착층(400)의 하측 에지는 패시베이션층(28)의 하측 에지와 정렬될 수 있다.
패시베이션층(28)이 덮지 않는 배선 컨택 영역(71d)의 제3 절연층(33) 상에는 표시 구동 칩(DDI)이 배치될 수 있다. 표시 구동 칩(DDI)의 하면에는 도 3에 도시된 출력측 범프(BO)와 입력측 범프(BI)가 배치된다.
입력측 범프(BI)는 배선 컨택 영역(71d)에서 제2 연결 배선(CW2)의 입력측 연결 패드(PI)와 중첩하도록 배치된다. 입력측 범프(BI)는 제3 절연층(33)을 관통하는 컨택홀(CTH2)에 형성된 컨택(CNT2) 통해 제2 연결 배선(CW2)과 전기적으로 연결된다.
출력측 범프(BO)는 배선 컨택 영역(71d)에서 제3 연결 배선(CW3)의 출력측 연결 패드(PO)와 중첩하도록 배치된다. 출력측 범프(BO)는 제3 절연층(33)을 관통하는 컨택홀(CTH3)에 형성된 컨택(CNT3) 통해 제3 연결 배선(CW3)과 전기적으로 연결된다.
표시 구동 칩(DDI)과 표시 기판(DS) 사이에는 이방성 도전 필름(ACF)이 배치되어 표시 구동 칩(DDI)의 범프(BI, BO)가 컨택(CNT2, CNT3)에 각각 전기적으로 연결된다. 또는 컨택(CNT2, CNT3) 없이, 표시 구동 칩(DDI)의 범프(BI, BO)와 컨택홀(CTH2, CTH3)에 의해 노출된 연결 패드(PI, PO)가 그사이에 배치된 이방상 도전 필름(ACF)으로 연결될 수 있다.
도 9는 본 발명의 일 실시예에 따른 커패시터의 평면도이고, 도 10은 도 9의 I-I'선을 따라 절단한 단면도이다.
도 9 및 도 10을 참조하면, 본 발명의 일 실시예에 따른 제1 커패시터(C1-1)는 제1 절연층(31) 상에 배치된 제1 커패시터 전극(CE1_1)과 제2 절연층(32) 상에 배치된 제2 커패시터 전극(CE2_1)을 포함한다. 제1 커패시터 전극(CE1_1)은 도 8의 제1 도전층(41)으로 형성되고, 제2 커패시터 전극(CE2_1)은 제2 도전층(42)으로 형성된다.
제1 커패시터 전극(CE1_1)과 제2 커패시터 전극(CE2_1)은 제2 절연층(32)을 사이에 두고 두께 방향에서 서로 중첩한다. 제1 커패시터 전극(CE1_1)과 제2 커패시터 전극(CE2_1)은 서로 전기적으로 절연된다. 제1 커패시터 전극(CE1_1)과 제2 커패시터 전극(CE2_1)은 중첩하는 면적, 서로 이격된 거리 및 사이의 제2 절연층(32)의 유전율에 의해 결정되는 정전용량을 갖는다.
제1 커패시터 전극(CE1_1)은 표시 구동 칩(DDI)의 제1 입력측 범프(BI1)에 연결되고, 제2 커패시터 전극(CE2_1)은 표시 구동 칩(DDI)의 제2 입력측 범프(BI2)에 연결된다. 제1 및 제2 입력측 범프(BI1, BI2)는 후술하는 표시 구동 칩(DDI) 내의 각종 회로에 연결될 수 있다.
제1 연결 라인(LI1_1)은 제1 절연층(31) 상에 배치된다. 연결 라인(LI1_1)의 일단은 제1 커패시터 전극(CE1_1)에 연결되고, 타단은 컨택홀(CTH4)에 의해 노출되는 패드를 갖는다.
제2 연결 라인(LI1_2)은 제2 절연층(32) 상에 배치된다. 제2 연결 라인(LI1_2)의 일단은 제1 입력측 연결 패드(PI1)에 연결되고, 타단은 컨택홀(CTH4)에 형성된 컨택(CNT4)에 의해 제1 연결 라인(LI1_1)의 패드에 연결된다. 제1 입력측 연결 패드(PI1)는 컨택홀에 형성된 제1 컨택(CNT2_1)을 통해 제1 입력측 범프(BI1)에 연결된다.
제3 연결 라인(LI2)은 제2 절연층(32) 상에 배치된다. 제3 연결 라인(LI2)의 일단은 제2 입력측 연결 패드(PI2)에 연결되고, 타단은 제2 커패시터 전극(CE2_1)에 연결된다.
도 9 및 도 10을 참조하면, 본 발명의 일 실시예에 따른 표시 기판(DS)은 제1 커패시터(C1_1) 및 제2 커패시터(C1_2)를 갖는다. 제1 및 제2 커패시터(C1_1, C1_2)의 제1 및 제2 커패시터 전극(CE1_1, CE1_2, CE2_1, CE2_2)은 각각 서로 다른 입력측 범프(BI)에 연결될 수 있다.
각각의 커패시터(C1_1, C1_2)의 제1 커패시터 전극(CE1_1, CE1_2)과 제2 커패시터 전극(CE2_1, CE2_2)은 동일한 모양, 동일한 크기를 갖고 서로 중첩한다.
제1 커패시터 전극(CE1_1)과 제2 커패시터 전극(CE2_1)은 비표시 영역의 길이 방향 또는 인접한 표시 기판(DS)의 모서리에 평행한 방향(D1)에서 그 너비 방향(D2)보다 더 긴 길이를 가질 수 있다. 제1 커패시터 전극(CE1_1)과 제2 커패시터 전극(CE2_1)의 길이는 너비보다 2배, 또는 5배, 또는 10배 이상 클 수 있다.
제1 커패시터(C1_1)의 제1 커패시터 전극(CE1_1)은 제2 커패시터(C1_2)의 제1 커패시터 전극(CE1_2)과 같거나 다른 면적을 가질 수 있다. 예를 들어, 제1 커패시터(C1_1)의 제1 커패시터 전극(CE1_1)과 제2 커패시터(C1_2)의 제1 커패시터 전극(CE1_2)은 인접한 표시 기판(DS)의 모서리에 평행한 길이 방향(D1)에서 서로 다른 길이를 갖고, 그 모서리에 평행한 길이 방향(D2)에서 같은 길이를 가질 수 있다.
도 11는 본 발명의 일 실시예에 따른 커패시터의 평면도이고, 도 12은 도 11의 II-II'선을 따라 절단한 단면도이다.
도 11 및 도 12를 참조하면, 본 발명의 일 실시예에 따른 표시 기판(DS)은 제3 커패시터(C2) 및 제4 커패시터(C3)를 포함한다. 제3 커패시터(C2) 및 제4 커패시터(C3)는 제1 및 제2 입력측 범프(BI1, BI2) 사이에 서로 병렬로 연결된다.
제3 커패시터(C2)와 제1 및 제2 입력측 범프(BI1, BI2)의 연결 구조는 도 9 및 도 10에 도시된 제1 커패시터(C1_1)과 동일하므로, 이에 대한 설명은 생략한다.
제3 커패시터(C2)는 제1 절연층(31) 상에 배치된 제1 커패시터 전극(CE1_1)과 제2 절연층(32) 상에 배치된 제2 커패시터 전극(CE2_1)을 포함한다. 제4 커패시터(C3)는 제1 절연층(31) 상에 배치된 제1 커패시터 전극(CE1_2)과 제2 절연층(32) 상에 배치된 제2 커패시터 전극(CE2_2)을 포함한다.
제3 커패시터(C2)의 제1 커패시터 전극(CE1_1)과 제4 커패시터(C3)의 제1 커패시터 전극(CE1_2)은 제1 절연층(31) 상에 배치된 제4 연결 라인(LI1_3)에 의해 연결된다. 제3 커패시터(C2)의 제2 커패시터 전극(CE2_1)과 제4 커패시터(C3)의 제2 커패시터 전극(CE2_2)은 제2 절연층(32) 상에 배치된 제5 연결 라인(LI2_3)에 의해 연결된다.
따라서, 표시 구동 칩(DDI)에서 본 제1 및 제2 입력측 범프(BI1, BI2) 사이의 정전용량은 제3 커패시터()의 정전용량과 제4 의 커패시터()의 정전용량의 합과 같다.
한편, 도 11 및 도 12는, 제3 커패시터(C2)와 제4 커패시터(C3)가 직접 연결되고, 제3 커패시터(C2)가 제1 및 제2 입력측 범프(BI1, BI2)에 연결된 실시예를 도시하고 있으나, 이에 한정되지 않는다. 도 2에 도시된 커패시터(C2, C3)와 같이, 제4 연결 라인(LI1_3)은 제4 커패시터(C3)의 제1 커패시터 전극(CE1_2)과 제1 연결 라인(LI1_1)을 연결하고, 제5 연결 라인(LI2_3)은 제4 커패시터(C3)의 제2 커패시터 전극(CE2_2)과 제3 연결 라인(LI2)를 연결할 수 있다,
도 13은 본 발명의 일 실시예에 따른 커패시터의 평면도이고, 도 14는 도 13의 III-III'선을 따라 절단한 단면도이다.
도 13 및 도 14를 참조하면, 본 발명의 일 실시예에 따른 표시 기판(DS)은 제5 커패시터(C4) 및 제6 커패시터(C5)를 포함한다. 제5 커패시터(C4) 및 제6 커패시터(C5)는 하나의 공통 입력측 범프(BI3)에 연결된다. 공통 입력측 범프(BI3)는 접지될 수 있다.
제5 커패시터(C4)는 제1 절연층(31) 상에 배치된 제1 커패시터 전극(CE1_1)과 제2 절연층(32) 상에 배치된 제2 커패시터 전극(CE2_1)을 포함한다. 제6 커패시터(C5)는 제1 절연층(31) 상에 배치된 제1 커패시터 전극(CE1_2)과 제2 절연층(32) 상에 배치된 제2 커패시터 전극(CE2_2)을 포함한다.
제5 커패시터(C4)의 제2 커패시터 전극(CE2_1)과 제6 커패시터(C4)의 제2 커패시터 전극(CE2_2)은 각각 제2 절연층(32) 상에 배치된 제3 연결 라인(LI2)을 통해 입력측 연결 패드(PI5, PI6)에 각각 연결되고, 입력측 연결 패드(PI5, PI6)는 각각 컨택(CNT2)을 통해 서로 다른 입력측 범프(BI)에 연결된다.
제5 커패시터(C4)의 제1 커패시터 전극(CE1_1)과 제6 커패시터(C4)의 제1 커패시터 전극(CE1_2)은 하나의 공통 입력측 범프(BI3)에 연결된다.
제6 연결 라인(LI1_3)은 제2 절연층(32) 상에 배치된다. 제6 연결 라인(LI1_3)의 일단은 공통 입력측 연결 패드(PI7)에 연결되고, 타단은 컨택홀(CTH4)에 형성된 컨택(CNT4)에 의해 제7 연결 라인(LI1_5)의 패드에 연결된다. 공통 입력측 연결 패드(PI7)는 컨택홀에 형성된 컨택(CNT2)을 통해 공통 입력측 범프(BI3)에 연결된다.
제7 연결 라인(LI1_5)은 제1 절연층(31) 상에 배치된다. 제7 연결 라인(LI1_5)은 표시 구동 칩 영역(DDIA)과 제1 커패시터 전극(CE1_1, CE1_2) 사이를 따라 연장한다. 제7 연결 라인(LI1_5)은 표시 기판(DS)의 모서리와 평행한 방향(D1)으로 연장할 수 있다.
제8 연결 라인(LI1_6)은 제1 절연층(31) 상에 배치된다. 각각의 제8 연결 라인(LI1_6)의 일단은 제5 및 제6 커패시터(C4, C5)의 제2 제1 커패시터 전극(CE1_1, CE1_2)에 연결되고, 타단은 제7 연결 라인(LI1_5)과 중첩하고 컨택홀(CTH4)에 형성된 컨택(CNT4)에 의해 제7 연결 라인(LI1_5)에 연결된다.
도 15은 본 발명의 일 실시예에 따른 커패시터의 평면도이고, 도 17은 도 16의 IV-IV'선을 따라 절단한 단면도이다.
본 발명의 일 실시예에 따른 다층 커패시터(C6)는 3개 이상의 커패시터 전극(CE10, CE20, CE30, CE40, CE50)이 두께 방향에서 서로 중첩된 커패시터이다. 본 실시예에 따른 다층 커패시터(C6)는 도 9 내지 도 14를 참조하여 설명한 제1 내지 제6 커패시터와 같이 표시 구동 칩(DDI)에 연결될 수 있다. 본 발명의 일 실시예에 따른 다층 커패시터(C6)는 도 7을 참조하여 설명한 표시 기판(DS)의 적층 구조를 가질 수 있다. 따라서, 각 층에 대한 자세한 설명은 생략한다.
베이스 기판(20) 상에 버퍼층(21)이 배치된다. 버퍼층(21) 상에는 게이트 절연층(22)이 배치된다. 게이트 절연층(22) 상에는 제1 게이트 도전층이 배치된다.
제1 게이트 도전층은 제1 커패시터 전극(CE10)을 포함한다.
제1 게이트 도전층 상에는 제1 층간 절연층(23)이 배치된다. 제1 층간 절연층(23) 상에는 제2 게이트 도전층이 배치된다.
제2 게이트 도전층은 제2 커패시터 전극(CE20)을 포함한다.
제2 게이트 도전층 상에는 제2 층간 절연층(24)이 배치된다. 제2 층간 절연층(24) 상에는 제1 소스/드레인 도전층이 배치된다.
제1 소스/드레인 도전층은 제3 커패시터 전극(CE30)을 포함한다. 제3 커패시터 전극(CE30)은 제1 층간 절연층(23) 및 제2 층간 절연층(24)을 관통하여 제1 커패시터 전극(CE10)을 노출시키는 컨택홀(CTH5)을 통해 제1 커패시터 전극(CE10)에 연결된다.
제1 소스/드레인 도전층 상에는 제1 비아층(25)이 배치된다. 제1 비아층(25) 상에는 제2 소스/드레인 도전층이 배치된다.
제2 소스/드레인 도전층은 제4 커패시터 전극(CE40) 및 제1 연결 라인(LI11)을 포함한다. 제4 커패시터 전극(CE40)은 제2 층간 절연층(24) 및 제1 비아층(25)을 관통하여 제2 커패시터 전극(CE20)을 노출시키는 컨택홀(CTH6)을 통해 제2 커패시터 전극(CE20)에 연결된다.
제2 소스/드레인 도전층 상에는 제2 비아층(26)이 배치된다. 제2 비아층(26) 상에는 제5 커패시터 전극(CE50), 제2 연결 라인(LI10) 및 제3 연결 라인(LI20)이 배치된다. 제5 커패시터 전극(CE50)은 제2 비아층(26) 상에 배치된 애노드 전극(ANO)과 함께 형성될 수 있다. 제5 커패시터 전극(CE50)은 제1 비아층(25) 및 제2 비아층(26)을 관통하여 제3 커패시터 전극(CE30)을 노출시키는 컨택홀(CTH7)을 통해 제3 커패시터 전극(CE20)에 연결된다.
제5 커패시터 전극(CE50) 상에는 화소 정의막(27)이 배치될 수 있다.
버퍼층(21), 게이트 절연층(22), 제1 층간 절연층(23), 제2 층간 절연층(24), 제1 비아층(25), 제2 비아층(26) 및 화소 정의막(27)은 각각 커패시터 전극(CE10, CE20, CE30, CE40, CE50) 사이에, 또는 그 위/아래에 배치된 제1 내지 7 절연층으로 지칭될 수 있다.
제1 연결 라인(LI11)은 제1 비아층(25) 상에 배치된다. 제1 연결 라인(LI11)의 일단은 제4 커패시터 전극(CE40)에 연결되고, 타단은 컨택홀(CTH8)에 의해 노출되는 패드를 갖는다.
제2 연결 라인(LI10)은 제2 비아층(26) 상에 배치된다. 제2 연결 라인(LI10)의 일단은 제1 입력측 연결 패드(PI10)에 연결되고, 타단은 컨택홀(CTH8)에 의해 노출된 제1 연결 라인(LI11)의 패드에 연결된다. 제1 입력측 연결 패드(PI10)는 컨택홀에 형성된 제1 컨택(CNT10)을 통해 제1 입력측 범프(BI10)에 연결된다.
제3 연결 라인(LI20)은 제2 비아층(26) 상에 배치된다. 제3 연결 라인(LI20)의 일단은 제2 입력측 연결 패드(PI20)에 연결되고, 타단은 제5 커패시터 전극(CE50)에 연결된다.
본 발명의 일 실시예에 따르면, 서로 인접한 두 커패시터 전극(CE10, CE20, CE30, CE40, CE50)은 서로 절연되고, 하나의 커패시터 전극(CE10, CE20, CE30, CE40, CE50)을 사이에 둔 두 커패시터 전극(CE10, CE20, CE30, CE40, CE50)은 서로 연결된다. 도 16을 참조하면, 제1, 제3 및 제5 커패시터 전극(CE10, CE30, CE50)은 서로 연결되어 한 입력측 범프(BI20)에 연결된다. 제2 및 제4 커패시터 전극(CE20, CE40)은 서로 연결되어 다른 입력측 범프(BI10)에 연결된다.
따라서, 표시 구동 칩(DDI)에서 본 제1 및 제2 입력측 범프(BI10, BI20) 사이의 정전용량은, 제1 커패시터 전극(CE10)과 제2 커패시터 전극(CE20) 사이에 형성된 제1 정전용량, 제2 커패시터 전극(CE20)과 제3 커패시터 전극(CE30) 사이에 형성된 제2 정전용량, 제3 커패시터 전극(CE30)과 제4 커패시터 전극(CE40) 사이에 형성된 제1 정전용량 및 제4 커패시터 전극(CE40)과 제5 커패시터 전극(CE50) 사이에 형성된 제1 정전용량의 합과 같다.
도 17은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 17을 참조하면, 인쇄 회로 기판(PCB)은 무선 송신 안테나(TA)은 무선 송신 안테나(TA), 무선 데이터 발생부(130), 무선 전원 발생부(150), 전송 판단부(170), 및 송신 제어부(190)를 포함할 수 있다.
송신 제어부(190)는 무선 데이터 발생부(130), 무선 전원 발생부(150), 및 전송 판단부(170)의 전반적인 동작을 제어할 수 있다. 송신 제어부(190)는 입력 영상 데이터(IDi)를 수신하고, 이를 무선 데이터 발생부(130)에 전달할 수 있다. 송신 제어부(190)는 예를 들어, 필요한 경우 입력 영상 데이터(IDi)에 보상, 변환, 또는 보정등과 같은 처리를 수행 하고, 처리된 입력 영상 데이터(IDi)를 무선 데이터 발생부(130)에 출력할 수 있다.
또한, 송신 제어부(190)는 입력 전원(Pi)을 출력할 수 있다. 송신 제어부(190)는 입력 전원(Pi) 직접 생성하거나, 입력 전원(Pi)을 수신 받아 이를 무선 전원 발생부(150)에 전달할 수 있다. 송신 제어부(190)는 예를 들어, 필요한 경우 입력 전원(Pi)에 승압 또는 강압과 같은 처리를 수행하고, 처리된 입력 전원(Pi)를 무선 전원 발생부(150)에 출력할 수 있다.
무선 데이터 발생부(130)는 입력 영상 데이터(IDi)를 수신하고, 입력 영상 데이터(IDi)가 무선 송신 안테나(TA)를 통해 무선 전송될 수 있도록, 입력 영상 데이터(IDi)를 데이터 전송 신호(WDi)로 변환 시킨다. 예를 들어, 데이터 전송 신호(WDi)는 입력 영상 데이터(IDi)에 대응되는 교류의 전류 또는 전압일 수 있다. 본 발명의 일 예로, 데이터 전송 신호(WDi)는 입력 영상 데이터(IDi)의 하이 로직 레벨(예를 들어”1”) 및 로우 로직 레벨(예를 들어 “0”)에 대응되는 교류의 전류 또는 전압값을 가질 수 있다.
무선 전원 발생부(150)는 입력 전원(Pi)을 수신하고, 입력 전원(Pi)이 무선 송신 안테나(TA)를 통해 무선 전송될 수 있도록, 입력 전원(Pi)을 전송 전원(Ps)로 변환 시킨다. 예를 들어, 전송 전원(Ps)은 입력 전원(Pi)에 대응되는 교류의 전류 또는 전압일 수 있다.
무선 송신 안테나(TA)는 데이터 또는 전원을 무선으로 전달하는 기능을 수행할 수 있다. 무선 송신 안테나(TA)는 데이터 전송 신호(WDi)를 수신하고, 데이터 전송 신호(WDi)를 무선 데이터(Wd)로써 무선 전송할 수 있다. 또한, 무선 송신 안테나(TA)는 전송 전원(Ps)을 수신하고, 전송 전원(Ps)를 무선 전원(Wp)로써 무선 전송할 수 있다.
전송 판단부(170)는 무선 데이터(Wd) 및/또는 무선 전원(Wp)이 유효하게 전송되었는지 판단하고, 판단 결과를 송신 제어부(190)에 전달할 수 있다. 전송 판단부(170)는 데이터 전송 신호(WDi) 및/또는 전송 전원(Ps)이 무선 송신 안테나(TA)에 인가 됨에 따라 무선 송신 안테나(TA)에 흐르는 패드 전류(Ip) 또는 인가되는 패드 전압(Vp)을 센싱하고, 패드 전류(Ip) 또는 패드 전압(Vp)을 근거로 무선 데이터(Wd) 및/또는 무선 전원(Wp)이 유효하게 무선 전송되었는지 판단할 수 있다.
표시 패널(DP)은 표시 기판(DS)에 포함된 무선 수신 안테나(RA) 및 복수의 커패시터(C), 표시 구동 칩(DDI)에 포함된 무선 데이터 복원부(230), 무선 전원 복원부(250), 커플링 조절 회로(270), 수신 제어부(290), 게이트 구동부(310), 데이터 구둥보(330), 전원 공급부(350)를 포함할 수 있다. 무선 데이터 복원부(230), 무선 전원 복원부(250), 커플링 조절 회로(270), 수신 제어부(290), 게이트 구동부(310), 데이터 구동부(330) 및 전원 공급부(350)의 구동에 필요한 커패시터(C)와 연결되는 입력측 범프(BI)를 포함한다. 또한, 게이트 구동부(310), 데이터 구동부(330) 및 전원 공급부(350)가 출력하는 게이트 신호, 데이터 신호 및 전원을 화소에 공급하는 출력측 범프(BI)를 포함한다.
무선 수신 안테나(RA)는 무선 데이터(Wd) 및 무선 전원(Wp)을 무선 수신하고, 무선 데이터(Wd)에 응답하여 데이터 수신 신호(Wdr)를 출력하고, 무선 전원(Wp)에 응답하여 (Pr)을 출력할 수 있다. 예를 들어 데이터 수신 신호(Wdr)는 무선 데이터(Wd)에 대응되는 교류의 전류 또는 전압이고, 수신 전원(Pr)은 무선 전원(Wp)에 대응되는 교류의 전류 또는 전압일 수 있다.
무선 데이터 복원부(230)는 데이터 수신 신호(Wdr)를 수신하고, 데이터 수신 신호(Wdr)로부터 복원 영상 데이터(IDrst)를 생성함으로써, 입력 영상 데이터(IDi)를 복원 시킨다. 복원 영상 데이터(IDrst)는 수신 제어부(290) 또는 데이터 구동부(330)에서 처리할 수 있는 형태를 가질 수 있으며, 데이터 수신 신호(Wdr)에 대응되는 하이 로직 레벨 및 로우 로직 레벨을 가질 수 있다. 무선 데이터 복원부(230)는 복원 영상 데이터(IDrst)를 수신 제어부(290)에 출력할 수 있다.
무선 전원 복원부(250)은 수신 전원(Pr)을 수신하고, 수신 전원(Pr)으로부터 복원 전원(Prst)을 생성한다. 복원 전원(Prst)은 수신 제어부(290), 게이트 구동부(310) 또는 데이터 구동부(330)에서 사용할 수 있는 형태를 가질 수 있으며, 직류 전원일 수 있다.
커플링 조절 회로(270)는 무선 수신 안테나(RA)의 공진 주파수를 제어할 수 있다.
무선 송신 안테나(TA) 및 무선 수신 안테나(RA)간의 무선 송신 및 무선 수신의 효율은 무선 송신 안테나(TA) 및 무선 수신 안테나(RA)간의 커플링이 강할수록 증가하며, 이들간의 커플링은 무선 송신 안테나(TA)의 공진 주파수와 무선 수신 안테나(RA)의 공진 주파수가 일치할수록 증가할 수 있다. 무선 수신 안테나(RA)의 공진 주파수는 무선 수신 안테나(RA)의 자기 임피던스에 의해 결정될 수 있다.
표시 기판(DS)에 배치된 구동 회로 소자(GE) 또는 커패시터(C)는, 예를 들어 무선 수신 안테나(RA)의 자기 임피던스를 조절함으로써, 무선 수신 안테나(RA)의 공진 주파수를 제어할 수 있다. 결과적으로, 표시 구동 칩(DDI)은 무선 수신 안테나(RA)의 자기 임피던스, 공진 주파수를 제어함으로써, 무선 송신 안테나(TA) 및 무선 수신 안테나(RA)간의 무선 송신 및 무선 수신을 제어할 수 있다.
수신 제어부(290)는 무선 데이터 복원부(230), 무선 전원 복원부(250), 및 커플링 조절 회로(270)의 전반적인 동작을 제어할 수 있다. 수신 제어부(290)는 복원 영상 데이터(IDrst) 및 복원 전원(Prst)를 수신하고, 이들을 게이트 구동부(310), 데이터 구동부(330) 및 전원 공급부(350)에 전달할 수 있다. 게이트 구동부(310)은 출력측 범프(BO)를 통해 게이트 라인(GL1~GLn)에 게이트 신호를 인가한다. 데이터 구동부(330)는 출력측 범프(BO)를 통해 데이터 라인(DL1~DLn)에 데이터 신호를 인가한다. 전원 공급부(350)는 출력측 범프(BO)를 통해 전원 전압 라인(ELVDDL)에 고전위 전압 전원을 인가할 수 있다. 전원 공급부(350)는 출력측 범프(BO)를 통해 캐소드 전극(CAT)에 저전위 전압 전원을 인가할 수 있다.
표시 구동 칩(DDI)에 포함된 무선 데이터 복원부(230), 무선 전원 복원부(250), 커플링 조절 회로(270), 수신 제어부(290), 게이트 구동부(310), 데이터 구동부(330), 전원 공급부(350)는 각각 입력측 범프(BI)를 통해 적어도 하나의 커패시터(C)에 연결될 수 있다.
예를 들어, 커패시터(C)는 안정적인 전원을 공급하기 위한 일종의 버퍼로서 작용하는 전원 안정용 고용량 커패시터, 고주파 잡음 신호를 제거하기 위한 노이즈 제거 커패시터 및 직류 전압의 레벨을 증가시키는 부스트 컨버터에 사용되는 부스팅 커패시터를 포함할 수 있다.
도 18은 도 17에 도시된 무선 전력 복원부의 개략적인 블록도이다.
무선 전원 복원부(250)는 교류(Pr)를 직류(Pd)로 변환시키는 AC-DC 컨버터(251) 및 직류 전압(Pd)을 변경시키는 DC-DC 컨버터(252)를 포함할 수 있다.
AC-DC 컨버터(251) 및 DC-DC 컨버터(252)의 입/출력 단자는 각각 입력측 범프(BI)를 통해 커패시터(Ca, Cb, Cc)에 연결된다. 커패시터(Ca, Cb, Cc)는 입/출력되는 전원 전압을 안정화하고 노이즈를 제거하는 역할을 할 수 있다. 예를 들어, 커패시터(Ca, Cb, Cc) 각각의 제1 커패시터 전극(CE1)은 서로 다른 3개의 입력측 범프(BI)를 통해 AC-DC 컨버터(251) 및 DC-DC 컨버터(252) 입/출력 단자에 연결된다. 커패시터(Ca, Cb, Cc) 각각의 제2 커패시터 전극(CE1)은 접지된 하나의 공통 입력측 범프(BI)에 연결될 수 있다.
또한, DC-DC 컨버터(252)의 입/출력 단자 사이에 입력측 범프(BI)를 통해 커패시터(Cd, Ce)가 연결된다. 예를 들어, 커패시터(Cd, Ce) 각각의 제1 커패시터 전극(CE1) 및 제2 커패시터 전극(CE2)은 서로 다른 4개의 입력측 범프(BI)를 통해 DC-DC 컨버터(252)에 연결된다. 커패시터(Cd, Ce)는 입력 전압(Pd)을 승/강압 시키는 부스팅 커패시터 또는 차지 펌핑(charge-pumping) 커패시터 역할을 한다.
이상, 첨부된 도면을 참조하여 본 발명의 일 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 일 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
DD: 표시 장치
DP: 표시 패널 DS: 표시 기판
DDI: 표시 구동 칩 BI: 입력측 범프 BO: 출력측 범프
PCB: 인쇄 회로 기판
DE: 구동 회로 소자 RA: 무선 수신 안테나
C, C1, C2, C3, C4, C5, C6: 커패시터
CE1, CE2, CE10, CE20, CE30, CE40, CE50: 커패시터 전극
PI: 입력측 연결 패드 PO: 출력측 연결 패드
LI: 입력측 연결 라인 LO: 출력측 연결 라인

Claims (20)

  1. 화소를 포함하는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 갖는 표시 기판; 및
    상기 표시 기판 상에 배치되는 표시 구동 칩;을 포함하고,
    상기 표시 기판은,
    베이스 기판;
    상기 베이스 기판 상에 배치된 제1 도전층;
    상기 제1 도전층 상에 배치된 제1 절연층; 및
    상기 제1 절연층 상에 배치된 제2 도전층;을 포함하고,
    상기 제1 도전층은 상기 비표시 영역에 제1 커패시터 전극을 포함하고,
    상기 제2 도전층은 상기 비표시 영역에 제2 커패시터 전극을 포함하고,
    상기 제1 및 제2 커패시터 전극은 상기 제1 절연층을 사이에 두고 서로 중첩하여 제1 커패시터를 형성하고,
    상기 제1 및 제2 커패시터 전극은 상기 표시 구동 칩과 연결되고,
    상기 제1 도전층은 상기 비표시 영역에 상기 제1 커패시터 전극과 이격된 제3 커패시터 전극을 포함하고,
    상기 제2 도전층은 상기 비표시 영역에 상기 제2 커패시터 전극과 이격된 제4 커패시터 전극을 포함하고,
    상기 제3 및 제4 커패시터 전극은 상기 제1 절연층을 사이에 두고 서로 중첩하여 제2 커패시터를 형성하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 커패시터 전극은 상기 비표시 영역의 길이 방향에서의 길이가 상기 비표시 영역의 너비 방향에서의 길이보다 더 큰, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 및 제2 커패시터 전극의 상기 비표시 영역의 길이 방향에서의 길이가 상기 비표시 영역의 너비 방향에서의 길이보다 5배 이상 큰, 표시 장치.
  4. 제1 항에 있어서,
    상기 표시 기판은 상기 제2 도전층 상에 배치된 제2 절연층을 더 포함하고,
    상기 표시 구동 칩은 상기 제2 절연층 상에 배치되는, 표시 장치.
  5. 제4 항에 있어서,
    상기 표시 구동 칩은 상기 제2 절연층을 향하는 일면에 배치된 복수의 범프를 포함하고,
    상기 제1 커패시터 전극은 제1 범프에 연결되고,
    상기 제2 커패시터 전극은 상기 제1 범프와 이격된 제2 범프에 연결되는, 표시 장치.
  6. 삭제
  7. 제1 항에 있어서,
    상기 제1 및 제3 커패시터 전극은 상기 비표시 영역의 길이 방향을 따라 배치되고,
    상기 제1 및 제3 커패시터 전극은 상기 비표시 영역의 길이 방향에서 다른 길이를 갖고, 상기 비표시 영역의 너비 방향에서 같은 길이를 갖는, 표시 장치.
  8. 제5 항에 있어서,
    상기 제3 커패시터 전극은 상기 제1 범프에 연결되고,
    상기 제4 커패시터 전극은 상기 제2 범프에 연결되는, 표시 장치.
  9. 제5 항에 있어서,
    상기 제3 커패시터 전극은 상기 제1 및 제2 범프와 이격된 제3 범프에 연결되고,
    상기 제4 커패시터 전극은 상기 제1, 제2 및 제3 범프와 이격된 제4 범프에 연결되는, 표시 장치.
  10. 제5 항에 있어서,
    상기 제3 및 제4 커패시터 전극 중 어느 하나는 상기 제1 및 제2 범프와 이격된 제5 범프에 연결되고,
    상기 제3 및 제4 커패시터 전극 중 다른 하나는 상기 제1 및 제2 범프 중 어느 하나에 연결되는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 및 제2 범프 중 상기 어느 하나는 접지 전압이 인가되는, 표시 장치.
  12. 화소를 포함하는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 갖는 표시 기판; 및
    상기 표시 기판 상에 배치되는 표시 구동 칩;을 포함하고,
    상기 표시 기판은,
    베이스 기판;
    상기 베이스 기판 상에 배치된 제1 도전층;
    상기 제1 도전층 상에 배치된 제1 절연층; 및
    상기 제1 절연층 상에 배치된 제2 도전층;을 포함하고,
    상기 제1 도전층은 상기 비표시 영역에 제1 커패시터 전극을 포함하고,
    상기 제2 도전층은 상기 비표시 영역에 제2 커패시터 전극을 포함하고,
    상기 제1 및 제2 커패시터 전극은 상기 제1 절연층을 사이에 두고 서로 중첩하여 제1 커패시터를 형성하고,
    상기 제1 및 제2 커패시터 전극은 상기 표시 구동 칩과 연결되고,
    상기 표시 기판은,
    상기 제2 도전층 상에 배치된 제3 절연층; 및
    상기 제3 절연층 상에 배치된 제3 도전층;을 더 포함하고,
    상기 제3 도전층은 상기 비표시 영역에 제5 커패시터 전극을 포함하고,
    상기 제2 및 제5 커패시터 전극은 상기 제3 절연층을 사이에 두고 서로 중첩하고, 상기 제5 커패시터 전극은 상기 제1 커패시터 전극과 연결되는, 표시 장치.
  13. 제12 항에 있어서,
    상기 표시 기판은,
    상기 제3 도전층 상에 배치된 제4 절연층; 및
    상기 제4 절연층 상에 배치된 제4 도전층;을 더 포함하고,
    상기 제4 도전층은 상기 비표시 영역에 제6 커패시터 전극을 포함하고,
    상기 제5 및 제6 커패시터 전극은 상기 제4 절연층을 사이에 두고 서로 중첩하고, 상기 제6 커패시터 전극은 상기 제2 커패시터 전극과 연결되는, 표시 장치.
  14. 제1 항에 있어서,
    상기 표시 장치는 상기 표시 기판의 배면에 배치된 인쇄 회로 기판을 더 포함하고,
    상기 인쇄 회로 기판은 무선 송신 안테나를 포함하고,
    상기 표시 기판은 상기 비표시 영역에 상기 무선 송신 안테나와 커플링되는 무선 수신 안테나를 포함하는, 표시 장치.
  15. 제14 항에 있어서,
    상기 무선 수신 안테나는 상기 무선 송신 안테나로부터 영상 데이터 신호 및 전원을 무선으로 수신하고, 수신한 상기 영상 데이터 신호 및 전원을 상기 표시 구동 칩으로 전달하는, 표시 장치.
  16. 제14 항에 있어서,
    상기 제1 및 제2 도전층 중 적어도 하나는 상기 무선 수신 안테나를 포함하는, 표시 장치
  17. 제14 항에 있어서,
    상기 무선 수신 안테나는 상기 제1 커패시터와 연결되는, 표시 장치.
  18. 제1 항에 있어서,
    상기 표시 구동 칩은 DC-DC 컨버터를 포함하고,
    상기 제1 커패시터는 상기 DC-DC 컨버터에 연결되는, 표시 장치.
  19. 제1 항에 있어서,
    상기 표시 구동 칩은 데이터 구동부를 포함하고,
    상기 제1 커패시터는 상기 데이터 구동부에 연결되는, 표시 장치.
  20. 제1 항에 있어서,
    상기 표시 구동 칩은 전원 공급부를 포함하고,
    상기 제1 커패시터는 상기 전원 공급부에 연결되는, 표시 장치.
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