KR102575373B1 - 내방사선 래치 회로 - Google Patents

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Abstract

내방사선 전자 시스템이 개시된다. 내방사선 전자 시스템은 재구성가능 아날로그 회로 블록, 디지털 구성 논리 회로 블록, 및 재구성가능 아날로그 회로 블록과 디지털 구성 논리 회로 블록 사이를 연결하는 내방사선 격리 래치 회로를 포함한다. 재구성가능 아날로그 회로 블록은 다수의 아날로그 입력단 및 출력단을 포함한다. 디지털 구성 논리 회로 블록은, 구성 데이터의 세트를 통하여 재구성가능 아날로그 회로 블록의 다양한 기능성을 제어하기 위한 다수의 디지털 입력단 및 출력단을 포함한다. 구성 데이터가 SEU에 의해 손상되면, 내방사선 격리 래치 회로는 구성 데이터가 재구성가능 아날로그 회로 블록에 입력되는 것을 막는다.

Description

내방사선 래치 회로
본 발명은 일반적으로 전자 회로에 관한 것이고, 특히 디지털 회로의 세트를 아날로그 회로의 세트로부터 격리시키기 위한 내방사선 래치 회로에 관한 것이다.
일반적으로 말하면, 단일 이벤트 업셋(SEU)은 전자 디바이스 내의 집적 회로 안의 알파 입자, 중성자, 이온 또는 전자기 방사선에 의해 초래되는 상태의 변화이다. 집적 회로는 필드 프로그램가능 게이트 어레이(FPGA) 또는 주문형 집적회로(ASIC)일 수 있고, 전자 디바이스는 다수의 전자 디바이스를 가지는 더 큰 시스템의 일부일 수 있다. SEU에 의해서 집적 회로, 전자 디바이스 및/또는 전체 시스템의 오류, 오동작, 및/또는 고장이 일어날 수 있다.
SEU에 의해 생기는 오류는 정정가능한 오류(즉, 소프트 오류)이거나 정정불가능한 오류(즉, 치명적 오류)일 수 있다. 전자 디바이스의 경우, SEU 레이트는 전자 디바이스 내의 메모리 디바이스의 양에 비례할 수 있다. FPGA의 경우, SEU 레이트는 FPGA 내의 구성 메모리의 양에 비례할 수 있다. 메모리의 양이 많은 경우에도, 작은 퍼센트의 SEU가 전자 디바이스에 오동작이 생기게 할 수 있다. 그러므로, 독립형 유닛으로서 또는 시스템의 일부로서 많은 수의 전자 디바이스가 있는 경우에, 적은 양의 SEU가 있어도 전자 디바이스 또는 시스템의 사용자들의 신뢰도에 문제를 일으킬 수 있다.
방사선 레벨이 상대적으로 센 위성 궤도 우주와 같은 특정한 환경에서, 집적 회로는 SEU 및/또는 소프트 오류에 더 많이 노출될 수 있다. 결과적으로, 우주 환경에서 채용될 내방사선 전자 시스템을 제공하는 것이 바람직하다.
본 발명의 일 실시형태에 따르면, 내방사선 전자 시스템은 재구성가능 아날로그 회로 블록, 디지털 구성 논리 회로 블록, 및 재구성가능 아날로그 회로 블록 및 디지털 구성 논리 회로 블록 사이를 연결하는 내방사선 격리 래치 회로를 포함한다. 재구성가능 아날로그 회로 블록은 다수의 아날로그 입력단 및 출력단을 포함한다. 디지털 구성 논리 회로 블록은 구성 데이터의 세트를 통해서 재구성가능 아날로그 회로 블록의 다양한 기능성을 제어하기 위한 다수의 디지털 입력단 및 출력단을 포함한다. 구성 데이터가 SEU에 의해 손상되었으면, 내방사선 격리 래치 회로는 구성 데이터가 재구성가능 아날로그 회로 블록에 입력되는 것을 막는다.
본 명세서에서 설명되는 특징과 장점은 포괄적인(all-inclusive) 것이 아니고, 특히, 많은 추가적인 특징과 장점이 도면, 명세서, 및 청구항을 기초로 당업자에게 명백해질 것이다. 더욱이, 명세서에서 사용되는 용어가 쉽게 읽히고 정보를 제공하기 위하여 주로 선택되었고, 본 발명의 기술 요지의 범위를 한정하려는 것이 아님에 주의해야 한다.
본 발명 그 자체 및 본 발명의 용도, 추가적인 목적 및 장점은 첨부 도면과 함께 예시적인 실시형태의 후속하는 상세한 설명을 참조하면 가장 잘 이해될 것이다:
도 1은 종래 기술에 따른, 디지털 회로의 그룹에 커플링된 아날로그 회로의 그룹을 가지는 전자 시스템의 블록도이다;
도 2는 일 실시형태에 따른, 디지털 회로의 그룹에 커플링된 아날로그 회로의 그룹을 가지는 전자 시스템의 블록도이다; 그리고
도 3은 일 실시형태에 따른, 도 2의 전자 시스템 내의 내방사선 격리 래치 회로의 회로도이다.
이제 도면들과 특히 도 1을 참조하면, 종래 기술에 따른, 디지털 회로에 커플링된 아날로그 회로를 가지는 전자 시스템의 블록도가 도시된다. 도시된 바와 같이, 전자 시스템(10)은 구성 입력/출력 인터페이스(14)를 통해 재구성가능 아날로그 회로 블록(15)에 커플링된 디지털 구성 논리 회로 블록(11)을 포함한다. 디지털 구성 논리 회로 블록(11)은 디지털 입력단/출력단(12)을 포함한다. 이와 유사하게, 재구성가능 아날로그 회로 블록(15)은 아날로그 입력단/출력단(16)을 포함한다. 구성 입력/출력 인터페이스(14)는 디지털 구성 논리 회로 블록(11) 및 재구성가능 아날로그 회로 블록(15) 사이의 통신을 제공한다.
재구성가능 아날로그 회로 블록(15)은 특정 아날로그 입력/출력 기능을 수행하도록 구성될 수 있다. 이것은, 디지털 입력단/출력단(12)에 의해 입력된 디지털 입력에 기반하여, 디지털 구성 논리 블록(11) 및 구성 입력/출력 인터페이스(14)를 사용함으로써 달성된다. 그러나, 디지털 구성 논리 블록(11) 및 구성 입력/출력 인터페이스(14)는 단일 이벤트 업셋(SEU)을 겪을 수 있고, 이것이 전자 시스템(10)에 오류, 오동작, 및/또는 고장이 생기게 할 수 있다.
이제 도 2를 참조하면, 일 실시형태에 따라서 디지털 회로 블록에 커플링된 아날로그 회로 블록을 가지는 전자 시스템의 블록도가 도시된다. 도시된 바와 같이, 전자 시스템(20)은 내방사선 격리 래치 회로(24)를 통해서 재구성가능 아날로그 회로 블록(25)에 커플링된 디지털 구성 논리 회로 블록(21)을 포함한다. 디지털 구성 논리 회로 블록(21)은, 예를 들어 조인트 테스크 액션 그룹(Joint Test Action Group; JTAG) 디바이스, 필드 프로그램가능 게이트 어레이(FPGA) 및/또는 주문형 집적회로(ASIC)일 수 있다. 디지털 구성 논리 회로 블록(21)은 디지털 입력단/출력단(22)을 포함하고, 재구성가능 아날로그 회로 블록(25)은 아날로그 입력단/출력단(26)을 포함한다. 내방사선 격리 래치 회로(24)는 디지털 구성 논리 회로 블록(21)과 재구성가능 아날로그 회로 블록(25) 사이에 통신을 제공한다. 재구성가능 아날로그 회로 블록(25)은 디지털 입력단/출력단(22)을 통해 입력된 디지털 입력에 기반하여, 디지털 구성 논리 블록(21) 및 내방사선 격리 래치 회로(24)를 사용함으로써 특정 아날로그 입력/출력 기능을 수행하도록 구성될 수 있다.
내방사선 격리 래치 회로(24)는 SEU에 의해 생긴 오류 구성 데이터가 구성 논리 블록(21)으로부터 재구성가능 아날로그 회로 블록(25)으로 전달되지 않을 것을 보장함으로써, 디지털 구성 논리 블록(21) 및 전자 시스템(20)에 대해 필요한 SEU 보호를 제공한다. 다르게 말하면, 디지털 구성 논리 블록(21)에 알파 입자, 중성자, 이온 또는 전자기 방사선이 충돌한 결과 디지털 구성 논리 블록(21)에 의해 오류 구성 데이터가 생성되면, 내방사선 격리 래치 회로(24)는 그러한 오류 구성 데이터가 재구성가능 아날로그 회로 블록(25)으로 전송되어 재구성가능 아날로그 회로 블록(25)이 알 수 없는 결과를 일으키거나 심지어 오동작을 일으키게 하지 않도록 보장할 것이다. 또한, 내방사선 격리 래치 회로(24) 자체 내의 데이터도 역시 SEU의 영향으로부터 보호된다.
이제 도 3을 참조하면, 일 실시형태에 따른 내방사선 격리 래치 회로(24)의 회로도가 도시된다. 도시된 바와 같이, 내방사선 격리 래치(24)는 p-채널 디바이스(30-32), n-채널 디바이스(33-35), 및 인버터(36-39)를 포함한다. P-채널 디바이스(30-31) 및 n-채널 디바이스(34-35)는 Vdd 및 Vss 사이에서 직렬 연결된다. p-채널 디바이스(30-31)의 보디는 Vdd에 연결된다. n-채널 디바이스(34-35)의 보디는 Vss에 연결된다. P-채널 디바이스(32) 및 n-채널 디바이스(33)는 병렬 연결되어 송신 게이트를 형성한다. P-채널 디바이스(30) 및 n-채널 디바이스(35)는 내방사선 격리 래치 회로(24)를 위한 피드백 인버터를 함께 형성한다.
내방사선 격리 래치 회로(24)의 격리 입력단(41)은 p-채널 디바이스(31)의 게이트 및 n-채널 디바이스(33)의 게이트에 인버터(37)를 통해 연결된다. 격리 입력단(41)은 또한 p-채널 디바이스(32)의 게이트 및 n-채널 디바이스(34)의 게이트에 직접 연결된다.
내방사선 격리 래치 회로(24)의 데이터 입력단(42)은, p-채널 디바이스(32) 및 n-채널 디바이스(33)에 의해 형성된 송신 게이트에 인버터(36)를 통해 연결된다. p-채널 디바이스(32) 및 n-채널 디바이스(33)에 의해 형성된 송신 게이트의 출력단은, p-채널 디바이스(31) 및 n-채널 디바이스(34) 사이의 노드 및 인버터(38)의 입력단 및 인버터(39)의 입력단에 직접 연결된다.
인버터(38)의 출력단은 p-채널 디바이스(30)의 게이트 및 n-채널 디바이스(35)의 게이트에 저항기(R)를 통해 연결된다. 저항기(R)는 커패시터(C)를 통해 접지에 연결된다. 인버터(39)의 출력단은 내방사선 격리 래치 회로(24)에 대한 데이터 출력단(43)을 제공한다.
내방사선 격리 래치 회로(24)에 대한 데이터 쓰기 사이클을 개시하기 위하여(즉, 데이터를 데이터 입력단(42)으로부터 내방사선 격리 래치 회로(24)로 전달하기 위하여), 격리 입력단(41)은 논리 0으로 설정되고, 그러면 p-채널 디바이스(32) 및 n-채널 디바이스(33)에 의해 형성되는 송신 게이트가 턴온되고 p-채널 디바이스(31) 및 n-채널 디바이스(34)가 턴오프된다. 이러한 시점에서, 데이터 입력단(42)에 있는 데이터가 인버터(36), p-채널 디바이스(32) 및 n-채널 디바이스(33)에 의해 형성되는 송신 게이트, 및 인버터(39)를 통해 내방사선 격리 래치(24)로 전송될 수 있고, 데이터 출력단(43)에 나타나게 된다. 동시에, 데이터 입력단(42)에 있는 데이터는 인버터(38)를 통해 p-채널 디바이스(30) 및 n-채널 디바이스(35)에 의해 형성되는 피드백 인버터로도 전송될 것이다.
내방사선 격리 래치 회로(24)에 대한 데이터 홀드 사이클을 개시하기 위하여(즉, 데이터 입력단(42)에 있는 데이터가 내방사선 격리 래치 회로(24) 내로 입력되는 것을 차단하기 위하여), 격리 입력단(41)이 논리 1로 설정되고, 그러면 p-채널 디바이스(32) 및 n-채널 디바이스(33)가 턴오프되며 p-채널 디바이스(31) 및 n-채널 디바이스(34)가 턴온된다. 이러한 시점에서, p-채널 디바이스(32) 및 n-채널 디바이스(33)에 의해 형성되는 송신 게이트가 턴오프되기 때문에, 데이터 입력단(42)에 있는 데이터는 내방사선 격리 래치(24)로 전송되지 않을 것이다. 동시에, p-채널 디바이스(30) 및 n-채널 디바이스(35)에 의해 형성되는 피드백 인버터 내에서 홀딩되는 데이터는 인버터(39)를 통해 데이터 출력단(43)으로 전송될 것이다.
저항기(R) 및 커패시터(C)는, 저항기(R) 및 커패시터(C)의 RC 시상수를 SEU의 지속시간보다 길게 설정함으로써, 내방사선 격리 래치 회로(24)를 위해 필요한 SEU 저항성(hardening)을 제공한다. 저항기(R)의 저항은, 예를 들어 50 kΩ일 수 있고, 커패시터(C)의 커패시턴스는, 예를 들어 0.05 pF일 수 있다. 저항기(R) 및 커패시터(C)의 RC 시상수가 SEU의 지속시간보다 길기 때문에, 내방사선 격리 래치 회로(24)는 SEU에 의해 영향받지 않을 것이다.
설명된 바와 같이, 본 발명은 디지털 회로 블록을 아날로그 회로 블록으로부터 격리시키기 위한 내방사선 격리 래치 회로를 제공한다.
본 발명이 바람직한 실시형태를 참조하여 특정하게 도시되고 설명되었지만, 본 발명의 사상 및 범위로부터 벗어나지 않으면서 형태상 그리고 세부 사항에 있어서의 다양한 변화들이 실시예들에 가해질 수도 있다는 것이 당업자들에게 이해될 것이다.

Claims (12)

  1. 전자 시스템으로서,
    복수 개의 아날로그 입력단 및 출력단을 가지는 재구성가능 아날로그 회로 블록;
    상기 재구성가능 아날로그 회로 블록의 다양한 기능성을 구성 데이터의 세트를 통해서 제어하기 위한, 복수 개의 디지털 입력단 및 출력단을 가지는 디지털 구성 논리 회로 블록; 및
    상기 구성 데이터의 세트가 단일 이벤트 업셋(single event upset; SEU)에 의하여 손상되었으면, 상기 구성 데이터의 세트가 상기 재구성가능 아날로그 회로 블록에 입력되는 것을 막기 위하여 상기 재구성가능 아날로그 회로 블록과 상기 디지털 구성 논리 회로 블록 사이를 연결하는 내방사선(radiation-hardened) 격리 래치 회로를 포함하고,
    상기 내방사선 격리 래치 회로는 데이터 입력단 및, 상기 데이터 입력단에서의 데이터가 상기 내방사선 격리 래치 회로 내로 진입하는 것을 제어하기 위한 격리 입력단을 포함하며,
    상기 데이터 입력단은 송신 게이트 및 피드백 인버터에 커플링되는, 전자 시스템.
  2. 제 1 항에 있어서,
    상기 피드백 인버터는 데이터 출력단에 커플링되는, 전자 시스템.
  3. 제 2 항에 있어서,
    상기 피드백 인버터는 피드백 경로에 있는 저항기 및 커패시터에 연결되는, 전자 시스템.
  4. 제 3 항에 있어서,
    상기 저항기 및 상기 커패시터는 상기 SEU의 지속시간보다 긴 시상수를 가지는, 전자 시스템.
  5. 제 1 항에 있어서,
    상기 디지털 구성 논리 회로 블록은 조인트 테스트 액션 그룹(Joint Test Action Group) 디바이스인, 전자 시스템.
  6. 제 1 항에 있어서,
    상기 디지털 구성 논리 회로 블록은 필드 프로그램가능 게이트 어레이인, 전자 시스템.
  7. 제 1 항에 있어서,
    상기 디지털 구성 논리 회로는 주문형 집적 회로인, 전자 시스템.
  8. 내방사선 격리 래치 회로로서,
    데이터 입력단 및 격리 입력단;
    상기 데이터 입력단에 연결되는 송신 게이트 - 상기 송신 게이트는 상기 격리 입력단에 의해 제어됨 -;
    상기 송신 게이트에 연결되는 피드백 인버터 - 상기 피드백 인버터는 상기 데이터 입력단으로부터 입력되는 데이터를 유지함 -;
    양자 모두 상기 피드백 인버터에 연결되는 저항기 및 커패시터 - 상기 저항기 및 상기 커패시터는 SEU의 지속시간보다 긴 시상수를 가짐 -; 및
    상기 피드백 인버터에 연결되는 데이터 출력단을 포함하는, 내방사선 격리 래치 회로.
  9. 제 8 항에 있어서,
    상기 송신 게이트는 병렬 연결된 p-채널 및 n-채널 디바이스에 의해 형성되는, 내방사선 격리 래치 회로.
  10. 제 8 항에 있어서,
    상기 피드백 인버터는 파워와 접지 사이에 연결된 p-채널 및 n-채널 디바이스에 의해 형성되는, 내방사선 격리 래치 회로.
  11. 삭제
  12. 삭제
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