KR102573099B1 - 반도체 회로 차단기 및 그 반도체 회로 차단기의 과전압 억제부 - Google Patents

Abstract

본 발명은 전력용 반도체 스위치를 이용하는 반도체 회로 차단기에 구비되는 과전압 억제부에 대한 것으로, 인쇄회로기판의 제1면에 배치되며 적어도 하나의 과전압 억제 소자를 포함하는 과전압 억제 소자부와, 상기 과전압 억제 소자부와 연결되며 상기 인쇄회로기판의 제1면에 패터닝(patterning)된 패턴 퓨즈와, 하우징(housing)을 형성하며 상기 패턴 퓨즈 및 상기 과전압 억제 소자부가 배치된 상기 인쇄회로기판의 제1면을 커버하는 제1 케이스 및, 상기 패턴 퓨즈와 연결되는 리드선을 포함하며, 상기 리드선은, 상기 인쇄회로기판을 관통하여, 상기 인쇄회로기판의 제1면과 다른 상기 인쇄회로기판의 제2면과 연결되도록 형성되는 것을 특징으로 한다.

Description

반도체 회로 차단기 및 그 반도체 회로 차단기의 과전압 억제부{SSCB(SOLID STATE CIRCUIT BREAKER) AND OVERVOLTAGE SUPPRESSOR OF THE SSCB}

본 발명은 전력용 반도체 스위치를 이용하는 반도체 회로 차단기에 대한 것으로, 특히 반도체 회로 차단기에서 발생하는 과전압을 억제하기 위한 과전압 억제부에 대한 것이다.

전력을 공급하는 전력 계통에서 고장이 발생하게 되면, 전력 계통을 통해 과전류 또는 사고 전류 등 이상 전류가 부하로 유입될 수 있다. 그리고 유입된 이상 전류는 부하의 소손을 야기할 수 있다. 따라서 전력 계통의 고장이 발생하는 경우 상기 이상 전류가 부하로 유입되는 것을 차단하기 위하여 전력 계통으로부터 부하를 차단하는 회로 차단기(Circuit Breaker)가 사용될 수 있다.

종래 기계식 차단기의 경우 회로가 차단될 때까지 수십 msec의 비교적 긴 시간이 소요되며, 그 시간동안 이상 전류가 부하로 유입된다는 문제가 있었다. 따라서 요즈음에는 대전류의 도통이 가능하고, 고속의 스위칭 주파수를 가지는 전력용 반도체로 이루어지는 스위치를 포함하여 고속의 전류 차단이 가능한 반도체 회로 차단기(SSCB)가 사용되고 있다.

통상적인 반도체 회로 차단기는, 전원측(전력 계통)과 부하 사이에 배치되는 적어도 하나의 반도체 스위치로 구성될 수 있다. 그리고 전원측 또는 부하측에서 고장이 발생하면, 상기 전력용 반도체 스위치가 오프(off)되어 전원측과 부하측의 연결을 차단할 수 있다. 따라서 부하측 또는 전원측으로 이상 전류가 유입되는 것을 방지할 수 있다.

그런데 이처럼 반도체 스위치를 통해 회로를 단선시키는 경우, 이미 유입된 전류로 인하여 상기 전력용 반도체 스위치 양단의 전압이 상승할 수 있다. 그리고 상기 잔류 전류에 따른 전압이 일정 수준을 넘는 경우, 과전압으로 인해 회로 차단기 내부의 구성요소가 손상될 수 있다.

이에 회로 차단기 내부의 보호를 위해 상기 잔류 전류를 소진시키기 위한 다양한 방안이 대두되었으며, 이러한 방안의 예로서 도 1에서 보이고 있는 바와 같이, TVS(Transient Voltage Suppressor) 다이오드(110) 또는 제너 다이오드와 같은, 과전압을 흡수할 수 있는 소자(이하 과전압 억제 소자)를, 상기 전력용 반도체 스위치(100) 양단에 연결하는 방안이 대두되었다. 이 경우 상기 과전압 억제 소자(110)는 상기 잔류 전류에 의해 발생하는 과전압을 효과적으로 흡수함으로써 과전압에 의한 내부 손상을 방지할 수 있었으며, 그 부피가 매우 작아 회로 차단기의 크기를 크게 줄일 수 있다는 장점이 있다.

그런데 상기 과전압 억제 소자(110)는 흡수를 통해 억제 가능한 전압의 크기가 한정되어 있다. 따라서 잔류 전류에 의해 발생하는 전압이 한계 수준을 넘는 경우, 과전압 억제 소자(110)는 이를 흡수하지 못하고 손상될 가능성이 있다. 그리고 과전압 억제 소자(110)가 손상되면, 과전압 억제 소자(110)의 아이솔레이터(Isolator) 래치(latch)가 오픈되어 아크(Arc)가 발생할 수 있다. 그리고 아크가 발생하는 경우, 아크로 인해 과전압 억제 소자(110) 뿐만 아니라, 회로 차단기 내부의 구성요소들이 손상될 수 있다는 문제점이 있다.

이에, 한계 이상의 과전압으로 인한 과전압 억제 소자(110)의 파손 및 회로 차단기 내부 구성요소의 손상을 방지하기 위하여, 일정 수준 이상의 과전압이 인가되면 상기 과전압 억제 소자(110)와의 연결을 차단하는 방안이 고안되었다. 이러한 고안의 일환으로 온도 퓨즈(fuse)를 이용하여 반도체 스위치부(100)의 양단과 과전압 억제 소자(110) 사이를 연결하는 방안이 대두되었다. 상기 온도 퓨즈는 온도에 의해 용단되는 퓨즈로서, 과전압에 의해 과전압 억제 소자(110) 주변의 온도가 증가하면 용단되어 과전압 억제 소자를 회로로부터 차단하고, 이에 과전압 억제 소자(110)를 보호할 수 있다.

그런데 온도 퓨즈는 용단이 발생하면 용단된 퓨즈의 양 단면 사이에 형성된 고압의 전위차가 발생할 수 있으며, 이로 인해 방전 현상, 즉 아크가 발생할 수 있다. 이에 통상적인 온도 퓨즈는, 퓨즈 용단시에 발생할 수 있는 아크를 흡수하기 위한 보호재가, 리드선 및, 양쪽 리드선 사이를 연결하는 가용체 주변을 감싸도록 형성된다.

도 2는 이러한 통상적인 온도 퓨즈의 구성을 보이고 있는 것이다. 도 2에서 보이고 있는 온도 퓨즈의 구성과 같이, 통상적인 온도 퓨즈는 양쪽 리드선(201, 202) 사이에 가용체로서 역융합금(200)을 접합하고, 동작 성능을 유지하기 위한 특수 수지(210)를 도포 및, 이를 절연 재질의 케이스(230)로 밀봉한 것이다. 그리고 아크에 대한 보호재(220)로서, 절연재를 상기 케이스(230) 내부, 즉 특수 수지(210)와 케이스(230) 사이의 공간에 채움으로써, 퓨즈의 용단시에 발생하는 아크가 상기 케이스(230) 내부의 보호재를 통해 흡수될 수 있도록 한 것이다.

한편, 용단된 퓨즈의 양 단면 사이의 전위차가 크면 클수록 더 강한 아크가 발생될 수 있다. 따라서 고전압일수록 아크를 완전히 흡수하기 위해서는 더 많은 보호재가 요구된다. 따라서 반도체 스위치부(100) 양단의 전압이 높을수록 더 많은 양의 보호재를 수용하기 위해 더 큰 크기의 퓨즈가 요구될 수 있다. 그러므로 요구되는 퓨즈의 크기에 따라, 과전압 억제 소자(110)를 포함하는 반도체 회로 차단기의 크기 역시 커진다는 문제가 있다.

본 발명은 회로 차단기의 크기를 보다 소형화하면서도 잔류 전류에 의해 야기되는 과전압으로부터 회로 내부를 보호할 수 있는 과전압 억제 소자를 구비하는 반도체 회로 차단기를 제공하는 것이다.

또한 본 발명은, 소형의 크기를 유지하면서, 억제 가능한 한계 이상의 과전압 발생시 단선되어 내부에 구비된 과전압 억제 소자들을 보호할 뿐만 아니라, 상기 단선으로 인해 발생하는 아크로부터 회로 차단기 내부의 구성요소들을 보호할 수 있는 소형화된 과전압 억제부를 구비하는 반도체 회로 차단기를 제공하는 것이다.

상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 본 발명의 실시 예에 따른 반도체 회로 차단기의 과전압 억제부는, 인쇄회로기판의 제1면에 배치되며 적어도 하나의 과전압 억제 소자를 포함하는 과전압 억제 소자부와, 상기 과전압 억제 소자부와 연결되며 상기 인쇄회로기판의 제1면에 패터닝(patterning)된 패턴 퓨즈와, 하우징(housing)을 형성하며 상기 패턴 퓨즈 및 상기 과전압 억제 소자부가 배치된 상기 인쇄회로기판의 제1면을 커버하는 제1 케이스 및, 상기 패턴 퓨즈와 연결되는 리드선을 포함하며, 상기 리드선은, 상기 인쇄회로기판을 관통하여, 상기 인쇄회로기판의 제1면과 다른 상기 인쇄회로기판의 제2면과 연결되도록 형성되는 것을 특징으로 한다.

일 실시 예에 있어서, 상기 과전압 억제부는, 상기 리드선을 포함하며, 상기 인쇄회로기판의 제2면에 형성되고, 상기 반도체 회로 차단기의 회로소자들이 배치된 상기 반도체 회로 차단기의 주인쇄회로기판으로부터 돌출된 리드 연결선이 인입되는 리드선 인입부를 더 포함하고, 상기 리드 연결선은, 상기 주인쇄회로기판을 관통하여 상기 주인쇄회로기판의 회로 소자들이 배치된 제1면과 상기 주인쇄회로기판의 제1면과 다른 제2면을 연결하며, 상기 주인쇄회로기판의 제2면에서 돌출되고, 상기 리드선 인입부로 인입되는 경우 상기 리드선 인입부의 리드선과 연결되는 것을 특징으로 한다.

일 실시 예에 있어서, 상기 리드 연결선은, 적어도 하나의 전력용 반도체 스위치를 포함하는 상기 반도체 회로 차단기의 반도체 스위치부 일단에 연결되는 것을 포함하는 것을 특징으로 한다.

일 실시 예에 있어서, 상기 과전압 억제부는, 상기 리드 연결선이 상기 리드선 인입부로 인입되도록 상기 주인쇄회로기판의 제2면에 배치되며, 상기 주인쇄회로기판 제2면과, 상기 인쇄회로기판의 제2면은 서로 마주보도록 배치되는 것을 특징으로 한다.

일 실시 예에 있어서, 상기 과전압 억제부는, 상기 인쇄회로기판의 제2면을 커버하여 상기 주인쇄회로기판의 제2면과 상기 인쇄회로기판의 제2면 사이를 차단하며, 상기 리드선 인입부가 관통되는 관통홀을 포함하는 제2 케이스를 포함하는 것을 특징으로 한다.

일 실시 예에 있어서, 상기 제2 케이스는, 하우징을 형성하며, 상기 인쇄회로기판의 제2면과 상기 제2 케이스의 하우징 사이에, 상기 패턴 퓨즈의 용단시 발생하는 아크가 방전될 일정한 크기의 밀폐된 내부 공간을 형성하는 것을 특징으로 한다.

일 실시 예에 있어서, 상기 제1 케이스와 제2 케이스 중 적어도 하나는, 난연성 재질로 형성되는 것을 특징으로 한다.

일 실시 예에 있어서, 상기 제1 케이스와 제2 케이스 중 적어도 하나는, 에폭시 함침으로 형성되는 것을 특징으로 한다.

일 실시 예에 있어서, 상기 인쇄회로기판 및 상기 인쇄회로기판에 구비되는 소자들은 에폭시 함침으로 형성되는 것을 특징으로 한다.

일 실시 예에 있어서, 상기 과전압 억제 소자부는, 복수의 과전압 억제 소자가 직렬로 연결되는 과전압 억제 소자열을 복수개 포함하며, 상기 패턴 퓨즈는, 상기 복수의 과전압 억제 소자열 사이를 연결하여, 상기 복수의 과전압 억제 소자열을 병렬로 연결시키는 것을 특징으로 한다.

상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 본 발명의 실시 예에 따른 반도체 회로 차단기는, 적어도 하나의 전력용 반도체 스위치를 포함하는 반도체 스위치부와, 상기 반도체 스위치부의 양단과 연결되며, 상기 반도체 회로 차단기의 인쇄회로기판을 관통하여 상기 전력용 반도체 스위치가 배치된 상기 인쇄회로기판의 제1면과 상기 전력용 반도체 스위치가 배치되지 않은 제2면을 연결하는 복수의 리드선과, 상기 인쇄회로기판 제2면에 배치되며, 상기 복수의 리드선을 통해 상기 반도체 스위치부와 병렬로 연결되어 회로 연결이 차단될 때 상기 반도체 스위치부의 양단에서 발생하는 잔류 전류에 의한 전압 상승을 억제하는 과전압 억제 소자 및, 상기 복수의 리드선 각각과 상기 과전압 억제 소자의 양단 사이를 연결하며, 상기 인쇄회로기판 제2면에 패터닝(patterning)된 복수의 퓨즈를 포함하는 것을 특징으로 한다.

일 실시 예에 있어서, 상기 과전압 억제 소자 및 상기 복수의 퓨즈가 패터닝된 상기 인쇄회로기판 제2면의 일 영역을 커버하며, 난연성 재질로 형성된 제1 케이스를 더 포함하는 것을 특징으로 한다.

일 실시 예에 있어서, 상기 과전압 억제 소자 및 상기 복수의 퓨즈가 패터닝된 상기 인쇄회로기판의 제2면의 일 영역에 대응하는 상기 인쇄회로기판 제1면의 일 영역을 커버하며, 난연성 재질로 형성된 제2 케이스를 더 포함하는 것을 특징으로 한다.

일 실시 예에 있어서, 상기 인쇄회로기판은, 상기 과전압 억제 소자 및 상기 복수의 퓨즈가 패터닝된 제1 영역과, 상기 반도체 회로 차단기의 다른 회로소자들이 배치되는 제2 영역으로 구획되며, 상기 제1 영역과 제2 영역은, 회로소자들이 상기 인쇄회로기판의 서로 다른 면에 배치되는 것을 특징으로 한다.

일 실시 예에 있어서, 상기 과전압 억제 소자는, 복수의 과전압 억제 소자가 직렬로 연결되는 과전압 억제 소자열을 복수개 포함하며, 상기 복수의 퓨즈는, 상기 복수의 과전압 억제 소자열 사이를 연결하여, 상기 복수의 과전압 억제 소자열을 병렬로 연결시키는 것을 특징으로 한다.

본 발명에 따른 반도체 회로 차단기 및, 그 반도체 회로 차단기의 과전압 억제부의 효과에 대해 설명하면 다음과 같다.

본 발명의 실시 예들 중 적어도 하나에 의하면, 본 발명은 인쇄회로기판(PCB(Printed Circuit Board))이 패터닝된 퓨즈(이하 패턴 퓨즈)를 포함하도록 하고, 상기 패턴 퓨즈를 통해 적어도 하나의 과전압 억제 소자를 연결함으로써 퓨즈의 크기를 크게 줄일 수 있도록 한다. 이에 따라 본 발명은 한계 이상의 과전압으로부터 과전압 억제 소자들을 보호할 수 있을 뿐만 아니라, 회로 차단기의 크기를 소형화시킬 수 있다는 효과가 있다.

또한 본 발명의 실시 예들 중 적어도 하나에 의하면, 본 발명은 상기 패턴 퓨즈 및, 상기 패턴 퓨즈로 연결된 적어도 하나의 과전압 억제 소자를 난연성 재질의 케이스로 커버(cover)하여, 상기 퓨즈의 용단으로 인해 발생하는 아크가 과전압 억제부 외부로 유출되지 않도록 한다. 이에 따라 본 발명은 퓨즈 단선으로 인해 발생하는 아크로부터 회로 차단기 내부의 구성요소들을 보호하면서도 회로 차단기의 크기를 소형화시킬 수 있다는 효과가 있다.

또한 본 발명의 실시 예들 중 적어도 하나에 의하면, 본 발명은 상기 패턴 퓨즈 및, 상기 패턴 퓨즈로 연결된 적어도 하나의 과전압 억제 소자를 회로 차단기의 다른 구성요소들이 배치된 인쇄회로기판의 제1면과 다른 제2면에 배치되도록 하여, 상기 퓨즈의 용단으로 인해 발생하는 아크로부터 회로 차단기 내부의 구성 요소들을 보호하면서도 회로 차단기의 크기를 소형화시킬 수 있다는 효과가 있다.

도 1은 과전압 억제 소자를 포함하는 반도체 회로 차단기의 구성도이다.
도 2는 통상적인 온도 퓨즈의 구성을 도시한 예시도이다.
도 3은 본 발명의 실시 예에 따라 패터닝된 퓨즈를 통해 적어도 하나의 과전압 억제 소자가 연결되는 구조, 및 상기 패턴 퓨즈와 적어도 하나의 과전압 억제 소자, 그리고 제1 케이스를 포함하는 본 발명의 실시 예에 따른 과전압 억제부의 구조를 나타내기 위한 분해도이다.
도 4는 본 발명의 실시 예에 따라 퓨즈가 패터닝된 인쇄회로기판의 제1면을 커버하는 제1 케이스와 상기 제1면과 다른 제2면을 커버하는 제2 케이스를 구비하는 과전압 억제부의 구조를 나타내는 예시도이다.
도 5는 패터닝된 퓨즈를 통해 연결된 과전압 억제 소자들을 포함하는 본 발명의 실시 예에 따른 과전압 억제부를 구비하는 반도체 회로 차단기의 구조를 도시한 예시도이다.
도 6은 본 발명의 실시 예에 따른 과전압 억제부를 구비하는 반도체 회로 차단기의 내부 구성요소들이 배치된 인쇄회로기판 제1면 및, 상기 제1면과 다른 제2면의 예를 도시한 예시도이다.
도 7은, 상기 도 6에 도시된 절단선에 따른 반도체 회로 차단기 인쇄회로기판의 단면을 도시한 단면도이다.

본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다

본 명세서에서, "구성된다." 또는 "포함한다." 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계를 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.

또한, 본 명세서에 개시된 기술을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 기술의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 또한 이하에서 설명되는 각각의 실시 예들 뿐만 아니라, 실시 예들의 조합은 본 발명의 사상 및 기술 범위에 포함되는 변경, 균등물 내지 대체물로서, 본 발명의 사상 및 기술 범위에 해당될 수 있음은 물론이다.

먼저 본 발명의 완전한 이해를 돕기 위해, 본 발명의 기본 원리를 설명하면 본 발명은 인쇄회로기판(PCB)에 패터닝(patterning)된 퓨즈, 즉 패턴 퓨즈와 적어도 하나의 과전압 억제 소자를 포함하는 과전압 억제부가 적어도 하나의 전력용 반도체 스위치 양단 사이에 배치되도록 함으로써, 상기 패턴 퓨즈를 통해 상기 적어도 하나의 전력용 반도체 스위치 양단에 상기 적어도 하나의 과전압 억제 소자가 연결될 수 있도록 한다. 이처럼 인쇄회로기판에 패터닝되는 퓨즈를 이용함으로써, 기존의 퓨즈에 비하여 그 크기를 대폭 축소할 수 있다.

또한 상기 패턴 퓨즈와 상기 적어도 하나의 과전압 억제 소자가 배치된 인쇄회로기판의 제1면을 난연성 케이스가 커버하도록 함으로써, 상기 패턴 퓨즈가 용단시에 발생할 수 있는 아크가 상기 과전압 억제부 외부로 유출되는 것을 방지할 수 있다.

도 3은 이러한 본 발명의 실시 예에 따라, 패터닝된 퓨즈(350)를 통해 적어도 하나의 과전압 억제 소자(321)들이 연결되는 과전압 억제부(300)의 구조, 및 상기 패턴 퓨즈(350)와 적어도 하나의 과전압 억제 소자(321)들, 그리고 제1 케이스(360)를 포함하는 과전압 억제부(300)의 구조를 나타내기 위한 분해도이다.

도 3의 (a)는 본 발명의 실시 예에 따른 과전압 억제부(300) 인쇄회로기판(310)의 예를 보이고 있는 것이다. 그리고 도 3의 (b)는 과전압 억제부(300) 인쇄회로기판(310)을 커버하는 제1 케이스(360)의 예를 도시한 도면이다.

먼저 도 3의 (a)를 참조하여 살펴보면, 먼저 과전압 억제부(300)의 인쇄회로기판(310) 제1면(310a)에는 과전압 억제 소자(321)가 배치될 수 있다. 여기서 상기 과전압 억제 소자(321)는 억제하고자 하는 전압의 크기에 따라 하나 이상 배치될 수 있다. 예를 들어 도 3의 (a)에서 보이고 있는 바와 같이 복수개의 과전압 억제 소자들이 직렬로 연결되어 하나의 과전압 억제 소자열(320)을 형성할 수 있으며, 이러한 과전압 억제 소자열(320)이 복수개 배치(330)다.

여기서 서로 직렬로 연결된 복수의 과전압 억제 소자(과전압 억제 소자열(320))는 하나의 과전압 억제 소자처럼 사용될 수 있다. 이 경우 상기 과전압 억제 소자열(320)이 억제 가능한 최대 전압은, 상기 과전압 억제 소자열(320)을 구성하는 각 과전압 억제 소자의 억제 한계 전압의 크기를 합산한 크기에 대응하는 크기의 전압일 수 있다.

한편 상기 과전압 억제 소자열(320)은, 도 3의 (a)에서 보이고 있는 바와 같이 복수개가 서로 병렬로 연결될 수 있다. 이 경우 상기 병렬 연결된 과전압 억제 소자열(320)은, 각각 서로 다른 별개의 과전압 억제 소자로서 사용될 수 있다.

여기서 상기 과전압 억제 소자열(320) 각각은, 과전압 억제부(300)의 인쇄회로기판(310)에 패터닝된 퓨즈(이하 패턴 퓨즈)(350)를 통해 서로 연결될 수 있다. 이를 위해 상기 패턴 퓨즈(350)는 적어도 하나의 과전압 억제 소자열(320) 양단에 배치될 수 있으며, 배치된 각 패턴 퓨즈(350)가, 인접한 과전압 억제 소자열(320) 각각의 단측에 연결되도록 패터닝될 수 있다.

또한 상기 패턴 퓨즈(350)는 상기 과전압 억제부(300) 인쇄회로기판(310)의 일 면(310a)에 패터닝될 수 있다. 따라서 상기 패턴 퓨즈(350)를 통해 서로 연결되는 과전압 억제 소자열(320)들 역시 상기 인쇄회로기판(310)의 상기 일 면(310a)에 배치될 수 있다. 이하 상기 패턴 퓨즈(350) 및 복수의 과전압 억제 소자(321)가 배치되는 과전압 억제부(300)의 인쇄회로기판(310)의 일 면(310a)을 제1면이라고 하고, 상기 패턴 퓨즈(350) 및 복수의 과전압 억제 소자(321)가 배치되지 않은 상기 인쇄회로기판(310)의 다른 면을 제2면(310b)이라고 하기로 한다.

한편 상기 인쇄회로기판(310)의 제1면(310a)에 패터닝된 퓨즈(350)는 상기 인쇄회로기판(310)의 제2면(310b)에 형성된 리드선 인입부(311)와 연결될 수 있다. 상기 리드선 인입부(311)는 상기 인쇄회로기판(310)을 관통하여 상기 인쇄회로기판(310)의 제1면(310a)과 제2면(310b)을 연결하는 리드선들을 포함할 수 있으며, 상기 리드선들은 상기 인쇄회로기판(310)의 제1면(310a)에 패터닝된 퓨즈, 즉 패턴 퓨즈(350)에 각각 연결되도록 형성될 수 있다.

여기서 상기 리드선 인입부(311)는 상기 과전압 억제부(300) 인쇄회로기판(310)의 제2면(310b)에 형성될 수 있다. 그리고 상기 패턴 퓨즈(350) 및 적어도 하나의 과전압 억제 소자(321)는 상기 인쇄회로기판(310)의 제1면(310a)에 형성될 수 있다.

즉, 상기 리드선 인입부(311)는 상기 패턴 퓨즈(350) 및 적어도 하나의 과전압 억제 소자(321)가 배치된 인쇄회로기판(310)의 면과 다른 면(즉 뒷면)에 형성될 수 있다. 이에 따라 전력용 반도체 스위치가 존재하는 공간과 과전압 억제 소자(321)가 배치되는 공간을 분리하여, 상기 과전압 억제 소자(321)가 과전압으로 인해 파손되더라도 전력용 반도체 스위치에 미치는 영향을 최소화할 수 있다.

한편 상기 패턴 퓨즈(350) 및, 적어도 하나의 과전압 억제 소자(321)가 배치되는 과전압 억제부(300) 인쇄회로기판(310)의 제1면(310a)은, 도 3의 (b)에서 보이고 있는 바와 같이, 하우징(housing)을 형성하는 제1 케이스(360)에 의해 커버될 수 있다. 상기 제1 케이스(360)는 상기 패턴 퓨즈(350)의 용단시 발생할 수 있는 아크가 유출되는 것을 방지 및, 아크에 의한 열로부터 과전압 억제부(300) 외부의 구성요소를 보호할 수 있도록 난연성 재질로 형성될 수 있다.

예를 들어 상기 제1 케이스(360)는 열경화성 수지인 에폭시 수지의 함침, 즉 에폭시 함침으로 형성될 수 있다. 뿐만 아니라 상기 인쇄회로기판(310) 내지 상기 인쇄회로기판(310)에 구비되는 회로소자들 역시 상기 에폭시 함침으로 형성될 수 있다.

또한 도 3의 (b)에서 보이고 있는 바와 같이, 상기 제1 케이스(360)는 상기 인쇄회로기판(310)이 안착될 수 있는 안착홈(361)이 내부에 형성될 수 있다. 그리고 상기 안착홈(361)에 상기 인쇄회로기판(310)의 제1면(310a)이 안착될 수 있다. 따라서 상기 인쇄회로기판(310)의 제1면(310a)과 상기 제1 케이스(360) 하우징 사이에, 상기 적어도 하나의 과전압 억제 소자(321)가 배치될 수 있는 내부 공간이 마련될 수 있다.

그리고 상기 제1 케이스(360)의 하우징 내부의 공간은, 상기 안착된 인쇄회로기판(310)의 제1면(310a)과 상기 제1 케이스(360)에 의해 밀폐될 수 있다. 따라서 상기 인쇄회로기판(310)의 제1면(310a)에 패터닝된 패턴 퓨즈(350)가 용단되어 아크가 발생하는 경우, 상기 제1 케이스(360)에 의해 아크의 유출이 차단될 수 있다. 즉, 패턴 퓨즈(350)의 용단 시에 발생하는 아크로부터, 상기 제1 케이스(360) 외부의 소자들이 상기 제1 케이스(360)에 의해 보호될 수 있다.

한편 상기 리드선 인입부(311)는 반도체 회로 차단기의 인쇄회로기판으로부터 연장된 리드 연결선이 인입되도록 형성될 수 있다. 또한 상기 리드 연결선은 반도체 회로 차단기의 인쇄회로기판을 관통하여, 상기 반도체 회로 차단기에서 회로소자들이 배치된 전면(이하 제1면)과, 회로소자들이 배치되지 않은 후면(이하 제2면)을 연결하도록 형성될 수 있다.

그리고 상기 제2면으로 돌출되도록 형성될 수 있다. 이 경우 상기 리드 연결선은, 상기 반도체 회로 차단기의 전력용 반도체 스위치들을 포함하는 반도체 스위치부의 양단에 각각 연결될 수 있다.

따라서 본 발명의 실시 예에 따른 과전압 억제부(300)는, 상기 리드 연결선 및 리드선 인입부(311)의 리드선을 통해 상기 반도체 회로 차단기의 인쇄회로기판 제1면(회로소자들이 배치된 면)에 배치된 상기 반도체 스위치부의 양단과 패턴 퓨즈(350)를 통해 연결될 수 있다.

한편 상기 리드 연결선이 돌출되는 상기 반도체 회로 차단기의 인쇄회로기판 제2면에, 리드선 인입부(311)가 결합될 수 있도록, 상기 과전압 억제부(300)는 상기 반도체 회로 차단기 인쇄회로기판의 제2면에 결합될 수 있다.

또한 상기 리드선 인입부(311)는 과전압 억제부(300)에서 패턴 퓨즈(350) 및 과전압 억제 소자(321)들이 배치되지 않은 제2면에 형성되므로, 본 발명의 실시 예에 따른 과전압 억제부(300)는 상기 반도체 회로 차단기에서 회로소자들이 배치되지 않은 제2면이 지향하는 방향과 같은 방향을, 상기 패턴 퓨즈(350) 및 적어도 하나의 과전압 억제 소자(321)들이 배치된 제1면(310a)이 지향하도록 배치될 수 있다.

따라서 패턴 퓨즈(350)의 용단 또는 과전압에 의한 과전압 억제부(300) 내부의 부품 손상 시, 상기 반도체 회로 차단기 내부의 회로소자들이 배치된 방향과 다른 방향으로 상기 패턴 퓨즈(350)의 용단에 따른 아크 및 부품 손상으로 인한 비산물들이 방출될 수 있다. 따라서 한계 이상의 과전압으로 인해 패턴 퓨즈(350)가 용단되는 경우에도, 배치된 회로소자들이 지향하는 방향에 따라 상기 아크 및 비산물들로부터 상기 반도체 회로 차단기 내부의 회로소자들을 차단할 수 있다.

또한 상기 제1 케이스(370)를 통해 상기 아크 및 비산물들이 과전압 억제부(300) 외부로 방출되는 것을 방지함으로써, 과전압 억제부(300) 외부의 부품들이 손상되는 것을 방지할 수 있다.

이처럼 본 발명은 과전압 억제부(300)의 인쇄회로기판에 패터닝된 퓨즈(패턴 퓨즈)를 사용함으로써, 퓨즈의 크기를 크게 줄일 수 있도록 한다. 또한 제1 케이스(370)를 통해 상기 패턴 퓨즈와 과전압 억제 소자를 커버함으로써, 패턴 퓨즈를 사용함으로써 발생할 수 있는 아크가 과전압 억제부(500) 외부로 유출되지 않도록 한다. 따라서 본 발명의 과전압 억제부(500)는 일정 수준 이상의 높은 전압을 억제하는데 사용할 수 있을 뿐만 아니라, 그 크기 역시 소형화할 수 있다는 장점이 있다.

한편 상술한 도 3의 설명에서는, 퓨즈가 패터닝된 인쇄회로기판(310)의 제1면(310a)에서 방출되는 아크를, 상기 인쇄회로기판(310)의 제1면(310a)을 커버하는 제1 케이스(360)를 통해 차단하는 예를 설명하였다.

그러나 전방향으로 방출될 수 있는 아크의 특성상, 인쇄회로기판(310)의 제1면(310a)이 향하는 방향(제1면(310a)이 마주보는 방향) 뿐만 아니라 제1면(301a)의 뒤쪽 방향(제2면(301b)이 마주보는 방향)으로도 아크가 방출될 수도 있다. 이에 상기 과전압 억제부(500)의 제1면(310a) 뿐만 아니라 제2면(310b) 역시 상기 제1 케이스(360)와 유사한 재질의 케이스로 커버하여 상기 제2면(310b)을 통해 방출되는 아크를 차단할 수도 있음은 물론이다.

도 4는 이러한 본 발명의 실시 예에 따라, 퓨즈가 패터닝된 인쇄회로기판(310)의 제1면(310a)을 커버하는 제1 케이스(360)와, 상기 제1면(310a)과 다른 제2면(310b)을 커버하는 제2 케이스(370)를 구비하는 과전압 억제부(400)의 예를 도시한 예시도이다.

도 4를 참조하여 살펴보면, 도 4의 (a)는 제2 케이스(370)가 결합되는 과전압 억제부(400)의 구조를 나타내기 위한 분해도이다. 그리고 도 4의 (b)는 상기 제1 케이스(360) 및 제2 케이스(370)가 결합된 과전압 억제부(400)의 예를 도시한 예시도이다.

먼저 도 4의 (a)를 참조하여 살펴보면, 본 발명의 다른 실시 예에 따른 과전압 억제부(400)는, 상기 도 3에서 설명한 바와 같이 인쇄회로기판(310)의 제1면(310a)을 커버하는 제1 케이스(360) 외에, 상기 인쇄회로기판(310)의 제2면(310b)을 커버하는 제2 케이스(370)를 더 구비할 수 있다.

상기 제2 케이스(370)는 상기 인쇄회로기판(310)의 제2면(310b)에 형성된 두 개의 리드선 인입부(311)가 관통될 수 있는 관통홀들(371)을 포함할 수 있다. 또한 비록 도시되지 않았으나, 상기 제2 케이스(370)는 내부에 상기 인쇄회로기판(310)의 제2면(310b)이 안착될 수 있는 안착홈을 구비할 수 있다.

따라서 상기 제1 케이스(360)와 결합된 상기 인쇄회로기판(310)의 제2면(310b)이, 상기 안착홈을 따라 안착되면 상기 관통홀들(371) 각각에 리드선 인입부(311)들이 끼워지면서, 상기 인쇄회로기판(310)과 상기 제2 케이스(370)가 결합될 수 있다. 그리고 상기 인쇄회로기판(310)의 제2면(310b)이 상기 제2 케이스(370)에 의해 커버될 수 있으며, 상기 인쇄회로기판(310)의 제2면(310b)과 반도체 회로 차단기 인쇄회로기판의 제2면 사이를 차단할 수 있다.

이 때 상기 제2 케이스(370)는, 하우징을 형성하며 상기 인쇄회로기판(310)의 제2면(310b)을 커버할 수 있다. 따라서 상기 인쇄회로기판(310)의 제2면(310b)이 안착되면, 상기 제2면(310b)과 상기 제2 케이스(370) 하우징 사이에 일정한 크기의 밀폐된 내부 공간이 형성될 수 있다. 따라서 상기 퓨즈의 용단에 의해 아크가 발생하는 경우, 상기 인쇄회로기판(310) 제2면(310b)과 상기 제2 케이스(370) 하우징 사이에 형성된 내부 공간에서 상기 발생된 아크가 방전될 수 있다.

한편 상기 리드선 인입부(311)는 반도체 회로 차단기의 인쇄회로기판으로부터 연장된 리드선이 인입되도록 형성될 수 있다. 따라서 본 발명의 다른 실시 예에 따른 과전압 억제부(400)는, 상기 제2 케이스(370)의 외부 상단면 적어도 일부가 상기 반도체 회로 차단기 인쇄회로기판의 제2면에 맞닿도록 과전압 억제부(400)가 결합될 수 있다.

즉, 도 4의 (b)에서 도시된, 제1 케이스(360), 인쇄회로기판(310) 및 제2 케이스(370)의 결합체가, 상기 반도체 회로 차단기의 인쇄회로기판의 제2면에 결합될 수 있다. 여기서 상기 반도체 회로 차단기의 인쇄회로기판의 제2면은, 상기 반도체 회로 차단기의 인쇄회로기판에서 회로소자들이 배치되지 않은 면을 의미할 수 있다.

그리고 상기 리드선 인입부(311)는, 반도체 회로 차단기의 인쇄회로기판으로부터 연장된 리드선이 인입되도록 형성될 수 있다. 또한 상기 리드선은 반도체 회로 차단기의 인쇄회로기판을 관통하여, 상기 반도체 회로 차단기에서 다양한 회로소자들이 배치된 제1면과 다른 제2면으로 돌출되도록 형성될 수 있다. 따라서 본 발명의 실시 예에 따른 과전압 억제부(400)는 상기 반도체 회로 차단기의 인쇄회로기판에서 회로소자들이 배치된 면(제1면)의 후면(제2면)에 결합될 수 있다.

그러므로 본 발명의 실시 예에 따른 과전압 억제부(400)는, 상기 반도체 회로 차단기에서 다양한 회로소자들이 배치된 제1면과 다른 제2면이 지향하는 방향과 같은 방향을, 상기 패턴 퓨즈 및 적어도 하나의 과전압 억제 소자들이 배치된 제1면(310a)이 지향하도록 배치될 수 있다.

따라서 패턴 퓨즈의 용단 또는 과전압에 의한 과전압 억제부(400) 내부의 부품 손상 시, 회로소자들이 배치된 면이 지향하는 방향을 다르게 함으로써 상기 패턴 퓨즈(350)의 용단에 따른 아크 및 상기 부품 손상으로 인한 비산물들로부터 상기 반도체 회로 차단기 내부의 회로소자들을 1차적으로 보호할 수 있다.

또한 2차적으로 상기 제1 케이스(370)를 통해 상기 아크 및 비산물들이 과전압 억제부(300) 외부로 방출되는 것을 방지하고, 상기 제2 케이스(360)를 통해 과전압 억제부(400)와 반도체 회로 차단기의 인쇄회로기판 사이를 차단함으로써, 과전압 억제부(300) 외부 부품 및 상기 반도체 회로 차단기 인쇄회로기판이 손상되는 것을 방지할 수 있다.

하기 도 5 내지 도 7은 이러한 본 발명의 실시 예에 따른 과전압 억제부(300 또는 400)가, 전력용 반도체 스위치 양단에 연결된 반도체 회로 차단기를 설명하기 위한 것이다. 이하의 설명에서는 설명의 편의상 과전압 억제 소자로서 TVS 소자를 사용하는 것을 예로 들어 설명하기로 한다. 그러나 설명의 편의를 위한 가정일 뿐, 본 발명이 이에 한정되는 것이 아님은 물론이다.

먼저 도 5는 본 발명의 실시 예에 따라, 패터닝된 퓨즈를 통해 연결된 적어도 하나의 과전압 억제 소자를 포함하는 과전압 억제부를 구비하는 반도체 회로 차단기의 구조를 도시한 예시도이다.

도 5를 참조하여 살펴보면, 본 발명의 실시 예에 따른 반도체 회로 차단기는, 직렬로 연결된 제1 전력용 반도체 스위치(551) 및 제2 전력용 반도체 스위치(552)를 포함하는 반도체 스위치부(550)의 양단에 연결되며, 상기 반도체 스위치부(550)와 병렬로 배치되는 과전압 억제부(500)를 구비할 수 있다. 여기서 상기 과전압 억제부(500)는 상술한 도 3에서 설명한 본 발명의 실시 예에 따른 과전압 억제부(300) 또는 도 4에서 설명한 본 발명의 다른 실시 예에 따른 과전압 억제부(400) 일 수 있다.

한편 과전압 억제부(500)는, 적어도 하나의 과전압 억제 소자로서 적어도 하나의 TVS 소자(510)를 구비할 수 있다. 그리고 상기 TVS 소자(510)의 일단과 상기 반도체 스위치부(550)의 일단 사이에 형성되는 제1 패턴 퓨즈(521)를 포함할 수 있다. 또한 과전압 억제부(500)는 상기 TVS 소자(510)의 타단과 상기 반도체 스위치부(550)의 타단 사이에 형성되는 제2 패턴 퓨즈(522)를 포함할 수 있다.

여기서 상기 제1 패턴 퓨즈(521)는 A 계통으로부터 인가되는 과도한 잔류 전류에 의한 과전압으로부터 TVS 소자(510)를 보호할 수 있으며, 상기 제2 패턴 퓨즈(522)는 B 계통으로부터 인가되는 과도한 잔류 전류에 의한 과전압으로부터 TVS 소자(510)를 보호할 수 있다.

한편 상기 제1 패턴 퓨즈(521), 제2 패턴 퓨즈(522) 및 TVS 소자(510)를 포함하는 과전압 억제부(500)는, 반도체 회로 차단기의 회로소자들이 배치되는 인쇄회로기판의 제1면과 다른 제2면에 배치될 수 있다.

도 6은 이러한 본 발명의 실시 예에 따라 반도체 회로 차단기의 회로소자들이 배치된 인쇄회로기판(600)의 제1면(600a) 및, 상기 제1면(600a)과 다른 제2면(600b)에 과전압 억제부(500)가 배치되는 반도체 회로 차단기 인쇄회로기판(600)의 예를 도시한 예시도이다.

먼저 도 6의 (a)는 본 발명의 실시 예에 따른 반도체 회로 차단기의 인쇄회로기판(600) 제1면(600a)의 예를 도시한 것이다. 그리고 도 6의 (b)는 상기 제1면(600a)과 다른 제2면(600b)의 예를 도시한 것이다.

도 6의 (a)를 참조하여 살펴보면, 본 발명의 실시 예에 따른 반도체 회로 차단기 인쇄회로기판(600)의 제1면(600a)에는, 과전압 억제부(500)를 구성하는 회로소자들을 제외한 다른 회로소자들이 배치될 수 있다. 일 예로 상기 인쇄회로기판(600)의 제1면(600a)에는, 제어부, 제1 전력용 반도체 스위치 및 제2 전력용 반도체 스위치 등에 대응하는 다양한 회로소자들이 배치될 수 있다.

한편 도 6의 (a)에서 보이고 있는 바와 같이, 과전압 억제부(500)는 상기 인쇄회로기판(600)의 제1면(600a)에 배치되지 않을 수 있다. 상기 과전압 억제부(600)는 다른 회로소자들이 배치된 인쇄회로기판(600)의 제1면(600a)과 다른 면(제2면(600b))에 배치될 수 있다.

이 경우 도 6의 (a)에서 보이고 있는 바와 같이, 상기 과전압 억제부(500)가 배치된 제2면(600b)의 일 영역에 대응하는 인쇄회로기판(600)의 제1면(600a)의 일 영역에는 회로소자들이 배치되지 않을 수 있다. 즉, 본 발명의 실시 예에 따른 반도체 회로 차단기 인쇄회로기판(600)의 제1면(600a)은 회로소자들이 배치되지 않는 영역을 포함할 수 있다.

한편, 상기 반도체 회로 차단기 인쇄회로기판(600)의 제2면(600b)은 과전압 억제부(500)를 제외한 다른 구성 요소들에 대응하는 회로소자들이 배치되는 반도체 회로 차단기 인쇄회로기판(600) 제1면(600a)의 후면을 의미할 수 있다. 그리고 도 6의 (b)에서 보이고 있는 바와 같이, 본 발명의 실시 예에 따른 과전압 억제부(500)는 상기 반도체 회로 차단기 인쇄회로기판(600)의 후면(600b) 상에 배치될 수 있다.

이에 따라 전력용 반도체 스위치가 존재하는 공간(제1면(600a))과 과전압 억제 소자(321)들이 배치되는 공간(제2면(600b))을 분리하여, 상기 과전압 억제 소자(321)들 중 적어도 일부가 과전압으로 인해 파손되더라도 전력용 반도체 스위치에 미치는 영향이 최소화되도록 할 수 있다.

이 경우 상기 과전압 억제부(500)는, 과전압 억제 소자(321)들이 배치되지 않은 과전압 억제부 인쇄회로기판(310)의 제2면(310b)이, 상기 반도체 회로 차단기 인쇄회로기판(600)의 제2면(600b)과 마주보도록 배치될 수 있다. 따라서 도 6의 (b)에서 보이고 있는 바와 같이, 상기 과전압 억제 소자(321)들은, 반도체 회로 차단기 인쇄회로기판(600)의 제2면(600b)이 지향하는 방향과 같은 방향을 지향하도록 배치될 수 있다.

따라서 한계 이상의 과전압으로 인해 발생할 수 있는 아크 또는 비산물 등이, 반도체 회로 차단기 인쇄회로기판(600)이 배치된 방향과 반대 방향을 향하여 방출될 수 있다. 이 경우 비록 도 6의 (b)에서는 도시되지 않았으나, 제1 케이스(370)가 상기 반도체 회로 차단기 인쇄회로기판(600)의 제2면(600b)에 배치된 과전압 억제부(500)를 커버하도록 형성되어, 상기 아크 또는 비산물이 과전압 억제부(500) 외부로 방출되는 것을 방지할 수 있다.

한편 도 7은, 상기 도 6에 도시된 절단선(650)에 따른 반도체 회로 차단기 인쇄회로기판(600) 및 과전압 억제부(500)의 단면을 도시한 단면도이다.

본 발명의 실시 예에 따른 반도체 회로 차단기의 반도체 스위치부(550) 양단과 연결되는 리드 연결선들(700)은, 도 7에서 보이고 있는 바와 같이 인쇄회로기판(600)을 관통하여 돌출되도록 형성될 수 있다. 따라서 상기 리드 연결선들(700)은 인쇄회로기판(600)을 관통하여, 각 전력용 반도체 스위치가 배치된 인쇄회로기판(600)의 제1면(600a)과, 상기 제1면(600a)의 후면인 제2면(600b)을 연결하도록 형성될 수 있다.

한편 인쇄회로기판(600)의 제2면(600b)에서 돌출된 상기 리드 연결선들(700)은, 과전압 억제부(500)의 각 리드선 인입부(311)를 통해 인입될 수 있다. 그리고 각 리드선 인입부(311)에 구비된 리드선들을 통해 패턴 퓨즈들(360)과 연결될 수 있다.

여기서 패턴 퓨즈(350)들은 적어도 하나의 과전압 억제 소자(321)를 통해 연결될 수 있다. 따라서 도 7에서 보이고 있는 바와 같이, 본 발명의 실시 예에 따른 반도체 회로 차단기는, 인쇄회로기판(600)의 제1면(600a)에 배치된 반도체 스위치부의 양단이, 상기 반도체 회로 차단기의 인쇄회로기판(600) 제2면(600b)에 결합된 과전압 억제부(500)의 인쇄회로기판(310)에 배치된 과전압 억제 소자(321)에 연결될 수 있다.

또한 상기 반도체 스위치부의 양단과 상기 과전압 억제 소자(321)는 반도체 회로 차단기의 인쇄회로기판(600)을 관통하는 리드 연결선 및, 과전압 억제부(300)의 인쇄회로기판(310)을 관통하는 리드선을 통해, 상기 과전압 억제부(300)의 인쇄회로기판(310)에 패터닝된 패턴 퓨즈(350)를 경유하여 연결될 수 있다.

한편 도 7에서 보이고 있는 바와 같이, 반도체 회로 차단기 인쇄회로기판(600)의 제1면(600a)에는 과전압 억제부(500)를 제외한 다른 회로소자들이 배치될 수 있고, 반도체 회로 차단기 인쇄회로기판(600)의 제2면(600b)에는 과전압 억제부(500)를 구성하는 회로소자들이 배치될 수 있다.

따라서 과전압 억제부(500)를 구성하는 회로소자들(예 : 과전압 억제 소자들)과 반도체 회로 차단기의 다른 회로소자들(예 : 전력용 반도체 스위치, 제어부 등)은, 도 7에서 보이고 있는 바와 같이 서로 다른 방향을 향하여 배치될 수 있다.

또한 과전압 억제부(500)의 인쇄회로기판(310)에서, 과전압 억제 소자들(321)이 배치된 제1면(310a)은 상기 인쇄회로기판(310)과 함께 하우징을 형성하는 제1 케이스(360)에 의해 밀폐되고, 과전압 억제 소자들(321)이 배치되지 않은 제2면(310b)은 상기 인쇄회로기판(310)과 함께 하우징을 형성하는 제2 케이스(370)에 의해 밀폐될 수 있다.

따라서 본 발명의 실시 예에 따른 과전압 억제부(500)는 상기 인쇄회로기판(310)에 패터닝된 퓨즈(350)의 용단 시에 발생하는 아크 및 한계 이상의 과전압으로 인한 손상시에 발생할 수 있는 비산물의 방출을, 상기 인쇄회로기판(310)의 양방향(제1면(310a) 방향, 제2면(310b) 방향)에 모두에 대하여 차단할 수 있다.

한편 상술한 설명에서는 반도체 회로 차단기의 인쇄회로기판으로부터 돌출된 리드선이 리드선 인입부(311)를 통해 과전압 억제부(500)의 인쇄회로기판과 연결되는 구성을 도시하였으나, 상기 과전압 억제부(500)의 인쇄회로기판과 반도체 회로 차단기의 인쇄회로기판은 하나의 인쇄회로기판일 수도 있음은 물론이다.

이 경우 반도체 회로 차단기의 인쇄회로기판은 과전압 억제부가 배치되는 영역과 그 외의 영역으로 구획될 수 있다. 그리고 상기 과전압 억제부를 구성하는 회로소자들은 다른 회로소자들이 배치되는 인쇄회로기판의 제1면과 다른 면, 즉 제2면에 배치될 수 있다. 따라서 상기 반도체 회로 차단기의 인쇄회로기판은 제2면에 회로소자들이 배치된 제1 영역(과전압 억제부를 구성하는 회로 소자들이 배치된 영역)과, 제1면에 회로소자들이 배치된 제2 영역(과전압 억제부를 제외한 다른 구성요소들이 배치된 영역)을 포함할 수 있다.

이를 위해 상기 반도체 회로 차단기의 인쇄회로기판은 양면에 회로소자들의 배치가 가능하도록 코팅이 이루어진 기판일 수 있다. 또한 상기 제2면에는 퓨즈가 패터닝될 수 있으며, 패터닝된 퓨즈를 통해 상기 제2면에 배치된 적어도 하나의 과전압 억제 소자가 서로 연결될 수 있다.

또한 패터닝된 퓨즈 및 적어도 하나의 과전압 억제 소자가 배치된 상기 반도체 회로 차단기의 인쇄회로기판 제2 영역의 제2면(과전압 억제부를 구성하는 회로 소자들이 배치된 면)은 제1 케이스에 대응하는 난연 재질의 케이스에 의해 커버될 수 있다. 또한 상기 제2 영역의 제1면(과전압 억제부를 구성하는 회로 소자들이 배치되지 않은 면)은 제2 케이스에 대응하는 난연 재질의 케이스에 의해 커버될 수 있다. 이러한 배치를 통해 하나의 인쇄회로기판에서 영역을 달리하여 과전압 억제부가 배치될 수도 있음은 물론이다.

전술한 본 발명의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.

300 : 과전압 억제부
310 : 인쇄회로기판 310a : 인쇄회로기판 제1면
310b : 인쇄회로기판 제2면 311 : 리드선 인입부
320 : 과전압 억제 소자열 321 : 과전압 억제 소자
350 : 패턴 퓨즈 360 : 제1 케이스

Claims (15)

1. 인쇄회로기판의 제1면에 배치되며 적어도 하나의 과전압 억제 소자를 포함하는 과전압 억제 소자부;
   상기 과전압 억제 소자부와 연결되며 상기 인쇄회로기판의 제1면에 패터닝(patterning)된 패턴 퓨즈;
   하우징(housing)을 형성하며 상기 패턴 퓨즈 및 상기 과전압 억제 소자부가 배치된 상기 인쇄회로기판의 제1면을 커버하는 제1 케이스; 및,
   상기 패턴 퓨즈와 연결되는 리드선을 포함하며,
   상기 리드선은,
   상기 인쇄회로기판을 관통하여, 상기 인쇄회로기판의 제1면과 다른 상기 인쇄회로기판의 제2면과 연결되도록 형성되는 것을 특징으로 하는 반도체 회로 차단기의 과전압 억제부.
2. 제1항에 있어서,
   상기 과전압 억제부는,
   상기 리드선을 포함하며, 상기 인쇄회로기판의 제2면에 형성되고, 상기 반도체 회로 차단기의 회로소자들이 배치된 상기 반도체 회로 차단기의 주인쇄회로기판으로부터 돌출된 리드 연결선이 인입되는 리드선 인입부를 더 포함하고,
   상기 리드 연결선은,
   상기 주인쇄회로기판을 관통하여 상기 주인쇄회로기판의 회로 소자들이 배치된 제1면과 상기 주인쇄회로기판의 제1면과 다른 제2면을 연결하며, 상기 주인쇄회로기판의 제2면에서 돌출되고,
   상기 리드선 인입부로 인입되는 경우 상기 리드선 인입부의 리드선과 연결되는 것을 특징으로 하는 과전압 억제부.
3. 제2항에 있어서, 상기 리드 연결선은,
   적어도 하나의 전력용 반도체 스위치를 포함하는 상기 반도체 회로 차단기의 반도체 스위치부 일단에 연결되는 것을 포함하는 것을 특징으로 하는 과전압 억제부.
4. 제2항에 있어서, 상기 과전압 억제부는,
   상기 리드 연결선이 상기 리드선 인입부로 인입되도록 상기 주인쇄회로기판의 제2면에 배치되며,
   상기 주인쇄회로기판 제2면과, 상기 인쇄회로기판의 제2면은 서로 마주보도록 배치되는 것을 특징으로 하는 과전압 억제부.
5. 제4항에 있어서, 상기 과전압 억제부는,
   상기 인쇄회로기판의 제2면을 커버하여 상기 주인쇄회로기판의 제2면과 상기 인쇄회로기판의 제2면 사이를 차단하며, 상기 리드선 인입부가 관통되는 관통홀을 포함하는 제2 케이스를 포함하는 것을 특징으로 하는 과전압 억제부.
6. 제5항에 있어서, 상기 제2 케이스는,
   하우징을 형성하며, 상기 인쇄회로기판의 제2면과 상기 제2 케이스의 하우징 사이에, 상기 패턴 퓨즈의 용단시 발생하는 아크가 방전될 일정한 크기의 밀폐된 내부 공간을 형성하는 것을 특징으로 하는 과전압 억제부.
7. 제5항에 있어서,
   상기 제1 케이스와 제2 케이스 중 적어도 하나는, 난연성 재질로 형성되는 것을 특징으로 하는 과전압 억제부.
8. 제5항에 있어서,
   상기 제1 케이스와 제2 케이스 중 적어도 하나는, 에폭시 함침으로 형성되는 것을 특징으로 하는 과전압 억제부.
9. 제5항에 있어서,
   상기 인쇄회로기판 및 상기 인쇄회로기판에 구비되는 소자들은 에폭시 함침으로 형성되는 것을 특징으로 하는 과전압 억제부.
10. 제1항에 있어서,
    상기 과전압 억제 소자부는,
    복수의 과전압 억제 소자가 직렬로 연결되는 과전압 억제 소자열을 복수개 포함하며,
    상기 패턴 퓨즈는,
    상기 복수의 과전압 억제 소자열 사이를 연결하여, 상기 복수의 과전압 억제 소자열을 병렬로 연결시키는 것을 특징으로 하는 과전압 억제부.
11. 반도체 회로 차단기에 있어서,
    적어도 하나의 전력용 반도체 스위치를 포함하는 반도체 스위치부;
    상기 반도체 스위치부의 양단과 연결되며, 상기 반도체 회로 차단기의 인쇄회로기판을 관통하여 상기 전력용 반도체 스위치가 배치된 상기 인쇄회로기판의 제1면과 상기 전력용 반도체 스위치가 배치되지 않은 제2면을 연결하는 복수의 리드선;
    상기 인쇄회로기판 제2면에 배치되며, 상기 복수의 리드선을 통해 상기 반도체 스위치부와 병렬로 연결되어 회로 연결이 차단될 때 상기 반도체 스위치부의 양단에서 발생하는 잔류 전류에 의한 전압 상승을 억제하는 과전압 억제 소자; 및,
    상기 복수의 리드선 각각과 상기 과전압 억제 소자의 양단 사이를 연결하며, 상기 인쇄회로기판 제2면에 패터닝(patterning)된 복수의 퓨즈를 포함하는 것을 특징으로 하는 반도체 회로 차단기.
12. 제11항에 있어서,
    상기 과전압 억제 소자 및 상기 복수의 퓨즈가 패터닝된 상기 인쇄회로기판 제2면의 일 영역을 커버하며, 난연성 재질로 형성된 제1 케이스를 더 포함하는 것을 특징으로 하는 반도체 회로 차단기.
13. 제12항에 있어서,
    상기 과전압 억제 소자 및 상기 복수의 퓨즈가 패터닝된 상기 인쇄회로기판의 제2면의 일 영역에 대응하는 상기 인쇄회로기판 제1면의 일 영역을 커버하며, 난연성 재질로 형성된 제2 케이스를 더 포함하는 것을 특징으로 하는 반도체 회로 차단기.
14. 제11항에 있어서,
    상기 인쇄회로기판은,
    상기 과전압 억제 소자 및 상기 복수의 퓨즈가 패터닝된 제1 영역과, 상기 반도체 회로 차단기의 다른 회로소자들이 배치되는 제2 영역으로 구획되며,
    상기 제1 영역과 제2 영역은,
    회로소자들이 상기 인쇄회로기판의 서로 다른 면에 배치되는 것을 특징으로 하는 반도체 회로 차단기.
15. 제11항에 있어서,
    상기 과전압 억제 소자는,
    복수의 과전압 억제 소자가 직렬로 연결되는 과전압 억제 소자열을 복수개 포함하며,
    상기 복수의 퓨즈는,
    상기 복수의 과전압 억제 소자열 사이를 연결하여, 상기 복수의 과전압 억제 소자열을 병렬로 연결시키는 것을 특징으로 하는 반도체 회로 차단기.