KR102569943B1 - Transistor using silicon nanowire and manufacturing method thereof - Google Patents

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Abstract

본 발명의 일실시예는, 실리콘 기판에 지지구조물로 지지되는 실리콘 나노와이어를 형성하는 실리콘 나노와이어 형성단계, 상기 실리콘 나노와이어의 채널 영역에 접촉한 상기 지지구조물의 일부를 제거하여 상기 채널 영역을 노출시키는 노출단계, 및 상기 채널 영역을 감싸는 게이트를 형성하고 상기 실리콘 나노와이어의 일단과 타단에 소스와 드레인을 형성하는 트랜지스터 형성단계를 포함하는, 실리콘 나노와이어를 이용한 트랜지스터 제조방법을 제공한다.In one embodiment of the present invention, a silicon nanowire forming step of forming a silicon nanowire supported by a support structure on a silicon substrate, removing a portion of the support structure in contact with the channel region of the silicon nanowire to form the channel region Provided is a transistor manufacturing method using silicon nanowires, comprising an exposure step of exposing and a transistor formation step of forming a gate surrounding the channel region and forming a source and a drain at one end and the other end of the silicon nanowire.

Description

실리콘 나노와이어를 이용한 트랜지스터 및 그 제조방법{Transistor using silicon nanowire and manufacturing method thereof}Transistor using silicon nanowire and manufacturing method thereof

본 발명은 실리콘 나노와이어를 이용한 트랜지스터 및 그 제조방법에 관한 것이다. The present invention relates to a transistor using silicon nanowires and a manufacturing method thereof.

반도체 업계는 반도체 소자의 집적도를 증가시키는 방향으로 발전되고 있으며, 집적도 증가를 위해 트랜지스터의 크기를 감소시키려는 다양한 노력들이 진행되고 있다. 기존의 평면형 소자로는 트랜지스터의 크기를 더이상 감소시키기 어려운 정도로 집적도가 향상된 이후, Fin-Type 트랜지스터와 같이 입체구조를 이용하는 트랜지스터 형태도 연구되고 있다. 기존의 입체구조를 이용하는 트랜지스터는 다양한 재료를 이용하고 복잡한 공정을 수행하여야 하므로 생산성이 좋지 않은 문제가 있다. The semiconductor industry is developing in the direction of increasing the degree of integration of semiconductor devices, and various efforts are being made to reduce the size of transistors in order to increase the degree of integration. Since the degree of integration has improved to such an extent that it is difficult to reduce the size of transistors with existing planar devices, a type of transistor using a three-dimensional structure, such as a fin-type transistor, has been studied. A transistor using a conventional three-dimensional structure has a problem in that productivity is not good because various materials must be used and complicated processes must be performed.

KR 10-0740531 B1KR 10-0740531 B1

본 발명의 일실시예에 따른 목적은, 게이트-올-어라운드(Gate-All-Around) 구조를 갖는 실리콘 나노와이어를 이용한 트랜지스터 및 그 제조방법을 제공하기 위한 것이다.An object according to an embodiment of the present invention is to provide a transistor using a silicon nanowire having a gate-all-around structure and a manufacturing method thereof.

또한, 본 발명의 일실시예에 따른 목적은, 실리콘 기판에 실리콘 나노와이어를 형성하고, 다른 기판으로 전사(transfer)하지 않고 실리콘 나노와이어를 실리콘 기판으로부터 띄우고(free standing) 게이트를 형성하는, 실리콘 나노와이어를 이용한 트랜지스터 제조방법을 제공하기 위한 것이다. In addition, an object according to an embodiment of the present invention is to form a silicon nanowire on a silicon substrate, to form a gate by free standing the silicon nanowire from the silicon substrate without transferring to another substrate, silicon It is to provide a method for manufacturing a transistor using nanowires.

본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터는, 실리콘 기판의 일부를 이용하여 형성되고, 채널 영역이 상기 실리콘 기판으로부터 이격되고 양단이 상기 실리콘 기판에 의해 지지되도록 형성된 실리콘 나노와이어, 상기 실리콘 나노와이어의 채널 영역을 감싸도록 형성되는 게이트절연층, 상기 게이트절연층을 감싸도록 상기 실리콘 기판 상에 형성되는 게이트, 상기 실리콘 나노와이어의 일단에 형성되는 소스, 및 상기 실리콘 나노와이어의 타단에 형성되는 드레인을 포함할 수 있다. A transistor using silicon nanowires according to an embodiment of the present invention is a silicon nanowire formed by using a part of a silicon substrate, a channel region spaced apart from the silicon substrate, and formed so that both ends are supported by the silicon substrate; A gate insulating layer formed to surround the channel region of the silicon nanowire, a gate formed on the silicon substrate to surround the gate insulating layer, a source formed at one end of the silicon nanowire, and a second end of the silicon nanowire. A formed drain may be included.

또한, 상기 실리콘 나노와이어는 상기 실리콘 기판의 일부인 지지구조물에 의해 양단이 지지되고, 상기 지지구조물에 형성된 실리콘산화막에 의해 상기 실리콘 기판과 전기적으로 절연될 수 있다. In addition, both ends of the silicon nanowire may be supported by a support structure that is a part of the silicon substrate, and may be electrically insulated from the silicon substrate by a silicon oxide film formed on the support structure.

또한, 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터는, 전기절연성을 갖는 재질로 형성되고, 상기 실리콘 기판의 상기 지지구조물 측면에 형성된 빈공간에 채워지는 보호층을 더 포함할 수 있다.In addition, the transistor using silicon nanowires according to an embodiment of the present invention may further include a protective layer made of a material having electrical insulation and filling an empty space formed on a side surface of the support structure of the silicon substrate. .

본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법은, 실리콘 기판에 지지구조물로 지지되는 실리콘 나노와이어를 형성하는 실리콘 나노와이어 형성단계, 상기 실리콘 나노와이어의 채널 영역에 접촉한 상기 지지구조물의 일부를 제거하여 상기 채널 영역을 노출시키는 노출단계, 상기 채널 영역을 감싸는 게이트를 형성하고 상기 실리콘 나노와이어의 일단과 타단에 소스와 드레인을 형성하는 트랜지스터 형성단계를 포함할 수 있다. A method for manufacturing a transistor using silicon nanowires according to an embodiment of the present invention includes a silicon nanowire forming step of forming a silicon nanowire supported as a support structure on a silicon substrate, and the support contacting a channel region of the silicon nanowire. An exposing step of exposing the channel region by removing a portion of the structure, and a transistor forming step of forming a gate surrounding the channel region and forming a source and a drain at one end and the other end of the silicon nanowire.

또한, 상기 실리콘 나노와이어 형성단계는 상기 실리콘 기판에 실리콘산화막 및 실리콘질화막을 순서대로 형성하고, 상기 실리콘질화막 상에 포토레지스트를 형성하고 패터닝하여 실리콘 나노와이어를 형성하기 위한 마스크를 형성하는 단계, 상기 마스크를 이용하여 상기 실리콘 기판을 일정 깊이로 식각하여 칼럼구조물을 형성하는 단계, 상기 칼럼구조물을 이방성 식각하여 단면이 모래시계 형상인 지지구조물을 형성하는 단계, 및 상기 지지구조물의 표면을 산화시켜 상기 지지구조물의 상부에 실리콘 나노와이어를 형성하는 단계를 포함할 수 있다. In addition, the step of forming the silicon nanowires includes forming a silicon oxide film and a silicon nitride film in order on the silicon substrate, forming a photoresist on the silicon nitride film and patterning the mask to form the silicon nanowires; Forming a column structure by etching the silicon substrate to a certain depth using a mask, anisotropically etching the column structure to form a support structure having an hourglass shape in cross section, and oxidizing the surface of the support structure to form a column structure. A step of forming silicon nanowires on top of the support structure may be included.

또한, 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법은, 상기 실리콘 나노와이어 형성단계 이후에, 상기 실리콘 기판의 상기 지지구조물 측면에 형성된 빈공간에 전기절연성을 갖는 물질을 채워 보호층을 형성하는 보호층 형성단계를 더 포함할 수 있다. In addition, in the method of manufacturing a transistor using silicon nanowires according to an embodiment of the present invention, after the silicon nanowire forming step, an empty space formed on a side surface of the support structure of the silicon substrate is filled with an electrically insulating material to protect it. A protective layer forming step of forming a layer may be further included.

또한, 상기 노출단계는 상기 채널 영역을 감싸는 게이트가 형성될 영역만을 노출하도록 마스크를 형성하는 단계, 상기 마스크를 이용한 식각을 수행하여 상기 채널 영역을 노출시키고 상기 게이트가 형성될 공간을 형성하는 단계, 및 상기 마스크를 제거하는 단계를 포함할 수 있다.In addition, the exposing step may include forming a mask to expose only a region where a gate is to be formed surrounding the channel region; performing etching using the mask to expose the channel region and forming a space where the gate is to be formed; and removing the mask.

또한, 상기 트랜지스터 형성단계는 상기 노출된 채널 영역을 감싸도록 게이트절연층을 형성하는 단계, 폴리실리콘 재질의 게이트형성층을 실리콘 기판 상에 형성하는 단계, 게이트형성층 상에 사진식각 공정을 이용하여 게이트를 형성하는 단계, 및 상기 실리콘 나노와이어의 양단에 도펀트를 도핑하여 소스 및 드레인을 형성하는 단계를 포함할 수 있다. In addition, the transistor forming step may include forming a gate insulating layer to surround the exposed channel region, forming a gate forming layer made of polysilicon on a silicon substrate, and forming a gate on the gate forming layer by using a photolithography process. It may include forming a source and a drain by doping a dopant on both ends of the silicon nanowire.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.Features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.Prior to this, the terms or words used in this specification and claims should not be interpreted in a conventional and dictionary sense, and the inventor may appropriately define the concept of the term in order to explain his or her invention in the best way. It should be interpreted as a meaning and concept consistent with the technical idea of the present invention based on the principle that there is.

본 발명의 일실시예에 따르면, 실리콘 나노와이어를 이용한 트랜지스터가 게이트-올-어라운드 구조에 의해 향상된 동작성능을 가질 수 있다.According to one embodiment of the present invention, a transistor using a silicon nanowire may have improved operational performance due to a gate-all-around structure.

또한, 실리콘 나노와이어를 형성한 실리콘 기판에 그대로 게이트-올-어라운드 구조를 형성할 수 있으므로, 공정이 간소화되고 생산성이 좋으며 실리콘 나노와이어를 다른 기판에 전사(transfer)하는 경우 발생될 수 있는 파손 등의 문제가 없다. In addition, since the gate-all-around structure can be formed as it is on the silicon substrate on which the silicon nanowires are formed, the process is simplified, productivity is improved, and damage that may occur when transferring the silicon nanowires to another substrate, etc. there is no problem with

도 1 내지 도 6은 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법에서 실리콘 기판 상에 실리콘 나노와이어를 형성하는 과정을 나타낸 도면이다.
도 7는 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법에서 지지구조물 측면의 제1 캐비티를 충진하는 단계를 나타낸 도면이다.
도 8은 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법에서 제1 실리콘질화막을 노출시키는 단계를 나타낸 도면이다.
도 9는 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법에서 스트립 단계가 수행되어 실리콘질화막이 제거되고 실리콘 나노와이어가 노출된 상태를 나타낸 사시도이다.
도 10는 도 9의 A-A'에 따른 단면도이다.
도 11은 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법에서 게이트를 형성하기 위한 마스크를 형성한 상태를 나타낸 사시도이다.
도 12은 도 11의 A-A'에 따른 단면도이다.
도 13은 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법에서 실리콘 나노와이어의 채널영역을 노출시킨 상태를 나타낸 사시도이다.
도 14는 도 13의 A-A'에 따른 단면도이다.
도 15은 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법에서 게이트절연층을 형성한 상태를 나타낸 사시도이다.
도 16은 도 15의 A-A'에 따른 단면도이다.
도 17은 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법에서 게이트형성층을 형성한 상태를 나타낸 사시도이다.
도 18은 도 17의 A-A'에 따른 단면도이다.
도 19는 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법에서 게이트를 형성하고 소스 및 드레인을 형성한 상태를 나타낸 사시도이다.
도 20는 도 19의 A-A'에 따른 단면도이다. 1 to 6 are diagrams illustrating a process of forming silicon nanowires on a silicon substrate in a method of manufacturing a transistor using silicon nanowires according to an embodiment of the present invention.
7 is a diagram illustrating a step of filling a first cavity on a side of a support structure in a method of manufacturing a transistor using silicon nanowires according to an embodiment of the present invention.
8 is a diagram illustrating a step of exposing a first silicon nitride film in a method of manufacturing a transistor using silicon nanowires according to an embodiment of the present invention.
9 is a perspective view illustrating a state in which a silicon nitride film is removed and a silicon nanowire is exposed by performing a stripping step in a method of manufacturing a transistor using silicon nanowires according to an embodiment of the present invention.
FIG. 10 is a cross-sectional view taken along A-A' in FIG. 9;
11 is a perspective view showing a state in which a mask for forming a gate is formed in a method of manufacturing a transistor using silicon nanowires according to an embodiment of the present invention.
FIG. 12 is a cross-sectional view taken along A-A' in FIG. 11;
13 is a perspective view illustrating a state in which a channel region of a silicon nanowire is exposed in a method of manufacturing a transistor using silicon nanowires according to an embodiment of the present invention.
Fig. 14 is a cross-sectional view taken along A-A' in Fig. 13;
15 is a perspective view showing a state in which a gate insulating layer is formed in a method of manufacturing a transistor using silicon nanowires according to an embodiment of the present invention.
Fig. 16 is a cross-sectional view taken along A-A' in Fig. 15;
17 is a perspective view showing a state in which a gate forming layer is formed in a method of manufacturing a transistor using silicon nanowires according to an embodiment of the present invention.
Fig. 18 is a cross-sectional view taken along line A-A' in Fig. 17;
19 is a perspective view showing a state in which a gate is formed and a source and a drain are formed in a method of manufacturing a transistor using silicon nanowires according to an embodiment of the present invention.
FIG. 20 is a cross-sectional view taken along A-A' in FIG. 19;

본 발명의 일실시예의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명의 일실시예를 설명함에 있어서, 본 발명의 일실시예의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다. Objects, specific advantages and novel features of an embodiment of the present invention will become more apparent from the following detailed description and preferred embodiments taken in conjunction with the accompanying drawings. In adding reference numerals to components of each drawing in this specification, it should be noted that the same components have the same numbers as much as possible, even if they are displayed on different drawings. In addition, terms such as "one side", "other side", "first", and "second" are used to distinguish one component from another, and the components are not limited by the above terms. no. Hereinafter, in describing an embodiment of the present invention, a detailed description of related known technologies that may unnecessarily obscure the subject matter of an embodiment of the present invention will be omitted.

이하, 첨부된 도면을 참조하여, 본 발명의 일실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, an embodiment of the present invention will be described in detail.

본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법에 따르면, 게이트-올-어라운드(Gate-All-Around, GAA) 구조의 게이트(G)를 갖는 전계효과 트랜지스터(Field Effect Transistor, FET)를 제조할 수 있다. 또한, 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법은 실리콘 기판(100)의 가공을 통하여 실리콘 나노와이어(10)를 제작하고, 다른 반도체 재료를 형성하는 과정이 없으므로, 제조 공정이 간단하고 실리콘 나노와이어(10)의 채널영역(11)을 감싸는 게이트(G)로 구성되는 전체적인 구조가 단순하여, 소형화 및 고집적화와 저가격화에 유리하다. According to a method for manufacturing a transistor using silicon nanowires according to an embodiment of the present invention, a field effect transistor (FET) having a gate (G) of a gate-all-around (GAA) structure ) can be produced. In addition, the method for manufacturing a transistor using silicon nanowires according to an embodiment of the present invention manufactures the silicon nanowires 10 through processing of the silicon substrate 100 and does not have a process of forming other semiconductor materials, so the manufacturing process This simple overall structure consisting of the gate G surrounding the channel region 11 of the silicon nanowire 10 is simple, and is advantageous for miniaturization, high integration, and low price.

본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법은, 실리콘 기판(100)에 지지구조물(120)로 지지되는 실리콘 나노와이어(10)를 형성하는 실리콘 나노와이어 형성단계(S10), 실리콘 나노와이어(10)의 채널영역(11)에 접촉한 지지구조물(120)의 일부를 제거하여 채널영역(11)을 노출시키는 노출단계(S30), 채널영역(11)을 감싸는 게이트(G)를 형성하고 실리콘 나노와이어(10)의 일단과 타단에 소스(S)와 드레인(D)을 형성하는 트랜지스터 형성단계(S40)를 포함할 수 있다. 또한, 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법은, 실리콘 나노와이어 형성단계 이후에, 실리콘 기판(100)의 지지구조물(120) 측면에 형성된 빈공간에 전기절연성을 갖는 물질을 채워 보호층(130)을 형성하는 보호층 형성단계(S20)를 더 포함할 수 있다. A transistor manufacturing method using silicon nanowires according to an embodiment of the present invention includes a silicon nanowire forming step (S10) of forming a silicon nanowire 10 supported by a support structure 120 on a silicon substrate 100, An exposure step (S30) of exposing the channel region 11 by removing a part of the support structure 120 contacting the channel region 11 of the silicon nanowire 10 (S30), and a gate (G) surrounding the channel region 11 It may include a transistor forming step (S40) of forming a source (S) and a drain (D) at one end and the other end of the silicon nanowire (10). In addition, in the method of manufacturing a transistor using silicon nanowires according to an embodiment of the present invention, after the silicon nanowire forming step, a material having electrical insulation is formed in the empty space formed on the side of the support structure 120 of the silicon substrate 100 A protective layer forming step (S20) of forming the protective layer 130 by filling the may be further included.

먼저, 실리콘 나노와이어 형성단계(S10)는 마스크를 형성하고(S11), 실리콘 기판(100)을 식각하여 칼럼구조물(110)을 형성하며(S22), 이방성 식각을 하여 지지구조물(120)을 형성하고(S23), 산화공정을 수행하여 실리콘 나노와이어(10)를 형성하는(S24) 과정을 포함한다. First, in the silicon nanowire forming step (S10), a mask is formed (S11), the silicon substrate 100 is etched to form the column structure 110 (S22), and the support structure 120 is formed by anisotropic etching and (S23), and performing an oxidation process to form the silicon nanowires 10 (S24).

도 1 내지 도 6은 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법에서 실리콘 기판(100) 상에 실리콘 나노와이어(10)를 형성하는 과정을 나타낸 도면이다. 1 to 6 are diagrams illustrating a process of forming silicon nanowires 10 on a silicon substrate 100 in a method of manufacturing a transistor using silicon nanowires according to an embodiment of the present invention.

먼저, 도 1에 도시된 바와 같이, 실리콘 기판(100)에 실리콘산화막 및 실리콘질화막을 순서대로 형성하고, 실리콘질화막 상에 포토레지스트를 형성하고 패터닝하여 실리콘 나노와이어(10)를 형성하기 위한 제1 마스크(M1)를 형성하는 단계(S11)를 수행한다. 구체적으로, 결정방향이 <100> 인 단결정 실리콘 기판(100)을 준비하고, 건식 산화(Dry Oxidation)를 수행하여 실리콘 기판(100)의 일면에 제1 실리콘산화막(Ox1)(SiO2)을 형성하고, 저압 화학 기상 증착(Low Pressure Chemical Vapor Diposition, LPCVD)을 수행하여 제1 실리콘산화막(Ox1) 상에 제1 실리콘질화막(Nx1)(Si3N4)을 형성한 다음, 제1 포토레지스트(Pr1)를 형성하고 사진식각공정(Photolithography)을 이용하여 패터닝하여 제1 마스크(M1)를 형성한다(S11). 제1 마스크(M1)는 실리콘 나노와이어(10)를 형성하려는 위치에 미리 설정된 폭(W)과 길이(L)를 갖는 직사각형 형상의 포토레지스트만 남아있는 와이어마스크(WM)를 포함하며, 복수의 서로 이격된 와이어마스크(WM)를 포함할 수도 있다. First, as shown in FIG. 1, a silicon oxide film and a silicon nitride film are sequentially formed on a silicon substrate 100, and a photoresist is formed and patterned on the silicon nitride film to form a silicon nanowire 10. A step (S11) of forming the mask M1 is performed. Specifically, a single crystal silicon substrate 100 having a crystal orientation of <100> is prepared, and a first silicon oxide film (Ox1) (SiO 2 ) is formed on one surface of the silicon substrate 100 by performing dry oxidation. And, low pressure chemical vapor deposition (LPCVD) is performed to form a first silicon nitride film (Nx1) (Si 3 N 4 ) on the first silicon oxide film (Ox1), and then a first photoresist ( Pr1) is formed and patterned using photolithography to form a first mask M1 (S11). The first mask M1 includes a wire mask WM with only a rectangular photoresist remaining having a preset width W and length L at positions where the silicon nanowires 10 are to be formed, and a plurality of It may also include wire masks WM spaced apart from each other.

다음으로, 마스크를 이용하여 실리콘 기판(100)을 일정 깊이로 식각하여 칼럼구조물(110)을 형성하는 단계(S12)를 수행한다. 구체적으로, 도 2에 도시된 바와 같이, 제1 마스크(M1)에 의해 노출된 부분을 건식 식각(Dry Etching)하여 제1 실리콘질화막(Nx1) 및 제1 실리콘산화막(Ox1)을 식각하여 실리콘 기판(100)을 노출시키고, 식각을 계속하여 도 3에 도시된 바와 같이 실리콘 기판(100)을 미리 정해진 깊이로 식각하고 제1 포토레지스트(Pr1)를 제거한다. 와이어마스크(WM)에 따라 실리콘 기판(100)을 일정 깊이로 식각하면, 와이어마스크(WM)의 폭(W)과 길이(L)를 갖고 식각된 깊이만큼의 높이(H)를 갖는 직사각 기둥형상의 칼럼구조물(110)이 형성된다. 칼럼구조물(110)은 실리콘 기판(100)을 식각하여 형성되므로 실리콘 기판(100)의 일부이며 칼럼구조물(110)의 측면에는 실리콘 기판(100)이 식각되어 형성되는 제1 캐비티(C1)가 형성된다. 제1 마스크(M1)가 복수의 서로 이격된 와이어마스크(WM)들을 포함하는 경우 칼럼구조물(110)도 서로 이격되어 복수개 형성될 수 있다.Next, a step (S12) of forming the column structure 110 by etching the silicon substrate 100 to a predetermined depth using a mask is performed. Specifically, as shown in FIG. 2 , the first silicon nitride film Nx1 and the first silicon oxide film Ox1 are etched by dry etching the portion exposed by the first mask M1 to form a silicon substrate. 100 is exposed, and etching is continued to etch the silicon substrate 100 to a predetermined depth and remove the first photoresist Pr1 as shown in FIG. 3 . When the silicon substrate 100 is etched to a certain depth according to the wire mask WM, it has a rectangular column shape having a width W and a length L of the wire mask WM and a height H equal to the etched depth. A columnar structure 110 of is formed. Since the column structure 110 is formed by etching the silicon substrate 100, it is a part of the silicon substrate 100, and a first cavity C1 formed by etching the silicon substrate 100 is formed on the side of the column structure 110. do. When the first mask M1 includes a plurality of wire masks WM spaced apart from each other, a plurality of column structures 110 spaced apart from each other may also be formed.

다음으로, 도 4에 도시된 바와 같이, 칼럼구조물(110)을 이방성 식각하여 단면이 모래시계 형상인 지지구조물(120)을 형성하는 단계(S13)를 수행한다. 구체적으로, KOH 용액 또는 TMAH 용액을 이용하여 실리콘 기판(100)을 이방성 식각(Anisotropic Etching)하면 실리콘 기판(100)의 일부인 칼럼구조물(110)의 측면이 오목하게 식각되어, 상단과 하단이 넓고 중단이 좁은 모래시계 형상인 지지구조물(120)이 형성된다. 지지구조물(120)은 칼럼구조물(110)의 형태가 모래시계 형상으로 변형된 것이다. Next, as shown in FIG. 4 , a step (S13) of forming a support structure 120 having an hourglass shape in cross section by anisotropically etching the column structure 110 is performed. Specifically, when the silicon substrate 100 is anisotropically etched using a KOH solution or a TMAH solution, the side of the column structure 110, which is a part of the silicon substrate 100, is etched concavely, so that the top and bottom are wide and the middle A support structure 120 having a narrow hourglass shape is formed. The support structure 120 is a shape in which the shape of the column structure 110 is transformed into an hourglass shape.

다음으로, 도 5에 도시된 바와 같이, 지지구조물(120)의 표면을 산화시켜 지지구조물(120)의 상부에 실리콘 나노와이어(10)를 형성하는 단계(S14)를 수행한다. 구체적으로, 실리콘 기판(100)에 습식 산화(Wet Etching) 공정을 수행하여, 제1 실리콘산화막(Ox1) 및 제1 실리콘질화막(Nx1)으로 커버되지 않고 노출된 부분에 제2 실리콘산화막(Ox2)이 형성된다. 지지구조물(120)의 표면에 산소가 주입되면서 지지구조물(120)의 측면에는 제2 실리콘산화막(Ox2)이 형성되고 폭이 좁은 지지구조물(120)의 중단은 모두 제2 실리콘산화막(Ox2)으로 형성되어, 지지구조물(120)의 상부에 실리콘 나노와이어(10)가 형성된다. 도 6는 도 5에서 A-A'에 따른 단면도이며, 도 6에 도시된 바와 같이, 지지구조물(120)의 상부에는 단면이 역삼각형 형상이고 제2 실리콘산화막(Ox2)에 의해 실리콘 기판(100)과 전기적으로 절연된 실리콘 나노와이어(10)가 형성된다. 달리 말하면, 실리콘 나노와이어(10)는 실리콘 기판(100)의 일부인 지지구조물(120)에 의하여 지지된다. Next, as shown in FIG. 5 , the surface of the support structure 120 is oxidized to form the silicon nanowires 10 on the top of the support structure 120 (S14). Specifically, by performing a wet etching process on the silicon substrate 100, the second silicon oxide film (Ox2) is formed on the exposed portion not covered by the first silicon oxide film (Ox1) and the first silicon nitride film (Nx1). is formed As oxygen is injected into the surface of the support structure 120, a second silicon oxide film Ox2 is formed on the side of the support structure 120, and all interruptions of the narrow support structure 120 are covered with the second silicon oxide film Ox2. Formed, the silicon nanowires 10 are formed on the upper portion of the support structure 120 . 6 is a cross-sectional view taken along line A-A' in FIG. 5, and as shown in FIG. ) and electrically insulated silicon nanowires 10 are formed. In other words, the silicon nanowires 10 are supported by a support structure 120 that is part of the silicon substrate 100 .

다음으로, 실리콘 나노와이어 형성단계(S10) 이후에, 실리콘 기판(100)의 지지구조물(120) 측면에 형성된 제1 캐비티(도 6의 C1 참조)에 전기절연성을 갖는 물질을 채워 보호층(130)을 형성하는 보호층 형성단계(S20)가 더 수행될 수 있다. 보호층 형성단계(S20)는 제1 캐비티(C1)를 충진하는 충진단계(S21), 제1 실리콘질화막(Nx1)이 노출되도록 충진된 물질을 제거하는 평탄화단계(S22), 스트립 공정을 수행하여 나노와이어를 노출시키는 나노와이어 노출단계(S23)를 포함한다.Next, after the silicon nanowire forming step (S10), the protective layer 130 is filled with a material having electrical insulation in the first cavity (see C1 in FIG. 6) formed on the side of the support structure 120 of the silicon substrate 100. ) A protective layer forming step (S20) of forming may be further performed. In the protective layer forming step (S20), a filling step (S21) of filling the first cavity (C1), a planarization step (S22) of removing the filled material to expose the first silicon nitride film (Nx1), and a strip process are performed. and a nanowire exposure step (S23) of exposing the nanowires.

도 7는 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법에서 지지구조물(120) 측면의 제1 캐비티(C1)를 충진하는 단계를 나타낸 도면이며, 도 8은 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법에서 제1 실리콘질화막(Nx1)을 노출시키는 단계를 나타낸 도면이다. 7 is a view showing a step of filling the first cavity C1 on the side of the support structure 120 in the method of manufacturing a transistor using silicon nanowires according to an embodiment of the present invention, and FIG. It is a view showing the step of exposing the first silicon nitride film (Nx1) in the transistor manufacturing method using silicon nanowires according to the example.

도 7에 도시된 바와 같이, 보호층 형성단계(S21)에서, 실리콘 기판(100)에 화학 기상 증착(Chemical Vapor Diposition)을 이용한 산화막 증착공정을 수행하여 제3 실리콘산화막(Ox3)을 형성한다. 제3 실리콘산화막(Ox3)은 실리콘 기판(100)에 칼럼구조물(110)을 형성하고 식각하여 지지구조물(120)을 형성하는 단계에서 형성된 제1 캐비티(C1)에 채워지고, 제1 실리콘질화막(Nx1) 상에도 일정 높이만큼 형성된다. 제3 실리콘산화막(Ox3)은 지지구조물(120)의 측면에 충진되어 실리콘 나노와이어(10)와 지지구조물(120)을 고정하고 보호하는 보호층(130)으로 기능한다. 보호층(130)은 전기절연성이 있는 다른 물질을 이용하여 형성될 수도 있다. As shown in FIG. 7 , in the protective layer forming step (S21), an oxide film deposition process using chemical vapor deposition is performed on the silicon substrate 100 to form a third silicon oxide film Ox3. The third silicon oxide film Ox3 is filled in the first cavity C1 formed in the step of forming the support structure 120 by forming and etching the column structure 110 on the silicon substrate 100, and the first silicon nitride film ( Nx1) is also formed at a certain height. The third silicon oxide film Ox3 is filled on the side surface of the support structure 120 to function as a protective layer 130 for fixing and protecting the silicon nanowires 10 and the support structure 120 . The protective layer 130 may be formed using other materials having electrical insulation properties.

다음으로, 도 8에 도시된 바와 같이, 평탄화단계(S22)에서, 실리콘 기판(100)의 상부에 형성된 제3 실리콘산화막(Ox3) 및 제1 실리콘질화막(Nx1)의 일부를 제거하여 제1 실리콘질화막(Nx1)을 노출시키고 제3 실리콘산화막(Ox3)에 의한 표면 굴곡을 제거한다. 평탄화단계(S22)는 화학물리적연마(Chemical Mechanical Polishing) 공정 등을 이용하여 수행될 수 있다. Next, as shown in FIG. 8 , in the planarization step (S22), portions of the third silicon oxide film Ox3 and the first silicon nitride film Nx1 formed on the silicon substrate 100 are removed to form the first silicon oxide layer Ox3 and the first silicon nitride layer Nx1. The nitride film Nx1 is exposed and the surface curvature caused by the third silicon oxide film Ox3 is removed. The planarization step (S22) may be performed using a chemical mechanical polishing process or the like.

도 9는 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법에서 스트립 단계가 수행되어 실리콘 나노와이어(10)가 노출된 상태를 나타낸 사시도이며, 도 10는 도 9의 A-A'에 따른 단면도이다.9 is a perspective view showing a state in which a strip step is performed in a transistor manufacturing method using silicon nanowires according to an embodiment of the present invention and the silicon nanowires 10 are exposed, and FIG. 10 is A-A′ of FIG. is a cross section according to

도 9 및 도 10에 도시된 바와 같이, 평탄화 단계(S22) 이후에 질화물 스트립단계(S23)를 수행한다. 질화물 스트립단계(S23)를 수행하면, 도 9에 도시된 바와 같이 실리콘 나노와이어(10)가 외부로 노출되고, 도 10에 도시된 바와 같이 제3 실리콘산화막(Ox3)으로 형성된 보호층(130)이 실리콘 나노와이어(10)를 지지하는 지지구조물(120)의 측면에 형성된다. 보호층(130)은 이후의 공정들에 의하여 지지구조물(120) 및 실리콘 나노와이어(10)가 파손되지 않도록 양측면에서 지지하고, 이후의 공정들이 수행될 수 있는 물리적 기반이 된다. 9 and 10, a nitride stripping step (S23) is performed after the planarization step (S22). When the nitride stripping step (S23) is performed, as shown in FIG. 9, the silicon nanowires 10 are exposed to the outside, and as shown in FIG. 10, the protective layer 130 formed of the third silicon oxide film Ox3 It is formed on the side of the support structure 120 supporting the silicon nanowires 10. The protective layer 130 supports the support structure 120 and the silicon nanowires 10 on both sides so that they are not damaged by subsequent processes, and becomes a physical base on which subsequent processes can be performed.

다음으로, 실리콘 나노와이어(10)의 채널영역(11)에 접촉한 지지구조물(120)의 일부를 제거하여 채널영역(11)을 노출시키는 노출단계(S30)를 수행한다. 노출단계(S30)는 제2 마스크 형성(S31), 게이트 공간 형성(S32), 제2 마스크 제거(S33) 단계를 포함한다. Next, an exposure step ( S30 ) of exposing the channel region 11 by removing a portion of the support structure 120 contacting the channel region 11 of the silicon nanowire 10 is performed. The exposure step ( S30 ) includes forming a second mask ( S31 ), forming a gate space ( S32 ), and removing the second mask ( S33 ).

도 11은 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법에서 게이트(G)를 형성하기 위한 마스크를 형성한 상태를 나타낸 사시도이며, 도 12은 도 11의 A-A'에 따른 단면도이다. 11 is a perspective view showing a state in which a mask for forming a gate (G) is formed in a method of manufacturing a transistor using silicon nanowires according to an embodiment of the present invention, and FIG. it is a cross section

먼저, 도 11 및 도 12에 도시된 바와 같이, 제2 마스크 형성단계(S31)에서, 채널영역(11)을 감싸는 게이트(G)가 형성될 영역만을 노출하도록 제2 마스크(M2)를 형성한다. 제2 마스크(M2)는 제2 포토레지스트(Pr2)로 형성될 수 있다. 제2 마스크(M2)는 실리콘 기판(100) 상부를 전부 커버하되, 실리콘 나노와이어(10)에서 게이트(G)가 형성되는 부분인 채널영역(11)을 노출하는 채널오픈부(ChO)를 포함하도록 형성된다. 실리콘 기판(100)에 복수의 실리콘 나노와이어(10)를 형성한 경우, 제2 마스크(M2)는 각각의 실리콘 나노와이어(10)의 채널영역(11) 부분마다 채널오픈부(ChO)가 형성되어, 서로 이격된 복수의 채널오픈부(ChO)를 포함할 수 있다. 채널오픈부(ChO)는 실리콘 나노와이어(10)의 길이방향의 길이(Lc1)가 짧고, 실리콘 나노와이어(10)의 폭방향의 폭(Wc1)이 길게 형성될 수 있다. 채널오픈부(ChO)의 폭(Wc1)은 지지구조물(120)의 폭(W)보다 크되 보호층(130)이 형성된 영역을 초과하지 않도록 형성되는 것이 바람직하다.First, as shown in FIGS. 11 and 12 , in the second mask forming step ( S31 ), a second mask M2 is formed to expose only the region where the gate G surrounding the channel region 11 is to be formed. . The second mask M2 may be formed of a second photoresist Pr2. The second mask M2 covers the entire upper portion of the silicon substrate 100 and includes a channel open portion ChO exposing the channel region 11, which is a portion where the gate G is formed in the silicon nanowire 10. is formed to When a plurality of silicon nanowires 10 are formed on the silicon substrate 100, in the second mask M2, channel open portions ChO are formed for each channel region 11 of each silicon nanowire 10. and may include a plurality of channel open units (ChO) spaced apart from each other. The channel open portion ChO may have a short length Lc1 of the silicon nanowire 10 in the longitudinal direction and a long width Wc1 of the silicon nanowire 10 in the width direction. It is preferable that the width Wc1 of the channel open portion ChO is larger than the width W of the support structure 120 and does not exceed the area where the protective layer 130 is formed.

도 13은 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법에서 실리콘 나노와이어(10)의 채널영역(11)을 노출시킨 상태를 나타낸 사시도이며, 도 14는 도 13의 A-A'에 따른 단면도이다. 13 is a perspective view showing a state in which the channel region 11 of the silicon nanowire 10 is exposed in the method of manufacturing a transistor using silicon nanowires according to an embodiment of the present invention, and FIG. 14 is A-A of FIG. It is a cross section according to '.

도 13 및 도 14에 도시된 바와 같이, 게이트(G) 공간 형성단계(S32)에서, 마스크를 이용한 식각을 수행하여 채널영역(11)을 노출시키고 게이트(G)가 형성될 공간을 형성한다. 다음으로, 마스크 제거단계(S33)에서 제2 포토레지스트(Pr2)로 형성된 제2 마스크(M2)를 제거하면 도 13 및 도 14에 도시된 상태가 된다. As shown in FIGS. 13 and 14 , in the gate (G) space forming step (S32), etching is performed using a mask to expose the channel region 11 and form a space where the gate (G) is to be formed. Next, when the second mask M2 formed of the second photoresist Pr2 is removed in the mask removal step S33, the state shown in FIGS. 13 and 14 is obtained.

게이트(G) 공간 형성단계(S32)에서 건식 또는 습식 식각을 사용할 수 있으며, 건식 식각 방법으로는 불산 기상 에칭(HF vapor etching)을 이용할 수 있고, 습식 식각 방법으로는 희석된 불산 용액을 이용할 수 있다. 실리콘산화물을 제거하는 이러한 식각을 수행하여 제2 실리콘산화막(Ox2) 및 제3 실리콘산화막(Ox3)을 일정 깊이로 제거할 수 있다. 식각은 지지구조물(120)의 하단부가 드러나지 않도록 식각 깊이(Y)를 설정하는 것이 바람직하다. 식각 깊이(Y)가 지지구조물(120)의 중단부(120m)를 초과하는 경우 제2 실리콘산화막(Ox2)이 과다하게 제거되어 실리콘 기판(100)이 노출되기 때문이다. 제2 실리콘산화막(Ox2)과 제3 실리콘산화막(Ox3)이 제거된 공간인 제2 캐비티(C2)는 게이트(G)가 형성될 공간으로 사용될 수 있다. 제2 캐비티(C2)는 제2 마스크(M2)의 채널오픈부(ChO)와 동일한 평면형상을 갖게 된다. 도 13의 확대도에 도시된 바와 같이, 제2 캐비티(C2)가 형성됨에 따라 실리콘 나노와이어(10)의 양단은 지지구조물(120)에 의해 지지되고 실리콘 나노와이어(10)의 중앙부에 위치한 채널영역(11)은 공중에 떠 있는 형태가 된다. In the gate (G) space forming step (S32), dry or wet etching may be used. As the dry etching method, HF vapor etching may be used, and as the wet etching method, a diluted hydrofluoric acid solution may be used. there is. By performing such etching to remove silicon oxide, the second silicon oxide layer Ox2 and the third silicon oxide layer Ox3 may be removed to a predetermined depth. In etching, it is preferable to set an etching depth (Y) so that the lower end of the support structure 120 is not exposed. This is because when the etching depth Y exceeds the intermediate portion 120m of the support structure 120 , the second silicon oxide layer Ox2 is excessively removed and the silicon substrate 100 is exposed. The second cavity C2, which is a space from which the second silicon oxide film Ox2 and the third silicon oxide film Ox3 are removed, may be used as a space where the gate G is formed. The second cavity C2 has the same planar shape as the channel open portion ChO of the second mask M2. As shown in the enlarged view of FIG. 13, as the second cavity C2 is formed, both ends of the silicon nanowire 10 are supported by the support structure 120 and the channel is located in the center of the silicon nanowire 10. Region 11 becomes a form floating in the air.

다음으로, 채널영역(11)을 감싸는 게이트(G)를 형성하고 실리콘 나노와이어(10)의 일단과 타단에 소스(S)와 드레인(D)을 형성하는 트랜지스터 형성단계(S40)를 수행한다. 트랜지스터 형성단계(S40)는 게이트절연층 형성(S41), 게이트형성층 형성(S42), 게이트 형성(S43), 소스(S) 및 드레인(D) 형성(S44) 단계를 포함한다. Next, a transistor formation step ( S40 ) of forming a gate (G) surrounding the channel region 11 and forming a source (S) and a drain (D) at one end and the other end of the silicon nanowire 10 is performed. The transistor forming step (S40) includes forming a gate insulating layer (S41), forming a gate forming layer (S42), forming a gate (S43), and forming a source (S) and a drain (D) (S44).

도 15은 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법에서 게이트절연층(140)을 형성한 상태를 나타낸 사시도이며, 도 16은 도 5의 A-A'에 따른 단면도이다. 15 is a perspective view showing a state in which a gate insulating layer 140 is formed in a method of manufacturing a transistor using silicon nanowires according to an embodiment of the present invention, and FIG. 16 is a cross-sectional view along line AA′ of FIG. 5 .

도 15 및 도 16에 도시된 바와 같이, 게이트절연층 형성단계(S41)에서, 실리콘 나노와이어(10)의 노출된 채널영역(11)을 감싸도록 게이트절연층(140)을 형성한다. 게이트절연층(140)은 건식산화(Dry Oxidation)을 이용하여 실리콘산화막(SiO2)을 증착하거나, ALD(Atomic Layer Deposition) 방법을 이용하여 HfO2 등을 증착하여 형성할 수 있다. 실리콘 나노와이어(10)의 채널영역(11)을 노출하고 실리콘 나노와이어(10) 양단의 소스(S) 및 드레인(D)영역(13)은 커버하는 마스크를 형성하고 게이트절연층(140)을 형성하고 마스크를 제거하면, 공중에 떠 있는 실리콘 나노와이어(10)의 중앙부 채널영역(11)은 전체 둘레가 모두 게이트절연층(140)으로 둘러싸이게 된다. 게이트절연층(140)을 형성할 때 보호층(130)이 형성되지 않아서 노출된 실리콘 기판(100) 상에도 게이트절연층(140)을 형성할 수 있다. 실리콘 기판(100) 상에 형성된 게이트절연층(140)은 이후에 형성되는 게이트(G)와 실리콘 기판(100) 사이를 절연할 수 있다. As shown in FIGS. 15 and 16 , in the gate insulating layer forming step ( S41 ), the gate insulating layer 140 is formed to surround the exposed channel region 11 of the silicon nanowire 10 . The gate insulating layer 140 may be formed by depositing a silicon oxide film (SiO 2 ) using dry oxidation or depositing HfO 2 or the like using an atomic layer deposition (ALD) method. A mask is formed to expose the channel region 11 of the silicon nanowire 10 and cover the source (S) and drain (D) regions 13 at both ends of the silicon nanowire 10, and the gate insulating layer 140 is formed. After forming and removing the mask, the entire circumference of the central channel region 11 of the silicon nanowire 10 floating in the air is surrounded by the gate insulating layer 140 . When the gate insulating layer 140 is formed, the gate insulating layer 140 may also be formed on the exposed silicon substrate 100 because the protective layer 130 is not formed. The gate insulating layer 140 formed on the silicon substrate 100 may insulate a gate G formed later from the silicon substrate 100 .

도 17은 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법에서 게이트형성층(150)을 형성한 상태를 나타낸 사시도이며, 도 18은 도 7의 A-A'에 따른 단면도이다. 17 is a perspective view showing a state in which a gate formation layer 150 is formed in a method of manufacturing a transistor using silicon nanowires according to an embodiment of the present invention, and FIG. 18 is a cross-sectional view taken along line AA′ of FIG. 7 .

다음으로, 도 17 및 도 18에 도시된 바와 같이, 게이트형성층(150) 형성단계(S42)에서, 실리콘 기판(100) 상에 게이트형성층(150)을 형성한다. 게이트형성층(150)은 실리콘 나노와이어(10)의 채널영역(11) 주위 제2 캐비티(C2)에 충진되어 게이트절연층(140)을 둘러싸도록 형성된다. 게이트형성층(150)은 폴리실리콘을 증착하여 형성할 수 있다. Next, as shown in FIGS. 17 and 18 , the gate-forming layer 150 is formed on the silicon substrate 100 in step S42 of forming the gate-forming layer 150 . The gate forming layer 150 is formed to surround the gate insulating layer 140 by filling the second cavity C2 around the channel region 11 of the silicon nanowire 10 . The gate forming layer 150 may be formed by depositing polysilicon.

도 19는 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법에서 게이트(G)를 형성하고 소스(S) 및 드레인(D)을 형성한 상태를 나타낸 사시도이며, 도 20는 도 19의 A-A'에 따른 단면도이다. 19 is a perspective view showing a state in which a gate (G) is formed and a source (S) and a drain (D) are formed in a method of manufacturing a transistor using silicon nanowires according to an embodiment of the present invention, and FIG. 20 is FIG. 19 It is a cross-sectional view along A-A' of

게이트(G) 형성단계(S43)에서, 게이트형성층(150)에 사진식각 공정 등을 이용하여 게이트(G)가 형성될 부분만 남기고 나머지를 제거하는 방법으로 게이트(G)를 형성한다. 다음으로, 소스(S) 및 드레인(D) 형성단계(S44)에서, 게이트(G)를 마스크로 이용하여 실리콘 나노와이어(10)의 양단에 도펀트를 도핑하여 소스(S) 및 드레인(D)을 형성한다. In the gate (G) forming step (S43), the gate (G) is formed by using a photolithography process or the like on the gate formation layer 150 to leave only the portion where the gate (G) is to be formed and remove the rest. Next, in the source (S) and drain (D) forming step (S44), both ends of the silicon nanowire 10 are doped with dopants using the gate (G) as a mask to form the source (S) and drain (D). form

이러한 과정을 통하여 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터를 제조할 수 있다. 추가로, 소스(S) 및 드레인(D)에 Ti를 증착하고 열처리하여 실리사이드(TiSi2)를 형성하는 단계, 절연층을 형성하고 소스(S) 및 드레인(D)에 연결되는 전극패턴을 형성하는 단계를 더 수행할 수 있다. Through this process, a transistor using silicon nanowires according to an embodiment of the present invention can be manufactured. In addition, forming silicide (TiSi 2 ) by depositing Ti on the source (S) and drain (D) and performing heat treatment, forming an insulating layer and forming an electrode pattern connected to the source (S) and drain (D). You can do more steps.

상술한 바에 따르면, 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법은, 실리콘 기판(100)에 실리콘 나노와이어(10)를 형성한 다음, 실리콘 나노와이어(10)를 다른 기판에 전사(transfer)하지 않고, 실리콘 나노와이어(10)가 형성된 상태에서 곧바로 실리콘 나노와이어(10)를 트랜지스터로 형성할 수 있다. 따라서 실리콘 나노와이어(10)를 전사(transfer)하는 공정에서 발생될 수 있는 나노와이어의 파손이나 결락 등의 문제가 원천적으로 발생하지 않는 이점이 있다. 또한 전사(transfer)공정이 없으므로 공정이 간소화되고 비용이 절감된다. According to the foregoing, in the method of manufacturing a transistor using silicon nanowires according to an embodiment of the present invention, the silicon nanowires 10 are formed on a silicon substrate 100, and then the silicon nanowires 10 are formed on another substrate. Without transferring, the silicon nanowires 10 may be directly formed into transistors in a state in which the silicon nanowires 10 are formed. Therefore, there is an advantage in that problems such as breakage or missing of the nanowires, which may occur in a process of transferring the silicon nanowires 10, do not fundamentally occur. In addition, since there is no transfer process, the process is simplified and costs are reduced.

또한, 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터 제조방법은, 실리콘 나노와이어(10)가 형성된 지지구조물(120)의 측면에 보호층(130)을 더 형성하여, 제조과정에서 발생할 수 있는 실리콘 나노와이어(10)의 파손 등의 문제를 최소화할 수 있고, 보호층(130)이 절연층이나 전극패턴을 형성하기 위한 지지기반이 될 수 있으므로 이후 공정을 용이하게 한다.In addition, in the method of manufacturing a transistor using silicon nanowires according to an embodiment of the present invention, a protective layer 130 is further formed on the side surface of the support structure 120 on which the silicon nanowires 10 are formed, which may occur during the manufacturing process. Possible problems such as breakage of the silicon nanowires 10 can be minimized, and since the protective layer 130 can serve as a support base for forming an insulating layer or an electrode pattern, subsequent processes are facilitated.

이하에서 도 19 및 도 20를 참조하여, 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터를 설명한다. Hereinafter, a transistor using silicon nanowires according to an embodiment of the present invention will be described with reference to FIGS. 19 and 20 .

본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터는, 실리콘 기판(100)의 일부를 이용하여 형성되고, 채널영역(11)이 실리콘 기판(100)으로부터 이격되고 양단이 실리콘 기판(100)에 의해 지지되도록 형성된 실리콘 나노와이어(10), 실리콘 나노와이어(10)의 채널영역(11)을 감싸도록 형성되는 게이트절연층(140), 게이트절연층(140)을 감싸도록 실리콘 기판(100) 상에 형성되는 게이트(G), 실리콘 나노와이어(10)의 일단에 형성되는 소스(S), 실리콘 나노와이어(10)의 타단에 형성되는 드레인(D)을 포함할 수 있다. A transistor using silicon nanowires according to an embodiment of the present invention is formed using a part of the silicon substrate 100, the channel region 11 is spaced apart from the silicon substrate 100, and both ends are formed on the silicon substrate 100. A silicon nanowire 10 formed to be supported by the silicon nanowire 10, a gate insulating layer 140 formed to surround the channel region 11 of the silicon nanowire 10, and a silicon substrate 100 to surround the gate insulating layer 140 A gate G formed thereon, a source S formed at one end of the silicon nanowire 10 , and a drain D formed at the other end of the silicon nanowire 10 may be included.

실리콘 나노와이어(10)는 실리콘 기판(100)의 일부를 이용하여 형성된다. 실리콘 나노와이어(10)는 실리콘 기판(100)의 일부인 지지구조물(120)(도 6 참조)의 상부에 형성된다. 실리콘 나노와이어(10)의 단면은 역삼각형 형상으로 형성될 수 있다. 실리콘 나노와이어(10)는 양단이 지지구조물(120)에 의해 지지되고, 실리콘 나노와이어(10)의 중앙부는 공중에 뜬 상태로 형성된다(도 13 참조). 실리콘 나노와이어(10)의 중앙부는 트랜지스터의 채널영역(11)으로 사용되며, 양단은 소스(S) 및 드레인(D)으로 사용된다. 실리콘 나노와이어(10)는 실리콘 기판(100)의 일부인 지지구조물(120)에 의해 양단이 지지되고, 지지구조물(120)에 형성된 실리콘산화막에 의해 실리콘 기판(100)과 전기적으로 절연될 수 있다. The silicon nanowires 10 are formed using a portion of the silicon substrate 100 . The silicon nanowires 10 are formed on top of the support structure 120 (see FIG. 6), which is a part of the silicon substrate 100. A cross section of the silicon nanowire 10 may be formed in an inverted triangle shape. Both ends of the silicon nanowire 10 are supported by the support structure 120, and the central portion of the silicon nanowire 10 is formed in a floating state (see FIG. 13). The central portion of the silicon nanowire 10 is used as a channel region 11 of a transistor, and both ends are used as a source (S) and a drain (D). Both ends of the silicon nanowire 10 may be supported by a support structure 120 that is a part of the silicon substrate 100, and may be electrically insulated from the silicon substrate 100 by a silicon oxide film formed on the support structure 120.

게이트절연층(140)은 실리콘산화물 또는 HfO2 등의 전기절연성 재질로 형성될 수 있다. 게이트절연층(140)은 실리콘 나노와이어(10)의 중앙부 채널영역(11)의 전면을 둘러싸도록 형성된다. 게이트절연층(140) 상에는 폴리실리콘 등의 전기전도성 재질로 게이트(G)가 형성된다. 게이트(G)는 실리콘 나노와이어(10)의 채널영역(11)을 둘러싼 게이트절연층(140)을 감싸도록 형성되어, 게이트-올-어라운드 구조의 게이트(G)를 형성한다. 실리콘 나노와이어(10)의 양단에는 도펀트가 도핑되어 소스(S) 및 드레인(D)이 형성된다. The gate insulating layer 140 may be formed of an electrical insulating material such as silicon oxide or HfO 2 . The gate insulating layer 140 is formed to surround the entire surface of the central channel region 11 of the silicon nanowire 10 . A gate (G) is formed on the gate insulating layer 140 with an electrically conductive material such as polysilicon. The gate G is formed to surround the gate insulating layer 140 surrounding the channel region 11 of the silicon nanowire 10 to form a gate G of a gate-all-around structure. Both ends of the silicon nanowire 10 are doped with dopants to form a source (S) and a drain (D).

본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터는, 전기절연성을 갖는 재질로 형성되고, 상기 실리콘 기판(100)의 상기 지지구조물(120) 측면에 형성된 빈공간에 채워지는 보호층(130)을 더 포함할 수 있다. 보호층(130)은 전기절연성 재질로 형성될 수 있으며, 예를 들어 제3 실리콘산화막(Ox3)으로 형성될 수 있다. 보호층(130)은 지지구조물(120)의 측면부를 지지하고 게이트(G)와 실리콘 기판(100)을 전기적으로 절연하며, 게이트(G)가 형성되는 물리적 기반이 된다. In the transistor using silicon nanowires according to an embodiment of the present invention, the protective layer 130 is formed of a material having electrical insulation and fills an empty space formed on the side of the support structure 120 of the silicon substrate 100. ) may be further included. The protective layer 130 may be formed of an electrical insulating material, for example, a third silicon oxide layer Ox3. The protective layer 130 supports the side portion of the support structure 120, electrically insulates the gate G and the silicon substrate 100, and becomes a physical base on which the gate G is formed.

상술한 본 발명의 일실시예에 따른 실리콘 나노와이어를 이용한 트랜지스터는 게이트-올-어라운드 구조에 의해 향상된 동작성능을 가질 수 있다. The above-described transistor using silicon nanowires according to an embodiment of the present invention may have improved operational performance due to the gate-all-around structure.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다. Although the present invention has been described in detail through specific examples, this is for explaining the present invention in detail, the present invention is not limited thereto, and within the technical spirit of the present invention, by those skilled in the art It will be clear that the modification or improvement is possible.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.All simple modifications or changes of the present invention fall within the scope of the present invention, and the specific protection scope of the present invention will be clarified by the appended claims.

100: 실리콘 기판
110: 칼럼구조물
120: 지지구조물
130: 보호층
C1: 제1 캐비티
C2: 제2 캐비티
140: 게이트절연층
150: 게이트형성층
Ox: 실리콘산화막
Nx: 실리콘질화막
Pr: 포토레지스트
M: 마스크
WM: 와이어마스크
ChO: 채널오픈부
10: 실리콘 나노와이어
11: 채널 영역
12: 소스 영역
13: 드레인 영역
G: 게이트
S: 소스
D: 드레인100: silicon substrate
110: column structure
120: support structure
130: protective layer
C1: first cavity
C2: second cavity
140: gate insulating layer
150: gate formation layer
Ox: silicon oxide film
Nx: silicon nitride film
Pr: photoresist
M: mask
WM: wiremask
ChO: Channel Open Department
10: silicon nanowires
11: Channel area
12: source area
13: drain area
G: gate
S: source
D: drain

Claims (8)

실리콘 기판;
상기 실리콘 기판의 일면을 식각하여 형성되는 제1 캐비티에 의해 측면이 둘러싸이도록 형성되며, 상단과 하단이 넓고 중단이 좁은 모래시계 형상으로 형성되는 지지구조물;
상기 지지구조물의 상단에 역삼각형으로 형성되며, 상기 지지구조물의 중단에 형성되는 실리콘산화막에 의해 상기 실리콘 기판과 전기적으로 절연되는 실리콘 나노와이어;
전기절연성을 갖는 재질로 형성되고, 상기 실리콘 기판의 상기 지지구조물 측면에 형성된 제1 캐비티에 채워져 상기 지지구조물을 고정하고 보호하는 보호층;
상기 실리콘 나노와이어의 중앙부의 채널 영역 주변의 상기 보호층과 상기 지지구조물의 상단 측면의 실리콘산화막을 상기 지지구조물의 하단부가 드러나지 않는 깊이로 제거하여 형성되는 제2 캐비티;
상기 제2 캐비티에 의해 노출된 실리콘 나노와이어의 중앙부의 채널 영역을 감싸도록 형성되는 게이트절연층;
상기 게이트절연층을 감싸도록 상기 제2 캐비티를 채우며 상기 실리콘 기판 상에 형성되는 게이트;
상기 게이트절연층에 의해 둘러싸이지 않은 상기 실리콘 나노와이어의 일단에 도펀트를 도핑하여 형성되는 소스; 및
상기 게이트절연층에 의해 둘러싸이지 않은 상기 실리콘 나노와이어의 타단에 도펀트를 도핑하여 형성되는 드레인을 포함하는, 실리콘 나노와이어를 이용한 트랜지스터.silicon substrate;
a support structure formed by etching one side of the silicon substrate so that its side surface is surrounded by a first cavity, and formed in an hourglass shape with wide upper and lower ends and a narrow middle;
a silicon nanowire formed in an inverted triangle at an upper end of the support structure and electrically insulated from the silicon substrate by a silicon oxide film formed at a middle portion of the support structure;
a protective layer made of a material having electrical insulation and filled in a first cavity formed on a side surface of the support structure of the silicon substrate to fix and protect the support structure;
a second cavity formed by removing the passivation layer around the channel region of the central portion of the silicon nanowire and the silicon oxide film on the upper side of the support structure to a depth where the lower end of the support structure is not exposed;
a gate insulating layer formed to surround a central channel region of the silicon nanowire exposed by the second cavity;
a gate formed on the silicon substrate and filling the second cavity to surround the gate insulating layer;
a source formed by doping a dopant at one end of the silicon nanowire not surrounded by the gate insulating layer; and
A transistor using silicon nanowires comprising a drain formed by doping a dopant on the other end of the silicon nanowire not surrounded by the gate insulating layer. 삭제delete 삭제delete 실리콘 기판에 제1 실리콘산화막 및 제1 실리콘질화막을 순서대로 형성하고, 상기 제1 실리콘질화막 상에 포토레지스트를 형성하고 패터닝하여 실리콘 나노와이어를 형성하기 위하여 직사각형 형상의 포토레지스트만 남아있는 제1 마스크를 형성하는 단계;
상기 제1 마스크를 이용하여 상기 실리콘 기판을 일정 깊이로 식각하여 생성되는 제1 캐비티에 의해 측면이 둘러싸이는 칼럼구조물을 형성하는 단계;
상기 칼럼구조물을 이방성 식각하여 상단과 하단이 넓고 중단이 좁은 모래시계 형상인 지지구조물을 형성하는 단계; 및
상기 지지구조물의 표면을 산화시켜 지지구조물의 중단은 모두 제2 실리콘산화막으로 형성되고 상기 지지구조물의 측면에 제2 실리콘산화막이 형성되어 상기 지지구조물의 상부에 실리콘 나노와이어를 형성하는 단계;
상기 실리콘 기판의 상기 지지구조물 측면에 형성된 상기 제1 캐비티에 전기절연성을 갖는 물질인 제3 실리콘산화막을 채우고 상기 실리콘 기판 상에 형성된 제1 실리콘질화막 상에도 일정 높이만큼 제3 실리콘산화막을 형성하는 충진단계;
상기 제1 실리콘질화막 상의 제3 실리콘질화막을 제거하고 상기 제1 실리콘질화막의 일부도 함께 제거하여 상기 제1 실리콘질화막을 노출시키고 상기 제3 실리콘산화막의 형성에 의한 표면 굴곡을 제거하는 평탄화를 수행하여 상기 제1 캐비티에 충진된 제3 실리콘산화막은 상기 지지구조물의 측면을 지지하는 보호층이 되는 평탄화단계;
상기 제1 실리콘질화막을 제거하여 상기 실리콘 나노와이어를 외부에 노출시키는 질화물 스트립단계;
채널 영역을 감싸는 게이트가 형성될 영역만을 노출하는 채널오픈부가 형성된 제2 마스크를 형성하되, 상기 채널오픈부의 폭은 지지구조물의 폭보다 크되 상기 보호층이 형성된 영역을 초과하지 않도록 형성되는, 제2 마스크를 형성하는 단계;
상기 제2 마스크를 이용한 식각을 수행하여 상기 제2 실리콘산화막 및 제3 실리콘산화막을 상기 지지구조물의 하단부가 드러나지 않는 깊이까지 식각하여 상기 채널 영역을 노출시키고 상기 게이트가 형성될 공간인 제2 캐비티를 형성하는 단계; 및
상기 제2 마스크를 제거하는 단계;
상기 실리콘 나노와이어 양단의 소스영역 및 드레인영역을 커버하는 마스크를 형성하고, 상기 제2 캐비티가 형성됨에 의해 상기 실리콘 나노와이어의 중앙부의 노출된 채널 영역을 감싸도록 게이트절연층을 형성하하고, 상기 마스크를 제거하는 게이트절연층을 형성하는 단계;
폴리실리콘 재질의 게이트형성층을 상기 채널 영역 주위의 제2 캐비티에 충진하도록 실리콘 기판 상에 형성하는 단계;
게이트형성층 상에 사진식각 공정을 이용하여 게이트를 형성하는 단계;
상기 게이트를 마스크로 이용하여 상기 실리콘 나노와이어의 양단에 도펀트를 도핑하여 소스 및 드레인을 형성하는 단계를 포함하는, 실리콘 나노와이어를 이용한 트랜지스터 제조방법.A first mask in which only the rectangular photoresist remains to form a silicon nanowire by sequentially forming a first silicon oxide film and a first silicon nitride film on a silicon substrate, forming a photoresist on the first silicon nitride film and patterning the first mask. forming a;
forming a column structure surrounded by a first cavity formed by etching the silicon substrate to a predetermined depth using the first mask;
Anisotropically etching the column structure to form a support structure having an hourglass shape with wide tops and bottoms and narrow middle ends; and
Oxidizing the surface of the support structure to form a second silicon oxide film at all ends of the support structure and forming a second silicon oxide film on a side surface of the support structure to form a silicon nanowire on the upper portion of the support structure;
Filling the first cavity formed on the side surface of the support structure of the silicon substrate with a third silicon oxide film, which is an electrically insulating material, and forming a third silicon oxide film at a predetermined height on the first silicon nitride film formed on the silicon substrate step;
A third silicon nitride film on the first silicon nitride film is removed and a portion of the first silicon nitride film is also removed to expose the first silicon nitride film and perform planarization to remove surface curvature caused by the formation of the third silicon oxide film. a planarization step in which the third silicon oxide film filled in the first cavity becomes a protective layer supporting the side surface of the support structure;
a nitride stripping step of exposing the silicon nanowires to the outside by removing the first silicon nitride film;
A second mask having a channel opening portion exposing only a region where a gate is to be formed surrounding the channel region is formed, the width of the channel opening portion being larger than the width of the support structure but not exceeding the region where the protective layer is formed. forming a mask;
Etching is performed using the second mask to etch the second silicon oxide film and the third silicon oxide film to a depth where the lower end of the support structure is not exposed, thereby exposing the channel region and forming a second cavity where the gate is to be formed. forming; and
removing the second mask;
A mask covering source and drain regions of both ends of the silicon nanowire is formed, and a gate insulating layer is formed to surround a channel region exposed at the center of the silicon nanowire by forming the second cavity, forming a gate insulating layer to remove the mask;
forming a gate forming layer made of polysilicon on the silicon substrate to fill the second cavity around the channel region;
forming a gate on the gate forming layer using a photolithography process;
Forming a source and a drain by doping a dopant on both ends of the silicon nanowire using the gate as a mask, a method of manufacturing a transistor using silicon nanowires. 삭제delete 삭제delete 삭제delete 삭제delete
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