KR102565754B1

KR102565754B1 - Display device

Info

Publication number: KR102565754B1
Application number: KR1020180150770A
Authority: KR
Inventors: 권용철; 홍희정; 김성훈; 박동원
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-11-29
Filing date: 2018-11-29
Publication date: 2023-08-10
Also published as: KR20200064549A

Abstract

본 발명은 표시장치에 관한 것으로, 이 표시장치는 입력 영상의 평균 휘도를 매 프레임 기간 마다 측정하고, 미리 설정된 문턱값 보다 큰 변화량으로 입력 영상의 평균 휘도가 변할 때 상기 픽셀 구동 전압을 실시간 가변한다. The present invention relates to a display device, which measures the average luminance of an input image every frame period and changes the pixel driving voltage in real time when the average luminance of the input image changes by a variation greater than a preset threshold. .

Description

Display device {DISPLAY DEVICE}

본 발명은 다양한 화질 관련 지표에 따라 표시패널 구동부의 구동 전압과 픽셀 구동 전압이 가변되는 표시장치에 관한 것이다.The present invention relates to a display device in which a driving voltage of a display panel driver and a pixel driving voltage are variable according to various picture quality indicators.

액정 표시장치(Liquid Crystal Display, LCD), 전계 발광 표시장치(Electroluminescence Display), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 등 다양한 평판 표시장치가 개발되고 있다. Various flat panel display devices such as Liquid Crystal Display (LCD), Electroluminescence Display, Field Emission Display (FED), and Plasma Display Panel (PDP) are being developed. there is.

전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율에서 월등한 수준으로 영상을 재현할 수 있다.The electroluminescent display device is roughly divided into an inorganic light emitting display device and an organic light emitting display device according to the material of the light emitting layer. An active matrix type organic light emitting display includes an organic light emitting diode (OLED) that emits light by itself, and has a fast response speed, high luminous efficiency, luminance, and viewing angle. There are advantages. Since the organic light emitting display device can express a black gradation as complete black, it can reproduce an image with a superior level in contrast ratio and color gamut.

표시장치의 소비 전력을 줄이기 위하여 밝은 화면에서 픽셀들의 피크 휘도(peak luminance)를 낮추는 방법이 적용될 수 있다. 그런데, 피크 휘도를 가변할 때 사용자가 휘도 변화를 인지하여 화질이 저하될 수 있다. 이러한 제어 방법에도 불구하고, 소비 전력 개선 효과가 만족할 만한 수준에 도달하지 못하고 있다. In order to reduce power consumption of the display device, a method of lowering peak luminance of pixels on a bright screen may be applied. However, when changing the peak luminance, the user recognizes the change in luminance, and thus the image quality may deteriorate. In spite of these control methods, the effect of improving power consumption has not reached a satisfactory level.

따라서, 본 발명은 화질 저하 없이 소비 전력을 줄일 수 있는 표시장치를 제공한다.Accordingly, the present invention provides a display device capable of reducing power consumption without deteriorating image quality.

본 발명의 표시장치는 다수의 데이터 라인들, 상기 데이터 라인들과 교차되는 다수의 게이트 라인들, 및 다수의 픽셀들을 포함한 표시패널; 입력 영상의 픽셀 데이터와 감마 기준 전압을 입력 받아 상기 픽셀 데이터를 데이터 전압으로 변환하는 데이터 구동부; 상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부; 상기 픽셀들에 공급되는 픽셀 구동 전압(ELVDD), 감마 전원 전압(PVDD), 및 상기 데이터 구동부의 출력 버퍼 구동 전압(SVDD)을 발생하고, 상기 감마 전원 전압을 분압하여 상기 감마 기준 전압을 발생하고, 전압 제어 신호에 응답하여 상기 픽셀 구동 전압(EVDD), 상기 감마 전원 전압(PVDD), 및 상기 출력 버퍼 구동 전압(SVDD) 중 적어도 하나의 레벨과 기울기 중 하나 이상을 변경하는 전원부; 및 상기 데이터 구동부에 상기 픽셀 데이터를 전송하고, 상기 데이터 구동부와 상기 게이트 구동부의 동작 타이밍을 제어하는 타이밍 콘트롤러를 포함한다. A display device of the present invention includes a display panel including a plurality of data lines, a plurality of gate lines crossing the data lines, and a plurality of pixels; a data driver receiving pixel data of an input image and a gamma reference voltage and converting the pixel data into a data voltage; a gate driver supplying gate signals to the gate lines; generating a pixel driving voltage (ELVDD), a gamma power supply voltage (PVDD), and an output buffer driving voltage (SVDD) of the data driver supplied to the pixels, and dividing the gamma power supply voltage to generate the gamma reference voltage; a power supply unit that changes at least one of a level and a slope of at least one of the pixel driving voltage EVDD, the gamma power supply voltage PVDD, and the output buffer driving voltage SVDD in response to a voltage control signal; and a timing controller configured to transmit the pixel data to the data driver and to control operation timings of the data driver and the gate driver.

상기 타이밍 콘트롤러는 상기 입력 영상의 평균 휘도를 매 프레임 기간 마다 측정하고, 상기 전압 제어 신호를 발생하여 상기 전원부의 출력 전압을 제어하여 미리 설정된 문턱값 보다 큰 변화량으로 상기 평균 휘도가 변할 때 상기 픽셀 구동 전압을 가변한다. The timing controller measures the average luminance of the input image every frame period, generates the voltage control signal to control the output voltage of the power supply unit, and drives the pixel when the average luminance changes by a variation greater than a preset threshold value. change the voltage

본 발명은 입력 영상의 평균 휘도에 따라 피크 휘도(peak luminance)를 제한하여 소비 전력을 줄이고, 평균 휘도의 변화량이 미리 설정된 문턱값 보다 클 때 픽셀 구동 전압(ELVDD), 감마 전원 전압(PVDD), 버퍼 구동 전압(SVDD) 중 하나 이상을 가변하여 플리커(flicker)와 같은 화질 저하 없이 소비 전력을 낮춘다. The present invention reduces power consumption by limiting peak luminance according to the average luminance of an input image, and when the change in average luminance is greater than a preset threshold value, a pixel driving voltage (ELVDD), a gamma power supply voltage (PVDD), At least one of the buffer driving voltages (SVDD) is varied to reduce power consumption without deteriorating image quality such as flicker.

나아가, 본 발명은 다양한 화질 관련 지표(parameter)에 따라 출력 버퍼 구동 전압(SVDD)을 가변하여 화질 저하 없이 소스 드라이브 IC별로 출력 버퍼 구동 전압(SVDD)을 개별 가변하여 소비 전력을 더 줄일 수 있다.Furthermore, according to the present invention, power consumption can be further reduced by individually varying the output buffer driving voltage (SVDD) for each source driver IC without deterioration of picture quality by varying the output buffer driving voltage (SVDD) according to various picture quality parameters.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 외부 보상 회로를 개략적으로 보여 주는 도면이다.
도 3은 본 발명의 실시예에 따른 휘도 제어 장치를 보여 주는 블록도이다.
도 4는 피크 휘도 제어　커브를 보여 주는 도면이다.
도 5 및 도 6은 전원부에서 출력 전압을 가변하는 구성을 보여 주는 도면들이다.
도 7은 본 발명의 제1 실시예에 따른 표시장치의 구동 방법을 보여 주는 흐름도이다.
도 8은 ELVDD 커브를 보여 주는 도면이다.
도 9는 EVDD 가변시 적용되는 문턱값을 보여 주는 도면이다.
도 10a 내지 도 10d는 APL 변화량에 따른 ELVDD 가변 방법의 예를 보여 주는 도면들이다.
도 11은 APL에 따라 문턱값이 상이하게 설정되는 예를 보여 주는 도면이다.
도 12는 APL에 따라 ELVDD가 변할 때 소정의 기울기로 전압이 점진적으로 가변되는 예를 보여 주는 도면이다.
도 13은 APL에 따라 ELVDD가 변할 때 APL 구간별로 ELVDD 기울기가 다르게 설정되는 예를 보여 주는 도면이다.
도 14는 전원부 출력 전압의 기울기 조정 장치를 보여 주는 도면들이다.
도 15a 및 도 15b는 전원부 출력 전압이 멀티 스텝으로 변하는 예를 보여 주는 도면들이다.
도 16은 전원부 출력 전압이 1 프레임 기간 내에서 멀티 스텝으로 변하는 예를 보여 주는 도면이다.
도 17은 1 프레임 기간을 상세히 보여 주는 도면이다.
도 18은 N 프레임 기간 동안 입력 영상의 평균 휘도에 따라 가변되는 ELVDD의 일 예를 보여 주는 도면이다.
도 19는 데이터 구동부(110)를 자세히 보여 주는 도면이다.
도 20은 APL에 따라 피크 휘도를 제어할 때 SVDD로 인하여 불필요한 소비 전력이 발생되는 예를 보여 주는 도면이다.
도 21은 본 발명의 실시예에 따른 PLC 커브, 최대 데이터 전압 및 SVDD의 관계를 보여 주는 도면이다.
도 22는 최대 데이터 전압에 비례하여 변하는 SVDD의 일 예를 보여 주는 도면이다.
도 23은 피크 휘도가 가변될 때 피크 휘도에 동기하여 가변되는 PVDD와 SVDD 를 보여 주는 도면이다.
도 24a 및 도 24b는 도 23에 도시된 제1 및 제2 피크 휘도에서 PVDD, SVDD, 및 데이터 전압을 보여 주는 도면이다.
도 25는 최대 밝기 값에 따라 가변되는 SVDD를 보여 주는 도면이다.
도 26은 픽셀 데이터의 최대 값에 따라 가변되는 SVDD를 보여 주는 도면이다.
도 27은 픽셀들의 열화 수준에 따라 가변되는 SVDD를 보여 주는 도면이다.
도 28은 화면을 분할 구동하는 소스 드라이브 IC들과 소스 드라이브 IC들에 개별로 공급되는 SVDD를 보여 주는 도면이다.
도 29는 서브 화면별로 개별 제어되는 최대 휘도 및 최대 데이터 전압과, 소스 드라이브 IC별로 개별 공급되는 SVDD의 일 예를 보여 주는 도면이다.1 is a block diagram showing a display device according to an exemplary embodiment of the present invention.
2 is a diagram schematically showing an external compensation circuit.
3 is a block diagram showing a luminance control device according to an embodiment of the present invention.
4 is a diagram showing a peak luminance control curve.
5 and 6 are diagrams showing a configuration for varying the output voltage in the power supply unit.
7 is a flowchart illustrating a method of driving a display device according to a first embodiment of the present invention.
8 is a diagram showing an ELVDD curve.
9 is a diagram showing threshold values applied when EVDD is varied.
10A to 10D are diagrams showing examples of an ELVDD variable method according to an APL change amount.
11 is a diagram illustrating an example in which threshold values are differently set according to APL.
12 is a diagram showing an example in which a voltage is gradually varied with a predetermined slope when ELVDD changes according to APL.
13 is a diagram showing an example in which ELVDD slopes are set differently for each APL section when ELVDD changes according to APL.
14 are diagrams illustrating a device for adjusting a slope of an output voltage of a power supply unit.
15A and 15B are diagrams illustrating examples in which an output voltage of a power supply unit is changed in multi-steps.
16 is a diagram showing an example in which the output voltage of the power supply unit changes in multiple steps within one frame period.
17 is a diagram showing one frame period in detail.
18 is a diagram showing an example of ELVDD varying according to the average luminance of an input image during N frame periods.
19 is a diagram showing the data driver 110 in detail.
20 is a diagram showing an example in which unnecessary power consumption is generated due to SVDD when peak luminance is controlled according to APL.
21 is a diagram showing a relationship between a PLC curve, a maximum data voltage, and SVDD according to an embodiment of the present invention.
22 is a diagram showing an example of SVDD that changes in proportion to a maximum data voltage.
23 is a diagram showing PVDD and SVDD that vary in synchronization with the peak luminance when the peak luminance is varied.
24A and 24B are diagrams illustrating PVDD, SVDD, and data voltages at first and second peak luminance shown in FIG. 23 .
25 is a diagram showing SVDD that varies according to a maximum brightness value.
26 is a diagram showing SVDD that varies according to the maximum value of pixel data.
27 is a diagram showing SVDD that varies according to deterioration levels of pixels.
28 is a diagram showing source drive ICs that divide and drive a screen and SVDD separately supplied to the source drive ICs.
29 is a diagram showing an example of maximum luminance and maximum data voltage individually controlled for each sub-screen and SVDD individually supplied for each source drive IC.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention, and methods of achieving them, will become clear with reference to the detailed description of the following embodiments taken in conjunction with the accompanying drawings. The present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, only the embodiments will make the disclosure of the present invention complete, and those of ordinary skill in the art to which the present invention belongs It is provided to fully inform the scope of the invention, the invention is defined only by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. Since the shape, size, ratio, angle, number, etc. disclosed in the drawings for explaining the embodiments of the present invention are exemplary, the present invention is not limited to those shown in the drawings. Like reference numbers designate substantially like elements throughout the specification. In addition, in describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present invention, the detailed description will be omitted.

본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다. When "comprises", "includes", "has", "consists of", etc. mentioned in this specification is used, other parts may be added unless '~ only' is used. When a component is expressed in the singular, it may be interpreted in the plural unless specifically stated otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, even if there is no separate explicit description, it is interpreted as including the error range.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다. In the case of a description of a positional relationship, for example, when a positional relationship between two components is described as 'on ~', 'on top of ~', 'on the bottom of ~', 'next to', etc., ' One or more other components may be interposed between those components where 'immediately' or 'directly' is not used.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 특허청구범위는 필수 구성 요소를 중심으로 기재되기 때문에 특허청구범위의 구성 요소 명칭 앞에 붙은 서수와 실시예의 구성 요소 명칭 앞에 붙은 서수가 일치되지 않을 수 있다. Although first, second, etc. may be used to distinguish the components, the function or structure of these components is not limited to the ordinal number or component name attached to the front of the component. Since the claims are written mainly on essential components, the ordinal numbers in front of the names of the components in the claims may not match the ordinal numbers in front of the names of the components in the embodiment.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.The following embodiments may be partially or wholly combined or combined with each other, and technically various interlocking and driving operations are possible. Each of the embodiments may be implemented independently of each other or together in an association relationship.

본 발명은 입력 영상의 평균 휘도, 사용자 또는 조도에 따라 조정 가능한 최대 밝기 값, 최대 데이터, 실시간 센싱되는 픽셀들의 열화 수준 등 다양한 화질 관련 지표(parameter)에 따라 피크 휘도(peak luminance)를 제한하여 화질 저하 없이 소비 전력을 낮춘다. 최대 데이터 전압은 피크 휘도(peak luminance)에 비례하여 가변된다. 피크 휘도가 낮아지면 최대 데이터 전압도 낮아진다. 나아가, 본 발명은 상기 화질 관련 지표에 따라 피크 휘도가 가변될 때 표시패널 구동부의 구동 전압과 픽셀 구동 전압을 가변하여 소비 전력을 더 줄일 수 있다. The present invention limits peak luminance according to various parameters related to image quality, such as the average luminance of an input image, the maximum brightness value adjustable according to the user or illumination, the maximum data, and the level of deterioration of pixels sensed in real time. Reduce power consumption without sacrificing. The maximum data voltage varies in proportion to peak luminance. As the peak luminance decreases, the maximum data voltage also decreases. Furthermore, according to the present invention, power consumption can be further reduced by varying the driving voltage of the display panel driver and the pixel driving voltage when the peak luminance is varied according to the picture quality index.

이하, 첨부된 도면을 참조하여 본 명세서의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 표시장치는 유기 발광 표시장치를 중심으로 설명되지만 이에 한정되지 않는다는 것에 주의하여야 한다. Hereinafter, various embodiments of the present specification will be described in detail with reference to the accompanying drawings. In the following embodiments, the display device will be described based on the organic light emitting display device, but it should be noted that the display device is not limited thereto.

도 1 및 도 2를 참조하면, 본 명세서의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널 구동부를 포함한다.Referring to FIGS. 1 and 2 , a display device according to an exemplary embodiment of the present specification includes a display panel 100 and a display panel driver.

표시패널(100)은 입력 영상이 재현되는 화면(AA)을 포함한다. 화면(AA)은 입력 영상의 픽셀 데이터가 표시되는 픽셀 어레이를 포함한다. 픽셀 어레이는 다수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 다수의 게이트 라인들(GL), 및 다수의 픽셀들을 포함한다. The display panel 100 includes a screen AA on which an input image is reproduced. The screen AA includes a pixel array on which pixel data of an input image is displayed. The pixel array includes a plurality of data lines DL, a plurality of gate lines GL crossing the data lines DL, and a plurality of pixels.

픽셀들은 데이터 라인들(DL)과 게이트 라인들(GL)에 의해 정의된 매트릭스 형태로 화면(AA) 상에 배치될 수 있다. 픽셀들은 매트릭스 형태 이외에도 동일한 색을 발광하는 픽셀을 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 화면(AA) 상에 다양한 방법으로 배치될 수 있다. Pixels may be arranged on the screen AA in a matrix form defined by data lines DL and gate lines GL. The pixels may be arranged in various ways on the screen AA, such as a shape sharing pixels emitting the same color, a stripe shape, or a diamond shape, in addition to a matrix shape.

픽셀 어레이의 해상도가 m*n 일 때, 픽셀 어레이는 m(m은 2 이상의 양의 정수) 개의 픽셀 컬럼(Column)과, 픽셀 컬럼과 교차되는 n(n은 2 이상의 양의 정수) 개의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 컬럼은 y축 방향을 따라 배치된 픽셀들을 포함한다. 픽셀 라인은 x축 방향을 따라 배치된 픽셀들을 포함한다. 1 수직 기간은 1 프레임 분량의 픽셀 데이터를 화면의 모든 픽셀들에 기입(write)하는데 필요한 1 프레임 기간이다. 게이트 라인을 공유하는 1 라인 분량의 픽셀 데이터를 1 픽셀 라인의 픽셀들에 기입하는데 필요한 시간이다. 1 수평 기간은 1 프레임 기간을 m 개의 픽셀 라인(L1~Lm) 개수 즉, 표시패널(100)의 수직 해상도로 나눈 시간이다. When the resolution of the pixel array is m*n, the pixel array has m (m is a positive integer greater than or equal to 2) pixel columns and n (n is a positive integer greater than or equal to 2) pixel lines crossing the pixel columns. (L1 to Ln) are included. The pixel column includes pixels arranged along the y-axis direction. A pixel line includes pixels disposed along the x-axis direction. One vertical period is one frame period required to write pixel data of one frame to all pixels on the screen. This is the time required to write pixel data of one line that shares the gate line to the pixels of one pixel line. One horizontal period is a time obtained by dividing one frame period by the number of m pixel lines (L1 to Lm), that is, the vertical resolution of the display panel 100.

픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수도 있다. 이하에서 픽셀은 서브 픽셀과 같은 의미로 해석될 수 있다. 서브 픽셀들(101) 각각은 동일한 픽셀 회로를 포함한다. 픽셀 회로는 데이터 라인(DL)과 게이트 라인(GL)에 연결된다. Each of the pixels may be divided into a red sub-pixel, a green sub-pixel, and a blue sub-pixel for color implementation. Each of the pixels may further include a white sub-pixel. Hereinafter, a pixel may be interpreted as having the same meaning as a sub-pixel. Each of the sub-pixels 101 includes the same pixel circuit. The pixel circuit is connected to the data line DL and the gate line GL.

유기 발광 표시장치의 경우, 픽셀 회로는 발광 소자(EL), 구동 소자(DT), 커패시터(Cst), 및 스위치 회로(102)를 포함할 수 있다. In the case of an organic light emitting display device, a pixel circuit may include a light emitting element EL, a driving element DT, a capacitor Cst, and a switch circuit 102 .

발광 소자(EL)는 픽셀 구동 전압(ELVDD)으로부터의 전류로 발광하는 OLED로 구현될 수 있다. OLED는 애노드(Anode) 및 캐소드(Cathode)와, 그 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있다. OLED의 애노드와 캐소드에 전원전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하여 발광층(EML)으로부터 가시광을 방출할 수 있다.The light emitting element EL may be implemented as an OLED that emits light with current from the pixel driving voltage ELVDD. An OLED includes an anode and a cathode, and an organic compound layer formed therebetween. The organic compound layer includes a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), and an electron injection layer, EIL) may be included. When a power supply voltage is applied to the anode and cathode of the OLED, holes that have passed through the hole transport layer (HTL) and electrons that have passed through the electron transport layer (ETL) move to the light emitting layer (EML) to form excitons and emit visible light from the light emitting layer (EML). can do.

구동 소자(DT)와 스위치 회로(102)의 스위치 소자들은 트랜지스터로 구현될 수 있다. 구동 소자(DT)는 게이트-소스간 전압에 따라 발광 소자(EL)로 흐르는 전류를 조절하여 입력 영상의 픽셀 데이터에 따라 발광 소자(EL)의 밝기를 조절할 수 있다. 스위치 회로(102)는 게이트 신호에 따라 구동 소자(DT)와 발광 소자(EL)의 전류 패스를 스위칭한다. 스위치 회로(102)는 내부 보상 회로를 포함할 수 있다. The driving element DT and the switch elements of the switch circuit 102 may be implemented as transistors. The driving element DT can adjust the brightness of the light emitting element EL according to the pixel data of the input image by controlling the current flowing to the light emitting element EL according to the gate-source voltage. The switch circuit 102 switches current paths between the driving element DT and the light emitting element EL according to the gate signal. The switch circuit 102 may include an internal compensation circuit.

표시패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널(100)의 화면(AA) 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다. Touch sensors may be disposed on the display panel 100 . A touch input may be sensed using separate touch sensors or sensed through pixels. The touch sensors are on-cell type or add-on type and are arranged on the screen AA of the display panel 100 or are in-cell type embedded in a pixel array. It can be implemented with touch sensors.

표시패널 구동부는 데이터 구동부(110)와 게이트 구동부(120)를 포함한다. 표시패널 구동부는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 입력 영상의 픽셀 데이터를 표시패널(100)의 픽셀들에 기입(write)한다. The display panel driver includes a data driver 110 and a gate driver 120 . The display panel driver writes pixel data of an input image into pixels of the display panel 100 under the control of a timing controller (TCON) 130 .

데이터 구동부(110)는 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라 함)를 이용하여 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 픽셀 데이터(V-DATA)를 감마 보상 전압으로 변환하여 픽셀 데이터 전압을 발생한다. 데이터 구동부(110)는 하나 이상의 소스 드라이브 IC를 포함할 수 있다. 데이터 구동부(110)는 감마 기준 전압(GMA)을 분압하여 픽셀 데이터의 계조별 감마 보상 전압을 발생하여 DAC에 공급한다. 데이터 구동부(110)는 데이터 전압을 데이터 라인들(DL)에 공급한다. 픽셀 데이터 전압은 데이터 라인들(DL)에 공급되어 스위치 회로(102)를 통해 픽셀 회로에 공급된다. The data driver 110 converts pixel data (V-DATA) of an input image received from the timing controller 130 into a gamma compensation voltage using a digital to analog converter (hereinafter referred to as “DAC”). Generates pixel data voltage. The data driver 110 may include one or more source drive ICs. The data driver 110 divides the gamma reference voltage (GMA) to generate a gamma compensation voltage for each gray level of pixel data and supplies it to the DAC. The data driver 110 supplies data voltages to the data lines DL. The pixel data voltage is supplied to the data lines DL and supplied to the pixel circuit through the switch circuit 102 .

게이트 구동부(120)는 표시패널(100)에서 영상이 표시되지 않는 화면(AA) 밖의 베젤 영역(Bezel)에 형성될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 데이터 전압에 동기되는 게이트 신호를 게이트 라인들(GL)에 순차적으로 공급한다. The gate driver 120 may be formed in a bezel area outside the screen AA on which no image is displayed on the display panel 100 . The gate driver 120 sequentially supplies gate signals synchronized with the data voltage to the gate lines GL under the control of the timing controller 130 .

게이트 구동부(120)는 하나 이상의 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 출력하고 그 게이트 신호를 시프트한다. 게이트 신호는 하나 이상의 스캔 신호(SCAN)와 발광 제어 신호(EM)를 포함할 수 있다. 스캔 신호(SCAN)는 데이터 전압을 스위칭하는 스위치 소자를 제어하여 픽셀 데이터(V-DATA)가 기입되는 픽셀 라인의 픽셀들을 동시에 선택한다. 발광 제어 신호(EM)는 발광 소자(EL)의 전류 패스를 스위칭하는 스위치 소자를 제어한다. The gate driver 120 outputs a gate signal using one or more shift registers and shifts the gate signal. The gate signal may include one or more scan signals (SCAN) and emission control signals (EM). The scan signal SCAN controls a switch element that switches the data voltage to simultaneously select pixels of a pixel line into which the pixel data V-DATA is written. The emission control signal EM controls a switch element that switches a current path of the light emitting element EL.

타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 입력 영상의 픽셀 데이터(V-DATA)와, 픽셀 데이터(V-DATA)와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(CLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 수직 동기신호(Vsync)의 1 주기는 1 프레임 기간이다. 수평 동기 신호(Hsync)와 데이터 인에이블 신호(DE)의 1 주기는 1 수평 기간(1H)이다. 데이터 인에이블 신호(DE)의 펄스는 1 픽셀 라인의 픽셀들에 기입될 1 라인 데이이터와 동기된다. 데이터 인에이블 신호(DE)를 카운트하는 방법으로 프레임 기간과 수평 기간을 알 수 있으므로, 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync)는 생략될 수 있다.The timing controller 130 receives pixel data V-DATA of an input image and a timing signal synchronized with the pixel data V-DATA from the host system 200 . The timing signal includes a vertical synchronizing signal Vsync, a horizontal synchronizing signal Hsync, a clock signal CLK, and a data enable signal DE. One cycle of the vertical synchronization signal Vsync is one frame period. One period of the horizontal synchronization signal Hsync and the data enable signal DE is one horizontal period (1H). A pulse of the data enable signal DE is synchronized with 1 line data to be written in pixels of 1 pixel line. Since the frame period and the horizontal period can be known by counting the data enable signal DE, the vertical sync signal Vsync and the horizontal sync signal Hsync can be omitted.

호스트 시스템은 TV(Television), 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터, 모바일 기기, 웨어러블(wearable) 기기 중 어느 하나일 수 있다. 모바일 기기와 웨어러블 기기에서 데이터 구동부(110), 타이밍 콘트롤러(130), 레벨 시프터(Level shifter, 140) 등은 하나의 드라이브 IC에 집적될 수 있다. The host system may be any one of a TV (Television), a set-top box, a navigation system, a personal computer (PC), a home theater, a mobile device, and a wearable device. In mobile devices and wearable devices, the data driver 110, the timing controller 130, the level shifter 140, and the like may be integrated into one drive IC.

타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.The timing controller 130 multiplies the input frame frequency by i to control the operation timing of the display panel drivers 110 and 120 at a frame frequency of input frame frequency × i (i is a positive integer greater than 0) Hz. . The input frame frequency is 60 Hz in the National Television Standards Committee (NTSC) method and 50 Hz in the Phase-Alternating Line (PAL) method.

타이밍 콘트롤러(130)는 호스트 시스템(200)으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC), 및 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)를 발생한다. The timing controller 130 includes a data timing control signal (DDC) for controlling the operation timing of the data driver 110 based on the timing signals (Vsync, Hsync, DE) received from the host system 200, and a gate driver ( 120) generates a gate timing control signal (GDC) for controlling the operation timing.

타이밍 콘트롤러(130)는 전압 제어 신호(CV)를 전원부(130)에 전송하여 전원부(150)의 출력 전압 레벨과 기울기 중 하나 이상을 제어한다. 타이밍 콘트롤러(130)는 입력 영상의 평균 휘도를 매 프레임 기간 마다 측정하고, 미리 설정된 임계값 보다 큰 변화량으로 평균 휘도가 변할 때 전압 제어 신호(CV)의 데이터 값을 변경하여 EVDD를 실시간 가변한다. The timing controller 130 controls at least one of an output voltage level and a slope of the power supply 150 by transmitting a voltage control signal CV to the power supply 130 . The timing controller 130 measures the average luminance of the input image every frame period, and changes the EVDD in real time by changing the data value of the voltage control signal CV when the average luminance changes by a larger amount than a preset threshold.

타이밍 콘트롤러(130)는 입력 영상을 분석하여 밝은 화면에서 픽셀 데이터를 변조하여 픽셀들의 피크 휘도를 낮추어 소비 전력을 줄인다. 피크 휘도는 서브 픽셀들(101) 각각에서 가장 높은 휘도이다. 픽셀 데이터의 데이터 전압(Vdata)이 최대 데이터 전압(Max Vdata)일 때 서브 픽셀(101)은 피크 휘도로 발광된다. 피크 휘도는 ELVDD의 전압 레벨로 제한될 수도 있다. 본 발명은 입력 영상의 평균 휘도에 따라 ELVDD를 가변하여 PLC 커브에 의해 정의된 피크 휘도로 픽셀들의 피크 휘도를 제한하거나 픽셀 데이터의 피크 화이트 계조를 변조하고 ELVDD를 가변하여 픽셀들의 피크 휘도를 제한할 수 있다. The timing controller 130 analyzes the input image and modulates pixel data on a bright screen to reduce peak luminance of pixels to reduce power consumption. The peak luminance is the highest luminance in each of the subpixels 101 . When the data voltage Vdata of the pixel data is the maximum data voltage Max Vdata, the sub-pixel 101 emits light with peak luminance. Peak luminance may be limited to the voltage level of ELVDD. The present invention limits the peak luminance of pixels to the peak luminance defined by the PLC curve by varying the ELVDD according to the average luminance of the input image, or modulates the peak white gradation of pixel data and varies the ELVDD to limit the peak luminance of the pixels. can

타이밍 콘트롤러(130)는 입력 영상의 분석 결과, 현재 프레임 데이터의 평균 휘도가 높을수록 픽셀 데이터에 곱해지는 게인(gain)을 낮추어 픽셀 데이터의 화이트 계조 값을 낮출 수 있다. 타이밍 콘트롤러(130)에 의해 변조된 픽셀 데이터(V-DATA)는 데이터 구동부(110)로 전송된다.As a result of analyzing the input image, the timing controller 130 may decrease the white grayscale value of the pixel data by lowering a gain multiplied to the pixel data as the average luminance of the current frame data increases. Pixel data (V-DATA) modulated by the timing controller 130 is transmitted to the data driver 110 .

레벨 시프터(140)는 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어 신호(GDC)의 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 변환하여 게이트 구동부(120)에 공급한다. 게이트 타이밍 제어 신호(GDC)의 로우 레벨 전압(low level voltage)은 게이트 로우 전압(VGL)으로 변환되고, 게이트 타이밍 제어 신호(GDC)의 하이 레벨 전압(high level voltage)은 게이트 하이 전압(VGH)으로 변환된다.The level shifter 140 converts the voltage of the gate timing control signal GDC output from the timing controller 130 into a gate high voltage VGH and a gate low voltage VGL and supplies them to the gate driver 120 . The low level voltage of the gate timing control signal GDC is converted to the gate low voltage VGL, and the high level voltage of the gate timing control signal GDC is converted to the gate high voltage VGH. is converted to

전원부(150)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이와 표시패널 구동부의 구동에 필요한 전원을 발생한다. 직류-직류 변환기(DC-DC Converter)는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(150)는 PMIC(Power management integrated circuit)로 구현될 수 있다. The power supply unit 150 generates power necessary for driving the pixel array of the display panel 100 and the display panel driver by using a DC-DC converter. The DC-DC converter may include a charge pump, a regulator, a buck converter, a boost converter, and the like. The power unit 150 may be implemented as a Power Management Integrated Circuit (PMIC).

전원부(150)는 호스트 시스템(200)으로부터의 직류 입력 전압(Vin)을 조정하여 표시패널 구동부와 표시패널(100)의 구동에 필요한 전원을 발생한다. 전원부(150)는 감마 기준 전압(GMA), 게이트 하이 전압(VGH). 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 감마 전원 전압(PVDD), 버퍼 구동 전압(SVDD) 등의 전원을 발생할 수 있다. 감마 기준 전압(GMA)은 데이터 구동부(110)에 공급된다. 게이트 오프 전압(VGH)과 게이트 온 전압(VGL)은 게이트 구동부(120)에 공급된다. 감마 전원 전압(PVDD)는 전원부(150)의 감마 전압 발생부에 공급된다. 버퍼 구동 전압(SVDD)은 데이터 구동부(110)의 출력 버퍼에 공급된다. 전원부(150)는 타이밍 콘트롤러(140)로부터 입력되는 전원 제어 신호(CV)에 따라 출력 전압의 전압 레벨과 기울기(slew rate)를 가변할 수 있다.The power supply unit 150 adjusts the DC input voltage Vin from the host system 200 to generate power necessary for driving the display panel driver and the display panel 100 . The power supply unit 150 generates a gamma reference voltage (GMA) and a gate high voltage (VGH). Power sources such as a pixel driving voltage ELVDD, a low potential power supply voltage ELVSS, a gamma power supply voltage PVDD, and a buffer driving voltage SVDD may be generated. The gamma reference voltage (GMA) is supplied to the data driver 110 . The gate-off voltage VGH and the gate-on voltage VGL are supplied to the gate driver 120 . The gamma power supply voltage PVDD is supplied to the gamma voltage generator of the power supply unit 150 . The buffer driving voltage SVDD is supplied to the output buffer of the data driver 110 . The power supply unit 150 may vary a voltage level and a slew rate of the output voltage according to the power control signal CV input from the timing controller 140 .

유기 발광 표시장치의 서브 픽셀들 각각에서 구동 소자(DT)의 문턱 전압(Vth), 구동 소자(DT)의 전자 이동도(μ), 구동 소자(DT)의 온도 편차, 발광 소자(EL)의 문턱 전압(Vth) 등과 같은 서브 픽셀의 전기적 특성은 발광 소자(DT)의 구동 전류를 결정하는 팩터(factor)가 되므로 모든 픽셀들에서 동일해야 한다. 하지만, 픽셀 어레이의 공정 편차, 경시 변화 등 다양한 원인에 의해 서브 픽셀들 간에 전기적 특성이 달라질 수 있다. 이러한 픽셀들의 전기적 특성 편차는 화질 저하와 수명 단축을 초래할 수 있다. 픽셀들의 열화를 줄이고 수명을 연장하기 위하여, 내부 보상 회로 또는 외부 보상 회로가 적용될 수 있다. In each sub-pixel of the organic light emitting display device, the threshold voltage (Vth) of the driving element (DT), the electron mobility (μ) of the driving element (DT), the temperature deviation of the driving element (DT), and the Electrical characteristics of the sub-pixels, such as the threshold voltage Vth, are factors that determine the driving current of the light emitting element DT, and thus must be the same in all pixels. However, electrical characteristics may vary between sub-pixels due to various causes such as process variation of a pixel array and change over time. Deviations in electrical characteristics of these pixels may cause deterioration in image quality and shortened lifespan. In order to reduce deterioration of pixels and extend lifespan, an internal compensation circuit or an external compensation circuit may be applied.

내부 보상 회로는 서브 픽셀들(101) 각각에 배치되어 구동 소자(DT)의 문턱 전압을 샘플링하여, 그 문턱 전압 만큼 구동 소자의 게이트 전압을 보상한다. The internal compensation circuit is disposed in each of the subpixels 101 to sample the threshold voltage of the driving element DT and compensates for the gate voltage of the driving element by the threshold voltage.

외부 보상 회로는 서브 픽셀들(101)에 연결된 센싱 경로를 통해 서브 픽셀들(101)의 전기적 특성을 센싱하고, 센싱 결과를 바탕으로 입력 영상의 픽셀 데이터(V-DATA)를 변조함으로써 서브 픽셀들 간의 전기적 특성 편차와 열화를 보상한다. 외부 보상 회로는 서브 픽셀들 각각에서 구동 소자(DT)의 문턱 전압(Vth), 구동 소자(DT)의 전자 이동도(μ), 구동 소자(DT)의 온도 편차, 발광 소자(EL)의 문턱 전압(Vth) 중 하나 이상을 센싱하여 그 센싱 결과를 타이밍 콘트롤러(130)로 전송할 수 있다. The external compensation circuit senses the electrical characteristics of the subpixels 101 through a sensing path connected to the subpixels 101 and modulates the pixel data (V-DATA) of the input image based on the sensing result to generate subpixels. It compensates for the variation and deterioration of the electrical characteristics of the liver. The external compensation circuit includes the threshold voltage (Vth) of the driving element (DT), the electron mobility (μ) of the driving element (DT), the temperature deviation of the driving element (DT), the threshold of the light emitting element (EL) in each of the sub-pixels. At least one of the voltages Vth may be sensed and a result of the sensing may be transmitted to the timing controller 130 .

외부 보상 회로에서 데이터 구동부(110)로부터 출력된 센싱용 데이터 전압이 데이터 라인들에 공급될 수 있다. 센싱용 데이터 전압은 입력 영상의 픽셀 데이터(V-DATA)와 무관하게 미리 설정되어 구동 소자(DT)의 게이트와 커패시터(Cst)의 전압을 미리 설정된 전압으로 충전하기 위한 전압이다. In the external compensation circuit, the sensing data voltage output from the data driver 110 may be supplied to the data lines. The data voltage for sensing is preset regardless of the pixel data V-DATA of the input image, and is a voltage for charging the voltage between the gate of the driving element DT and the capacitor Cst to a preset voltage.

본 발명의 표시장치는 외부 보상 회로 또는 내부 보상 회로가 적용될 수 있다. 도 2는 외부 보상 회로를 개략적으로 보여 주는 도면이다. An external compensation circuit or an internal compensation circuit may be applied to the display device of the present invention. 2 is a diagram schematically showing an external compensation circuit.

도 2를 참조하면, 데이터 구동부(110)는 센싱 경로에 연결된 센싱부(111)와 데이터 전압 발생부(112)를 포함한다. 데이터 전압 발생부(112)는 DAC와 제1 스위치 소자(SW1)를 포함한다. 센싱 경로는 서브 픽셀(101)에 연결된 데이터 라인(DL), 제2 스위치 소자(SW2), 샘플 앤 홀드 회로(Sample & hold circuit, SH), 아날로그-디지털 변환기(Analog to Digital Convertor, 이하 “ADC”라 함) 등을 포함한다. Referring to FIG. 2 , the data driver 110 includes a sensing unit 111 and a data voltage generator 112 connected to a sensing path. The data voltage generator 112 includes a DAC and a first switch element SW1. The sensing path includes a data line DL connected to the sub-pixel 101, a second switch element SW2, a sample & hold circuit (SH), and an analog to digital converter (ADC). ”), etc.

데이터 전압 발생부(112)는 제1 스위치 소자(SW1)가 턴-온(turn-on)되는 데이터 프로그래밍 단계에서 DAC로부터 출력된 데이터 전압을 출력 버퍼(output buffer)와 제1 스위치 소자(SW1)를 통해 데이터 라인(DL)에 공급한다. 데이터 전압에 동기되는 게이트 신호가 게이트 라인(GL)에 공급될 때 서브 픽셀(101)에 데이터 전압이 공급된다. The data voltage generator 112 converts the data voltage output from the DAC to an output buffer and the first switch element SW1 in a data programming step in which the first switch element SW1 is turned on. is supplied to the data line DL through When a gate signal synchronized with the data voltage is supplied to the gate line GL, the data voltage is supplied to the subpixel 101 .

센싱부(111)는 데이터 라인(DL)을 통해 서브 픽셀(101)에 연결된다. 센싱부(111)는 구동 소자(DT)의 소스와 발광 소자(EL) 사이의 노드 상의 전압 또는 전류를 센싱한다. 제2 스위치 소자(SW2)는 센싱 모드에서 턴-온되어 데이터 라인(DL)을 샘플 앤 홀드회로(SH)에 연결한다. The sensing unit 111 is connected to the subpixel 101 through the data line DL. The sensing unit 111 senses a voltage or current on a node between the source of the driving element DT and the light emitting element EL. The second switch element SW2 is turned on in the sensing mode to connect the data line DL to the sample and hold circuit SH.

샘플 앤 홀드회로(SH)는 데이터 라인(DL)으로부터의 전하를 적분기에 축적하고 적분기의 출력 전압을 샘플링하여 ADC에 공급한다. ADC는 샘플 앤 홀드 회로(SH)로부터 입력된 전압을 디지털 데이터 즉, ADC 데이터(S-DATA)로 변환한다. ADC 데이터(S-DATA)는 구동 소자(DT)의 소스 노드 상의 전류/전압으로 측정될 수 있는 서브 픽셀들(101) 각각의 전기적 특성 예를 들면, 구동 소자(DT)의 문턱 전압, 구동 소자(DT)의 이동도, 구동 소자(DT)의 온도 편차, 발광 소자(EL)의 문턱 전압 등을 디지털 값으로 나타낸다. 센싱부(111)는 공지된 전압 센싱 회로 또는 전류 센싱 회로로 구현될 수 있다. 센싱부(22)로부터 출력된 ADC 데이터(S-DATA)는 타이밍 콘트롤러(130)로 전송된다. The sample and hold circuit (SH) accumulates charge from the data line (DL) in the integrator, samples the output voltage of the integrator, and supplies it to the ADC. The ADC converts the voltage input from the sample and hold circuit (SH) into digital data, that is, ADC data (S-DATA). The ADC data S-DATA is an electrical characteristic of each sub-pixel 101 that can be measured as a current/voltage on the source node of the driving element DT, for example, a threshold voltage of the driving element DT, a driving element The mobility of DT, the temperature deviation of the driving element DT, the threshold voltage of the light emitting element EL, and the like are represented as digital values. The sensing unit 111 may be implemented as a known voltage sensing circuit or current sensing circuit. ADC data (S-DATA) output from the sensing unit 22 is transmitted to the timing controller 130 .

타이밍 콘트롤러(130)는 서브 픽셀들 각각의 센싱 결과를 바탕으로 입력 영상의 픽셀 데이터(V-DATA)를 변조하는 보상부(131)를 포함한다. 보상부(131)는 센싱부(111)로부터의 ADC 데이터(S-DATA)에 따라 미리 설정된 보상값을 선택하고, 이 보상값으로 입력 영상의 픽셀 데이터를 변조하여 데이터 구동부(110)로 전송함으로써 서브 픽셀들의 전기적 특성 편차나 구동 시간에 따라 변하는 구동 소자의 문턱 전압 변화를 픽셀 데이터로 보상한다. 보상부(131)는 서브 픽셀들(101) 각각의 센싱 결과를 룩업 테이블(Look up table)에 입력하여 룩업 테이블로부터 보상값을 선택하고, 선택된 보상값을 픽셀 데이터(V-DATA)에 가산하거나 곱함으로써 픽셀 데이터(V-DATA)를 변조한다. The timing controller 130 includes a compensation unit 131 that modulates pixel data V-DATA of an input image based on a sensing result of each subpixel. The compensation unit 131 selects a preset compensation value according to the ADC data (S-DATA) from the sensing unit 111, modulates pixel data of the input image with the compensation value, and transmits the modulated pixel data to the data driver 110. A variation in electrical characteristics of subpixels or a change in threshold voltage of a driving element according to driving time is compensated for with pixel data. The compensation unit 131 inputs the sensing result of each of the subpixels 101 into a lookup table, selects a compensation value from the lookup table, and adds the selected compensation value to the pixel data V-DATA. By multiplying, the pixel data (V-DATA) is modulated.

본 발명은 픽셀 데이터에 제1 보상값을 가산함으로써 구동 소자(DT) 또는 발광 소자(EL)의 문턱 전압이 낮아지거나 구동 소자(DT)의 온도가 낮아질 때 발생되는 전기적 특성 변화를 보상할 수 있다. 본 발명은 픽셀 데이터에 제1 보상값을 감산함으로써 구동 소자(DT) 또는 발광 소자(EL)의 문턱 전압이 높아지거나 구동 소자(DT)의 온도가 높아질 때 발생하는 전기적 특성을 보상할 수 있다. 또한, 본 발명은 픽셀 데이터에 제2 보상값을 곱하여 구동 소자(DT)의 이동도 변화를 보상할 수 있다.In the present invention, by adding a first compensation value to pixel data, a change in electrical characteristics generated when the threshold voltage of the driving element DT or the light emitting element EL is lowered or the temperature of the driving element DT is lowered can be compensated for. . According to the present invention, by subtracting the first compensation value from pixel data, electrical characteristics generated when the threshold voltage of the driving element DT or the light emitting element EL increases or the temperature of the driving element DT increases can be compensated for. In addition, according to the present invention, the change in mobility of the driving element DT may be compensated for by multiplying the pixel data by the second compensation value.

룩업 테이블은 ADC 데이터(S-DATA)와 입력 영상의 픽셀 데이터(V-DATA)를 메모리 어드레스(memory address)로 입력 받아 그 어드레스에 저장된 보상값을 출력한다. 룩업 테이블에 미리 설정된 보상값은 구동 소자(DT)의 문턱 전압 보상값, 발광 소자(DT)의 문턱 전압 보상값, 구동 소자(DT)의 온도 편차 보상값, 구동 소자(DT)의 이동도 보상값 중 하나 이상을 포함할 수 있다. 보상부(131)에 의해 변조된 픽셀 데이터(V-DATA)는 데이터 전압 생성부(112)로 전송된다. 변조된 픽셀 데이터(V-DATA)는 데이터 전압 생성부(112)에 의해 픽셀 데이터 전압으로 변환되어 데이터 라인(DL)에 공급된다. The lookup table receives ADC data (S-DATA) and pixel data (V-DATA) of an input image as a memory address and outputs a compensation value stored in the address. The compensation values preset in the lookup table are the threshold voltage compensation value of the driving element DT, the threshold voltage compensation value of the light emitting element DT, the temperature deviation compensation value of the driving element DT, and the mobility compensation of the driving element DT. Can contain one or more of the values. The pixel data (V-DATA) modulated by the compensator 131 is transmitted to the data voltage generator 112 . The modulated pixel data V-DATA is converted into a pixel data voltage by the data voltage generator 112 and supplied to the data line DL.

본 발명은 입력 영상의 평균 휘도를 매 프레임마다 계산하여 서브 픽셀들의 피크 휘도(peak luminance)를 제어하여 소비 전력을 줄이고 서브 픽셀들의 열화를 줄일 수 있다. 또한, 본 발명은 사용자가 휘도 변화 또는 플리커(flicker)를 인지하지 못하는 수준 하에서 픽셀 구동 전압(ELVDD), 감마 전원 전압(PVDD), 버퍼 구동 전압(SVDD) 중 하나 이상을 가변하여 화질 저하 없이 소비 전력을 더 줄일 수 있다.According to the present invention, the average luminance of an input image is calculated for each frame to control the peak luminance of subpixels, thereby reducing power consumption and deterioration of subpixels. In addition, the present invention varies one or more of a pixel driving voltage (ELVDD), a gamma power supply voltage (PVDD), and a buffer driving voltage (SVDD) at a level at which a user cannot perceive a change in luminance or flicker, so that consumption without deterioration in image quality is achieved. power can be further reduced.

구동 소자(D2)가 p 채널 MOSFET 구조의 트랜지스터로 구현되고 데이터 전압이 구동 소자(DT)의 게이트 전극에 인가되면 게이트 전압이 낮아질수록 높은 서브 픽셀(101)의 휘도를 표현하기 때문에 네거티브(negative) 감마 보상 전압으로 데이터 전압(Vdata)이 발생된다. 도 2 에 도시된 바와 같이, 스위치 회로(102)를 통해 데이터 전압(Vdata)이 구동 소자(D2)의 드레인 전극에 인가되면, 데이터 전압(Vdata)이 높을수록 구동 TFT(DT)의 게이트-게이트 간 전압(Vgs)의 절대치가 커져 해당 서브 픽셀의 휘도가 높아지므로 데이터 구동부(110)로부터 포지티브(positive) 감마 보상 전압으로 데이터 전압(Vdata)이 출력될 수 있다. When the driving element D2 is implemented as a p-channel MOSFET structured transistor and the data voltage is applied to the gate electrode of the driving element DT, the lower the gate voltage is, the higher the luminance of the subpixel 101 is. A data voltage Vdata is generated as a gamma compensation voltage. As shown in FIG. 2 , when the data voltage Vdata is applied to the drain electrode of the driving element D2 through the switch circuit 102, the higher the data voltage Vdata, the gate-gate of the driving TFT DT. Since the absolute value of the voltage Vgs increases and the luminance of the corresponding subpixel increases, the data voltage Vdata may be output as a positive gamma compensation voltage from the data driver 110 .

도 3은 본 발명의 휘도 제어 장치를 보여 주는 도면이다. 이 휘도 제어 장치는 타이밍 콘트롤러(130)에 내장될 수 있으나 이에 한정되지 않는다.3 is a diagram showing a luminance control device according to the present invention. This luminance control device may be embedded in the timing controller 130, but is not limited thereto.

도 3을 참조하면, 휘도 제어 장치는 평균 휘도 계산부(132), 피크 휘도 제어부(134), 및 전압 제어부(136)를 포함한다. 피크 휘도를 ELVDD로만 표현하는 경우에, 피크 휘도 제어부(134)가 생략될 수 있다. Referring to FIG. 3 , the luminance control device includes an average luminance calculator 132 , a peak luminance controller 134 , and a voltage controller 136 . When the peak luminance is expressed only with ELVDD, the peak luminance controller 134 may be omitted.

평균 휘도 계산부(202)는 입력 영상의 픽셀 데이터(DATA)를 입력 받아 매 프레임 마다 입력 영상의 평균 휘도를 계산한다. 평균 휘도는 공지된 평균 화상 레벨(Average Picture level, 이라 "APL"이라 함)로 계산될 수 있다. APL은 1 프레임 영상 데이터에서 가장 밝은 색의 휘도 평균으로 계산될 수 있다.The average luminance calculation unit 202 receives the pixel data (DATA) of the input image and calculates the average luminance of the input image every frame. The average luminance may be calculated as a known average picture level (hereinafter referred to as "APL"). APL may be calculated as an average of the luminance of the brightest color in one frame of image data.

피크 화이트 계조값을 갖는 픽셀 데이터가 많은 영상은 평균 화상 레벨(APL)이 높은 밝은 영상이다. 피크 화이트 계조의 픽셀 데이터는 데이터 구동부(110)에 의해 최대 데이터 전압(Max Vdata)으로 변환되어 데이터 라인들(DL)에 공급된다. 피크 화이트 계조값을 갖는 픽셀 데이터가 적은 영상은 평균 화상 레벨(APL)이 낮은 어두운 영상이다. 픽셀 데이터가 10 bit 데이터일 때, 피크 화이트 계조(Peak white gray level)는 계조값 1023 이다. An image having a lot of pixel data having a peak white gradation value is a bright image having a high average picture level (APL). The pixel data of the peak white grayscale is converted into the maximum data voltage Max Vdata by the data driver 110 and supplied to the data lines DL. An image having little pixel data having a peak white grayscale value is a dark image having a low average picture level (APL). When the pixel data is 10 bit data, the peak white gray level is a gray level value of 1023.

피크 휘도 제어부(134)는 도 4와 같은 피크 휘도 제어(Peak Luminance　Control, 이하 “PLC”라 함)　커브(41)를 바탕으로 입력 영상의 평균 휘도에 따라 화면(AA)의 피크 휘도를 제한한다. 피크 휘도 제어부(134)는 PLC 커브(41)를 바탕으로 입력 영상의 평균 휘도 예를 들어, APL에 대응하는 피크 휘도를 정의한다. 일 예로, APL이 20[%] 이하인 어두운 영상에서 피크 휘도는 500[cd/m²]로 설정되고, APL이 100[%]인 밝은 영상에서 피크 휘도는 200[cd/m²]로 설정될 수 있다. 피크 휘도는 PLC 커브(41)에 의해 정의된 피크 휘도로 제한되고, APL이 클수록 낮아진다. The peak luminance controller 134 limits the peak luminance of the screen AA according to the average luminance of the input image based on the peak luminance control (PLC) curve 41 as shown in FIG. 4 . . The peak luminance controller 134 defines average luminance of the input image, eg, peak luminance corresponding to APL, based on the PLC curve 41 . For example, in a dark image with an APL of 20 [%] or less, the peak luminance is set to 500 [cd/m ² ], and in a bright image with an APL of 100 [%], the peak luminance is set to 200 [cd/m ² ]. can The peak luminance is limited to the peak luminance defined by the PLC curve 41, and the higher the APL, the lower it is.

피크 휘도 제어부(134)는 피크 휘도를 제한하는 게인(G_PLC)을 출력한다. 게인(G_PLC)은 0~1 사이의 값을 가지며 PLC 커브에서 정의된 피크 휘도에 비례한다. 따라서, 게인(G_PLC)은 피크 휘도 즉, APL이 작을수록 작은 값을 가진다. 게인(G_PLC)은 승산기(135)에 의해 픽셀 데이터(DATA)에 곱해진다. 평균 휘도가 높은 프레임에서 게인(G_PLC)이 낮아지기 때문에 픽셀 데이터(DATA)의 피크 화이트 계조값이 낮아져 서브 픽셀(101)의 피크 휘도가 낮아진다. 최대 데이터 전압(Max Vdata)은 픽셀 데이터의 계조 값이 가장 높은 피크 화이트 계조의 전압이기 때문에 피크 화이트 계조값이 낮아지면 최대 데이터 전압(Max Vdata)이 낮아져 피크 휘도가 감소된다. 평균 휘도가 낮은 프레임에서 게인(G_PLC)이 높아지기 때문에 픽셀 데이터(DATA)의 피크 화이트 계조값이 높아져 서브 픽셀(101)의 피크 휘도가 높아진다. 피크 화이트 계조값이 높아지면 최대 데이터 전압(Max Vdata)이 높아져 피크 휘도가 상승한다. The peak luminance controller 134 outputs a gain (G_PLC) limiting the peak luminance. The gain (G_PLC) has a value between 0 and 1 and is proportional to the peak luminance defined in the PLC curve. Therefore, the gain (G_PLC) has a smaller value as the peak luminance, that is, APL is smaller. The gain G_PLC is multiplied by the multiplier 135 to the pixel data DATA. Since the gain (G_PLC) is lowered in a frame with high average luminance, the peak white grayscale value of the pixel data (DATA) is lowered, and thus the peak luminance of the sub-pixel 101 is lowered. Since the maximum data voltage (Max Vdata) is the voltage of the peak white gradation with the highest gradation value of pixel data, when the peak white gradation value is lowered, the maximum data voltage (Max Vdata) is lowered and the peak luminance is reduced. Since the gain (G_PLC) is increased in a frame with low average luminance, the peak white grayscale value of the pixel data (DATA) is increased, so that the peak luminance of the sub-pixel 101 is increased. When the peak white gradation value increases, the maximum data voltage (Max Vdata) increases and the peak luminance increases.

전압 제어부(136)는 입력 영상의 평균 휘도에 따라 ELVDD, PVDD, SVDD 중 적어도 하나의 전압을 가변하기 위한 전원 제어 신호(CV)를 발생한다. 전원 제어 신호(CV)는 PLC 커브에 의해 정의된 피크 휘도에 비례하여 ELVDD, PVDD, SVDD 중 적어도 하나의 전압을 조정하여 불필요한 소비 전력을 줄인다. 평균 휘도가 높은 프레임에서 피크 휘도가 낮기 때문에 ELVDD, PVDD, SVDD 중 적어도 하나가 낮아진다. 반면에, 평균 휘도가 낮은 프레임에서 평균 휘도가 최대값이기 때문에 ELVDD, PVDD, 및 SVDD 각각은 미리 설정된 최대값으로 발생될 수 있다.The voltage controller 136 generates a power control signal (CV) for varying the voltage of at least one of ELVDD, PVDD, and SVDD according to the average luminance of the input image. The power control signal CV reduces unnecessary power consumption by adjusting the voltage of at least one of ELVDD, PVDD, and SVDD in proportion to the peak luminance defined by the PLC curve. Since peak luminance is low in a frame with high average luminance, at least one of ELVDD, PVDD, and SVDD is lowered. On the other hand, since the average luminance has a maximum value in a frame with a low average luminance, each of ELVDD, PVDD, and SVDD may be generated with preset maximum values.

도 5 및 도 6은 전원부(150)에서 출력 전압을 가변하는 구성을 보여 주는 도면들이다. 5 and 6 are diagrams showing a configuration in which the output voltage is varied in the power supply unit 150.

도 5를 참조하면, 전원부(150)는 PWM(Pulse Width Modulation) 제어부(151), 및 전압 발생부(153)를 포함한다. Referring to FIG. 5 , the power supply unit 150 includes a Pulse Width Modulation (PWM) controller 151 and a voltage generator 153 .

전압 제어 신호(CV)는 I2C, SPI(Serial Peripheral Interface　Bus), S-wire 등의 통신 프로토콜을 통해 전원부(150)로 전송될 수 있다. 전원 제어 신호(CV)는 피크 휘도에 따라 정의된 PWM 정보를 포함할 수 있다. PWM 제어부(151)는 전압 제어 신호(CV)를 입력 받는다. PWM 제어부(151)는 저압 제어 신호(CV)에 따라 정의된 듀티비(duty ratio)를 갖는 PWM 신호를 발생한다. PWM 신호의 듀티비는 피크 휘도에 비례한다. The voltage control signal CV may be transmitted to the power supply unit 150 through a communication protocol such as I2C, Serial Peripheral Interface (SPI), or S-wire. The power control signal CV may include PWM information defined according to peak luminance. The PWM controller 151 receives the voltage control signal CV. The PWM control unit 151 generates a PWM signal having a duty ratio defined according to the low voltage control signal CV. The duty ratio of the PWM signal is proportional to the peak luminance.

전압 발생부(153)는 입력 전압(Vin)을 조정하여 출력 전압을 발생하는 직류-직류 변환기를 이용하여 ELVDD, PVDD, SVDD 등을 출력한다. 전압 발생부(153)는 PWM 제어부(151)의 제어 하여 출력 전압의 전압 레벨을 조정한다. PWM 신호의 듀티비가 낮아지면 출력 전압이 낮아지고, PWM 신호의 듀티비가 높아지면 출력 전압도 높아진다. The voltage generator 153 outputs ELVDD, PVDD, SVDD, etc. using a DC-DC converter that generates an output voltage by adjusting the input voltage Vin. The voltage generator 153 adjusts the voltage level of the output voltage under the control of the PWM control unit 151. When the duty ratio of the PWM signal decreases, the output voltage decreases, and when the duty ratio of the PWM signal increases, the output voltage also increases.

도 6을 참조하면, 전원부(150)는 전압 발생부(152)와, 전압 선택부(154, 155, 156)를 포함한다. Referring to FIG. 6 , the power supply unit 150 includes a voltage generator 152 and voltage selectors 154 , 155 , and 156 .

전압 발생부(152)는 입력 전압(Vin)을 조정하여 출력 전압을 발생하는 직류-직류 변환기를 이용하여 ELVDD, PVDD, SVDD 등을 출력한다. ELVDD, PVDD, SVDD 각각은 전압 레벨이 서로 다른 다수의 전압(ELVDD1~ELVDDn, PVDD1~PVDDn, SVDD1~SVDDn)으로 발생될 수 있다. The voltage generator 152 outputs ELVDD, PVDD, SVDD, etc. using a DC-DC converter that generates an output voltage by adjusting the input voltage Vin. Each of ELVDD, PVDD, and SVDD may be generated as a plurality of voltages (ELVDD1 to ELVDDn, PVDD1 to PVDDn, and SVDD1 to SVDDn) having different voltage levels.

전압 제어 신호(CV1, CV2, CV3)는 I2C, SPI, S-wire 등의 통신 프로토콜을 통해 전원부(150)로 전송될 수 있다. 전원 제어 신호(CV1, CV2, CV3)는 피크 휘도에 따라 전압을 선택하는 제어 신호로 발생될 수 있다. The voltage control signals CV1 , CV2 , and CV3 may be transmitted to the power supply unit 150 through a communication protocol such as I2C, SPI, or S-wire. The power control signals CV1 , CV2 , and CV3 may be generated as control signals for selecting voltages according to peak luminance.

제1 전압 선택부(154)는 제1 전압 제어 신호(CV1)에 응답하여 ELVDD1 ~ ELVDDn 중 어느 하나를 선택한다. 피크 휘도가 낮을수록 낮은 전압의 ELVDD가 선택된다. 제2 전압 선택부(155)는 제2 전압 제어 신호(CV2)에 응답하여 PVDD1 ~ PVDDn 중 어느 하나를 선택한다. 피크 휘도가 낮을수록 낮은 전압의 PVDD가 선택된다. 제3 전압 선택부(156)는 제3 전압 제어 신호(CV3)에 응답하여 SVDD1 ~ SVDDn 중 어느 하나를 선택한다. 피크 휘도가 낮을수록 낮은 전압의 SVDD가 선택된다. The first voltage selector 154 selects one of ELVDD1 to ELVDDn in response to the first voltage control signal CV1. The lower the peak luminance, the lower voltage ELVDD is selected. The second voltage selector 155 selects one of PVDD1 to PVDDn in response to the second voltage control signal CV2. The lower the peak luminance, the lower voltage PVDD is selected. The third voltage selector 156 selects one of SVDD1 to SVDDn in response to the third voltage control signal CV3. As the peak luminance decreases, a lower voltage SVDD is selected.

본원의 발명자들은 입력 영상의 APL 변화에 따라 ELVDD를 가변하는 실험을 실시한 결과, 소비 전력이 개선될 수 있으나 APL에 따라 ELVDD가 민감하게 변하면 사용자가 플리커(flicker)와 같이 휘도 변화를 느낄 수 있다는 것을 확인하였다. 따라서, 이러한 실험 결과를 바탕으로 본원의 발명자들은 입력 영상의 매 프레임마다 평균 휘도 변화량이 미리 설정된 문턱값 이하로 적을 때 ELVDD를 가변하지 않고 평균 휘도 변화량이 문턱값 보다 클 때에만 ELVDD를 가변한다. 문턱값은 실험을 통해 사용자가 ELVDD가 변할 때 휘도 변화로 인하여 화질 저하를 느끼는 값으로 선택될 수 있다. The inventors of the present application conducted an experiment of varying ELVDD according to the APL change of the input image. As a result, power consumption can be improved, but if the ELVDD is sensitively changed according to the APL, the user can feel the luminance change such as flicker. Confirmed. Therefore, based on these experimental results, the inventors of the present application do not change the ELVDD when the average luminance change in each frame of the input image is less than or equal to a preset threshold value, and change the ELVDD only when the average luminance change is greater than the threshold value. The threshold value may be selected as a value at which the user feels deterioration in image quality due to a change in luminance when ELVDD changes through experiments.

평균 휘도 변화량이 문턱값 보다 많을 때 일반적으로 장면(scene)이 전환되는 프레임이기 때문에 사용자는 화질 저하를 느끼지 못한다. 반면에, 평균 휘도 변화량이 작으면 정지 영상이나 움직임이 연속되는 동영상 프레임이기 때문에 사용자는 작은 휘도 변화에도 화질 저하를 느낄 수 있다. When the average luminance change amount is greater than the threshold value, the user does not feel deterioration in picture quality because it is a frame in which a scene is generally switched. On the other hand, if the average change in luminance is small, the user may feel deterioration in image quality even with a small change in luminance because it is a still image or a moving picture frame.

도 7은 본 발명의 제1 실시예에 따른 표시장치의 구동 방법을 보여 주는 흐름도이다. 도 8은 ELVDD 커브를 보여 주는 도면이다. 도 8에서 빗금친 부분은 ELVDD가 가변되는 않는 문턱값 이하의 APL 구간이다. 도 9는 EVDD 가변시 적용되는 문턱값을 보여 주는 도면이다. 7 is a flowchart illustrating a method of driving a display device according to a first embodiment of the present invention. 8 is a diagram showing an ELVDD curve. In FIG. 8, the hatched portion is an APL section below the threshold value in which the ELVDD is not varied. 9 is a diagram showing threshold values applied when EVDD is varied.

도 7 내지 도 9를 참조하면, 평균 휘도 계산부(132)는 입력 영상의 매 프레임 마다 APL을 계산하여 1 프레임 데이터의 평균 휘도를 측정한다(S1 및 S2).Referring to FIGS. 7 to 9 , the average luminance calculation unit 132 calculates the APL for each frame of the input image and measures the average luminance of one frame of data (S1 and S2).

피크 휘도 제어부(134)는 도 4와 같은 PLC 커브를 바탕으로 APL에 따라 게인(G_PLC)을 선택한다(S3). 피크 휘도 제어부(134)로부터 출력된 게인(G_PLC)은 픽셀 데이터에 곱해진다. APL이 작아질수록 게인(G_PLC)이 작아지기 때문에 픽셀의 피크 휘도가 낮아진다. 게인(G_PLC)에 의해 변조된 픽셀 데이터는 데이터 구동부(110)로 출력된다(S4).The peak luminance controller 134 selects the gain (G_PLC) according to the APL based on the PLC curve as shown in FIG. 4 (S3). The gain (G_PLC) output from the peak luminance controller 134 is multiplied by the pixel data. As the APL decreases, the peak luminance of the pixel decreases because the gain (G_PLC) decreases. The pixel data modulated by the gain G_PLC is output to the data driver 110 (S4).

전압 제어부(136)는 평균 휘도 계산부(132)로부터의 APL을 메모리에 저장된 이전 APL과 비교하여 APL 변화량(ΔAPL)을 계산하고, APL 변화량(ΔAPL)이 문턱값(TH) 보다 많을 때 도 8과 같은 ELVDD 커브(61)에서 정의된 전압으로 ELVDD를 변경한다(S5 및 S6). ELVDD 커브(61)는 PLC 커브(41)와 유사한 형태로 변한다. 문턱값(TH)은 도 9에 도시된 바와 같이 APL의 증가 "?향?* 감소 방향 각각에서 설정된다. 전압 제어부(136)는 APL이 문턱값 보다 큰 값으로 증가될 때 ELVDD 커브를 따라 ELVDD를 낮춘다. 전압 제어부(136)는 APL이 문턱값 보다 큰 값으로 감소될 때 ELVDD 커브를 따라 ELVDD를 높인다.The voltage controller 136 compares the APL from the average luminance calculator 132 with the previous APL stored in the memory to calculate an APL change amount (ΔAPL), and when the APL change amount (ΔAPL) is greater than the threshold value (TH), FIG. 8 ELVDD is changed to the voltage defined in the ELVDD curve 61 as (S5 and S6). The ELVDD curve 61 changes in a form similar to that of the PLC curve 41. As shown in FIG. 9 , the threshold value TH is set in each direction of increasing “? The voltage controller 136 increases ELVDD along the ELVDD curve when APL decreases to a value greater than the threshold value.

전압 제어부(136)는 APL 변화량(ΔAPL)이 문턱값(TH) 이하일 때 ELVDD를 유지한다(S5 및 S7). 전압 제어부(136)는 S5 내지 S7 단계에서 결정된 ELVDD를 출력하기 위하여 전압 제어 신호(CV)를 전원부(150)에 공급한다. 전원부(150)는 전압 제어 신호(CV)가 지시하는 전압 레벨의 ELVDD를 출력한다(S8). The voltage controller 136 maintains ELVDD when the APL variation ΔAPL is less than or equal to the threshold value TH (S5 and S7). The voltage control unit 136 supplies the voltage control signal CV to the power supply unit 150 to output ELVDD determined in steps S5 to S7. The power supply unit 150 outputs ELVDD of the voltage level indicated by the voltage control signal CV (S8).

도 10a 내지 도 10d는 APL 변화량에 따른 ELVDD 가변 방법의 예를 보여 주는 도면들이다. 도 10a 내지 도 10d는 문턱값(TH)은 TH = 150으로 설정되고, 제1 내지 제5 프레임 데이터의 APL이 300 -> 290 -> 310 -> 320 -> 300으로 변하는 예이다. 10A to 10D are diagrams showing examples of an ELVDD variable method according to an APL change amount. 10A to 10D are examples in which the threshold value TH is set to TH = 150 and the APLs of the first to fifth frame data change from 300 -> 290 -> 310 -> 320 -> 300.

APL이 도 10a에 도시된 바와 같이 300으로부터 290으로 변하면(①->②), APL 변화량(ΔAPL)이 문턱값(TH) 보다 적기 때문에 ELVDD는 변하지 않는다. 이어서, APL이 도 10b에 도시된 바와 같이 290으로부터 310으로 변하면(②->③), APL 변화량(ΔAPL)이 문턱값(TH) 보다 많고 양의 방향(증가)으로 APL이 변하기 때문에 ELVDD가 ELVDD 커브(61)에서 정의된 전압으로 낮아진다. 이어서, APL이 도 10c에 도시된 바와 같이 310으로부터 320으로 변하면(③->④), APL 변화량(ΔAPL)이 문턱값(TH) 보다 적기 때문에 ELVDD는 현재의 전압을 유지한다. 이어서, APL이 도 10d에 도시된 바와 같이 320으로부터 300으로 변하면(④->①), APL 변화량(ΔAPL)이 문턱값(TH) 보다 많고 음의 방향(감소)으로 APL이 변하기 때문에 ELVDD는 ELVDD 커브(61)에서 정의된 전압으로 높아진다. When APL changes from 300 to 290 as shown in FIG. 10A (① -> ②), ELVDD does not change because the APL variation ΔAPL is smaller than the threshold value TH. Subsequently, when APL changes from 290 to 310 as shown in FIG. 10B (② -> ③), the APL change amount ΔAPL is greater than the threshold value TH and APL changes in the positive direction (increase), so ELVDD becomes ELVDD It goes down to the voltage defined by curve 61. Subsequently, when APL changes from 310 to 320 as shown in FIG. 10C (③->④), ELVDD maintains the current voltage because the APL variation ΔAPL is less than the threshold value TH. Subsequently, when APL changes from 320 to 300 as shown in FIG. 10D (④ -> ①), ELVDD is ELVDD because the APL change amount (ΔAPL) is greater than the threshold value (TH) and APL changes in the negative direction (decrease). It rises to the voltage defined by curve 61.

도 11은 APL에 따라 문턱값이 상이하게 설정되는 예를 보여 주는 도면이다. 11 is a diagram illustrating an example in which threshold values are differently set according to APL.

도 11을 참조하면, APL 변화량(ΔAPL)이 동일할 때 APL이 작은 구간과 큰 구간에서 ELVDD 변화량(ΔELVDD)이 다르다. APL이 작은 구간에서 ELVDD 변화량(ΔELVDD)이 많고, APL이 큰 구간에서 ELVDD 변화량(ΔELVDD)이 적다. 따라서, APL이 작은 구간에서 APL 변화량(ΔAPL)이 적을 때 ELVDD가 큰 폭으로 변할 수 있다. 이 경우, 화면의 휘도가 급격히 변하여 사용자가 플리커(flicker)를 느낄 수 있다. 이를 방지하기 위하여, 본 발명은 APL이 작은 구간의 문턱값(TH1)을 APL이 큰 구간의 문턱값(TH2)을 보다 큰 값으로 설정할 수 있다. Referring to FIG. 11 , when the APL change amount ΔAPL is the same, the ELVDD change amount ΔELVDD is different between a section with a small APL and a section with a large APL. The change in ELVDD (ΔELVDD) is large in the section where the APL is small, and the change in ELVDD (ΔELVDD) is small in the section where the APL is large. Accordingly, when the APL change amount ΔAPL is small in a section where the APL is small, the ELVDD may vary greatly. In this case, the luminance of the screen rapidly changes, and the user may feel flicker. In order to prevent this, the present invention may set the threshold value TH1 of a section with a small APL to a larger value than the threshold value TH2 of a section with a large APL.

도 12는 APL에 따라 ELVDD가 변할 때 소정의 기울기로 전압이 점진적으로 가변되는 예를 보여 주는 도면이다. 도 12에서 횡축은 시간이고 종축은 전압이다. 도 12에서, A1, A2, 및 A3는 APL 값이다. 12 is a diagram showing an example in which a voltage is gradually varied with a predetermined slope when ELVDD changes according to APL. 12, the horizontal axis is time and the vertical axis is voltage. 12, A1, A2, and A3 are APL values.

도 12를 참조하면, ELVDD 변화량(ΔELVDD)의 작더라도 발광 소자(EL)의 휘도가 변하여 사용자가 플리커를 느낄 수 있다. 본 발명은 ELVDD 기울기를 설정하여 ELVDD의 전압을 점진적으로 변하게 하여, 플리커(flicker)를 방지할 수 있다. 한편, ELVDD 기울기가 크면 플리커가 발생되고 ELVDD 기울기가 너무 낮으면 입력 영상의 실제 휘도 변화와 화면(AA) 상에서 재현되는 영상의 휘도 간의 괴리감이 발생될 수 있다. 따라서, ELVDD 기울기는 플리커와 입력 영상과 재현 영상 간의 휘도 차를 고려하여 적정값으로 설정된다. ELVDD 기울기는 도 12에서 V/t로 나타낼 수 있다. Referring to FIG. 12 , even if the ELVDD variation ΔELVDD is small, the luminance of the light emitting element EL changes and the user may feel flicker. According to the present invention, flicker can be prevented by gradually changing the voltage of ELVDD by setting the slope of ELVDD. On the other hand, if the ELVDD slope is large, flicker occurs, and if the ELVDD slope is too low, a discrepancy between the actual luminance change of the input image and the luminance of the image reproduced on the screen AA may occur. Therefore, the ELVDD slope is set to an appropriate value in consideration of the flicker and the luminance difference between the input image and the reproduced image. The ELVDD slope can be represented by V/t in FIG. 12 .

도 13은 APL에 따라 ELVDD가 변할 때 APL 구간별로 ELVDD 기울기가 다르게 설정되는 예를 보여 주는 도면이다. 도 13에서 횡축은 시간이고 종축은 전압이다. 도 13에서, B1, B2, 및 B3는 큰 APL 값이 속한 제1 APL 구간, 중간 APL 값이 속한 제2 APL 구간, 및 작은 APL이 속한 제3 APL 구간을 나타낸다. 제1 내지 제3 APL 구간(B1, B2, B3)에서 최소 APL과 최대 APL 사이의 APL 변화량(ΔAPL)은 동일하다. 제1 APL 구간(B1)에서 피크 휘도 변화량과 ELVDD 변화량(ΔELVDD)이 상대적으로 적다. 반면에, 제3 APL 구간(B3)에서 피크 휘도 변화량과 ELVDD 변화량(ΔELVDD)이 상대적으로 많다.13 is a diagram showing an example in which ELVDD slopes are set differently for each APL section when ELVDD changes according to APL. In FIG. 13, the horizontal axis is time and the vertical axis is voltage. In FIG. 13, B1, B2, and B3 denote a first APL section to which a large APL value belongs, a second APL section to which a medium APL value belongs, and a third APL section to which a small APL value belongs. In the first to third APL sections B1 , B2 , and B3 , the APL variation ΔAPL between the minimum APL and the maximum APL is the same. In the first APL period B1, the peak luminance variation and the ELVDD variation ΔELVDD are relatively small. On the other hand, in the third APL section B3, the peak luminance change amount and the ELVDD change amount (ΔELVDD) are relatively large.

도 13을 참조하면, ELVDD 커브(61)에서 APL 구간별 ELVDD 변화량(ΔELVDD)을 보면 B3 > B2 > B1 이다. 따라서, APL 구간별로 ELVDD 변화량(ΔELVDD)이 다르다. ELVDD 변화량(ΔELVDD)이 큰 제3 APL 구간(B3)에서 ELVDD 기울기가 크면 플리커가 인지될 수 있다. 본 발명은 APL 구간(B1, B2, B3)별 ELVDD 변화량(ΔELVDD)을 고려하여 ELVDD 기울기를 ELVDD 변화량(ΔELVDD)에 반비례 관계로 설정한다. ELVDD 기울기는 B1 > B2 > B3으로 설정될 수 있다. Referring to FIG. 13, looking at the ELVDD variation (ΔELVDD) for each APL section in the ELVDD curve 61, B3>B2>B1. Accordingly, the ELVDD variation ΔELVDD is different for each APL section. Flicker can be recognized when the ELVDD slope is large in the third APL section B3 where the ELVDD variation ΔELVDD is large. In the present invention, the ELVDD slope is set in inverse proportion to the ELVDD change ΔELVDD in consideration of the ELVDD change ΔELVDD for each APL section B1, B2, and B3. The ELVDD slope can be set as B1 > B2 > B3.

도 14는 전원부 출력 전압의 기울기 조정 장치를 보여 주는 도면들이다. 14 are diagrams illustrating a device for adjusting a slope of an output voltage of a power supply unit.

도 14를 참조하면, 전원 제어 신호(CV)는 ELVDD의 전압 레벨(V)과 시간(t)을 정의한 디지털 신호로 발생될 수 있다. 전원부(150)는 타이밍 콘트롤러(140)로부터 입력되는 전원 제어 신호(CV)에 따라 정의된 ELVDD의 기울기(V/t)로 ELVDD의 전압을 변경한다. Referring to FIG. 14 , the power control signal CV may be generated as a digital signal defining the voltage level V of ELVDD and time t. The power supply unit 150 changes the voltage of ELVDD with a slope (V/t) of ELVDD defined according to the power control signal CV input from the timing controller 140 .

전원부(150)의 출력 단자에 도 14에 도시된 바와 같이 기울기 조정부(157)이 연결될 수 있다. 전원부(150)는 타이밍 콘트롤러(140)로부터 입력되는 전원 제어 신호(CV)에 따라 정의된 전압으로 ELVDD의 전압을 변경한다. 기울기 조정부(157)는 전원부(150)의 출력 전압의 기울기를 변경한다. 기울기 조정부(157)는 RC 지연 회로(51)의 지연값 만큼 ELVDD 기울기를 낮게 조정할 수 있다. RC 지연 회로(51)의 출력 전압을 전압 강하(drop) 없이 표시패널(100)로 공급하기 위하여, RC 지연 회로(51)의 출력 단자에 전압 플로워(Voltage Follower, 52)가 연결될 수 있다. As shown in FIG. 14 , a slope adjusting unit 157 may be connected to the output terminal of the power supply unit 150 . The power supply unit 150 changes the voltage of ELVDD to a voltage defined according to the power control signal CV input from the timing controller 140 . The slope adjustment unit 157 changes the slope of the output voltage of the power supply unit 150 . The slope adjusting unit 157 may adjust the ELVDD slope as low as the delay value of the RC delay circuit 51 . In order to supply the output voltage of the RC delay circuit 51 to the display panel 100 without a voltage drop, a voltage follower 52 may be connected to an output terminal of the RC delay circuit 51.

도 15a 및 도 15b는 전원부 출력 전압이 멀티 스텝(multi-step)으로 변하는 예를 보여 주는 도면들이다. 15A and 15B are diagrams illustrating an example in which an output voltage of a power supply unit is changed in a multi-step manner.

도 15a 및 도 15b를 참조하면, 전원부(150)는 전원 제어 신호(CS)에 의해 정의된 전압과 시간에 응답하여 ELVDD의 전압을 1 프레임 기간 단위로 점진적으로 변경할 수 있다. Referring to FIGS. 15A and 15B , the power supply unit 150 may gradually change the voltage of ELVDD in units of one frame period in response to the voltage and time defined by the power control signal CS.

ELVDD의 가변 폭이 전원부(150)의 출력 전압이 변하는 최소 스텝(MIN) 보다 작은 경우에, 전원부(150)는 도 15b와 같이 ELVDD의 가변 시점을 1 프레임 기간 지연할 수 있다. When the variable width of the ELVDD is smaller than the minimum step MIN at which the output voltage of the power supply unit 150 varies, the power supply unit 150 may delay the variable time point of the ELVDD by one frame period as shown in FIG. 15B.

도 16은 전원부 출력 전압이 1 프레임 기간 내에서 멀티 스텝으로 변하는 예를 보여 주는 도면이다. 도 17은 1 프레임 기간을 상세히 보여 주는 도면이다.16 is a diagram showing an example in which the output voltage of the power supply unit changes in multiple steps within one frame period. 17 is a diagram showing one frame period in detail.

도 16 및 도 17을 참조하면, 전원부(150)는 전원 제어 신호(CS)에 응답하여 1 프레임 기간(FR Total) 내에서 수 회 가변될 수 있다. 1 프레임 기간(FR Total)은 픽셀 데이터가 입력되는 액티브 구간(Active interval, AT)과, 픽셀 데이터가 없는 버티컬 블랭크 구간(VB)으로 나뉘어진다. 액티브 구간(AT) 동안 표시패널(100)의 화면(AA) 상의 모든 픽셀들에 기입될 1 프레임 분량의 데이터가 타이밍 콘트롤러(130)에 수신된다. 전원부(150)는 버티컬 블랭크 기간(VB) 및/또는 액티브 기간(AT)에 ELVDD, PVDD, SVDD 중 적어도 하나의 전압을 가변할 수 있다.Referring to FIGS. 16 and 17 , the power supply unit 150 may be varied several times within one frame period (FR Total) in response to the power control signal CS. One frame period (FR Total) is divided into an active interval (AT) in which pixel data is input and a vertical blank interval (VB) in which there is no pixel data. During the active period AT, one frame of data to be written in all pixels on the screen AA of the display panel 100 is received by the timing controller 130 . The power supply unit 150 may vary the voltage of at least one of ELVDD, PVDD, and SVDD during the vertical blank period (VB) and/or the active period (AT).

버티컬 블랭크 구간(VB)은 제N-1 프레임 기간의 액티브 구간(AT)과 제N 프레임 기간의 액티브 구간(AT) 사이에서 픽셀 데이터가 타이밍 콘트롤러(130)에 수신되지 않는 블랭크 기간이다. 버티컬 블랭크 구간(VB)은 수직 싱크 시간(Vertical sync time, VS), 버티컬 프론트 포치(Vertical Front Porch, FP), 및 버티컬 백 포치(Vertical Back Porch, BP)을 포함한다. The vertical blank period VB is a blank period during which pixel data is not received by the timing controller 130 between the active period AT of the N−1th frame period and the active period AT of the Nth frame period. The vertical blank period VB includes a vertical sync time (VS), a vertical front porch (FP), and a vertical back porch (BP).

도 18은 N 프레임 기간 동안 입력 영상의 평균 휘도에 따라 가변되는 ELVDD의 일 예를 보여 주는 도면이다. 도 18에서, (A)는 N 프레임 기간(1F, 2F,… NthF) 동안 입력 영상의 APL이 변하는 예이다. (B)는 APL이 (A)와 같이 변할 때 ELVDD가 APL에 따라 가변되는 예를 보여 준다. APL 변화량(ΔAPL)이 문턱값(TH) 보다 적을 때(ΔAPL < TH), ELVDD는 가변되지 않고 현재의 전압으로 유지된다. (C)는 ELVDD가 (B)와 같이 가변될 때 ELVDD 기울기가 적용된 예이다. 18 is a diagram showing an example of ELVDD varying according to the average luminance of an input image during N frame periods. In FIG. 18, (A) is an example in which the APL of an input video changes during N frame periods (1F, 2F, ... NthF). (B) shows an example in which ELVDD varies according to APL when APL varies as in (A). When the amount of change in APL (ΔAPL) is smaller than the threshold value (TH) (ΔAPL < TH), ELVDD is maintained at the current voltage without being changed. (C) is an example in which the ELVDD slope is applied when the ELVDD is varied as in (B).

도 19는 데이터 구동부(110)를 자세히 보여 주는 도면이다. 19 is a diagram showing the data driver 110 in detail.

도 19를 참조하면, 데이터 구동부(100)는 시프트 레지스터(shift register, 113), 래치(Latch, 114), DAC(115), 및 출력 버퍼(115)를 포함한다. Referring to FIG. 19 , the data driver 100 includes a shift register 113, a latch 114, a DAC 115, and an output buffer 115.

시프트 레지스터(113)는 직렬 데이터로 수신되는 픽셀 데이터(DATA)를 시프트한 후에 동시에 출력함으로써 픽셀 데이터를 병렬 체계의 데이터로 변환하여 래치(114)에 공급한다. 래치(114)는 소스 드라이브 IC들 간에 동시에 데이터를 출력하여 1 픽셀 라인의 픽셀 데이터를 DAC(115)에 공급한다. The shift register 113 shifts the pixel data DATA received as serial data and simultaneously outputs the shifted pixel data, thereby converting the pixel data into data of a parallel system and supplying the data to the latch 114 . The latch 114 simultaneously outputs data between source drive ICs to supply pixel data of one pixel line to the DAC 115.

전원부(150)는 감마 기준 전압(GMA)을 출력하는 감마 기준 전압 발생부(158)을 포함한다. 감마 기준 전압 발생부(158)는 PVDD를 분압하여 감마 기준 전압(GMA)을 발생하여 데이터 구동부(110)의 감마 보상 전압 공급부(117)에 공급한다. 감마 보상 전압 공급부(117)는 분압 회로를 이용하여 감마 기준 전압(GMA)을 분압하여 계조별 감마 보상 전압을 발생하여 DAC(115)에 공급한다. DAC(115)는 픽셀 데이터의 계조 값에 대응하는 감마 보상 전압을 출력하여 픽셀 데이터를 데이터 전압(Vdata)으로 변환한다.The power supply unit 150 includes a gamma reference voltage generator 158 that outputs a gamma reference voltage (GMA). The gamma reference voltage generator 158 divides PVDD to generate a gamma reference voltage (GMA) and supplies it to the gamma compensation voltage supply unit 117 of the data driver 110 . The gamma compensation voltage supply unit 117 divides the gamma reference voltage (GMA) using a voltage divider circuit to generate a gamma compensation voltage for each gray level, and supplies the generated gamma compensation voltage to the DAC 115 . The DAC 115 converts the pixel data into a data voltage Vdata by outputting a gamma compensation voltage corresponding to a grayscale value of the pixel data.

출력 버퍼(116)는 소스 드라이브 IC의 채널들(channel) 각각에서 데이터 전압(Vdata)을 손실 없이 데이터 라인들(DL)로 전달한다. SVDD는 출력 버퍼(116)의 구동 전압으로 공급된다. The output buffer 116 transfers the data voltage Vdata from each channel of the source driver IC to the data lines DL without loss. SVDD is supplied as the driving voltage of the output buffer 116.

SVDD는 일반적으로 피크 휘도가 가장 높을 때의 최대 전압이 출력될 수 있는 전압으로 설정된다. PLC 커브(41)에 의해 피크 휘도가 낮아지면 데이티 구동부(110)로부터 출력되는 최대 데이터 전압(Max Vdata)이 낮아지기 때문에 SVDD와 최대 데이터 전압(Max Vdata) 사이의 전압차가 커진다. 최대 데이터 전압(Max Vdata)가 낮아지면 SVDD가 그 만큼 낮아져도 PLC 커브에 의해 정의된 피크 휘도를 구현할 수 있다. 따라서, 최대 데이터 전압(Max Vdata)이 낮아질 때 SVDD가 변하지 않으면 도 20과 같이 불필요한 소비 전력이 발생한다. SVDD is generally set to a voltage at which the maximum voltage can be output when the peak luminance is the highest. When the peak luminance is lowered by the PLC curve 41, the maximum data voltage (Max Vdata) output from the data driver 110 is lowered, so the voltage difference between the SVDD and the maximum data voltage (Max Vdata) increases. If the maximum data voltage (Max Vdata) is lowered, the peak luminance defined by the PLC curve can be realized even if the SVDD is lowered by that much. Therefore, if SVDD is not changed when the maximum data voltage (Max Vdata) is lowered, unnecessary power consumption occurs as shown in FIG. 20 .

본 발명은 소비 전력을 낮추기 위하여 피크 휘도를 입력 영상의 평균 휘도에 따라 가변할 때 도 21 및 도 22에 도시된 바와 같이 입력 영상의 평균 휘도 즉, APL에 비례하여 SVDD를 가변하거나 PVDD와 SVDD를 가변하여 소비 전력을 더 낮추어 소비 전력을 최소화할 수 있다. When the peak luminance is varied according to the average luminance of the input image in order to reduce power consumption, the present invention varies SVDD in proportion to the average luminance of the input image, that is, APL, or PVDD and SVDD as shown in FIGS. It is possible to minimize power consumption by further lowering power consumption by varying the power consumption.

도 21은 본 발명의 실시예에 따른 PLC 커브, 최대 데이터 전압 및 SVDD의 관계를 보여 주는 도면이다. 도 22는 최대 데이터 전압에 비례하여 변하는 SVDD의 일 예를 보여 주는 도면이다. 21 is a diagram showing a relationship between a PLC curve, a maximum data voltage, and SVDD according to an embodiment of the present invention. 22 is a diagram showing an example of SVDD that changes in proportion to a maximum data voltage.

도 21 및 도 22를 참조하면, 본 발명은 평균 휘도 즉, 입력 영상의 APL을 매 프레임 마다 계산하여 PLC 커브에 의해 정의된 피크 휘도로 픽셀들의 피크 휘도를 조정한다. 피크 휘도가 가변될 때 피크 휘도에 비례하여 데이터 구동부(110)로부터 출력되는 최대 데이터 전압(Max Vdata)이 변한다. 본 발명은 SVDD 또는 PVDD와 SVDD를 피크 휘도에 비례하여 가변한다. 도 22에 도시된 바와 같이 피크 휘도가 이전 보다 상승되면 최대 데이터 전압(Max Vdata)과 SVDD가 상승하고, 피크 휘도가 이전 보다 낮아지면 최대 데이터 전압(Max Vdata)과 SVDD가 낮아진다. 21 and 22, the present invention adjusts the peak luminance of pixels to the peak luminance defined by the PLC curve by calculating the average luminance, that is, the APL of the input image every frame. When the peak luminance varies, the maximum data voltage Max Vdata output from the data driver 110 changes in proportion to the peak luminance. In the present invention, SVDD or PVDD and SVDD are varied in proportion to peak luminance. As shown in FIG. 22 , when the peak luminance is higher than before, the maximum data voltage (Max Vdata) and SVDD increase, and when the peak luminance is lower than before, the maximum data voltage (Max Vdata) and SVDD are lowered.

본 발명의 휘도 제어 장치는 도 23에 도시된 바와 같이 PLC 커브에서 정의된 피크 휘도에 따라 픽셀 데이터의 피크 화이트 계조값을 변조하지 않고, SVDD를 가변하거나 PVDD와 SVDD를 가변하여 데이터 구동부(110)로부터 출력되는 최대 데이터 전압(Max Vdata)을 피크 휘도에 따라 가변할 수 있다. As shown in FIG. 23, the luminance control device of the present invention does not modulate the peak white gradation value of pixel data according to the peak luminance defined in the PLC curve, but varies the SVDD or the PVDD and SVDD so that the data driver 110 The maximum data voltage (Max Vdata) output from may be varied according to the peak luminance.

도 23은 피크 휘도가 가변될 때 피크 휘도에 동기하여 가변되는 PVDD와 SVDD 를 보여 주는 도면이다. 23 is a diagram showing PVDD and SVDD that vary in synchronization with the peak luminance when the peak luminance is varied.

도 23을 참조하면, PLC 커브(41)에 의해 입력 영상의 APL에 따라 피크 휘도(L1, L2, L3)가 정의된다. 제1 피크 휘도(L1)는 낮은 APL의 피크 휘도이다. 제2 피크 휘도(L2)는 높은 APL의 피크 휘도이다. 제3 피크 휘도(L3)는 중간 APL의 피크 휘도이다.Referring to FIG. 23 , peak luminances L1 , L2 , and L3 are defined according to the APL of the input image by the PLC curve 41 . The first peak luminance L1 is the peak luminance of low APL. The second peak luminance L2 is the peak luminance of high APL. The third peak luminance L3 is the peak luminance of the middle APL.

휘도 제어 장치는 피크 휘도(L1, L2, L3)에 관계 없이 픽셀 데이터를 피크 화이트 계조값을 최대값 “1023”으로 유지하고, SVDD와 PVDD를 가변하여 피크 휘도(L1, L2, L3)를 가변한다. SVDD가 가변되면 최대 데이터 전압(Max Vdata)이 가변되므로 피크 휘도(L1, L2, L3)가 PLC 커브(41)에서 정의된 값으로 조정될 수 있다. The luminance control device maintains the peak white gradation value of the pixel data at the maximum value of “1023” regardless of the peak luminance (L1, L2, L3), and varies the peak luminance (L1, L2, L3) by varying SVDD and PVDD. do. When the SVDD is varied, the maximum data voltage (Max Vdata) is varied, so that the peak luminances (L1, L2, and L3) can be adjusted to values defined by the PLC curve 41.

APL이 이전 보다 높아질 때 PVDD와 SVDD 중 하나 이상이 낮아진다. 제1 피크 휘도(L1)에서 SVDD와 PVDD는 16V로 설정될 수 있다. 제2 피크 휘도(L2)에서 SVDD와 PVDD는 8V로 낮아질 수 있다. SVDD와 PVDD는 PLC 커브(41)에 의해 정의된 피크 휘도에 비례하여 가변될 수 있다. When APL becomes higher than before, at least one of PVDD and SVDD is lowered. At the first peak luminance L1, SVDD and PVDD may be set to 16V. At the second peak luminance L2, SVDD and PVDD may be lowered to 8V. SVDD and PVDD can be varied in proportion to the peak luminance defined by the PLC curve 41.

도 24a 및 도 24b는 도 23에 도시된 제1 및 제2 피크 휘도(L1, L2)에서 PVDD, SVDD, 및 데이터 전압을 보여 주는 도면이다. 24A and 24B are diagrams showing PVDD, SVDD, and data voltages at the first and second peak luminances L1 and L2 shown in FIG. 23 .

도 24a 및 도 24b를 참조하면, 감마 기준 전압 발생부(158)는 PVDD를 분압하여 전압 레벨이 다른 다수의 감마 기준 전압(GMA)을 출력한다. 감마 기준 전압(GMA) 중 최대 전압인 최대 감마 탭(tab) 전압으로 PVDD가 설정될 수 있다. Referring to FIGS. 24A and 24B , the gamma reference voltage generator 158 divides PVDD to output a plurality of gamma reference voltages (GMAs) having different voltage levels. PVDD may be set as the maximum gamma tap voltage, which is the maximum voltage among the gamma reference voltages (GMA).

타이밍 콘트롤러(130)의 휘도 제어 장치는 제1 피크 휘도(L1)에서 픽셀 데이터를 데이터 구동부(110)의 소스 드라이브 IC들로 전송하고 전압 제어 신호(CV)를 전원부(150)에 공급한다. 10 bit 픽셀 데이터는 0~1023 사이의 계조 값을 갖는다. The luminance control device of the timing controller 130 transmits pixel data to the source drive ICs of the data driver 110 at the first peak luminance L1 and supplies the voltage control signal CV to the power supply 150 . 10-bit pixel data has grayscale values between 0 and 1023.

제1 피크 휘도(L1)에서 PVDD와 SVDD는 도 24a에 도시된 바와 같이 PVDD = SVDD = 16V로 설정될 수 있다. 이 때, 최대 감마 탭 전압이 16[V]이다. 제1 피크 휘도(L1)에서 데이터 구동부(110)로부터 출력되는 데이터 전압(Vdata)은 0[V]~16[V] 사이의 전압으로 출력된다. 피크 휘도는 최대 데이터 전압(Max Vdata)에 의해 정해진다. 제1 피크 휘도(L1)에서 최대 데이터 전압(Max Vdata)은 16[V] 이다. At the first peak luminance L1, PVDD and SVDD may be set to PVDD = SVDD = 16V as shown in FIG. 24A. At this time, the maximum gamma tap voltage is 16 [V]. The data voltage Vdata output from the data driver 110 at the first peak luminance L1 is output as a voltage between 0 [V] and 16 [V]. The peak luminance is determined by the maximum data voltage (Max Vdata). At the first peak luminance L1, the maximum data voltage Max Vdata is 16 [V].

제2 피크 휘도(L2)에서 PVDD와 SVDD는 도 24b에 도시된 바와 같이 PVDD = SVDD = 8V로 낮아진다. 이 때, 최대 감마 탭 전압이 8[V]로 낮아진다. 제2 피크 휘도(L2)에서 데이터 구동부(110)로부터 출력되는 데이터 전압(Vdata)은 0[V]~8[V] 사이의 전압으로 출력된다. 피크 휘도는 최대 데이터 전압(Max Vdata)에 의해 정해진다. 제2 피크 휘도(L2)에서 최대 데이터 전압(Max Vdata)은 8 [V] 이다. At the second peak luminance L2, PVDD and SVDD are lowered to PVDD = SVDD = 8V as shown in FIG. 24B. At this time, the maximum gamma tap voltage is lowered to 8 [V]. The data voltage Vdata output from the data driver 110 at the second peak luminance L2 is output as a voltage between 0 [V] and 8 [V]. The peak luminance is determined by the maximum data voltage (Max Vdata). At the second peak luminance L2, the maximum data voltage Max Vdata is 8 [V].

도 25는 최대 밝기 값에 따라 가변되는 SVDD를 보여 주는 도면이다. 25 is a diagram showing SVDD that varies according to a maximum brightness value.

도 25를 참조하면, 휴대폰(또는 스마트폰), 모니터, 텔레비전 등에서 사용자 설정에 의해 최대 밝기 값(DBV)이 조정될 수 있다. 최대 밝기 값(DBV)은 조도 센서의 출력 값 즉, 사용 환경의 조도에 따라 자동적으로 조정될 수 있다. Referring to FIG. 25 , a maximum brightness value (DBV) may be adjusted by a user setting in a mobile phone (or smart phone), monitor, television, or the like. The maximum brightness value (DBV) may be automatically adjusted according to the output value of the illuminance sensor, that is, the illuminance of the use environment.

본 발명은 최대 밝기 값(DBV)에 따라 SVDD 또는 SVDD와 PVDD를 가변한다. 최대 밝기 값(DBV)이 가변될 때, 최대 밝기 값(DBV)에 비례하여 SVDD와 PVDD이 가변된다. 최대 밝기 값(DBV)이 증가되면, SVDD는 도 25에 도시된 SVDD 커브에서 정의된 전압으로 높아지고, 최대 밝기 값(DBV)이 감소되면 SVDD는 낮아진다. According to the present invention, SVDD or SVDD and PVDD are varied according to the maximum brightness value (DBV). When the maximum brightness value DBV is varied, SVDD and PVDD are varied in proportion to the maximum brightness value DBV. When the maximum brightness value (DBV) increases, SVDD increases to a voltage defined by the SVDD curve shown in FIG. 25, and when the maximum brightness value (DBV) decreases, SVDD decreases.

도 26은 픽셀 데이터의 최대 값에 따라 가변되는 SVDD를 보여 주는 도면이다.26 is a diagram showing SVDD that varies according to the maximum value of pixel data.

도 26을 참조하면, 화면(AA)을 구성하는 모든 픽셀들 각각에 픽셀 데이터가 기입된다. 픽셀 데이터는 적색 서브 픽셀에 기입될 적색 데이터(R), 녹색 서브 픽셀에 기입될 녹색 데이터(G), 및 청색 서브 픽셀에 기입될 청색 데이터(B)를 포함한다. 화면(AA)을 구성하는 모든 픽셀들에 기입될 1 프레임 데이터의 픽셀 데이터 중에서 계조값이 가장 높은 최대 계조 데이터(Max DATA)의 계조값에 비례하여 SVDD가 가변될 수 있다. 예를 들어, 현재 프레임 데이터에서 최대 계조 데이터(Max DATA)의 계조값이 1023 일 때의 SVDD는 최대 계조 데이터(Max DATA)의 계조값이 100 일 때의 SVDD 보다 높은 전압으로 발생된다. Referring to FIG. 26 , pixel data is written to each of all pixels constituting the screen AA. The pixel data includes red data (R) to be written to the red sub-pixel, green data (G) to be written to the green sub-pixel, and blue data (B) to be written to the blue sub-pixel. The SVDD may be varied in proportion to the grayscale value of Max DATA having the highest grayscale value among pixel data of one frame data to be written in all pixels constituting the screen AA. For example, in the current frame data, SVDD when the grayscale value of the maximum grayscale data (Max DATA) is 1023 is generated as a higher voltage than SVDD when the grayscale value of the maximum grayscale data (Max DATA) is 100.

도 27은 픽셀들의 열화 수준에 따라 가변되는 SVDD를 보여 주는 도면이다. 27 is a diagram showing SVDD that varies according to deterioration levels of pixels.

도 27을 참조하면, 외부 보상 회로는 서브 픽셀들 각각에서 구동 소자(DT)와 발광 소자(EL)의 문턱 전압(Vth)과 이동도(μ)를 실시간 센싱하여 문턱 전압(Vth)과 이동도(μ)의 열화 수준을 판단할 수 있다. Referring to FIG. 27, the external compensation circuit senses the threshold voltage (Vth) and mobility (μ) of the driving element (DT) and the light emitting element (EL) in real time in each of the sub-pixels to determine the threshold voltage (Vth) and mobility. The deterioration level of (μ) can be judged.

본 발명은 서브 픽셀들 각각에서 구동 소자의 문턱 전압(Vth), 구동 소자의 이동도(μ), 발광 소자(EL)의 문턱 전압(Vth) 중 하나 이상의 열화 수준에 비례하여 SVDD를 가변할 수 있다. 전원부(130)는 타이밍 콘트롤러(130)의 제어 하에 서브 픽셀의 열화가 많이 진행될수록 최대 데이터 전압(Max Vdata)을 높이기 위하여 SVDD를 높이고, 서브 픽셀의 열화가 작을 때 SVDD를 낮출 수 있다. In the present invention, the SVDD may be varied in proportion to the deterioration level of one or more of the threshold voltage (Vth) of the driving element, the mobility (μ) of the driving element, and the threshold voltage (Vth) of the light emitting element (EL) in each of the sub-pixels. there is. Under the control of the timing controller 130, the power supply unit 130 may increase SVDD to increase the maximum data voltage (Max Vdata) as the degradation of the sub-pixel progresses, and may decrease the SVDD when the degradation of the sub-pixel is small.

도 25 내지 도 27에서, SVDD는 타이밍 콘트롤러(130)의 제어 하에 가변된다. 도 25 내지 도 27의 실시예들은 전술한 실시예들과 조합될 수 있다. 예를 들어, 최대 밝기 값, 최대 데이터, 실시간 센싱되는 픽셀들의 열화 수준 등의 화질 관련 지표(parameter)에 따라 도 25 내지 도 27에 도시된 바와 같이 PVDD와 SVDD가 가변될 수 있다.25 to 27, SVDD is varied under the control of the timing controller 130. The embodiments of FIGS. 25 to 27 can be combined with the foregoing embodiments. For example, PVDD and SVDD may be varied as shown in FIGS. 25 to 27 according to parameters related to image quality, such as a maximum brightness value, maximum data, and a deterioration level of pixels sensed in real time.

도 28은 화면을 분할 구동하는 소스 드라이브 IC들과 소스 드라이브 IC들에 개별로 공급되는 SVDD를 보여 주는 도면이다. 도 29는 서브 화면별로 개별 제어되는 최대 휘도 및 최대 데이터 전압과, 소스 드라이브 IC별로 개별 공급되는 SVDD의 일 예를 보여 주는 도면이다. 28 is a diagram showing source drive ICs that divide and drive a screen and SVDD separately supplied to the source drive ICs. 29 is a diagram showing an example of maximum luminance and maximum data voltage individually controlled for each sub-screen and SVDD individually supplied for each source drive IC.

도 28 및 도 29는 데이터 구동부(110)는 다수의 소스 드라이브 IC들(SDIC1~SDIC4)을 포함할 수 있다. 소스 드라이브 IC들(SDIC1~SDIC4)은 PCB(Printed Circuit Board, 160)에 연결된 COF(Chip On Film) 상에 실장될 수 있다. 소스 드라이브 IC들(SDIC1~SDIC4)이 실장된 COF들은 ACF(Anisotropic Conductive Film)로 표시패널(100)에 접착되어 데이터 라인들(DL)에 연결될 수 있다. 타이밍 콘트롤러(130)와 전원부(150)는 PCB(160) 상에 실장된다. 28 and 29 , the data driver 110 may include a plurality of source drive ICs (SDIC1 to SDIC4). The source drive ICs SDIC1 to SDIC4 may be mounted on a Chip On Film (COF) connected to a Printed Circuit Board (PCB) 160 . The COFs on which the source drive ICs SDIC1 to SDIC4 are mounted may be attached to the display panel 100 with an anisotropic conductive film (ACF) and connected to the data lines DL. The timing controller 130 and the power supply unit 150 are mounted on the PCB 160.

화면(AA)은 소스 드라이브 IC별로 분할 구동되는 다수의 서브 화면들(100A~100D)로 분할될 수 있다. 여기서, 화면(AA)이 분할되었다는 것은 데이터 라인들에 연결된 소스 드라이브 IC들이 분리되어 소스 드라이브 IC별로 담당하는 화면이 분할되었다는 것을 의미한다. 따라서, 서브 화면들(100A~100D)은 게이트 라인들과 게이트 구동부(120)는 공유한다. The screen AA may be divided into a plurality of sub-screens 100A to 100D that are divided and driven for each source drive IC. Here, that the screen AA is divided means that the source driver ICs connected to the data lines are separated and the screen in charge of each source driver IC is divided. Accordingly, the sub screens 100A to 100D share gate lines and the gate driver 120 .

제1 소스 드라이브 IC(SDIC1)는 제1 서브 화면(100A)에 배치된 데이터 라인들(DL)에 연결되어 제1 서브 화면(100A)의 픽셀들에 제1 서브 화면(100A)의 피크 휘도에 따라 최대 데이터 전압(Max Vdata)가 제한되는 데이터 전압(Vdata)을 공급한다. 제2 소스 드라이브 IC(SDIC2)는 제2 서브 화면(100B)에 배치된 데이터 라인들(DL)에 연결되어 제2 서브 화면(100B)의 픽셀들에 제2 서브 화면(100B)의 피크 휘도에 따라 최대 데이터 전압(Max Vdata)이 제한되는 데이터 전압(Vdata)을 공급한다. The first source drive IC (SDIC1) is connected to the data lines (DL) disposed on the first sub-screen 100A to provide pixels of the first sub-screen 100A with peak luminance of the first sub-screen 100A. Accordingly, the data voltage Vdata for which the maximum data voltage Max Vdata is limited is supplied. The second source drive IC (SDIC2) is connected to the data lines (DL) disposed on the second sub-screen 100B to provide pixels of the second sub-screen 100B with peak luminance of the second sub-screen 100B. Accordingly, the data voltage Vdata for which the maximum data voltage Max Vdata is limited is supplied.

SVDD는 소스 드라이브 IC별로 개별 제어되어 소스 드라이브 IC 각각에서 다양한 화질 관련 지표에 따라 실시간 가변될 수 있다. 예를 들어, 제1 소스 드라이브 IC(SDIC1)로부터 출력되는 피크 휘도 또는 최대 데이터 전압(Max Vdata)가 제1 소스 드라이브 IC(SDIC1)로부터 출력되는 피크 휘도 또는 최대 데이터 전압(Max Vdata) 보다 높다면 SVDD1은 SVDD2 보다 높은 전압으로 발생된다. 소스 드라이브 IC들(SDIC1~SDIC4) 각각의 최대 데이터 전압(Max Vdata)에 따라 소스 드라이브 IC들(SDIC1~SDIC4)에 인가되는 SVDD1~SVDD4가 도 29에 도시된 바와 같이 실시간 가변될 수 있다. SVDD is individually controlled for each source drive IC and can be varied in real time according to various picture quality indicators in each source drive IC. For example, if the peak luminance or maximum data voltage (Max Vdata) output from the first source drive IC (SDIC1) is higher than the peak luminance or maximum data voltage (Max Vdata) output from the first source drive IC (SDIC1) SVDD1 is generated with a higher voltage than SVDD2. According to the maximum data voltage (Max Vdata) of each of the source drive ICs (SDIC1 to SDIC4), SVDD1 to SVDD4 applied to the source drive ICs (SDIC1 to SDIC4) can be varied in real time as shown in FIG. 29.

제1 소스 드라이브 IC(SDIC1)에 공급되는 SVDD1은 제1 서브 화면(100A)의 피크 휘도와 제1 소스 드라이브 IC(SDIC1)로부터 출력되는 최대 데이터 전압(Max Vdata)에 비례하여 가변된다. 제2 소스 드라이브 IC(SDIC2)에 공급되는 SVDD2는 제2 서브 화면(100B)의 피크 휘도와 제2 소스 드라이브 IC(SDIC2)로부터 출력되는 최대 데이터 전압(Max Vdata)에 비례하여 가변된다.SVDD1 supplied to the first source drive IC (SDIC1) varies in proportion to the peak luminance of the first sub-screen 100A and the maximum data voltage (Max Vdata) output from the first source drive IC (SDIC1). SVDD2 supplied to the second source drive IC (SDIC2) varies in proportion to the peak luminance of the second sub-screen 100B and the maximum data voltage (Max Vdata) output from the second source drive IC (SDIC2).

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Through the above description, those skilled in the art will understand that various changes and modifications are possible without departing from the spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be determined by the claims.

41 : PLC 커브 61 : ELVDD 커브
100 : 표시패널 110 : 데이터 구동부
120 : 게이트 구동부 130 : 타이밍 콘트롤러
131 : 외부 보상 회로의 보상부 140 : 레벨 시프터
150 ; 전원부 151 : PWM 제어부
152, 153 : 전압 발생부 154~156 : 전압 선택부
157 : 기울기 조정부 158 : 감마 기준 전압 발생부
SDIC1~SDIC4 : 소스 드라이브 IC41: PLC curve 61: ELVDD curve
100: display panel 110: data driving unit
120: gate driver 130: timing controller
131: compensation unit of external compensation circuit 140: level shifter
150; Power unit 151: PWM control unit
152, 153: voltage generating unit 154 to 156: voltage selection unit
157: slope adjustment unit 158: gamma reference voltage generator
SDIC1~SDIC4: Source Drive IC

Claims

a display panel including a plurality of data lines, a plurality of gate lines crossing the data lines, and a plurality of pixels;
a data driver receiving pixel data of an input image and a gamma reference voltage and converting the pixel data into a data voltage;
a gate driver supplying gate signals to the gate lines;
Generates a pixel driving voltage supplied to the pixels, a gamma power supply voltage, and an output buffer driving voltage of the data driver, divides the gamma power supply voltage to generate the gamma reference voltage, and generates the pixel driving voltage in response to a voltage control signal. a power supply unit that changes at least one of a level and a slope of at least one of a driving voltage, the gamma power supply voltage, and the output buffer driving voltage; and
a timing controller configured to transmit the pixel data to the data driver and to control operation timings of the data driver and the gate driver;
The timing controller measures the average luminance of the input image every frame period, generates the voltage control signal to control the output voltage of the power supply unit, and drives the pixel when the average luminance changes by a variation greater than a preset threshold value. change the voltage,
When the pixel driving voltage is varied, the pixel driving voltage is gradually varied in units of one frame period;
delaying a variable point of the pixel driving voltage by one frame period when the variable width of the pixel driving voltage is smaller than a minimum step at which the output voltage of the power supply unit changes.

According to claim 1,
Each of the pixels includes a number of sub-pixels;
Each of the sub-pixels is
light emitting device;
a driving element for driving the light emitting element by supplying a current to the light emitting element according to a gate-to-source voltage; and
A display device including a capacitor connected to a gate of the driving element.

According to claim 2,
Each of the sub-pixels,
and an internal compensation circuit that samples a threshold voltage of the driving element and compensates for a gate voltage of the driving element by the threshold voltage.

According to claim 2,
In each of the subpixels connected to each of the subpixels, at least one of the threshold voltage of the driving element, the mobility of the driving element, the temperature deviation of the driving element, and the threshold voltage of the light emitting element is sensed in real time, and the sensing result is obtained. and an external compensation circuit that modulates the pixel data based on

According to claim 1,
The timing controller,
Calculating an average picture level of the input image for each frame period to measure the average luminance;
Varying the pixel driving voltage when the amount of change in the average image level is greater than the threshold value;
and maintaining the pixel driving voltage at a current voltage when the amount of change in the average image level is less than or equal to the threshold.

According to claim 5,
a large amount of change in the pixel driving voltage in a first APL period in which the average picture level is small;
In a second APL period in which the average picture level is large, the amount of change in the pixel driving voltage is small;
The threshold value defined in the first APL section is greater than the threshold value defined in the second APL section.

According to claim 5,
The timing controller,
Varying the output voltage of the power supply unit based on a peak luminance control curve in which peak luminance is defined according to the average picture level;
a change in the pixel driving voltage is greater in a second APL period having a lower average picture level than in a first APL period having a higher average picture level;
The first APL section and the second APL section have the same amount of change in the average picture level;
The display device of claim 1 , wherein a slope of the pixel driving voltage in the second APL section is smaller than a slope of the pixel driving voltage in the first APL section.

delete

According to claim 1,
A display device in which the pixel driving voltage is gradually varied within one frame period when the pixel driving voltage is varied.

According to claim 1,
wherein the timing controller measures the average luminance of the input image every frame period, and varies at least one of the gamma power supply voltage and the output buffer driving voltage when the average luminance changes.

According to claim 10,
The timing controller,
Calculating an average picture level of the input image for each frame period to measure the average luminance;
When the average picture level is higher than before, the maximum data voltage output from the data driver and the output buffer driving voltage increase, and when the average picture level is lower than before, the maximum data voltage and the output buffer driving voltage are lowered. display device.

According to claim 10,
The timing controller,
Calculating an average picture level of the input image for each frame period to measure the average luminance;
varying at least one of the gamma power supply voltage and the output buffer driving voltage based on a peak luminance control curve in which a peak luminance is defined according to the average picture level;
The display device in which the gamma power supply voltage and the output buffer driving voltage decrease when the average picture level becomes higher than before.

According to claim 10,
The display device wherein the output buffer driving voltage is variable according to a maximum brightness value adjustable by a user or an illuminance sensor under the control of the timing controller.

According to claim 10,
The display device of claim 1 , wherein the output buffer driving voltage is varied in proportion to a grayscale value of maximum grayscale data having the highest grayscale value among 1 frame data of the input image under the control of the timing controller.

According to claim 2,
In each of the subpixels connected to each of the subpixels, at least one of the threshold voltage of the driving element, the mobility of the driving element, and the threshold voltage of the light emitting element is sensed in real time, and the pixel data is modulated based on the sensing result. Further comprising an external compensation circuit that
The display device of claim 1 , wherein the output buffer driving voltage is varied in proportion to a deterioration level of at least one of a threshold voltage of the driving element, a mobility of the driving element, and a threshold voltage of the light emitting element under the control of the timing controller.

According to claim 11,
The data driver includes a plurality of source drive ICs for dividing and driving a screen into a plurality of sub-screens;
The output buffer driving voltage is individually supplied for each source driver IC;
The timing controller,
Varying the output voltage of the power supply unit based on a peak luminance control curve in which peak luminance is defined according to the average picture level;
The first source driver IC supplies a data voltage whose maximum data voltage is limited according to the peak luminance of the first sub-screen to the data lines of the first sub-screen;
The second source driver IC supplies a data voltage whose maximum data voltage is limited according to the peak luminance of the second sub-screen to data lines of the second sub-screen;
A first output buffer driving voltage supplied to the first source driver IC varies in proportion to a peak luminance of the first sub-screen and a maximum data voltage output from the first source driver IC;
The second output buffer driving voltage supplied to the second source driver IC is variable in proportion to the peak luminance of the second sub-screen and the maximum data voltage output from the second source driver IC.