KR102562658B1 - Method for thinning a semiconductor wafer - Google Patents
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Abstract
본 발명은 반도체 웨이퍼 시닝 방법에 관한 것으로서, n+형의 실리콘 카바이드 기판과 상기 실리콘 카바이드 기판 위에 성장된 n-형의 에피택시얼층으로 구성되어 제1 두께를 갖는 반도체 웨이퍼의 후면을 소정의 격자선을 이용하여 복수의 격자 셀 영역으로 구획하는 단계와, 상기 격자선으로부터 기설정된 간격 이상 이격된 영역에 대응하는 상기 격자 셀 영역의 중앙부를 상기 n+형의 실리콘 카바이드 기판의 두께 이하의 깊이만큼 식각하여 상기 제1 두께보다 작은 제2 두께로 시닝(thinning)하는 단계와, 시닝된 상기 격자 셀 영역의 중앙부에 적어도 하나 이상의 반도체 소자를 제공하는 단계를 포함하는 것을 특징으로 한다.
이에 따라, 반도체 웨이퍼의 박형화 공정에서 실제 반도체 소자가 제작되는 영역만을 선택적으로 식각함으로써, 반도체 웨이퍼의 후면 상에서 식각되지 않은 나머지 영역으로 인해 별도의 캐리어 웨이퍼를 구비하지 않고서도 반도체 웨이퍼를 지탱할 뿐 아니라, 후면에서의 금속 공정과 이온 공정 시에 공정장비 내에서 웨이퍼의 인식이 가능하게 하는 효과가 있다.The present invention relates to a method for thinning a semiconductor wafer, wherein the rear surface of a semiconductor wafer having a first thickness and composed of an n+ type silicon carbide substrate and an n− type epitaxial layer grown on the silicon carbide substrate has a predetermined lattice line. dividing the lattice cell area into a plurality of lattice cell areas using the lattice line; and etching the central portion of the lattice cell area corresponding to the area spaced apart from the lattice line by a depth less than or equal to the thickness of the n+ type silicon carbide substrate. It is characterized in that it includes the step of thinning to a second thickness smaller than the first thickness, and the step of providing at least one or more semiconductor devices in the central portion of the thinned lattice cell region.
Accordingly, by selectively etching only the region where the semiconductor device is actually manufactured in the thinning process of the semiconductor wafer, the semiconductor wafer is not only supported without a separate carrier wafer due to the remaining unetched region on the rear surface of the semiconductor wafer, There is an effect of enabling recognition of the wafer within the process equipment during the metal process and the ion process on the back side.
Description
본 발명은 웨이퍼의 후면을 선택적으로 식각하여 박형화(thinning)하는 반도체 웨이퍼 시닝 방법에 관한 것이다.The present invention relates to a semiconductor wafer thinning method for thinning a wafer by selectively etching the rear surface of the wafer.
실리콘 카바이드(SiC, silicon carbide)계 전력 반도체 소자들에서 실리콘 카바이드(SiC) 기판의 두께는 주어진 전류 수준에서 소자들을 동작하기에 필요한 순방향 전압에 영향을 미치는데, 특히, SiC 쇼트키 다이오드, MOSFET, BJT, 핀(PIN) 다이오드, n-채널 IGBT, 사이리스터(thyristor) 및 수직 JFET과 같은 SiC 소자들의 성능 및 동작은 두꺼운 SiC 기판들의 상대적인 높은 저항에 의해 영향을 받는다.In silicon carbide (SiC, silicon carbide)-based power semiconductor devices, the thickness of the silicon carbide (SiC) substrate affects the forward voltage required to operate the devices at a given current level. In particular, SiC Schottky diodes, MOSFETs, The performance and operation of SiC devices such as BJTs, pin diodes, n-channel IGBTs, thyristors and vertical JFETs are affected by the relatively high resistivity of thick SiC substrates.
가령, n-타입, 4H-SiC 기판들은 다양한 소자들의 고유한 온-저항(on-resistance)을 약 1 mΩ-cm2라 할 때, 600V SiC 쇼트키 다이오드의 온-저항의 약 50%를 구성하고, 300V SiC 쇼트키 다이오드의 온-저항의 약 90%를 구성하는데 반해, p-타입 4H-SiC 기판은 소자의 온-저항에 약 50-100 mΩ-cm2를 더하게 된다는 점에서, GTO 및 n-채널 IGBT와 같은 수직형 소자들을 p-타입 SiC 기판상에 개발하는 것이 유용하지 않다.For example, n-type, 4H-SiC substrates constitute about 50% of the on-resistance of a 600V SiC Schottky diode when the on-resistance of various devices is about 1 mΩ-cm 2 and constitutes about 90% of the on-resistance of a 300V SiC Schottky diode, whereas the p-type 4H-SiC substrate adds about 50-100 mΩ-cm 2 to the device's on-resistance, so that the GTO and vertical devices such as n-channel IGBTs on p-type SiC substrates are not useful.
현재의 SiC 소자 제조 기술에서는 약 300 내지 400 미크론의 두께를 갖는 다소 두꺼운 기판을 사용하며, 후면 오믹 콘택 어닐을 포함하는 제조공정은 상기 기판상에 성장된 에피층(epilayer) 상에 수행된다.Current SiC device fabrication technology uses a rather thick substrate with a thickness of about 300 to 400 microns, and a fabrication process including back surface ohmic contact anneal is performed on an epilayer grown on the substrate.
또한, 웨이퍼(기판)의 두께가 두꺼우면 소자의 전기적 또는 열적 저항을 높이는 요인이 되고, 웨이퍼의 두께가 줄어들수록 대전류 및 저저항에서의 전력 특성이 향상됨에 따라, 종래에는 CMP 공정의 웨이퍼 박형화(thinning) 작업을 진행해 왔다.In addition, when the thickness of the wafer (substrate) is thick, it becomes a factor that increases the electrical or thermal resistance of the device, and as the thickness of the wafer decreases, the power characteristics at high current and low resistance improve, so conventionally, the wafer thinning of the CMP process ( thinning) has been in progress.
그러나 이러한 박형화(thinning) 작업이 완료된 웨이퍼의 경우, 웨이퍼로의 물리적 충격이 발생하며 얇아진 두께로 인해 후속 공정의 제약이 발생하게 되고, 특히 후면에서의 금속 공정과 이온 공정 시에 공정장비 내에서 웨이퍼의 인식이 가능케 하고 웨이퍼의 휘어짐을 방지하기 위해서 박형화(thinning) 이후 웨이퍼의 두께를 유지하기 위한 캐리어 웨이퍼와의 결합(bonding)이 필요하게 된다. 이는 곧 공정의 난이도와 단가의 상승으로 이어지게 되는 문제점이 있다.However, in the case of wafers that have undergone such a thinning operation, physical impact to the wafer occurs, and limitations in subsequent processes occur due to the thinned thickness. In order to enable recognition of the wafer and prevent warping of the wafer, bonding with a carrier wafer is required to maintain the thickness of the wafer after thinning. This has a problem that leads to an increase in the difficulty of the process and the increase in unit price.
본 발명은 상기의 문제점을 해결하기 위한 것으로, 시닝(thinning) 공정 이후에도 웨이퍼 후면의 소정 영역을 두껍게 유지할 수 있는 반도체 웨이퍼 시닝 방법을 제공하는 것을 목적으로 한다.The present invention is to solve the above problems, and an object of the present invention is to provide a semiconductor wafer thinning method that can keep a predetermined area on the back side of the wafer thick even after the thinning process.
상기와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 반도체 웨이퍼 시닝 방법은, n+형의 실리콘 카바이드 기판과 상기 실리콘 카바이드 기판 위에 성장된 n-형의 에피택시얼층으로 구성되어 제1 두께를 갖는 반도체 웨이퍼의 후면을 소정의 격자선을 이용하여 복수의 격자 셀 영역으로 구획하는 단계; 상기 격자선으로부터 기설정된 간격 이상 이격된 영역에 대응하는 상기 격자 셀 영역의 중앙부를 상기 n+형의 실리콘 카바이드 기판의 두께 이하의 깊이만큼 식각하여 상기 제1 두께보다 작은 제2 두께로 시닝(thinning)하는 단계; 및 시닝된 상기 격자 셀 영역의 중앙부에 적어도 하나 이상의 반도체 소자를 제공하는 단계를 포함하는 반도체 웨이퍼 시닝 방법 또는 n+형의 실리콘 카바이드 기판과 상기 실리콘 카바이드 기판 위에 성장된 n-형의 에피택시얼층으로 구성되어 제1 두께를 갖는 반도체 웨이퍼의 후면 가장자리에서 내측으로 일정 거리 이격된 지점까지의 영역을 제외한 나머지 영역을 상기 n+형의 실리콘 카바이드 기판의 두께 이하의 깊이만큼 식각하여 상기 제1 두께보다 작은 제2 두께로 시닝하는 단계; 및 시닝된 영역에 적어도 하나 이상의 반도체 소자를 제공하는 단계를 포함하는 반도체 웨이퍼 시닝 방법 또는 n+형의 실리콘 카바이드 기판과 상기 실리콘 카바이드 기판 위에 성장된 n-형의 에피택시얼층으로 구성되어 제1 두께를 갖는 반도체 웨이퍼의 후면 정중앙을 중심으로 하여 반경이 서로 다른 복수의 동심원을 이루도록 복수의 트랙 영역으로 구획하는 단계; 상기 트랙 영역으로부터 기설정된 간격 이상 이격된 영역에 대응하는 상기 트랙 영역의 중앙부를 상기 n+형의 실리콘 카바이드 기판의 두께 이하의 깊이만큼 식각하여 상기 제1 두께보다 작은 제2 두께로 시닝하는 단계; 및 시닝된 상기 트랙 영역의 중앙부에 적어도 하나 이상의 반도체 소자를 제공하는 단계를 포함하는 반도체 웨이퍼 시닝 방법에 있어서, 상기 반도체 웨이퍼의 전면에 소정의 금속층을 형성한 후, 상기 금속층을 국부적으로 어닐링하여 트렌치 구조를 형성하는 단계; 및 상기 트렌치 구조 내부에 소정 농도의 이온을 주입하여 오믹 컨택층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 웨이퍼 시닝 방법을 기술적 요지로 한다.
또한, 본 발명의 상기 오믹 컨택층을 형성하는 단계는 상기 반도체 소자가 IGBT이면 상기 트렌치 구조의 내부에 소정 농도의 p+ 이온을 주입하여 p+ 오믹 컨택층을 형성하고, 상기 반도체 소자가 MOSFET이면 상기 트렌치 구조의 내부에 소정 농도의 n+ 이온을 주입하여 n+ 오믹 컨택층을 형성하는 것을 특징으로 하는 반도체 웨이퍼 시닝 방법으로 되는 것이 바람직하다.
A semiconductor wafer thinning method according to an aspect of the present invention for achieving the above object is a semiconductor having a first thickness composed of an n+ type silicon carbide substrate and an n− type epitaxial layer grown on the silicon carbide substrate dividing the rear surface of the wafer into a plurality of lattice cell regions using predetermined lattice lines; Thinning to a second thickness smaller than the first thickness by etching the central portion of the grid cell region corresponding to the region spaced apart from the grid line by a predetermined interval or more to a depth equal to or less than the thickness of the n+ type silicon carbide substrate. doing; and providing at least one semiconductor device in the central portion of the thinned lattice cell region, or composed of an n+-type silicon carbide substrate and an n-type epitaxial layer grown on the silicon carbide substrate. and etching the rest of the area except for the area from the rear edge of the semiconductor wafer having the first thickness to the point spaced apart by a predetermined distance inward by a depth less than or equal to the thickness of the n+ type silicon carbide substrate to obtain a second thickness smaller than the first thickness. thinning to thickness; and providing at least one semiconductor element in the thinned region, or a semiconductor wafer thinning method comprising an n+ type silicon carbide substrate and an n− type epitaxial layer grown on the silicon carbide substrate to have a first thickness. dividing the track area into a plurality of track areas to form a plurality of concentric circles having different radii around the center of the rear surface of the semiconductor wafer; thinning a central portion of the track region corresponding to a region separated from the track region by a predetermined distance or more to a second thickness smaller than the first thickness by etching a depth equal to or less than the thickness of the n+ type silicon carbide substrate; and providing at least one semiconductor element in the central portion of the thinned track region. After forming a predetermined metal layer on the entire surface of the semiconductor wafer, the metal layer is locally annealed to form a trench. forming a structure; and implanting ions of a predetermined concentration into the trench structure to form an ohmic contact layer.
In the step of forming the ohmic contact layer of the present invention, if the semiconductor device is an IGBT, p+ ions of a predetermined concentration are injected into the trench structure to form a p+ ohmic contact layer, and if the semiconductor device is a MOSFET, the trench It is preferable to be a semiconductor wafer thinning method characterized by forming an n+ ohmic contact layer by implanting n+ ions at a predetermined concentration into the inside of the structure.
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본 발명에 따르면, 반도체 웨이퍼의 박형화 공정에서 실제 반도체 소자가 제작되는 영역만을 선택적으로 식각함으로써, 반도체 웨이퍼의 후면 상에서 식각되지 않은 나머지 영역으로 인해 별도의 캐리어 웨이퍼를 구비하지 않고서도 반도체 웨이퍼를 지탱할 뿐 아니라, 후면에서의 금속 공정과 이온 공정 시에 공정장비 내에서 웨이퍼의 인식이 가능하게 하는 효과가 있다.According to the present invention, by selectively etching only the region where semiconductor devices are actually manufactured in the thinning process of the semiconductor wafer, the semiconductor wafer can be supported without a separate carrier wafer due to the remaining unetched region on the rear surface of the semiconductor wafer. In addition, there is an effect of enabling recognition of the wafer within the process equipment during the metal process and ion process on the back side.
도 1은 본 발명의 일 실시예에 따른 반도체 웨이퍼 시닝 방법의 전체공정을 개략적으로 나타낸 순서도이고,
도 2는 도 1에 따라 시닝된 반도체 웨이퍼의 후면도 및 부분 확대도이고,
도 3은 도 2에 도시된 절단선(A-B)을 따라 절단한 단면도이고,
도 4는 본 발명의 다른 일 실시예에 따라 시닝된 반도체 웨이퍼의 후면도이고,
도 5는 본 발명의 또 다른 일 실시예에 따라 시닝된 반도체 웨이퍼의 후면도 및 부분 확대도이다.1 is a flowchart schematically showing the entire process of a semiconductor wafer thinning method according to an embodiment of the present invention;
2 is a rear view and a partially enlarged view of a semiconductor wafer thinned according to FIG. 1;
3 is a cross-sectional view taken along the cutting line AB shown in FIG. 2;
4 is a back view of a semiconductor wafer thinned according to another embodiment of the present invention;
5 is a rear view and a partially enlarged view of a thinned semiconductor wafer according to another embodiment of the present invention.
이상과 같은 본 발명에 대한 해결하려는 과제, 과제의 해결수단, 발명의 효과를 포함한 구체적인 사항들은 다음에 기재할 실시예 및 도면에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.The specific details, including the problems to be solved, the solutions to the problems, and the effect of the invention for the present invention as described above are included in the embodiments and drawings to be described below. Advantages and features of the present invention, and methods of achieving them, will become clear with reference to the detailed description of the following embodiments taken in conjunction with the accompanying drawings. Like reference numbers designate like elements throughout the specification.
도 1은 본 발명의 일 실시예에 따른 반도체 웨이퍼 시닝 방법의 전체공정을 개략적으로 나타낸 순서도이고, 도 2는 도 1에 따라 시닝된 반도체 웨이퍼의 후면도 및 부분 확대도이고, 도 3은 도 2에 도시된 절단선(A-B)을 따라 절단한 단면도이다.1 is a flowchart schematically illustrating an entire process of a semiconductor wafer thinning method according to an embodiment of the present invention, FIG. 2 is a rear view and a partially enlarged view of a semiconductor wafer thinned according to FIG. 1, and FIG. 3 is FIG. It is a cross-sectional view taken along the cutting line (A-B) shown in.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 반도체 웨이퍼 시닝 방법에 대해 설명하도록 한다.Hereinafter, a semiconductor wafer thinning method according to an embodiment of the present invention will be described with reference to the drawings.
먼저, 제1 두께를 갖는 반도체 웨이퍼(100)의 후면(back side), 즉, 반도체 웨이퍼(100)의 전면(front side)에 대향하는 표면을 소정의 격자선(102)을 이용하여 복수의 격자 셀 영역(110)으로 구획한다(S100).First, a back side of the semiconductor wafer 100 having a first thickness, that is, a surface facing the front side of the
여기서, 상기 반도체 웨이퍼(100)는 기판과 상기 기판 위에 성장된 에피택시얼층으로 구성되며, 상기 반도체 웨이퍼(100)는 300 ㎛ 내지 400 ㎛의 두께를 가질 수 있다.Here, the
이때, 상기 기판은 실리콘 카바이드(SiC, silicon carbide)를 포함할 수 있고, 예컨대, 3C-SiC, 4H-SiC 및 6H-SiC 중 하나일 수 있다.In this case, the substrate may include silicon carbide (SiC), and may be, for example, one of 3C-SiC, 4H-SiC, and 6H-SiC.
여기서, 상기 에피택시얼층은 HYPE(Hydride Vapor Phase Epitaxy), MOCVD(Metal Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy) 또는 스퍼터링을 이용하여 성장될 수 있다.Here, the epitaxial layer may be grown using Hydride Vapor Phase Epitaxy (HYPE), Metal Organic Chemical Vapor Deposition (MOCVD), Molecular Beam Epitaxy (MBE), or sputtering.
이때, 상기 기판 및 상기 에피택시얼층 모두 N형으로 마련될 수 있으며, 예컨대, 상기 기판은 전술한 실리콘 카바이드(SiC) 기판 위에 n+형 반도체층이 형성된 상태이고, 상기 에피택시얼층은 전술한 성장 공법 등을 통해 n-형 불순물이 도핑되어 성장된 형태이다.At this time, both the substrate and the epitaxial layer may be provided in an N type, for example, the substrate is in a state in which an n + type semiconductor layer is formed on the above-described silicon carbide (SiC) substrate, and the epitaxial layer is formed by the above-described growth method It is a form in which n-type impurities are doped and grown through the like.
또한, 반도체 웨이퍼(100)는 원형으로 마련되며, 반도체 웨이퍼(100)의 후면에는 도 2에 도시된 바와 같이 복수 개의 직선을 격자 형상으로 배치한 격자선(102)이 형성될 수 있다.In addition, the
다음으로, 격자선(102)으로부터 기설정된 간격 이상 이격된 영역에 대응하는 격자 셀 영역의 중앙부(112)를 소정 깊이만큼 식각하여 상기 제1 두께(T1)보다 작은 제2 두께(T2)로 시닝(thinning)한다(S200).Next, the
여기서, 격자 셀 영역의 중앙부(112)는, 도 2에 도시된 바와 같이, 격자선(102)으로부터 기설정된 간격 이상 이격된 사각형 영역을 나타내는 것으로서, 예컨대, 도 3을 참조하면, 격자 셀 영역(110)의 폭(W1)은 S200단계에 시닝되는 격자 셀 영역의 중앙부(112)의 폭(W2)보다 충분히 길도록 설정될 수 있다.Here, as shown in FIG. 2, the
여기서, 상기 시닝하는 단계는, 격자 셀 영역의 중앙부(112)를 상기 n+형의 실리콘 카바이드 기판의 두께 이하의 깊이만큼 식각할 수 있다.Here, in the thinning step, the
이때, 상기 제1 두께는 300 ㎛ 내지 400 ㎛이고, 상기 제2 두께는 80 ㎛ 내지 120 ㎛인 것이 바람직하다.At this time, it is preferable that the first thickness is 300 μm to 400 μm, and the second thickness is 80 μm to 120 μm.
예컨대, 도 3을 참조하면, 반도체 웨이퍼(100)의 두께(T1)가 330 ㎛이고, 상기 반도체 웨이퍼(100)를 구성하는 n+형의 실리콘 카바이드 기판의 두께가 230 ㎛라고 할 때, 상기 S200단계에서는, 230 ㎛ 이하의 깊이만큼 식각하게 된다.For example, referring to FIG. 3, when the thickness T 1 of the
이 경우, 격자 셀 영역의 중앙부(112)의 두께(T2)는 최소 100 ㎛의 두께로 박판화된 상태가 되며, 반도체 웨이퍼(100)의 후면에서 상기 중앙부(112)를 제외한 나머지 영역은 원래 두께를 유지하게 된다.In this case, the thickness (T 2 ) of the
한편, 본 발명에 따른 반도체 웨이퍼 시닝 방법은, 전술한 격자 셀 구조의 형태에 한정되는 것은 아니며, 도 4 및 도 5와 같이 반도체 웨이퍼(200,300)의 후면을 도넛 형태 또는 동심원 구조로 시닝할 수도 있다.Meanwhile, the semiconductor wafer thinning method according to the present invention is not limited to the above-described lattice cell structure, and the back surface of the semiconductor wafers 200 and 300 may be thinned into a donut shape or a concentric circle structure as shown in FIGS. 4 and 5 .
먼저, 도 4를 참조하면, 본 발명의 다른 일 실시예에 따른 반도체 웨이퍼 시닝 방법은, n+형의 실리콘 카바이드 기판과 상기 실리콘 카바이드 기판 위에 성장된 n-형의 에피택시얼층으로 구성되어 제1 두께(T1)를 갖는 반도체 웨이퍼(200)의 후면 가장자리에서 내측으로 일정 거리 이격된 지점까지의 영역을 제외한 나머지 영역(202)을 상기 n+형의 실리콘 카바이드 기판의 두께 이하의 깊이만큼 식각하여 상기 제1 두께(T1)보다 작은 제2 두께(T2)로 시닝하는 단계와, 시닝된 영역에 적어도 하나 이상의 반도체 소자를 제공하는 단계를 포함할 수 있다.First, referring to FIG. 4, a semiconductor wafer thinning method according to another embodiment of the present invention is composed of an n+ type silicon carbide substrate and an n− type epitaxial layer grown on the silicon carbide substrate to form a first thickness (T 1 ) The
다음으로, 도 5를 참조하면, 본 발명의 또 다른 일 실시예에 따른 반도체 웨이퍼 시닝 방법은, n+형의 실리콘 카바이드 기판과 상기 실리콘 카바이드 기판 위에 성장된 n-형의 에피택시얼층으로 구성되어 제1 두께(T1)를 갖는 반도체 웨이퍼(300)의 후면 정중앙을 중심으로 하여 반경이 서로 다른 복수의 동심원을 이루도록 복수의 트랙 영역(310)으로 구획하는 단계와, 상기 트랙 영역(310)으로부터 기설정된 간격 이상 이격된 영역에 대응하는 상기 트랙 영역의 중앙부(312)를 상기 n+형의 실리콘 카바이드 기판의 두께 이하의 깊이만큼 식각하여 상기 제1 두께(T1)보다 작은 제2 두께(T2)로 시닝하는 단계와, 시닝된 상기 트랙 영역의 중앙부(312)에 적어도 하나 이상의 반도체 소자를 제공하는 단계를 포함할 수 있다.Next, referring to FIG. 5, a semiconductor wafer thinning method according to another embodiment of the present invention is composed of an n+ type silicon carbide substrate and an n− type epitaxial layer grown on the silicon carbide substrate. A step of dividing the semiconductor wafer 300 having a thickness of 1 (T 1 ) into a plurality of
여기서, 반도체 웨이퍼(200,300)는 기판과 상기 기판 위에 성장된 에피택시얼층으로 구성되어 원형으로 마련될 수 있다.Here, the semiconductor wafers 200 and 300 may be formed in a circular shape composed of a substrate and an epitaxial layer grown on the substrate.
또한, 트랙 영역(310)의 폭은 상기 트랙 영역의 중앙부(312)의 폭보다 충분히 길도록 설정될 수 있다.Also, the width of the
이때, 반도체 웨이퍼(200,300)의 두께는 300 ㎛ 내지 400 ㎛이고, 상기 제1 두께(T1)는 300 ㎛ 내지 400 ㎛이고, 상기 제2 두께(T2)는 80 ㎛ 내지 120 ㎛인 것이 바람직하다.At this time, the thickness of the semiconductor wafers 200 and 300 is 300 μm to 400 μm, the first thickness T 1 is 300 μm to 400 μm, and the second thickness T 2 is preferably 80 μm to 120 μm. do.
이 경우, 마찬가지로, 시닝된 영역에 해당하는 도 4의 나머지 영역(202)과 도 5의 트랙 영역의 중앙부(312)의 두께는 최소 100 ㎛의 두께로 박판화된 상태가 되며, 반도체 웨이퍼(200,300)의 후면에서 나머지 영역(202) 또는 트랙 영역의 중앙부(312)를 제외한 영역에 해당하는 반도체 웨이퍼(200)의 가장자리 부분 또는 트랙 영역(310)의 가장자리 부분은 원래 두께를 유지하게 된다.In this case, similarly, the
다음으로, 격자 셀 영역의 중앙부(112)에 적어도 하나 이상의 반도체 소자를 제공한다(S300).Next, at least one semiconductor element is provided in the
여기서, 상기 반도체 소자는, PIN 다이오드, MOSFET 및 IGBT와 같은 실리콘 카바이드 전력 반도체 소자일 수 있다.Here, the semiconductor device may be a silicon carbide power semiconductor device such as a PIN diode, MOSFET, and IGBT.
다음으로, 반도체 웨이퍼(100)의 전면(front side)을 식각하여 트렌치 구조를 형성한다(S400).Next, the front side of the
구체적으로, 상기 S400단계에서는, 반도체 웨이퍼(100)의 전면에 소정의 금속을 증착하여 금속층을 형성하고, 상기 금속층을 국부적으로 어닐링(annealing)하여 금속 마스크 패턴을 형성한 후, 상기 금속 마스크 패턴을 통해 반도체 웨이퍼(100)의 상면을 식각하여 트렌치 구조를 형성할 수 있다.Specifically, in the step S400, a metal layer is formed by depositing a predetermined metal on the entire surface of the
이때, 상기 금속층은 백금(Pt), 티타늄(Ti) 및 니켈(Ni) 중 적어도 하나 이상으로 구성되어 약 400 Å(옹스트롬) 내지 약 1100 Å의 두께로 형성될 수 있다.In this case, the metal layer may be formed of at least one of platinum (Pt), titanium (Ti), and nickel (Ni) to a thickness of about 400 Å (Angstrom) to about 1100 Å.
여기서, 상기 어닐링 공정은 상기 금속층이 오믹 콘택(omic contact)을 형성하기에 충분한 온도로 상기 금속층을 가열하는 것으로서, 상기 증착된 금속층을 레이저 어닐링하거나 상기 금속층에 전자 빔을 유도함으로써 수행될 수 있다.Here, the annealing process is to heat the metal layer to a temperature sufficient to form an ohmic contact with the metal layer, and may be performed by laser annealing the deposited metal layer or inducing an electron beam to the metal layer.
이와 관련하여, 상기 레이저 어닐링은, 실리콘 카바이드(SiC) 기판의 밴드갭을 초과하는 광자 에너지들을 가지는 레이저 광(laser light)을 부딪치게 하거나, 펄스로 된 또는 연속적인 파동 레이저 광을 부딪치게 함으로써 수행된다.In this regard, the laser annealing is performed by striking a laser light having photon energies exceeding the bandgap of a silicon carbide (SiC) substrate, or striking a pulsed or continuous wave laser light.
이때, 상기 레이저 광은 상기 금속층과 박판화된 반도체 웨이퍼(100)의 계면에서 금속-실리사이드 물질을 형성하기에 충분한 파장 및 강도를 가지는 것일 수 있다.In this case, the laser light may have a wavelength and intensity sufficient to form a metal-silicide material at the interface between the metal layer and the thinned
예컨대, 상기 레이저 어닐링은, 반도체 웨이퍼(100)가 6H SiC를 기판으로 사용하는 경우엔, 30 ns의 지속시간을 가지는 단일 펄스로 2.8 J/cm2의 에너지에서 248 nm 내지 308 nm의 파장을 가지는 레이저 광을 부딪치게 함으로써 수행되고, 반도체 웨이퍼(100)가 4H SiC를 기판으로 사용하는 경우엔, 30 ns의 지속시간을 각각 가지는 5개의 펄스로 4.2 J/cm2의 에너지에서 248 nm 내지 308 nm의 파장을 가지는 레이저 광을 부딪치게 함으로써 수행되게 된다.For example, when the
여기서, 상기 트렌치 구조는 마이크론 사이즈의 깊이 및 너비(micron-sized depths and width)를 가질 수 있다.Here, the trench structure may have micron-sized depths and widths.
다음으로, 상기 트렌치 구조 내부에 소정 농도의 이온을 주입하여 오믹 컨택층(omic contact)을 형성한다(S500).Next, ions of a predetermined concentration are implanted into the trench structure to form an omic contact layer (S500).
여기서, 상기 S500단계는, 상기 반도체 소자가 IGBT이면 상기 트렌치 구조의 내부에 소정 농도의 p+ 이온을 주입하여 p+ 오믹 컨택층을 형성하고, 상기 반도체 소자가 MOSFET이면 상기 트렌치 구조의 내부에 소정 농도의 n+ 이온을 주입하여 n+ 오믹 컨택층을 형성할 수 있다.Here, in step S500, if the semiconductor device is an IGBT, p+ ions of a predetermined concentration are implanted into the trench structure to form a p+ ohmic contact layer, and if the semiconductor device is a MOSFET, a predetermined concentration of p+ ions is implanted into the trench structure. An n+ ohmic contact layer may be formed by implanting n+ ions.
이때, 상기 오믹 컨택층은, 반도체 웨이퍼의 전면에서 격자 셀 영역의 중앙부(112)에 대응되는 위치에 형성될 수 있다.In this case, the ohmic contact layer may be formed at a position corresponding to the
전술한 "오믹 컨택(omic contact)"이라는 용어는, 소정의 동작 주파수 상에서 'V'가 컨택에 걸치는 전압이고 'I'가 전류일 때, 임피던스(Z)의 관계식(Z=V/I)에 의해 실질적으로 주어지는 컨택과 관련된 임피던스를 가지는 컨택을 의미한다.The above-mentioned term "ohmic contact" refers to the relational expression (Z=V/I) of impedance Z when 'V' is the voltage across the contact and 'I' is the current at a predetermined operating frequency. It means a contact having an impedance related to the contact substantially given by
이에 따라, 본 발명에 의하면, 반도체 웨이퍼의 박형화 공정에서 실제 반도체 소자가 제작되는 영역만을 선택적으로 식각함으로써, 반도체 웨이퍼의 후면 상에서 식각되지 않은 나머지 영역으로 인해 별도의 캐리어 웨이퍼를 구비하지 않고서도 반도체 웨이퍼를 지탱할 뿐 아니라, 후면에서의 금속 공정과 이온 공정 시에 공정장비 내에서 웨이퍼의 인식이 가능하게 하는 효과가 있다.Accordingly, according to the present invention, by selectively etching only the region where semiconductor devices are actually manufactured in the thinning process of the semiconductor wafer, the semiconductor wafer is not provided with a separate carrier wafer due to the remaining region that is not etched on the rear surface of the semiconductor wafer. Not only does it support the process, but it also has the effect of enabling the recognition of the wafer within the process equipment during the metal process and ion process on the back side.
이상, 바람직한 실시예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며 특허청구범위 내에서 다양하게 실시될 수 있다.Above, the present invention has been described in detail through preferred embodiments, but the present invention is not limited thereto and may be variously practiced within the scope of the claims.
100,200,300: 반도체 웨이퍼
102: 격자선
110: 격자 셀 영역
112: 격자 셀 영역의 중앙부
202: 나머지 영역
310: 트랙 영역
312: 트랙 영역의 중앙부100,200,300: semiconductor wafer
102 grid lines
110: grid cell area
112: center of grid cell area
202: remaining area
310: track area
312: central part of the track area
Claims (5)
n+형의 실리콘 카바이드 기판과 상기 실리콘 카바이드 기판 위에 성장된 n-형의 에피택시얼층으로 구성되어 제1 두께를 갖는 반도체 웨이퍼의 후면 가장자리에서 내측으로 일정 거리 이격된 지점까지의 영역을 제외한 나머지 영역을 상기 n+형의 실리콘 카바이드 기판의 두께 이하의 깊이만큼 식각하여 상기 제1 두께보다 작은 제2 두께로 시닝하는 단계; 및 시닝된 영역에 적어도 하나 이상의 반도체 소자를 제공하는 단계를 포함하는 반도체 웨이퍼 시닝 방법 또는
n+형의 실리콘 카바이드 기판과 상기 실리콘 카바이드 기판 위에 성장된 n-형의 에피택시얼층으로 구성되어 제1 두께를 갖는 반도체 웨이퍼의 후면 정중앙을 중심으로 하여 반경이 서로 다른 복수의 동심원을 이루도록 복수의 트랙 영역으로 구획하는 단계; 상기 트랙 영역으로부터 기설정된 간격 이상 이격된 영역에 대응하는 상기 트랙 영역의 중앙부를 상기 n+형의 실리콘 카바이드 기판의 두께 이하의 깊이만큼 식각하여 상기 제1 두께보다 작은 제2 두께로 시닝하는 단계; 및 시닝된 상기 트랙 영역의 중앙부에 적어도 하나 이상의 반도체 소자를 제공하는 단계를 포함하는 반도체 웨이퍼 시닝 방법에 있어서,
상기 반도체 웨이퍼의 전면에 소정의 금속층을 형성한 후, 상기 금속층을 국부적으로 어닐링하여 트렌치 구조를 형성하는 단계; 및
상기 트렌치 구조 내부에 소정 농도의 이온을 주입하여 오믹 컨택층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 웨이퍼 시닝 방법.Dividing a rear surface of a semiconductor wafer having a first thickness and composed of an n+ type silicon carbide substrate and an n− type epitaxial layer grown on the silicon carbide substrate into a plurality of grid cell regions using predetermined grid lines ; Thinning to a second thickness smaller than the first thickness by etching the central portion of the grid cell region corresponding to the region spaced apart from the grid line by a predetermined interval or more to a depth equal to or less than the thickness of the n+ type silicon carbide substrate. doing; and providing at least one or more semiconductor devices in the central portion of the thinned lattice cell region; or
The remaining area except for the area from the rear edge of the semiconductor wafer having a first thickness to the point spaced apart by a certain distance inward, composed of an n+ type silicon carbide substrate and an n− type epitaxial layer grown on the silicon carbide substrate etching to a depth less than or equal to the thickness of the n+ type silicon carbide substrate and thinning to a second thickness smaller than the first thickness; and providing at least one semiconductor device in the thinned region; or
A plurality of tracks composed of an n+ type silicon carbide substrate and an n− type epitaxial layer grown on the silicon carbide substrate to form a plurality of concentric circles having different radii centered on the center of the rear surface of the semiconductor wafer having a first thickness partitioning into regions; thinning a central portion of the track region corresponding to a region separated from the track region by a predetermined distance or more to a second thickness smaller than the first thickness by etching a depth equal to or less than the thickness of the n+ type silicon carbide substrate; and providing at least one or more semiconductor elements to the central portion of the thinned track region.
forming a predetermined metal layer on the entire surface of the semiconductor wafer and then locally annealing the metal layer to form a trench structure; and
The semiconductor wafer thinning method further comprising forming an ohmic contact layer by implanting ions of a predetermined concentration into the trench structure.
상기 오믹 컨택층을 형성하는 단계는,
상기 반도체 소자가 IGBT이면 상기 트렌치 구조의 내부에 소정 농도의 p+ 이온을 주입하여 p+ 오믹 컨택층을 형성하고, 상기 반도체 소자가 MOSFET이면 상기 트렌치 구조의 내부에 소정 농도의 n+ 이온을 주입하여 n+ 오믹 컨택층을 형성하는 것을 특징으로 하는 반도체 웨이퍼 시닝 방법.
According to claim 1,
Forming the ohmic contact layer,
If the semiconductor device is an IGBT, p+ ions of a predetermined concentration are implanted into the trench structure to form a p+ ohmic contact layer, and if the semiconductor device is a MOSFET, n+ ions of a predetermined concentration are implanted into the trench structure to form an n+ ohmic contact layer. A semiconductor wafer thinning method characterized by forming a contact layer.
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