JP3951738B2

JP3951738B2 - Manufacturing method of semiconductor device

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Publication number: JP3951738B2
Application number: JP2002045632A
Authority: JP
Inventors: 道生根本; 彰西浦; 達也内藤
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2001-02-23
Filing date: 2002-02-22
Publication date: 2007-08-01
Anticipated expiration: 2022-02-22
Also published as: JP2003152198A

Description

【０００１】
【発明の属する技術分野】
この発明は、ダイオードなどの半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
図２５は、従来のｐｉｎダイオードの要部断面図である。低比抵抗のｎ型カソード層５５となる第１のｎ型半導体基材上に、高抵抗の第２のｎ型半導体基材をエピタキシャル成長（以下、エピ成長という）させる。その後、表面の鏡面処理等を施して、熱酸化膜を形成、パターニング後、第２のｎ型半導体基材の表面層にｐ型アノード層５１を形成する。このｐ型アノード層５１が形成されない領域がｎ型ドリフト層５８となる。その後、白金などのライフタイム制御のための重金属拡散をした後、ｐ型アノード層５１表面およびｎ型カソード層５５表面（裏面）にメタリゼーションにより、アノード電極５６およびカソード電極５７をそれぞれ形成する。
【０００３】
また、図示しないが、前記のエピタキシャル基板２００を用いず、例えば、ＦＺ基板などを用いて、イオン注入や熱拡散で形成する場合もある。その場合は、ｎ型半導体基板の一方の表面層に、ｐ型アノード層を拡散で形成し、他方の表面層にｎ型カソード層をイオン注入や熱拡散で形成する。このｐ型アノード層およびｎ型カソード層が形成されないｎ型半導体基板がｎ型ドリフト層となる。
【０００４】
その後、白金などのライフタイム制御のための重金属拡散した後、ｐ型アノード層上とｎ型カソード層上に、メタリゼーションでアノード電極およびカソード電極をそれぞれ形成する。
現在、広く用いられている、従来のｐｉｎダイオードは、オン状態からオフ状態にスイッチするときには、過渡的に大きな逆方向の電流、所謂、逆回復電流が流れる。この逆回復電流と、逆回復電圧の積により、ダイオードに、大きな電気的損失を生じる。この逆回復損失を小さくし、さらに、スイッチング速度を高速化することが、ダイオードに強く要求されている。
【０００５】
また、逆回復状態では、ダイオード内部には、定常状態の場合に比べて高い電気的責務（印加される電圧・電流・損失のこと）が生じる。ダイオードに流れる定常電流を大きくしたり、逆阻止状態の電圧を大きくすると、この電気的責務が大きくなり、そのため、ダイオードが破壊することがある。電力用途のダイオードにおいて高い信頼性を確保するためには、この電気的責務に耐えられうるように、逆回復耐量を大きくすることが強く要求される。
【０００６】
現在、ダイオードの逆回復特性および逆回復耐量を改善するための対策として、重金属拡散や電子線照射などを用いた少数キャリアのライフタイム制御が広く行われている。すなわち、ライフタイムを小さくすることで、定常状態における総キャリア濃度を低減させ、逆回復中に、空間電荷領域の広がりで掃き出されるキャリア濃度を減少させ、逆回復時間や逆回復電流（ピーク値）および逆回復電荷を小さくして、逆回復損失を低減させている。
【０００７】
また、正孔濃度を減少させることにより、正孔が空間電荷領域を走り抜けることによって生じる逆回復中の電界強度を緩和し、逆回復時の責務を小さくして、逆回復耐量を向上させ、ダイオードを破壊し難くしている。一方、ダイオードのソフトリカバリー化も重要な課題である。近年、環境問題などにより、パワーエレクトロニクス機器から発生する電磁ノイズを低減することが要求されており、その対応策の一つに、ダイオードの逆回復電流をソフトリカバリー化して、逆回復電流・電圧波形が発振するのを抑制して、発振によって生じる電磁ノイズを低減する方法がある。
【０００８】
ソフトリカバリー化する手段としては、アノード側からの少数キャリアの注入効率を抑制する構造がある。代表的な構造として、例えば、参考文献〔１〕に開示されているＭｅｒｇｅｄＰｉｎ／ＳｃｈｏｔｔｋｙＤｉｏｄｅ（ＭＰＳ）や、例えば、参考文献〔２〕に開示されているＳｏｆｔａｎｄＦａｓｔＲｅｃｏｖｅｒｙＤｉｏｄｅ（ＳＦＤ）などがある。
【０００９】
【発明が解決しようとする課題】
参考文献〔３〕に開示されているように、ダイオードの逆回復動作の高速化・低損失化とソフトリカバリー化の間にはトレードオフの関係がある。
ダイオードをソフトリカバリー化するためには、オン時に、ドリフト層に蓄積する総キャリア量を多くして、カソード側に蓄積する少数キャリア量を多くし、逆回復時に、空間電荷領域がアノード側からカソード側に向かって広がる過程で、カソード側の少数キャリアをできるだけ残留するようにして、逆回復電流の減少率、所謂、逆回復電流減少率ｄｉｒ／ｄｔを小さくする方法がある。
【００１０】
しかし、この方法では、オン時に蓄積するドリフト層内のキャリア量が多いために、逆回復損失が増加し、逆回復が終了するまでに時間を要する（逆回復時間が長くなる）。
一方、ダイオードを高速化および低損失化するということは、前記とは逆に、ドリフト層に一様にライフタイムキラーを導入するライフタイム制御やドリフト層を薄くするなどにより、オン時にドリフト層に蓄積するキャリア量を少なくするということである。しかしながら、ドリフト層に蓄積するキャリア量が少なくなると、カソード側に蓄積する少数キャリア量も少なくなり、所謂、スナッピー（前記のｄｉｒ／ｄｔが大きいこと）なハードリカバリーとなり、逆回復電圧・電流ともに発振波形になる場合がある。
【００１１】
また、ダイオードをソフトリカバリー化する方法としては、前記の参考文献〔１〕、〔２〕に開示されている低注入型ダイオードであるＭＰＳやＳＦＤなどがあるが、これらの構造では、同一厚さのドリフト層を有する通常のｐｉｎダイオード構造に比べて、シットキー接合や低濃度アノード層により、耐圧の低下や逆バイアス時の漏れ電流の増加が起き易い。
【００１２】
また、ソフトリカバリー化の他の方法として、プロトンやヘリウムイオン等の軽イオン粒子線の照射により、ライフタイムの局所制御を行う場合、ウェハあたりの照射コストがまだ高く、製造コストが高くなる。ドリフト層の厚みを薄くし、前記のＭＰＳ構造やＳＦＤ構造である低注入ダイオードにするか、または、ドリフト層の厚みを薄くし、ライフタイムの局所制御をして、高速化・低損失化とソフトリカバリー化のトレードオフの向上を図ったとしても、ドリフト層の厚みを薄くすると、ソフトリカバリー化に必要なドリフト層のカソード側の余剰キャリアが存在する領域が不足し、逆回復電流がハードリカバリーとなり、逆回復電流・電圧が発振波形になり易くなる。また、耐圧の確保も一層困難となる。
【００１３】
この発明の目的は、前記の課題を解決して、耐圧を確保しながら、高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる薄いドリフト層を有する半導体装置を提供することである。
【００１４】
【課題を解決するための手段】
前記の目的を達成するために、第１導電型の第１ドリフト層となるバルクウェハの一方の主面に、第１導電型の不純物をイオン注入し、第１ドリフト層より高濃度のバッファ層を形成する工程と、該バッファ層上に、該バッファ層より低濃度の第１導電型の第２ドリフト層をエピタキシャル成長で形成する工程と、該第２ドリフト層に、第２導電型の不純物をイオン注入し、アノード層を形成する工程と、該アノード層上にアノード電極を形成する工程と、前記バルクウェハの他方の主面をバックグラインドして、表面から所定の深さの前記バルクウェハを除去する工程と、前記バックグラインドされた前記バルクウェハの表面に、前記第１ドリフト層より高濃度の第１導電型の不純物イオンをイオン注入し、カソード層を形成する工程と、該カソード層上にカソード電極を形成する工程とを含む製造方法とする。
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
以下の説明では、前記の第１導電型をｎ型、第２導電型をｐ型とする。
この発明の特徴は、例えば、ｐｉｎ構造のダイオードを例にとると、ｉ層すなわち高比抵抗のｎ型ドリフト層内に、ｐ型アノード層およびｎ型カソード層に接触しないように、ｎ型ドリフト層よりは低比抵抗で、ｎ型カソード層よりは高比抵抗であるようなｎ型バッファ層を、一様にもしくは選択的に形成する構成としたことにある。このような構造にすることで、ｎ型ドリフト層を薄くしても発振せずソフトリカバリーにでき、耐圧も損なわずにすむ。すなわち、逆回復時に広がる空間電荷領域がｎ型バッファ層で一旦止まるため、ｎ型バッファ層よりアノード側の少数キャリアは空間電荷領域によりすばやく掃き出される。一方ｎ型バッファ層よりカソード側では、空間電荷領域は、ｎ型バッファ層を超えて少しだけ残りのカソード側のｎ型ドリフト層に進入し、それ以上は広がらない。このために、カソード側の少数キャリアは、空間電荷領域には掃き出されずに、再結合のみにより減少する。従って、従来型のｎ型バッファ層を持たないｐｉｎダイオードに比べて十分キャリアが残るので、電流減少率が抑えられて、ソフトリカバリーとなる。従って、全ｎ型ドリフト層厚を薄くすることができ、結果として、従来ダイオードに比べてソフトリカバリーかつ高速・低損失な逆回復動作にもすることが可能になる。
【００２３】
ここで素子耐圧ＢＶは、従来ダイオードに比べてもほとんど低下せず、同様の値となる。これは、逆バイアス時にアノード側から空乏層が広がるときにｎ型バッファ層も空乏化するため、印加電圧をｎ型ドリフト層全体で担うことができるからである。
【００２４】
【発明の実施の形態】
以下の説明で、第１導電型をｎ型、第２導電型をｐ型とする。勿論、逆であっても構わない。図１は、この発明の第１実施例の半導体装置の要部断面図である。この図は、耐圧構造部を除いた活性部におけるｎ型バッファ層を形成したｐｉｎダイオードの要部断面図を示している。
【００２５】
例えば、Ｓｂ（アンチモン）で、約０．０１Ω−ｃｍの低比抵抗のｎ型カソード層５となるｎ型半導体基材上に、例えばＰ（リン）で、５５Ω−ｃｍの第２のｎ型ドリフト層４を約５５μｍエピ成長させる。その後、連続的に、例えばＰで、５Ω−ｃｍのｎ型バッファ層３を５μｍエピ成長させる。再び、連続的に、例えばＰで、５５Ω−ｃｍのｎ型半導体層（後述の第１のｎ型バッファ層２とｐ型アノード層１となる）を６０μｍエピ成長させる。その後、表面の鏡面処理等を施して、通常のエピ基板と同様に、半導体プロセス処理を開始する。熱酸化膜を形成し、パターニング後、イオン注入および熱拡散により、前記６０μｍの半導体層の表面層に５μｍ厚のｐ型アノード層１を形成する。このｐ型アノード層１が形成されない領域が第１のｎ型ドリフト層２となる。
【００２６】
ｐアノード層１と第１のｎ型ドリフト層２とのｐｎ接合からｎバッファ層３までの最短距離Ｘ１と、ｎ型バッファ層３の幅Ｙ１は図示した通りである。このＸ１は、ここでは第１のｎ型ドリフト層２で、５５μｍとなり、Ｙ１は、ｎ型バッファ層の幅で、５μｍとなる。第１のｎ型ドリフト層２、ｎ型バッファ層３、第２のドリフト層４を合わせて全体のｎ型ドリフト層と称す。また、ｎ型カソード層５と、第２のｎ型ドリフト層４と、ｎ型バッファ層３と、前記のｎ型半導体層が、エピタキシャル成長で製作された半導体基板１００（エピ基板）である。
【００２７】
その後、白金などのライフタイム制御のための重金属拡散した後、ｐ型アノード層１表面およびｎ型カソード層５表面（裏面）にメタリゼーションにより、アノード電極６およびカソード電極７をそれぞれ形成する。これらの電極６、７にアノード端子Ａとカソード端子Ｋが接続する。この様に、エピ成長のドーピング濃度制御以外は、すべて、図２５の従来のｐｉｎダイオードと同じ工程で形成可能である。ライフタイム制御は重金属拡散以外にも、電子線やＨｅ等の軽イオン照射等があり、いずれでも構わない。
【００２８】
前記のＸ１とＹ１を後述する所定の範囲に設定することで、耐圧を確保しながら、高速化・低損失化とソフトリカバリー化の間のトレードオフを改善することができる。
図２は、本発明のｐｉｎダイオード（本発明品）と、従来のｐｉｎダイオード（従来品）との室温における逆回復波形を示す図である。Ｉａはアノード電流でＶａｋはアノード・カソード間の電圧で、図では、正方向の電圧（プラス側の電圧）は、ｐｉｎダイオードの逆方向電圧を示す。また、Ｉａが零を切って負になる時点以降から逆回復過程となる。本発明品Ａの全体のｎ型ドリフト層の厚さは１１５μｍ、従来品のｎ型ドリフト層の厚さは、１１５μｍ（Ｂ）および１３５μｍ（Ｃ）の２通りである。また、従来品のｐ型アノード層、ｎ型カソード層の厚さは本発明品と同じである。試験条件は、順電流（アノード電流）のピーク値は５０Ａで、逆方向の印加電圧は６００Ｖ（素子耐圧ＢＶの１／２）である。
【００２９】
いずれの素子も室温で定格電流５０Ａ（定格電流密度１７０Ａｃｍ^-2に相当）での順電圧降下が１．７Ｖとなるように、電子線照射によりライフタイムを制御している。従来品では、ｎ型ドリフト層が１３５μｍ（Ｃ）の場合は発振せずにソフトリカバリーであるのに対し、ｎ型ドリフト層が１１５μｍ（Ｂ）の場合ではハードリカバリー、すなわち逆回復電流減少率ｄｉｒ／ｄｔがある時刻で急に増加し（逆回復電流が急激に減少し）、スナッピーリカバリー、つまり、ハードリカバリーとなり、逆回復電流（アノード電流Ｉａが零になる時点以降の電流）が発振するようになる。このため、回路のインダクタンスＬと逆回復電流減少率ｄｉｒ／ｄｔの積（Ｌ・（ｄｉｒ／ｄｔ））で発生する逆回復電圧もスパイク状に増加し、逆回復電圧が振動するようになる。ここでは、見やすくするために、１１５μｍ（Ｂ）の従来品については、０．５５μｓ以降の振動波形を省略している。
【００３０】
一方、本発明品（Ａ）は、全体のｎ型ドリフト層が１１５μｍであるにもかかわらず、発振せずにソフトリカバリーとなっている。つまり、１１５μｍ（Ｂ）の従来品と同等の高速化・低損失化を達成しながら、ソフトリカバリー化も図られており、高速化・低損失化とソフトリカバリー化の間のトレードオフが大幅に改善されている。
【００３１】
さらに、ソフトリカバリー品同士（ＡとＣ）で比較すると、逆回復電荷Ｑｒｒは、従来品（１３５μｍ（Ｃ））が２．９５μＣであるのに対し、本発明品（Ａ）は１．６５μＣであり、約５５％まで減少できている。従って、本発明品（Ａ）は、逆回復特性（逆回復電荷Ｑｒｒ）も大きく改善していることが分かる。図３は、図２の逆回復過程において、本発明品の逆回復時におけるキャリア濃度の変化をデバイスシミュレーションにより計算したもので、同図（ａ）は電子濃度、同図（ｂ）は正孔濃度である。横軸は、ｐ型アノード層１表面からの深さ方向の距離、縦軸はキャリア濃度を示す。図中のＮ_D はｎ型ドリフト層の不純物濃度でドナー濃度であり、１Ｅ１３の表現は１×１０¹³を意味する。また、ｐ型アノード電極からｐｎ接合までの距離（ｐ型アノード層の厚み）は、５μｍであり、全体のｎ型ドリフト層（ｎ型バッファ層を含む）の厚さは、１１５μｍである。
【００３２】
ｐｎ接合からｎ型ドリフト層（図１の第１のｎ型ドリフト層２のこと）に空間電荷領域（空乏層）が広がり、逆回復電流がピークを過ぎた後（Ｉrp時）、空間電荷領域は、ｎ型バッファ層３で、その広がりは一旦阻止され、その後、ｎ型バッファ層３を越えて、カソード側のｎ型ドリフト層に達する。ｎ型バッファ層３があり、逆方向の印加電圧が素子耐圧ＢＶ（１２００Ｖ）の半分であるため、空間電荷領域の広がりは、このｎ型ドリフト層内で停止し、カソード側のｎ型ドリフト層（図１の第２のｎ型ドリフト層４のこと）内に残留した多くのキャリアは、その後、矢印で示すように再結合によりスムースに減少する。従って、逆回復過程で、キャリア（電子と正孔）が十分残り、逆回復電流減少率（ｄｉｒ／ｄｔ）は小さく抑えられ、ソフトリカバリーとなる。
【００３３】
図４は、図２の逆回復動作のおいて、１１５μｍ（Ｂ）の従来品における逆回復時のキャリア濃度の変化をデバイスシミュレーションにより計算したもので、同図（ａ）は電子濃度、同図（ｂ）は正孔濃度である。この図は、図３に相当し、本発明品（Ａ）と比較するための図である。
図３との違いは、図３のｎ型バッファ層３のある位置よりカソード側でのキャリアの減少の具合が異なる。従来品（Ｂ）の空間電荷領域は、ｎ型バッファ層がないため、ｎ型バッファ層で遮られることなく、カソード側へ進行する。その結果、カソード側のｎ型ドリフト層に残留しているキャリアは、カソード側のｎ型ドリフト層に広がった空間電荷領域より掃き出されて、ｎ型ドリフト層内の残存キャリアは、ドナー濃度Ｎ_D 以下に急激に減少し、カソード側のｎ型ドリフト層内の正孔（少数キャリア）は枯渇する。
【００３４】
この状態は、図４に示されており、発振前にあった蓄積したキャリア（電子と正孔）は、発振直前（図の発振直後とほぼ同じ状態）に枯渇状態となる。このとき、図４（ｂ）に示す正孔濃度は、矢印の先、１×１０¹³ｃｍ^-3よりはるかに小さな状態となる。この枯渇状態が急激に起こるために、逆回復電流減少率ｄｉｒ／ｄｔが大きくなり、ハードリカバリーとなる。その結果、逆回復電流・電圧が発振を開始する。
【００３５】
図５は、本発明品（Ａ）において、ｐ型アノード層とｎ型ドリフト層のｐｎ接合からｎ型バッファ層までの最短距離Ｘ１をパラメータとした逆回復電圧・電流波形の比較図である。
Ｘ１は３０μｍ、５５μｍ、９０μｍである。図２に示す従来品（１１５μｍ品（Ｂ））よりは発振の程度は良いものの、本発明品（Ａ）の３０、９０μｍともに発振している。このように、ｎ型バッファ層３の位置（Ｘ１の大きさ）によりソフトリカバリー効果に違いがある。
【００３６】
以下、ソフトリカバリー化するための、ｎ型バッファ層の位置と幅について説明する。
逆回復中の空間電荷領域について、ポアソンの式を解けば、ｐｎ接合からｎ型ドリフト層に広がった空間電荷領域端までの距離Ｌは、
【００３７】
【数１】と表される。この〔（Ｊ_F ／ｑｖ_sat ）＋Ｎ_D 〕は、ポアソンの式の電荷量に相当し、（Ｊ_F ／ｑｖsat ）を逆回復動作による電荷とする。
この式により、素子耐圧ＢＶ（素子のアバランシェ電圧）と、素子の定格電流密度Ｊ_F と、ｎ型ドリフト層の不純物濃度Ｎ_D を決めると、〔（Ｊ_F ／ｑｖ_sat）＋Ｎ_D 〕と置いた電荷量に相当する、ｐｎ接合からｎ型ドリフト領域に広がった空間電荷領域の距離Ｌがポアソンの式により決まる。ここでは、この距離Ｌを、空間電荷領域の広がりを示す指標（以下、距離指標という）として用いる。
【００３８】
ここで、式中の定格電流密度Ｊ_F は、素子耐圧ＢＶと以下のような関係がある。印加電圧Ｖａｋにて、インパクトイオン化（アバランシェ状態）を起こす電流密度Ｊｉｉは、
【００３９】
【数２】と表される。この式は、参考文献〔４〕に開示されている。尚、式の５．３ｅ１３の表現は、５．３×１０¹³を意味する。
素子の定格電流密度Ｊ_F は、一般的には余裕を見て、インパクトイオン化を起こす電流密度Ｊｉｉの１／３に設定する。即ち、定格電流密度Ｊ_F の３倍以上で、アバランシェ降伏を起こすように設定する。素子耐圧ＢＶと定格電流密度Ｊ_Fの関係は、
【００４０】
【数３】と表される。
つぎに、前記の（４）式を用いて、距離指標Ｌを具体的に算出する。
例えば、ＢＶ＝１２００Ｖ（アバランシェ電圧）、Ｎ_D ＝８．４×１０¹³ｃｍ^-3、キャリアの飽和速度ｖ_sat は１×１０⁷ ｃｍ／ｓとすると、上式により、Ｊ_F ＝１７０Ａ／ｃｍ² となり、（４）式にこれらの値を代入すると、距離指標Ｌは６４μｍとなる。当然、距離指標Ｌは、素子耐圧ＢＶ、定格電流密度Ｊ_F 、不純物濃度Ｎ_D 、飽和速度ｖ_sat に依存する。
【００４１】
図６は、この距離指標Ｌを基準にし、ｐｎ接合からｎ型バッファ層までの最短距離Ｘ１を変化させたときのソフトリカバリーの度合いの変化を示したものである。この図６は、横軸にＸ１とＬとの割合、縦軸に逆回復電流の電流減少率（逆回復電流減少率ｄｉｒ／ｄｔ）を示している。ｄｉｒ／ｄｔが小さければソフトリカバリーとなる。全体のｎ型ドリフト層の厚さは１１５μｍである。縦軸は、Ｘ１と距離指標Ｌと同じとき（Ｘ１／Ｌ＝１．０の値）のｄｉｒ／ｄｔの値で規格化している。従来品の場合はｄｉｒ／ｄｔの値が大きく、本発明品の約２０倍である。尚、ｄｉｒ／ｄｔの値は、傾斜が最大になる値で定義している。
【００４２】
図６に示すように、本発明品のようにｎ型バッファ層を形成すれば、従来品よりもｄｉｒ／ｄｔを抑制する効果が得られ、本発明品では、その効果が得られる範囲は、Ｘ１／Ｌは０．３から１．６の範囲である。また、Ｘ１／Ｌが１のときが最もｄｉｒ／ｄｔが小さくなり、０．８から１．２の範囲であればｄｉｒ／ｄｔは小さくできて、発振せずにソフトリカバリーにできる。尚、図中の点線は推定値である。
【００４３】
本発明品は、ｎ型ドリフト層内にｎ型バッファ層を含んでいるため、このｎ型バッファ層で空間電荷領域の伸びが抑制され、ｐｎ接合での電界強度が上昇する。そのため、素子耐圧ＢＶが減少しないようにｎ型バッファ層の位置と幅を決める必要がある。
素子耐圧ＢＶの低下を防止するには、逆バイアス時にｎ型バッファ層が空乏化し、空間電荷領域がｎ型バッファ層を乗り越えるように設計することである。
【００４４】
こうすることで、ｎ型バッファ層よりもカソード側のｎ型ドリフト層も空乏化することができるため、素子耐圧ＢＶを従来品と同等にすることができる。本発明品で、逆バイアス電圧が素子耐圧ＢＶの１／２の電圧にて空間電荷領域がｎ型バッファ層を越えるという条件で、算出したｎ型バッファ層の幅の値をＷとすると、Ｗは、
【００４５】
【数４】と表せる。この式のＷをｎ型バッファ層の幅を示す幅指標として用いる。尚、第１導電型（ｎ型）バッファ層の平均濃度とは、ｎ型バッファ層内で濃度を積分し、ｎ型バッファ層の幅Ｙ１で割った値である。
【００４６】
図７は、Ｙ１／Ｗの値と素子耐圧ＢＶの関係を示した図である。ただし、Ｙ１は実素子でのｎ型バッファ層の幅である。図の横軸はＹ１／Ｗを示し、縦軸は、従来品の素子耐圧ＢＶで規格化してある。図７によれば、Ｙ１／Ｗが２以上で素子耐圧ＢＶが急激に低下する。従って、Ｙ１／Ｗの値が２以下になるようにｎ型バッファ層の幅Ｙ１およびｎ型バッファ層の濃度Ｎ_D2を設定すれば、素子耐圧ＢＶは十分確保できる。
【００４７】
図８は、Ｙ１／Ｗが等しくなるようにした本発明品（Ｙ１／Ｗ＝１）と従来品における、逆バイアス電圧を印加したときの電界強度分布図である。ここでは、印加電圧を１２００Ｖとした。この電圧は、本発明品ではアバランシェを起こす電圧（素子耐圧ＢＶ）である。
本発明品（Ｙ１／Ｗの値が２以下）では、従来品と比べて、電界強度が多少高くなるが、ｎ型バッファ層が空乏化することで、空間電荷領域がｎ型カソード層に達しており、逆バイアス電圧をｎ型ドリフト層全域で担っていることが分かる。
【００４８】
図９は、図１の不純物プロフィルを示す図である。ｎ型バッファ層３の濃度が階段状の場合が実線で傾斜した場合は点線で示した。図の濃度は、ｐ型アノード層１の領域はｐ型不純物の濃度であり、第１のｎ型ドリフト層２、ｎ型バッファ層３、第２のｎ型ドリフト層４およびｎ型カソード層５の領域の濃度はｎ型不純物の濃度である。
【００４９】
階段状の不純物プロフィルは、エピタキシャル成長で、比較的熱処理温度を低くして形成した場合に得られ、点線で示す傾斜した不純物プロフィルは、エピタキシャル成長で形成するとき、熱処理温度が高く、処理時間を長くする場合や、イオン注入や熱拡散で形成する場合に得られる。傾斜したプロフィルの場合でも、平均濃度を用いることで、前記の（５）式を適用することができる。
【００５０】
図１０は、この発明の第２実施例の半導体装置の要部断面図である。図１との違いは、半導体基板１００の主面と平行な方向にｎ型バッファ層３を選択的に複数個形成している点である。ｎ型バッファ層３を含む不純物プロフィルは、図９の点線と同じである。このｎ型バッファ層３の形状については、後述の図１３から図２３の実施例で説明する。
【００５１】
ｎ型バッファ層３の間に挟まれた第２のｎ型ドリフト層４は高比抵抗であるために、空乏層が広がりをしやすくなり、耐圧の確保が容易にできる。この構造は、エピ成長を２回に分け、１回目のｎ型ドリフト層（第２のｎ型ドリフト層４）形成後に、例えばＰ（リン）を選択的にイオン注入かつ熱処理することでｎ型バッファ層３を形成する。その後、第１のｎ型ドリフト層２をエピ成長させる。つまり、ｎ型バッファ層３を選択的なイオン注入と熱処理で形成する。
【００５２】
この場合も、Ｘ１／ＬおよびＹ１／Ｗの値を第１実施例と同じにすることで、第１実施例と同様の効果が期待できるが、素子耐圧ＢＶに関しては、ｎ型バッファ層３の間に挟まれた第２のｎ型ドリフト層４で空乏層が広がり易くなるために、図１より高くできる。
図１１は、この発明の第３実施例の半導体装置であり、同図（ａ）は要部断面図、同図（ｂ）は不純物プロイフィルである。図１０との違いは、複数個のｎ型バッファ層を濃度の異なる領域で構成し、しかもそれらのｎ型バッファ層を互いに隣接させた点である。ｎ型バッファ層は高濃度のｎ型バッファ層３１と低濃度のｎ型バッファ層３２で構成され、それらの不純物プロフィルは、図では階段状にしたが、傾斜させる場合もある。
【００５３】
この場合も、Ｘ１／ＬおよびＹ１／Ｗの値を第１実施例と同じにすることで、第１実施例と同様の効果が期待できるが、素子耐圧ＢＶに関しては、図１と図１０の中間的な値となる。図１２は、この発明の第４実施例の半導体装置であり、同図（ａ）は要部断面図、同図（ｂ）は不純物プロフィルである。
【００５４】
図１との違いは、ｎ型ドリフト層の濃度を、アノード側とカソード側で分け、カソード側の第２のｎ型ドリフト層４を、アノード側の第１のドリフト層２より高濃度にする。言い換えると、アノード側の第１のｎ型ドリフト層２を、カソード側の第２のｎ型ドリフト層４を高比抵抗にする。ｎ型バッファ層３の不純物プロフィルは、実線で示すように階段状の場合と、点線で示すように傾斜させる場合がある。
【００５５】
このようにすると、第１のｎ型ドリフト層２とｎ型バッファ層３で広がった空間電荷領域を第２のｎ型ドリフト層４の効果的に止めることができて、図１と比べて、素子耐圧ＢＶを確保し易くできる。また、Ｘ１／ＬおよびＹ１／Ｗの値を第１実施例と同じにすることで、第１実施例と同様の効果が期待できる。
尚、ｎ型バッファ層３が、図１０や図１１のように複数個となっていても構わない。
【００５６】
図１３は、図１０のｎ型バッファ層の形状を説明する半導体装置の斜視図で、同図（ａ）はドット（島状）の場合、同図（ｂ）はストライプの場合である。
図中の３ａはドット状をしたｎ型バッファ層であり、３ｂはストライプ状のｎ型バッファ層である。
どちらの場合もＸ１／ＷおよびＹ１／Ｌの範囲を図６、図７で説明した範囲に設定することで、耐圧を確保しながら、高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる。なお、これらの実施例の各図は、活性領域の部分について記載して説明しているが、通常はこの活性領域の外周にガードリング、フィールドプレートあるいはＲＥＳＵＲＦ等の耐圧構造が形成される。そして、チップの外周端にはｐ型領域あるいは高濃度のｎ型領域のストッパ領域とその上のストッパ電極が形成される。このストッパ領域を設けることで、空乏層を理想的な位置で終端させることができるので、ドット状あるいはストライプのｎ型バッファ層がチップ側面に露出していても問題がない。このため、チップ側面に特別な耐圧確保のための対策を施す必要がない。
【００５７】
図１４は、この発明の第５実施例で、ＭＰＳ構造のダイオードのドリフト層に第１実施例のｎ型バッファ層を適用した半導体装置の要部斜視図であり、同図（ａ）はＭＰＳ構造がドットの場合、同図（ｂ）はＭＰＳ構造がストライプの場合である。図中の１ａはｐ型アノード層で、このｐ型アノード層に挟まれた第１のドリフト層２表面とアノード電極６の接合部は、ショットキー接合となっている。
【００５８】
ＭＰＳ構造により、アノード側からの少数キャリアが図１の場合より減少することでソフトリカバリー化が一層図られる。従って、Ｘ１／ＬおよびＹ１／Ｗの範囲を図６、図７で説明した範囲に設定することで、耐圧を確保しながら、第１実施例より高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる。
【００５９】
図１５は、この発明の第６実施例で、ＭＰＳ構造のダイオードのドリフト層に図１３（ａ）に示した島状のｎ型バッファ領域を適用した半導体装置の要部斜視図であり、同図（ａ）はＭＰＳ構造がドットの場合、同図（ｂ）はＭＰＳ構造がストライプの場合である。
ＭＰＳ構造により、アノード側からの少数キャリアが図１０の場合より減少することでソフトリカバリー化が一層図られる。従って、Ｘ１／ＬおよびＹ１／Ｗの範囲を図６、図７で説明した範囲に設定することで、耐圧を確保しながら、第２実施例より高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる。
【００６０】
図１６から図１８は、この発明の第７実施例で、ＭＰＳ構造のダイオードのドリフト層に図１３（ｂ）に示したストライプ状のｎ型バッファ領域を適用した半導体装置の要部斜視図であり、図１６はＭＰＳ構造がドットの場合、図１７はｎ型バッファ層のストライプとＭＰＳ構造のストライプが平行する場合、図１８はｎ型バッファ層のストライプとＭＰＳ構造のストライプが直交する場合である。尚、図１８で必ずしも直交せず、所定の角度をもって交差しても構わない。
【００６１】
ＭＰＳ構造により、アノード側からの少数キャリアが図１０の場合より減少することでソフトリカバリー化が一層図られる。従って、Ｘ１／ＬおよびＹ１／Ｗの範囲を図６、図７で説明した範囲に設定することで、耐圧を確保しながら、第２実施例より高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる
以下の実施例では、前記ＭＰＳ構造のショットキー接合の代わりに薄いｐ^-層（薄層のｐ型アノード層１ｃ）を形成したＳＦＤ構造のダイオードのドリフト層に、前記の実施例のｎ型バッファ層を形成した半導体装置の場合である。このｐ^- 層の製造方法について説明する。アノード電極として、ｐ型アクセプタとなる元素、例えばＡｌと、半導体基板の元素、例えばＳｉを含む金属、Ａｌ−３％ＳｉもしくはＡｌ−５％Ｓｉ−０．５％Ｃｕ等をスパッタや真空蒸着にて形成する。その後、水素や窒素雰囲気にて熱処理をする。例えばＳｉを含むＡｌ金属でショットキーバリアを形成すると、表層にごく浅いｐ層を形成することができ、Ａｌのみよりもバリアを高くできる。これは、Ａｌ−Ｓｉ金属がＳｉを数％含んでいるため、熱処理時にＳｉ表層にエピタキシャルな再成長層を形成でき、その層にＡｌをアクセプタとして含んでいるためである。熱処理温度を上げると再成長層の厚さが増加するので実効的なショットキーバリア高さもそれに伴い増加する。熱処理の温度は４００℃から５００℃程度である。また実際にＳＩＭＳ等で観測したところ約１２０Åの厚さでエピタキシャルな再成長層が形成され、それが約１０¹⁷ｃｍ^-3のＡｌ（アクセプタ）を含むｐ^- 層となっていること確認した。この薄いｐ^- 層が形成されたショットキー接合の障壁高さは、このｐ^- 層がない場合と比べて、１０％程高くなり、漏れ電流が小さくなる。また、ｐ^- 層があるために、オン電圧が低減され、高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる。
【００６２】
以下にこの薄いｐ^- 層が形成されたショットキー接合を有するＳＦＤ構造のダイオードに本発明を適用した実施例について説明する。
図１９は、この発明の第８実施例で、ＳＦＤ構造のダイオードのドリフト層に第１実施例のｎ型バッファ層を適用した半導体装置の要部斜視図であり、同図（ａ）はＳＦＤ構造がドットの場合、同図（ｂ）はＳＦＤ構造がストライプの場合である。
【００６３】
ＳＦＤ構造により、アノード側からの少数キャリアが図１の場合より減少することでソフトリカバリー化が一層図られる。従って、Ｘ１／ＬおよびＹ１／Ｗの範囲を図６、図７で説明した範囲に設定することで、耐圧を確保しながら、第１実施例より高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる。
【００６４】
図２０は、この発明の第９実施例で、ＳＦＤ構造のダイオードのドリフト層に第２実施例のドット状のｎ型バッファ層を適用した半導体装置の要部斜視図であり、同図（ａ）はＳＦＤ構造がドットの場合、同図（ｂ）はＳＦＤ構造がストライプの場合である。
ＳＦＤ構造により、アノード側からの少数キャリアが図１０の場合より減少することでソフトリカバリー化が一層図られる。従って、Ｘ１／ＬおよびＹ１／Ｗの範囲を図６、図７で説明した範囲に設定することで、耐圧を確保しながら、第２実施例より高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる。
【００６５】
図２１から図２３は、この発明の第１０実施例で、ＳＦＤ構造のダイオードのドリフト層に第２実施例のストライプ状のｎ型バッファ層を適用した半導体装置の要部斜視図であり、図２１はＳＦＤ構造がドットの場合、図２２はｎ型バッファ層のストライプとＳＦＤ構造のストライプが平行する場合、図２３はｎ型バッファ層のストライプとＳＦＤ構造のストライプが直交する場合である。尚、図２３で必ずしも直交せず、所定の角度をもって交差しても構わない。
【００６６】
ＳＦＤ構造により、アノード側からの少数キャリアが図１０の場合より減少することでソフトリカバリー化が一層図られる。従って、Ｘ１／ＬおよびＹ１／Ｗの範囲を図６、図７で説明した範囲に設定することで、耐圧を確保しながら、第２実施例より高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる。
【００６７】
図２４は、この発明の第１１実施例で、ｎ型バッファ層をトレンチ溝の底部に形成した半導体装置であり、同図（ａ）はアノード側にトレンチを形成した場合、同図（ｂ）はカソード側にトレンチを形成した場合である。
この構造は、トレンチ９を掘り、その底にｎ型バッファ層３を形成し、その後トレンチ９は酸化膜で埋め込んで形成される。このようにトレンチ９を掘ることで、エピ成長させることなく、ｎ型バッファ層３をｎ型ドリフト層８内に形成することができる。
【００６８】
この場合も、Ｘ１／ＬおよびＹ１／Ｗの範囲を図６、図７で説明した範囲に設定することで、耐圧を確保しながら、第２実施例と同等の高速化・低損失化とソフトリカバリー化の間のトレードオフが改善できる。
さらに、図示しないが、サイリスタや、ＭＯＳＦＥＴの寄生ダイオードのドリフト層（高比抵抗層）に、前記のバッファ層を適用することで、高速化・低損失化とソフトリカバリー化の間のトレードオフを改善することができる。
【００６９】
図２６は、この発明の第１２実施例になる半導体装置の要部断面図である。
図１との違いは、ｎ型カソード層５をイオン注入で形成し、その厚さが、図１の場合の数十μｍに対して、１μｍ以下と極めて薄くした点である。このように、ｎ型カソード層５を薄く形成することで、ライフタイムキラーの導入を抑制しても、耐圧を確保しながら、図１よりもさらに、高速化・低損失化とソフトリカバリー化の間のトレードオフを改善することができる。
【００７０】
図２７から図３５は、この発明の第１３実施例になる半導体装置の製造方法で、工程順に示した要部製造工程断面図である。この図は、第１２実施例の半導体装置（図２６）の製造方法である。
例えば、比抵抗が５５Ω−ｃｍのバルクウェハ４９（例えば、ＦＺウェハ：フローティング・ゾーン法で製作したウェハ）で、後で、第２のｎ型ドリフト層４となる）の表面にドーズ量１×１０¹¹ｃｍ^-2から５×１０¹¹ｃｍ^-2、１００ｋｅＶのリンやＡｓなどのｎ型不純物１０２のイオン注入１０１を行い（図２７）、その後、熱処理（８００℃以上）を施し、ｎ^- バルク（バルクウェハ４９）の濃度より濃いｎ型バッファ層３を形成する。このときのｎ型バッファ層３の厚さは５μｍ程度とする（図２８）。次に、リンを混入し、５５Ω−ｃｍで約６０μｍの膜厚のエピタキシャル成長結晶４８（エピタキシャル成長させた単結晶で、後で、第１のｎ型ドリフト層２となる）を形成する（図２９）。その後、表面の鏡面処理等を施し、熱酸化膜を形成して、パターンニング後、イオン注入（ボロンを１×１０¹³ｃｍ^-2で１００ｋｅＶ）および熱拡散（１１５０℃で３時間）を行い、５μｍ程度のｐ型アノード層１を形成する（図３０）。その後、Ａｌ−Ｓｉをスパッタで成膜・パターン形成を行い、アノード電極６を形成する（図３１）。さらに図示しない窒化膜などの保護膜を成膜後にバックグラインド１０３を行い、全体の厚さが１２０μｍ程度になるまで行う（図３２）。さらにリンなどのｎ型不純物１０５のイオン注入１０４を実施し（図３３）、アノード電極６を形成するＡｌ−Ｓｉ膜の膜質が変質しない温度（例えば、４００℃程度）の低温アニールを行い、不純物濃度が１×１０¹⁷ｃｍ^-3以上で、拡散深さが０．５μｍ程度のｎ型カード層５を形成する（図３４）。最後に、裏面側のカソード電極７を形成する（図３５）。
【００７１】
この製造方法では、ＦＺウェハであるバルクウェハ４９の上に、一回のエピタキシャル成長結晶４８を形成した半導体基板１００を用いることで、製造コストを大幅に低減することができる。
また、この製造方法を第１実施例から第１１実施例の半導体装置に適用することで、製造コストの低減効果を付加することができる。図３６（ａ）〜（ｇ）は、この発明の第１４実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図である。なお、同図の（ｅ）は（ｄ）の断面図における不純物プロフイル図であり、（ｇ）は（ｆ）の断面図における不純物プロフイル図である。
【００７２】
まず、比抵抗が０．０２Ω−ｃｍ以下のｎ型バルクウエハ４９（同図（ａ））に５５Ω−ｃｍ，約５５μｍでｎ型の第１ドリフト層４となるエピタキシャル成長結晶４８をエピタキシャル成長させる（同図（ｂ））。次に厚さが１５μm以下（好ましくは５μｍ）、最大不純物濃度が５×１０¹⁴ｃｍ^-3となるようにｎ型バッファ層３をエピタキシャル成長にて形成する（同図（ｃ））。このような、厚さと最大不純物濃度とすることで、耐圧の低下を抑えられる。次にｎ型の第２ドリフト層２を同じく５５Ω−ｃｍ，約６０μｍでエピタキシャル成長にて形成する（同図（ｄ））。こうして形成された半導体基板表面の鏡面処理等を施し、熱酸化膜を形成して、パターニング後、イオン注入（ボロンを１×１０¹³ｃｍ^-2の注入量で１００ｋｅＶ）および熱拡散（１１５０℃で３時間）を行い、５μm程度のｐ型アノード層１を形成する。その後、白金を約９００℃で拡散させてからＡｌ−Ｓｉをスパッタで成膜・パターン形成を行い、アノード電極６を形成する（同図（ｆ））。なお、裏面のカソード電極７に接するｎカソード層５表面を、さらにリンやヒ素等のｎ型不純物層を浅く（０．５μm程度）かつ高濃度（表面濃度１０¹⁹ｃｍ^-3）に形成しておけば、半導体基板とカソード電極間の良好なオーミック接触が得られる。なお、（ｂ）〜（ｄ）のエピタキシャル成長は、連続して行ってもよいし、エピタキシャル成長工程の間に表面洗浄工程および熱処理等の欠陥回復工程を行ってもよい。また、第２ドリフト層２を第１ドリフト層４よりも高比抵抗（例えば８０Ω−ｃｍ）にすることで、アノード層のｐｎ接合での電界強度を緩和でき、耐圧の低下を抑えることができる。
【００７３】
図３７（ａ）〜（ｇ）は、この発明の第１５実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図である。なお、同図の（ｅ）は（ｄ）の断面図における不純物プロフイル図であり、（ｇ）は（ｆ）の断面図における不純物プロフイル図である。
まず、比抵抗が０．０２Ω−ｃｍ以下のｎ型バルクウエハ４９（同図（ａ））にｎ型の第１ドリフト層４となるエピタキシャル成長結晶４８を５５Ω−ｃｍ、６０μｍにてエピタキシャル成長させる（同図（ｂ））。次にエピタキシャル成長結晶４８にｎ型の不純物、例えばリンを１×１０¹¹ｃｍ^-2〜５×１０¹¹ｃｍ^-2の範囲でイオン注入する（同図（ｃ））。その後、イオン注入時に生じた格子欠陥を回復するために、８００℃以上で熱処理を施す。こうしてｎ型バッファ層３を形成する。なお、ｎ型バッファ層３の形成のためのイオン注入のドーズ量は５×１０¹¹ｃｍ^-2以下としておくことで、耐圧低下を抑えることができる。次に表面洗浄を施し、ｎ型の第２ドリフト層２を同じく５５Ω−ｃｍ、６０μｍでエピタキシャル成長にて形成する（同図（ｄ））。こうして形成された半導体基板表面の鏡面処理等を施し、熱酸化膜を形成して、パターニング後、イオン注入（ボロンを１×１０¹³ｃｍ^-2の注入量で１００ｋｅＶ）および熱拡散（１１５０℃で３時間）を行い、５μm程度のｐ型アノード層１を形成する。その後、白金を約９００℃で拡散させてからＡｌ−Ｓｉをスパッタで成膜・パターン形成を行い、アノード電極６を形成する（同図（ｆ））。なお、裏面のカソード電極７に接するｎカソード層５表面を、さらにリンやヒ素等のｎ型不純物層を浅く（０．５μm程度）かつ高濃度（表面濃度１０¹⁹ｃｍ^-3）に形成しておけば、半導体基板とカソード電極間の良好なオーミック接触が得られる。また、第２ドリフト層２を第１ドリフト層４よりも高比抵抗（例えば８０Ω−ｃｍ）にすることで、アノード層のｐｎ接合での電界強度を緩和でき、耐圧の低下を抑えることができる。図３８（ａ）〜（ｉ）は、この発明の第１６実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図である。なお、同図の（ｅ）は（ｄ）の断面図における不純物プロフイル図であり、（ｇ）は（ｆ）の断面図における不純物プロフイル図であり、（ｉ）は（ｈ）の断面図における不純物プロフイル図である。
【００７４】
まず、アンチモン等のｎ型で低比抵抗（０．０２Ω−ｃｍ）のＣＺ又はＦＺによるバルクウエハ４９（同図（ａ））にｎ型の第１ドリフト層４となるエピタキシャル成長結晶４８を５５Ω−ｃｍ、１２０μｍでエピタキシャル成長させる（同図（ｂ））。この時の濃度分布は（ｃ）のように一様でよい。こうして形成された半導体基板表面の鏡面処理等を施し、熱酸化膜を形成して、パターニング後、イオン注入（ボロンを１×１０¹³ｃｍ^-2の注入量で１００ｋｅＶ）および熱拡散（１１５０℃、３時間）を行い、５μm程度のｐ型アノード層１を形成する。その後、Ａｌ−Ｓｉをスパッタで成膜・パターン形成を行い、アノード電極６を形成する（同図（ｄ））。次にアノード側より軽イオン１０７を照射する。軽イオンは、ヘリウムイオン、プロトン及びデユトロン等が用いられるが、ここではヘリウムイオンを１×１０¹²ｃｍ^-2、２４ＭｅＶで照射した。この軽イオンの照射により所望の深さの位置に局所的に欠陥１０８を生成する（同図（ｆ））。その後、熱処理を４００℃にて１時間施すことで、欠陥が回復するだけでなく、欠陥の局在している領域のドナー濃度が増加し、所謂軽イオンのドナー化が生じ、ｎ型バッファ層３が形成される（同図（ｈ））。この製造方法では、（ｄ）の表面形成プロセスの後の工程にて、ｎ型バッファ層３が形成できるので、工程数減少によるコスト削減が可能となる。図３９（ａ）〜（ｋ）は、この発明の第１７実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図である。なお、同図の（ｅ）は（ｄ）の断面図における不純物プロフイル図であり、（ｇ）は（ｆ）の断面図における不純物プロフイル図であり、（ｉ）は（ｈ）の断面図における不純物プロフイル図であり、（ｋ）は（ｊ）の断面図における不純物プロフイル図である。
【００７５】
まず、リン等のｎ型で高比抵抗のＦＺによるバルクウエハ４８ａ（同図（ａ））を用いる。この半導体基板表面の鏡面処理等を施し、熱酸化膜を形成して、パターニング後、イオン注入（ボロンを１×１０¹³ｃｍ^-2の注入量で１００ｋｅＶ）および熱拡散（１１５０℃、３時間）を行い、５μm程度のｐ型アノード層１を形成する。その後、Ａｌ−Ｓｉをスパッタで成膜・パターン形成を行い、アノード電極６を形成する（同図（ｂ））。次にアノード側より軽イオン１０７を照射する。軽イオンは、ヘリウムイオン、プロトン及びデユトロン等が用いられるが、ここではヘリウムイオンを１×１０¹²ｃｍ^-2、２４ＭｅＶで照射した。この軽イオンの照射により所望の深さの位置に局所的に欠陥１０８を生成する（同図（ｄ））。次に半導体基板のカソードをバックグラインドを行い、全体の厚さが１２０μｍ程度になるようにする（同図（ｆ））。さらにリンなどのｎ型不純物１１０のイオン注入１０９を行う（同図（ｈ））。その後、熱処理を４００℃にて１時間施すことで、高濃度なｎ型カソード層４９ａが形成され、かつ欠陥が回復するだけでなく、欠陥の局在している領域のドナー濃度が増加し、所謂軽イオンのドナー化が生じ、ｎ型バッファ層３が形成される（同図（ｊ））。この製造方法では、（ｄ）の表面形成プロセスの後の工程にて、ｎ型バッファ層３が形成できるので、工程数減少によるコスト削減が可能となる。
【００７６】
【発明の効果】
この発明により、ｎ型ドリフト層内に、所定の位置で所定の厚みのｎ型バッファ層を形成することで、ｎ型ドリフト層を薄くしても、ソフトリカバリー化することができ、かつ耐圧を確保しながら、高速化・低損失化とソフトリカバリー化の間のトレードオフを改善することができる。
【００７７】
また、ソフトリカバリー化を図ることで、放射電磁ノイズが発生し難い半導体装置にすることができる。
さらに、バルクウェハ（例えば、ＦＺウェハ）を用い、エピタキシャル成長の回数を一回とすることで、低コストの半導体装置を製造することができる。
参考文献[1] B.J.Baliga, "The Pinch Rectifier," IEEE Electron. Dev. Lett., ED-5,pp194, 1984.[2] M. Mori, et. al., "A Novel Soft and Fast Recovery Diode (SFD) with Thin P-layer Formed by Al-Si Electrode," Proceedings of ISPSD'91, pp113-117, 1991.[3] M. Nemoto, et. al., "An Advanced FWD Design Concept with Superior Soft Reverse Recovery Characteristics," Proceedings of ISPSD2000, pp119-122, 2000.[4] B.J.Baliga, "Power Semiconductor Devices," PWS Publishing Company, 1996.
【図面の簡単な説明】
【図１】この発明の第１実施例となる半導体装置の要部断面図
【図２】本発明のｐｉｎダイオード（本発明品）と、従来のｐｉｎダイオード（従来品）との室温における逆回復波形を示す図
【図３】図２の逆回復動作において、本発明品の逆回復時におけるキャリア濃度の変化をデバイスシミュレーションにより計算したもので、（ａ）は電子濃度、（ｂ）は正孔濃度を示す図
【図４】図２の逆回復動作のおいて、１１５μｍ（Ｂ）の従来品における逆回復時のキャリア濃度の変化をデバイスシミュレーションにより計算したもので、（ａ）は電子濃度、（ｂ）は正孔濃度を示す図
【図５】本発明品（Ａ）において、ｐ型アノード層とｎ型ドリフト層のｐｎ接合からｎ型バッファ層までの最短距離Ｘ１をパラメータとした逆回復電圧・電流波形の比較図
【図６】
距離指標Ｌを基準にし、ｐｎ接合からｎ型バッファ層までの最短距離Ｘ１を変化させたときのソフトリカバリーの度合いの変化を示した図
【図７】
Ｙ１／Ｗの値と素子耐圧ＢＶの関係を示した図
【図８】
Ｙ１／Ｗが等しい本発明品（Ｙ１／Ｗ＝１）と従来品における、逆バイアス電圧を印加したときの電界強度分布図
【図９】図１の不純物プロフィルを示す図
【図１０】この発明の第２実施例となる半導体装置の要部断面図
【図１１】この発明の第３実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は不純物プロイフィル図
【図１２】この発明の第４実施例の半導体装置であり、（ａ）は要部断面図、（ｂ）は不純物プロフィル図
【図１３】図１０のｎ型バッファ層の形状を説明する半導体装置の斜視図で、（ａ）はドット（島状）の場合、（ｂ）はストライプの場合の図
【図１４】この発明の第５実施例で、ＭＰＳ構造のダイオードのドリフト層に第１実施例のｎ型バッファ層を適用した半導体装置の要部斜視図であり、（ａ）はＭＰＳ構造がドットの場合、（ｂ）はＭＰＳ構造がストライプの場合の図
【図１５】この発明の第６実施例で、ＭＰＳ構造のダイオードのドリフト層に第２実施例のドット状のｎ型バッファ層を適用した半導体装置の要部斜視図であり、（ａ）はＭＰＳ構造がドットの場合、（ｂ）はＭＰＳ構造がストライプの場合の図
【図１６】この発明の第７実施例で、ＭＰＳ構造のダイオードのドリフト層に第２実施例のストライプ状のｎ型バッファ層を適用した半導体装置の要部斜視図であり、ＭＰＳ構造がドットの場合の図
【図１７】この発明の第７実施例で、ＭＰＳ構造のダイオードのドリフト層に第２実施例のストライプ状のｎ型バッファ層を適用した半導体装置の要部斜視図であり、ｎ型バッファ層のストライプとＭＰＳ構造のストライプが平行する場合の図
【図１８】この発明の第７実施例で、ＭＰＳ構造のダイオードのドリフト層に第２実施例のストライプ状のｎ型バッファ層を適用した半導体装置の要部斜視図であり、ｎ型バッファ層のストライプとＭＰＳ構造のストライプが直交する場合の図
【図１９】この発明の第８実施例で、ＳＦＤ構造のダイオードのドリフト層に第１実施例のｎ型バッファ層を適用した半導体装置の要部斜視図であり、（ａ）はＳＦＤ構造がドットの場合、（ｂ）はＳＦＤ構造がストライプの場合の図
【図２０】この発明の第９実施例で、ＳＦＤ構造のダイオードのドリフト層に第２実施例のドット状のｎ型バッファ層を適用した半導体装置の要部斜視図であり、（ａ）はＳＦＤ構造がドットの場合、（ｂ）はＳＦＤ構造がストライプの場合の図
【図２１】この発明の第１０実施例で、ＳＦＤ構造のダイオードのドリフト層に第２実施例のストライプ状のｎ型バッファ層を適用した半導体装置の要部斜視図であり、ＳＦＤ構造がドットの場合の図
【図２２】この発明の第１０実施例で、ＳＦＤ構造のダイオードのドリフト層に第２実施例のストライプ状のｎ型バッファ層を適用した半導体装置の要部斜視図であり、ｎ型バッファ層のストライプとＳＦＤ構造のストライプが平行する場合の図
【図２３】この発明の第１０実施例で、ＳＦＤ構造のダイオードのドリフト層に第２実施例のストライプ状のｎ型バッファ層を適用した半導体装置の要部斜視図であり、ｎ型バッファ層のストライプとＳＦＤ構造のストライプが直交する場合の図
【図２４】この発明の第１１実施例で、ｎ型バッファ層をトレンチ溝の底部に形成した半導体装置であり、（ａ）はアノード側にトレンチを形成した場合、（ｂ）はカソード側にトレンチを形成した場合の図
【図２５】従来のｐｉｎダイオードの要部断面図
【図２６】この発明の第１２実施例となる半導体装置の要部断面図
【図２７】この発明の第１３実施例となる半導体装置の要部製造工程断面図
【図２８】図２７に続く、この発明の第１３実施例となる半導体装置の要部製造工程断面図
【図２９】図２８に続く、この発明の第１３実施例となる半導体装置の要部製造工程断面図
【図３０】図２９に続く、この発明の第１３実施例となる半導体装置の要部製造工程断面図
【図３１】図３０に続く、この発明の第１３実施例となる半導体装置の要部製造工程断面図
【図３２】図３１に続く、この発明の第１３実施例となる半導体装置の要部製造工程断面図
【図３３】図３２に続く、この発明の第１３実施例となる半導体装置の要部製造工程断面図
【図３４】図３３に続く、この発明の第１３実施例となる半導体装置の要部製造工程断面図
【図３５】図３４に続く、この発明の第１３実施例となる半導体装置の要部製造工程断面図
【図３６】この発明の第１４実施例となる半導体装置の要部製造工程を示す図であり、（ａ）〜（ｄ）、（ｆ）は各工程の断面図であり、（ｅ）は（ｄ）の断面図での不純物プロフイル図であり、（ｇ）は（ｆ）の断面図での不純物プロフイル図
【図３７】この発明の第１５実施例となる半導体装置の要部製造工程を示す図であり、（ａ）〜（ｄ）、（ｆ）は各工程での断面図であり、（ｅ）は（ｄ）の断面図での不純物プロフイル図であり、（ｇ）は（ｆ）の断面図での不純物プロフイル図
【図３８】この発明の第１６実施例となる半導体装置の要部製造工程を示す図であり、（ａ）、（ｂ）、（ｄ）、（ｆ）、（ｈ）は各工程での断面図であり、（ｃ）は（ｂ）の断面図での不純物プロフイル図であり、（ｅ）は（ｄ）の断面図での不純物プロフイル図であり、（ｇ）は（ｆ）の断面図での不純物プロフイル図であり、（ｉ）は（ｈ）の断面図での不純物プロフイル図
【図３９】この発明の第１７実施例となる半導体装置の要部製造工程を示す図であり、（ａ）、（ｂ）、（ｄ）、（ｆ）、（ｈ）、（ｊ）は各工程での断面図であり、（ｃ）は（ｂ）の断面図での不純物プロフイル図であり、（ｅ）は（ｄ）の断面図での不純物プロフイル図であり、（ｇ）は（ｆ）の断面図での不純物プロフイル図であり、（ｉ）は（ｈ）の断面図での不純物プロフイル図であり、（ｋ）は（ｊ）の断面図での不純物プロフイル図
【符号の説明】
１ｐ型アノード層
１ａｐ型アノード層（ドット）
１ｂｐ型アノード層（ストライプ）
１ｃｐ型アノード層（薄層）
２第１のｎ型ドリフト層
３ｎ型バッファ層
３ａｎ型バッファ層（ドット）
３ｂｎ型バッファ層（ストライプ）
４第２のｎ型ドリフト層
５ｎ型カソード層
６アノード電極
７カソード電極
８ｎ型ドリフト層
９トレンチ
３１ｎ型バッファ層（高濃度）
３２ｎ型バッファ層（低濃度）
４８エピタキシャル成長結晶
４９バルクウェハ
１００半導体基板
１０１、１０４、１０９イオン注入
１０２、１０５、１１０ｎ型不純物
１０３バックグラインド
１０７軽イオン
１０８欠陥
Ｘ１ｐｎ接合からｎ型バッファ層までの最短距離
Ｙ１ｎ型バッファ層の幅
Ａアノード端子
Ｋカソード端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device such as a diode and a manufacturing method thereof.
[0002]
[Prior art]
FIG. 25 is a cross-sectional view of a main part of a conventional pin diode. A high-resistance second n-type semiconductor substrate is epitaxially grown (hereinafter referred to as epi-growth) on the first n-type semiconductor substrate serving as the low-resistivity n-type cathode layer 55. Thereafter, the surface is mirror-finished to form a thermal oxide film, and after patterning, a p-type anode layer 51 is formed on the surface layer of the second n-type semiconductor substrate. The region where the p-type anode layer 51 is not formed becomes the n-type drift layer 58. Thereafter, after diffusion of heavy metal such as platinum for lifetime control, an anode electrode 56 and a cathode electrode 57 are formed by metallization on the surface of the p-type anode layer 51 and the surface (back surface) of the n-type cathode layer 55, respectively.
[0003]
Although not shown, the epitaxial substrate 200 may be formed by ion implantation or thermal diffusion using, for example, an FZ substrate. In that case, a p-type anode layer is formed by diffusion on one surface layer of the n-type semiconductor substrate, and an n-type cathode layer is formed on the other surface layer by ion implantation or thermal diffusion. The n-type semiconductor substrate in which the p-type anode layer and the n-type cathode layer are not formed becomes an n-type drift layer.
[0004]
Thereafter, heavy metal such as platinum is diffused for lifetime control, and then an anode electrode and a cathode electrode are formed by metallization on the p-type anode layer and the n-type cathode layer, respectively.
When switching from an on state to an off state in a conventional pin diode that is widely used at present, a transiently large reverse current, that is, a so-called reverse recovery current flows. The product of the reverse recovery current and the reverse recovery voltage causes a large electrical loss in the diode. There is a strong demand for diodes to reduce the reverse recovery loss and to increase the switching speed.
[0005]
In the reverse recovery state, a higher electrical duty (applied voltage / current / loss) is generated in the diode than in the steady state. Increasing the steady-state current flowing through the diode or increasing the reverse blocking state voltage increases this electrical duty, which can cause the diode to break down. In order to ensure high reliability in a diode for power use, it is strongly required to increase the reverse recovery tolerance so as to be able to withstand this electrical duty.
[0006]
Currently, as a measure for improving reverse recovery characteristics and reverse recovery tolerance of diodes, lifetime control of minority carriers using heavy metal diffusion or electron beam irradiation is widely performed. That is, by reducing the lifetime, the total carrier concentration in the steady state is reduced, and during reverse recovery, the carrier concentration that is swept out by the spread of the space charge region is reduced, and the reverse recovery time and reverse recovery current (peak value) ) And the reverse recovery charge is reduced to reduce the reverse recovery loss.
[0007]
In addition, by reducing the hole concentration, the electric field strength during reverse recovery caused by holes passing through the space charge region is relaxed, the duty at the time of reverse recovery is reduced, and the reverse recovery tolerance is improved. Is difficult to destroy. On the other hand, soft recovery of the diode is also an important issue. In recent years, due to environmental problems, it has been required to reduce the electromagnetic noise generated from power electronics equipment. One of the countermeasures is to soften the reverse recovery current of the diode and reverse recovery current / voltage waveform. There is a method of reducing electromagnetic noise caused by oscillation by suppressing the oscillation of.
[0008]
As means for soft recovery, there is a structure that suppresses the injection efficiency of minority carriers from the anode side. Typical structures include, for example, Merged Pin / Schottky Diode (MPS) disclosed in Reference [1], Soft and Fast Recovery Diode (SFD) disclosed in Reference [2], and the like. is there.
[0009]
[Problems to be solved by the invention]
As disclosed in the reference [3], there is a trade-off relationship between the high speed / low loss of the reverse recovery operation of the diode and the soft recovery.
In order to soft-recover the diode, the amount of minority carriers accumulated on the cathode side is increased by increasing the total amount of carriers accumulated in the drift layer when on, and the space charge region is moved from the anode side to the cathode during reverse recovery. There is a method of reducing the reverse recovery current decrease rate, so-called reverse recovery current decrease rate dir / dt, by leaving the minority carriers on the cathode side as much as possible in the process of spreading toward the side.
[0010]
However, in this method, since the amount of carriers in the drift layer accumulated at the time of ON is large, the reverse recovery loss increases, and it takes time until the reverse recovery is completed (the reverse recovery time becomes long).
On the other hand, speeding up and reducing the loss of a diode means that, contrary to the above, the lifetime of the drift layer is uniformly introduced into the drift layer, and the drift layer is made thin when the drift layer is turned on. It means to reduce the amount of accumulated carriers. However, if the amount of carriers accumulated in the drift layer decreases, the amount of minority carriers accumulated on the cathode side also decreases, so-called snappy (the aforementioned dir / dt is large) hard recovery, and both reverse recovery voltage and current oscillate. It may be a waveform.
[0011]
Further, as a method for soft recovery of the diode, there are MPS and SFD which are low injection type diodes disclosed in the above-mentioned references [1] and [2], but these structures have the same thickness. Compared to a normal pin diode structure having a drift layer, the breakdown voltage is reduced and the leakage current is increased at the time of reverse bias due to the sit key junction and the low concentration anode layer.
[0012]
In addition, as another method for soft recovery, when the lifetime is locally controlled by irradiation with light ion particle beams such as protons and helium ions, the irradiation cost per wafer is still high and the manufacturing cost is high. Reduce the drift layer thickness to the low-injection diode with the MPS structure or SFD structure described above, or reduce the drift layer thickness and perform local control of the lifetime to achieve higher speed and lower loss. Even if the trade-off for soft recovery is improved, if the drift layer is made thinner, the region where the surplus carriers on the cathode side of the drift layer necessary for soft recovery exist will be insufficient, and the reverse recovery current will be hard recovered. Thus, the reverse recovery current / voltage tends to become an oscillation waveform. In addition, it becomes more difficult to secure a breakdown voltage.
[0013]
An object of the present invention is to provide a semiconductor device having a thin drift layer that solves the above-described problems and can improve the trade-off between high speed / low loss and soft recovery while ensuring a breakdown voltage. is there.
[0014]
[Means for Solving the Problems]
In order to achieve the above object, a first conductivity type impurity is ion-implanted into one main surface of a bulk wafer to be a first conductivity type first drift layer, and a buffer layer having a higher concentration than the first drift layer is formed. Forming a first conductivity type second drift layer having a lower concentration than the buffer layer on the buffer layer by epitaxial growth; and forming a second conductivity type impurity on the second drift layer Implanting and forming an anode layer; forming an anode electrode on the anode layer; and backgrinding the other main surface of the bulk wafer to remove the bulk wafer having a predetermined depth from the surface. And ion-implanting impurity ions of a first conductivity type having a concentration higher than that of the first drift layer into the back-ground surface of the bulk wafer to form a cathode layer; A production method including a step of forming a cathode electrode on the cathode layer.
[0015]
[0016]
[0017]
[0018]
[0019]
[0020]
[0021]
[0022]
In the following description, the first conductivity type is n-type and the second conductivity type is p-type.
For example, when a pin structure diode is taken as an example, the present invention has an n-type drift so that it does not contact the p-type anode layer and the n-type cathode layer in the i-layer, that is, the high-resistivity n-type drift layer. An n-type buffer layer having a lower specific resistance than the layer and a higher specific resistance than the n-type cathode layer is configured to be formed uniformly or selectively . With such a structure, even if the n-type drift layer is thinned, it does not oscillate and can be soft-recovered, and the breakdown voltage is not impaired. That is, since the space charge region that spreads during reverse recovery temporarily stops in the n-type buffer layer, minority carriers on the anode side from the n-type buffer layer are quickly swept out by the space charge region. On the other hand, on the cathode side of the n-type buffer layer, the space charge region enters the remaining n-type drift layer on the cathode side slightly beyond the n-type buffer layer, and does not spread further. For this reason, the minority carriers on the cathode side are not swept out into the space charge region, but are reduced only by recombination. Accordingly, carriers remain sufficiently compared to a conventional pin diode having no n-type buffer layer, so that the current reduction rate is suppressed and soft recovery is achieved. Therefore, the thickness of the entire n-type drift layer can be reduced, and as a result, it is possible to perform reverse recovery operation with soft recovery, high speed, and low loss as compared with the conventional diode.
[0023]
Here, the element withstand voltage BV hardly decreases even when compared with the conventional diode, and has the same value. This is because the n-type buffer layer is also depleted when the depletion layer spreads from the anode side during reverse bias , so that the applied voltage can be carried by the entire n-type drift layer.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
In the following description, the first conductivity type is n-type and the second conductivity type is p-type. Of course, the reverse is also possible. FIG. 1 is a cross-sectional view of a main part of a semiconductor device according to a first embodiment of the present invention. This figure shows a cross-sectional view of the main part of a pin diode in which an n-type buffer layer is formed in the active part excluding the breakdown voltage structure part.
[0025]
For example, a second n-type of 55 Ω-cm of, for example, P (phosphorus) is formed on the n-type semiconductor substrate that becomes the n-type cathode layer 5 having a low specific resistance of about 0.01 Ω-cm of Sb (antimony). The drift layer 4 is epitaxially grown by about 55 μm. After that, the n-type buffer layer 3 of 5 Ω-cm is continuously grown by 5 μm, for example, with P. Again, a 55 Ω-cm n-type semiconductor layer (which becomes a first n-type buffer layer 2 and a p-type anode layer 1 described later) is epitaxially grown by 60 μm, for example, with P. Thereafter, the surface is mirror-finished and the like, and the semiconductor process is started in the same manner as a normal epitaxial substrate. After the thermal oxide film is formed and patterned, the p-type anode layer 1 having a thickness of 5 μm is formed on the surface layer of the 60 μm semiconductor layer by ion implantation and thermal diffusion. The region where the p-type anode layer 1 is not formed becomes the first n-type drift layer 2.
[0026]
The shortest distance X1 from the pn junction between the p anode layer 1 and the first n type drift layer 2 to the n buffer layer 3 and the width Y1 of the n type buffer layer 3 are as shown in the figure. Here, X1 is 55 μm in the first n-type drift layer 2, and Y1 is 5 μm in width of the n-type buffer layer. The first n-type drift layer 2, the n-type buffer layer 3, and the second drift layer 4 are collectively referred to as an entire n-type drift layer. The n-type cathode layer 5, the second n-type drift layer 4, the n-type buffer layer 3, and the n-type semiconductor layer are semiconductor substrates 100 (epi-substrates) manufactured by epitaxial growth.
[0027]
Thereafter, heavy metals such as platinum are diffused for lifetime control, and then anode electrode 6 and cathode electrode 7 are formed on the surface of p-type anode layer 1 and the surface (back surface) of n-type cathode layer 5 by metallization, respectively. An anode terminal A and a cathode terminal K are connected to these electrodes 6 and 7. In this way, all can be formed in the same process as the conventional pin diode of FIG. 25 except for the epitaxial growth doping concentration control. In addition to heavy metal diffusion, lifetime control includes irradiation of light ions such as an electron beam and He, and any of them may be used.
[0028]
By setting X1 and Y1 in a predetermined range, which will be described later, it is possible to improve the trade-off between high speed / low loss and soft recovery while ensuring a breakdown voltage.
FIG. 2 is a diagram showing reverse recovery waveforms at room temperature of the pin diode of the present invention (product of the present invention) and the conventional pin diode (conventional product). Ia is the anode current, Vak is the voltage between the anode and the cathode, and in the figure, the forward voltage (positive voltage) indicates the reverse voltage of the pin diode. In addition, the reverse recovery process starts from the time point when Ia is zero and becomes negative. The thickness of the entire n-type drift layer of the product A of the present invention is 115 μm, and the thickness of the n-type drift layer of the conventional product is 115 μm (B) and 135 μm (C). The thicknesses of the conventional p-type anode layer and n-type cathode layer are the same as those of the present invention. The test condition is that the forward current (anode current) has a peak value of 50 A and the applied voltage in the reverse direction is 600 V (1/2 of the element withstand voltage BV).
[0029]
The lifetime of each element is controlled by electron beam irradiation so that the forward voltage drop at a rated current of 50 A (corresponding to a rated current density of 170 Acm ⁻² ) is 1.7 V at room temperature. In the conventional product, soft recovery is achieved without oscillation when the n-type drift layer is 135 μm (C), whereas hard recovery, that is, the reverse recovery current reduction rate dir is achieved when the n-type drift layer is 115 μm (B). / Dt suddenly increases at a certain time (reverse recovery current sharply decreases), and snappy recovery, that is, hard recovery, and reverse recovery current (current after the anode current Ia becomes zero) oscillates. become. Therefore, the reverse recovery voltage generated by the product of the circuit inductance L and the reverse recovery current reduction rate dir / dt (L · (dir / dt)) also increases in a spike shape, and the reverse recovery voltage oscillates. Here, for easy viewing, the vibration waveform after 0.55 μs is omitted for the conventional product of 115 μm (B).
[0030]
On the other hand, the product (A) of the present invention is in a soft recovery without oscillating despite the total n-type drift layer being 115 μm. In other words, soft recovery is achieved while achieving the same high speed and low loss as conventional products of 115 μm (B), and the trade-off between high speed and low loss and soft recovery is greatly increased. It has been improved.
[0031]
Furthermore, when comparing the soft recovery products (A and C), the reverse recovery charge Qrr is 2.95 μC for the conventional product (135 μm (C)), whereas the product (A) for the present invention is 1.65 μC. Yes, it can be reduced to about 55%. Therefore, it can be seen that the product (A) of the present invention has greatly improved reverse recovery characteristics (reverse recovery charge Qrr). FIG. 3 shows the change in carrier concentration during reverse recovery of the product of the present invention in the reverse recovery process of FIG. 2 by device simulation. FIG. 3 (a) shows the electron concentration, and FIG. 3 (b) shows the hole. Concentration. The horizontal axis represents the distance in the depth direction from the surface of the p-type anode layer 1, and the vertical axis represents the carrier concentration. In the figure, N _D is the impurity concentration of the n-type drift layer and the donor concentration, and the expression 1E13 means 1 × 10 ¹³ . The distance from the p-type anode electrode to the pn junction (p-type anode layer thickness) is 5 μm, and the entire n-type drift layer (including the n-type buffer layer) is 115 μm.
[0032]
After the space charge region (depletion layer) spreads from the pn junction to the n-type drift layer (the first n-type drift layer 2 in FIG. 1) and the reverse recovery current has passed a peak (during Irp), the space charge region Is temporarily blocked by the n-type buffer layer 3, and then reaches the n-type drift layer on the cathode side over the n-type buffer layer 3. Since there is the n-type buffer layer 3 and the applied voltage in the reverse direction is half of the device breakdown voltage BV (1200 V), the expansion of the space charge region stops in this n-type drift layer, and the n-type drift layer on the cathode side Many carriers remaining in (the second n-type drift layer 4 in FIG. 1) are then smoothly reduced by recombination as indicated by arrows. Accordingly, carriers (electrons and holes) remain sufficiently in the reverse recovery process, and the reverse recovery current reduction rate (dir / dt) is suppressed to a small value, resulting in soft recovery.
[0033]
FIG. 4 shows a change in carrier concentration at the time of reverse recovery in the conventional product of 115 μm (B) in the reverse recovery operation of FIG. 2 calculated by device simulation. FIG. 4A shows the electron concentration and FIG. (B) is the hole concentration. This figure corresponds to FIG. 3 and is a figure for comparison with the product (A) of the present invention.
3 differs from FIG. 3 in the degree of carrier decrease on the cathode side from a certain position of the n-type buffer layer 3 in FIG. Since the space charge region of the conventional product (B) has no n-type buffer layer, it proceeds to the cathode side without being blocked by the n-type buffer layer. As a result, the carriers remaining in the n-type drift layer on the cathode side are swept out from the space charge region spread in the n-type drift layer on the cathode side, and the remaining carriers in the n-type drift layer _The number of holes (minority carriers) in the n-type drift layer on the cathode side is depleted, rapidly decreasing below _D.
[0034]
This state is shown in FIG. 4, and the accumulated carriers (electrons and holes) before the oscillation are in a depleted state immediately before the oscillation (substantially the same state as immediately after the oscillation in the figure). At this time, the hole concentration shown in FIG. 4B is much smaller than the point of the arrow, 1 × 10 ¹³ cm ⁻³ . Since this depletion state occurs abruptly, the reverse recovery current decrease rate dir / dt increases, and hard recovery is performed. As a result, the reverse recovery current / voltage starts oscillating.
[0035]
FIG. 5 is a comparison diagram of reverse recovery voltage / current waveforms using the shortest distance X1 from the pn junction of the p-type anode layer and the n-type drift layer to the n-type buffer layer as a parameter in the product (A) of the present invention.
X1 is 30 μm, 55 μm, and 90 μm. Although the degree of oscillation is better than the conventional product (115 μm product (B)) shown in FIG. 2, both the 30 and 90 μm products of the present invention (A) oscillate. Thus, the soft recovery effect differs depending on the position of the n-type buffer layer 3 (the size of X1).
[0036]
Hereinafter, the position and width of the n-type buffer layer for soft recovery will be described.
If the Poisson's equation is solved for the space charge region in reverse recovery, the distance L from the pn junction to the end of the space charge region extending to the n-type drift layer is
[0037]
[Number 1] is expressed as. This [(J _F / qv _sat ) + N _D ] corresponds to the charge amount of Poisson's equation, and (J _F / qvsat) is the charge due to the reverse recovery operation.
By determining the element breakdown voltage BV (element avalanche voltage), the element rated current density J _F, and the n-type drift layer impurity concentration N _D by this equation, [(J _F / qv _sat ) + N _D ] is set. The distance L of the space charge region extending from the pn junction to the n-type drift region, corresponding to the amount of charge, is determined by Poisson's equation. Here, this distance L is used as an index indicating the extent of the space charge region (hereinafter referred to as a distance index).
[0038]
Here, the rated current density J _F in the equation has the following relationship with the element withstand voltage BV. The current density Jii that causes impact ionization (avalanche state) at the applied voltage Vak is:
[0039]
It is expressed as [number 2]. This equation is disclosed in reference [4]. The expression 5.3e13 in the equation means 5.3 × 10 ¹³ .
The rated current density J _F of the element is generally set to 1/3 of the current density Jii causing impact ionization with a margin. That is, it is set so that avalanche breakdown occurs when the rated current density J _F is three times or more. The relationship between the device breakdown voltage BV and the rated current density J _F is
[0040]
It is expressed as [number 3].
Next, the distance index L is specifically calculated using the above equation (4).
For example, assuming that BV = 1200 V (avalanche voltage), N _D = 8.4 × 10 ¹³ cm ⁻³ , and the carrier saturation speed v _sat is 1 × 10 ⁷ cm / s, according to the above equation, J _F = 170 A / cm ^When these values are substituted into the equation (4), the distance index L is 64 μm. Naturally, the distance index L depends on the element withstand voltage BV, the rated current density J _F , the impurity concentration N _D , and the saturation speed v _sat .
[0041]
FIG. 6 shows a change in the degree of soft recovery when the shortest distance X1 from the pn junction to the n-type buffer layer is changed using the distance index L as a reference. In FIG. 6, the horizontal axis represents the ratio of X1 and L, and the vertical axis represents the current decrease rate of the reverse recovery current (reverse recovery current decrease rate dir / dt). If dir / dt is small, soft recovery is performed. The total thickness of the n-type drift layer is 115 μm. The vertical axis is normalized by the value of dir / dt when X1 is the same as the distance index L (value of X1 / L = 1.0). In the case of the conventional product, the value of dir / dt is large, which is about 20 times that of the product of the present invention. Note that the value of dir / dt is defined as a value at which the inclination becomes maximum.
[0042]
As shown in FIG. 6, if an n-type buffer layer is formed as in the present invention product, an effect of suppressing dir / dt can be obtained as compared with the conventional product. X1 / L is in the range of 0.3 to 1.6. Also, when X1 / L is 1, dir / dt is the smallest, and when it is in the range of 0.8 to 1.2, dir / dt can be reduced, and soft recovery can be achieved without oscillation. In addition, the dotted line in a figure is an estimated value.
[0043]
Since the product of the present invention includes the n-type buffer layer in the n-type drift layer, the n-type buffer layer suppresses the extension of the space charge region and increases the electric field strength at the pn junction. Therefore, it is necessary to determine the position and width of the n-type buffer layer so that the element breakdown voltage BV does not decrease.
In order to prevent the device breakdown voltage BV from decreasing, the n-type buffer layer is depleted during reverse bias, and the space charge region is designed to overcome the n-type buffer layer.
[0044]
By doing so, the n-type drift layer on the cathode side of the n-type buffer layer can be depleted, so that the element withstand voltage BV can be made equivalent to that of the conventional product. In the product of the present invention, assuming that the calculated value of the width of the n-type buffer layer is W under the condition that the space charge region exceeds the n-type buffer layer when the reverse bias voltage is ½ of the element withstand voltage BV, W Is
[0045]
[ Expression 4 ] W in this equation is used as a width index indicating the width of the n-type buffer layer. The average concentration of the first conductivity type (n-type) buffer layer is a value obtained by integrating the concentration in the n-type buffer layer and dividing by the width Y1 of the n-type buffer layer.
[0046]
FIG. 7 is a diagram showing the relationship between the value of Y1 / W and the element breakdown voltage BV. However, Y1 is the width of the n-type buffer layer in the actual device. In the figure, the horizontal axis indicates Y1 / W, and the vertical axis is normalized by the element breakdown voltage BV of the conventional product. According to FIG. 7, when Y1 / W is 2 or more, the element withstand voltage BV rapidly decreases. Accordingly, if the width Y1 of the n-type buffer layer and the concentration N _D2 of the n-type buffer layer are set so that the value of Y1 / W is 2 or less, a sufficient element breakdown voltage BV can be secured.
[0047]
FIG. 8 is an electric field intensity distribution diagram when a reverse bias voltage is applied between the product of the present invention (Y1 / W = 1) in which Y1 / W is equal and the conventional product. Here, the applied voltage was 1200V. This voltage is a voltage (element breakdown voltage BV) that causes avalanche in the product of the present invention.
In the product of the present invention (Y1 / W value is 2 or less), the electric field strength is somewhat higher than that of the conventional product, but the space charge region reaches the n-type cathode layer due to the depletion of the n-type buffer layer. It can be seen that the reverse bias voltage is borne throughout the n-type drift layer.
[0048]
FIG. 9 is a diagram showing the impurity profile of FIG. A case where the concentration of the n-type buffer layer 3 is stepped is indicated by a dotted line when it is inclined by a solid line. The concentration in the figure is the concentration of the p-type impurity in the region of the p-type anode layer 1, and the first n-type drift layer 2, the n-type buffer layer 3, the second n-type drift layer 4, and the n-type cathode layer 5. The concentration of the region is the concentration of n-type impurities.
[0049]
A stepped impurity profile is obtained when epitaxial growth is performed at a relatively low heat treatment temperature, and an inclined impurity profile indicated by a dotted line has a high heat treatment temperature and a long processing time when formed by epitaxial growth. Or when formed by ion implantation or thermal diffusion. Even in the case of an inclined profile, the above equation (5) can be applied by using the average density.
[0050]
FIG. 10 is a cross-sectional view of the main part of the semiconductor device according to the second embodiment of the present invention. The difference from FIG. 1 is that a plurality of n-type buffer layers 3 are selectively formed in a direction parallel to the main surface of the semiconductor substrate 100. The impurity profile including the n-type buffer layer 3 is the same as the dotted line in FIG. The shape of the n-type buffer layer 3 will be described with reference to FIGS. 13 to 23 described later.
[0051]
Since the second n-type drift layer 4 sandwiched between the n-type buffer layers 3 has a high specific resistance, the depletion layer easily spreads, and the breakdown voltage can be easily secured. In this structure, the epitaxial growth is divided into two, and after the first n-type drift layer (second n-type drift layer 4) is formed, for example, P (phosphorus) is selectively ion-implanted and heat-treated. The buffer layer 3 is formed. Thereafter, the first n-type drift layer 2 is epitaxially grown. That is, the n-type buffer layer 3 is formed by selective ion implantation and heat treatment.
[0052]
Also in this case, by making the values of X1 / L and Y1 / W the same as in the first embodiment, the same effect as in the first embodiment can be expected. However, regarding the element breakdown voltage BV, the n-type buffer layer 3 Since the depletion layer easily spreads in the second n-type drift layer 4 sandwiched therebetween, it can be made higher than that in FIG.
FIGS. 11A and 11B show a semiconductor device according to a third embodiment of the present invention. FIG. 11A is a cross-sectional view of the main part, and FIG. 11B is an impurity profile. The difference from FIG. 10 is that a plurality of n-type buffer layers are formed of regions having different concentrations, and these n-type buffer layers are adjacent to each other. The n-type buffer layer is composed of a high-concentration n-type buffer layer 31 and a low-concentration n-type buffer layer 32, and their impurity profiles are stepped in the figure, but may be inclined.
[0053]
Also in this case, by making the values of X1 / L and Y1 / W the same as in the first embodiment, the same effect as in the first embodiment can be expected. However, with respect to the element breakdown voltage BV, FIG. 1 and FIG. Intermediate value. FIGS. 12A and 12B show a semiconductor device according to a fourth embodiment of the present invention. FIG. 12A is a cross-sectional view of the main part, and FIG. 12B is an impurity profile.
[0054]
The difference from FIG. 1 is that the concentration of the n-type drift layer is divided between the anode side and the cathode side, and the second n-type drift layer 4 on the cathode side is made higher in concentration than the first drift layer 2 on the anode side. . In other words, the first n-type drift layer 2 on the anode side and the second n-type drift layer 4 on the cathode side have a high specific resistance. The impurity profile of the n-type buffer layer 3 may be stepped as indicated by a solid line or may be inclined as indicated by a dotted line.
[0055]
In this way, the space charge region spread by the first n-type drift layer 2 and the n-type buffer layer 3 can be effectively stopped by the second n-type drift layer 4, and compared with FIG. The element withstand voltage BV can be easily secured. Further, by making the values of X1 / L and Y1 / W the same as in the first embodiment, the same effect as in the first embodiment can be expected.
The n-type buffer layer 3 may be plural as shown in FIGS.
[0056]
13A and 13B are perspective views of the semiconductor device for explaining the shape of the n-type buffer layer in FIG. 10, in which FIG. 13A shows the case of dots (islands), and FIG. 13B shows the case of stripes.
In the figure, 3a is a dot-shaped n-type buffer layer, and 3b is a stripe-shaped n-type buffer layer.
In both cases, the X1 / W and Y1 / L ranges are set to the ranges described in FIGS. 6 and 7, so that the trade-off between high speed / low loss and soft recovery is ensured while ensuring the breakdown voltage. Can be improved. In each of the drawings of these embodiments, the active region portion is described and described. Usually, a breakdown voltage structure such as a guard ring, a field plate, or RESURF is formed on the outer periphery of the active region. A stopper region of a p-type region or a high-concentration n-type region and a stopper electrode thereon are formed at the outer peripheral edge of the chip. By providing this stopper region, the depletion layer can be terminated at an ideal position, so there is no problem even if the dot-shaped or striped n-type buffer layer is exposed on the side surface of the chip. For this reason, it is not necessary to take a special measure for ensuring the withstand voltage on the side surface of the chip.
[0057]
FIG. 14 is a perspective view of a principal part of a semiconductor device according to the fifth embodiment of the present invention, in which the n-type buffer layer of the first embodiment is applied to the drift layer of the diode having the MPS structure, and FIG. When the structure is a dot, FIG. 5B shows the case where the MPS structure is a stripe. In the figure, 1a is a p-type anode layer, and the junction between the surface of the first drift layer 2 and the anode electrode 6 sandwiched between the p-type anode layers is a Schottky junction.
[0058]
Due to the MPS structure, minority carriers from the anode side are reduced as compared with the case of FIG. Therefore, by setting the ranges of X1 / L and Y1 / W to the ranges described with reference to FIGS. 6 and 7, it is possible to achieve higher speed / lower loss and soft recovery than the first embodiment while ensuring the breakdown voltage. The trade-off can be improved.
[0059]
FIG. 15 is a perspective view of a principal part of a semiconductor device according to a sixth embodiment of the present invention, in which the island-shaped n-type buffer region shown in FIG. 13A is applied to the drift layer of an MPS structure diode. FIG. 4A shows a case where the MPS structure is a dot, and FIG. 4B shows a case where the MPS structure is a stripe.
Due to the MPS structure, minority carriers from the anode side are reduced as compared with the case of FIG. Therefore, by setting the ranges of X1 / L and Y1 / W to the ranges described with reference to FIGS. 6 and 7, while ensuring the withstand voltage, the higher speed / lower loss and soft recovery can be achieved than in the second embodiment. The trade-off can be improved.
[0060]
FIGS. 16 to 18 are perspective views of the principal part of the semiconductor device according to the seventh embodiment of the present invention, in which the stripe-shaped n-type buffer region shown in FIG. 13B is applied to the drift layer of the diode having the MPS structure. 16 shows the case where the MPS structure is a dot, FIG. 17 shows the case where the stripe of the n-type buffer layer and the stripe of the MPS structure are parallel, and FIG. 18 shows the case where the stripe of the n-type buffer layer and the stripe of the MPS structure are orthogonal to each other. is there. In FIG. 18, they are not necessarily orthogonal and may intersect at a predetermined angle.
[0061]
Due to the MPS structure, minority carriers from the anode side are reduced as compared with the case of FIG. Therefore, by setting the ranges of X1 / L and Y1 / W to the ranges described with reference to FIGS. 6 and 7, while ensuring the withstand voltage, the higher speed / lower loss and soft recovery can be achieved than in the second embodiment. In the following example, the drift layer of the diode having the SFD structure in which a thin p ⁻ layer (thin p-type anode layer 1c) is formed instead of the Schottky junction having the MPS structure, This is the case of the semiconductor device in which the n-type buffer layer of the example is formed. The p ^- a method for manufacturing a layer. As an anode electrode, an element that becomes a p-type acceptor, for example, Al, and an element of a semiconductor substrate, for example, a metal containing Si, Al-3% Si, Al-5% Si-0.5% Cu, or the like are used for sputtering or vacuum deposition. Form. Thereafter, heat treatment is performed in a hydrogen or nitrogen atmosphere. For example, when a Schottky barrier is formed of Al metal containing Si, a very shallow p layer can be formed on the surface layer, and the barrier can be made higher than that of Al alone. This is because the Al—Si metal contains several percent of Si, so that an epitaxial regrowth layer can be formed on the Si surface layer during the heat treatment, and Al is contained as an acceptor in the layer. When the heat treatment temperature is raised, the thickness of the regrowth layer increases, so that the effective Schottky barrier height increases accordingly. The temperature of the heat treatment is about 400 ° C. to 500 ° C. Further, when actually observed by SIMS or the like, it was confirmed that an epitaxial regrowth layer was formed with a thickness of about 120 mm, which was a p ⁻ layer containing about 10 ¹⁷ cm ⁻³ of Al (acceptor). The barrier height of the Schottky junction in which the thin p ⁻ layer is formed is about 10% higher than that without the p ⁻ layer, and the leakage current is reduced. In addition, since there is a p ⁻ layer, the on-voltage is reduced, and the trade-off between high speed / low loss and soft recovery can be improved.
[0062]
An embodiment in which the present invention is applied to a diode having an SFD structure having a Schottky junction in which this thin p ⁻ layer is formed will be described below.
FIG. 19 is a perspective view of the principal part of the semiconductor device according to the eighth embodiment of the present invention, in which the n-type buffer layer of the first embodiment is applied to the drift layer of the diode having the SFD structure, and FIG. When the structure is a dot, FIG. 5B shows the case where the SFD structure is a stripe.
[0063]
With the SFD structure, minority carriers from the anode side are reduced as compared with the case of FIG. Therefore, by setting the ranges of X1 / L and Y1 / W to the ranges described with reference to FIGS. 6 and 7, it is possible to achieve higher speed / lower loss and soft recovery than the first embodiment while ensuring the breakdown voltage. The trade-off can be improved.
[0064]
FIG. 20 is a perspective view of a main part of a semiconductor device according to a ninth embodiment of the present invention, in which the dot-like n-type buffer layer of the second embodiment is applied to the drift layer of the SFD structure diode. ) Shows a case where the SFD structure is a dot, and FIG. 8B shows a case where the SFD structure is a stripe.
By the SFD structure, minority carriers from the anode side are reduced as compared with the case of FIG. Therefore, by setting the ranges of X1 / L and Y1 / W to the ranges described with reference to FIGS. 6 and 7, while ensuring the withstand voltage, the higher speed / lower loss and soft recovery can be achieved than in the second embodiment. The trade-off can be improved.
[0065]
FIGS. 21 to 23 are perspective views of the principal part of the semiconductor device according to the tenth embodiment of the present invention, in which the stripe-shaped n-type buffer layer of the second embodiment is applied to the drift layer of the diode having the SFD structure. 21 shows a case where the SFD structure is a dot, FIG. 22 shows a case where the stripe of the n-type buffer layer and the stripe of the SFD structure are parallel, and FIG. 23 shows a case where the stripe of the n-type buffer layer and the stripe of the SFD structure are orthogonal. Note that in FIG. 23, they are not necessarily orthogonal, and may intersect at a predetermined angle.
[0066]
By the SFD structure, minority carriers from the anode side are reduced as compared with the case of FIG. Therefore, by setting the ranges of X1 / L and Y1 / W to the ranges described with reference to FIGS. 6 and 7, while ensuring the withstand voltage, the higher speed / lower loss and soft recovery can be achieved than in the second embodiment. The trade-off can be improved.
[0067]
FIG. 24 shows a semiconductor device in which an n-type buffer layer is formed at the bottom of a trench groove in the eleventh embodiment of the present invention. FIG. 24A shows the case where a trench is formed on the anode side. Is the case where a trench is formed on the cathode side.
This structure is formed by digging the trench 9 and forming the n-type buffer layer 3 at the bottom thereof, and then filling the trench 9 with an oxide film. By digging the trench 9 in this manner, the n-type buffer layer 3 can be formed in the n-type drift layer 8 without causing epi growth.
[0068]
Also in this case, by setting the ranges of X1 / L and Y1 / W to the ranges described with reference to FIGS. 6 and 7, high speed and low loss equivalent to those of the second embodiment and softening can be achieved while ensuring the breakdown voltage. The trade-off between recovery can be improved.
Furthermore, although not shown in the figure, by applying the buffer layer to the drift layer (high resistivity layer) of the thyristor or MOSFET parasitic diode, a trade-off between high speed / low loss and soft recovery is achieved. Can be improved.
[0069]
FIG. 26 is a fragmentary cross-sectional view of a semiconductor device according to a twelfth embodiment of the present invention.
The difference from FIG. 1 is that the n-type cathode layer 5 is formed by ion implantation, and its thickness is extremely thin, 1 μm or less, compared to several tens of μm in the case of FIG. In this way, by forming the n-type cathode layer 5 thinly, even if the introduction of the lifetime killer is suppressed, the breakdown voltage is ensured, and further, higher speed, lower loss and soft recovery are achieved than in FIG. The trade-off between can be improved.
[0070]
27 to 35 are sectional views showing the principal part manufacturing steps shown in the order of steps in the method of manufacturing a semiconductor device according to the thirteenth embodiment of the present invention. This figure shows the method of manufacturing the semiconductor device (FIG. 26) of the twelfth embodiment.
For example, the dose amount is 1 × 10 on the surface of a bulk wafer 49 (for example, an FZ wafer: a wafer manufactured by a floating zone method) having a specific resistance of 55 Ω-cm and later becomes the second n-type drift layer 4. ¹¹ cm ^-2 from 5 × 10 ¹¹ cm ^-2, ion implantation is performed 101 of n-type impurities 102 such as phosphorus or As in 100 keV (Fig. 27), then subjected heat treated (800 ° C. or higher), n ^- bulk ( An n-type buffer layer 3 having a concentration higher than that of the bulk wafer 49) is formed. At this time, the thickness of the n-type buffer layer 3 is about 5 μm (FIG. 28). Next, phosphorus is mixed to form an epitaxially grown crystal 48 (a single crystal grown epitaxially, which will later become the first n-type drift layer 2) at 55 Ω-cm and a thickness of about 60 μm (FIG. 29). . Then subjected to mirror finishing of the surface is performed to form a thermal oxide film, after patterning, ion implantation (3 hours at 1150 ° C.) (boron in 1 × 10 ¹³ cm ^-2 100keV) and thermal diffusion, A p-type anode layer 1 of about 5 μm is formed (FIG. 30). Thereafter, Al—Si is formed by sputtering and patterned to form the anode electrode 6 (FIG. 31). Further, after forming a protective film such as a nitride film (not shown), back grinding 103 is performed until the total thickness reaches about 120 μm (FIG. 32). Further, ion implantation 104 of n-type impurity 105 such as phosphorus is performed (FIG. 33), and low-temperature annealing is performed at a temperature (for example, about 400 ° C.) at which the quality of the Al—Si film forming the anode electrode 6 does not change. An n-type card layer 5 having a concentration of 1 × 10 ¹⁷ cm ⁻³ or more and a diffusion depth of about 0.5 μm is formed (FIG. 34). Finally, the cathode electrode 7 on the back side is formed (FIG. 35).
[0071]
In this manufacturing method, the manufacturing cost can be significantly reduced by using the semiconductor substrate 100 in which the epitaxially grown crystal 48 is formed once on the bulk wafer 49 which is an FZ wafer.
Further, by applying this manufacturing method to the semiconductor devices of the first to eleventh embodiments, an effect of reducing the manufacturing cost can be added. 36 (a) to 36 (g) are cross-sectional views showing the principal part manufacturing steps showing the method of manufacturing the semiconductor device according to the fourteenth embodiment of the present invention in the order of steps. In addition, (e) of the same figure is an impurity profile figure in sectional drawing of (d), (g) is an impurity profile figure in sectional drawing of (f).
[0072]
First, an epitaxially grown crystal 48 that becomes the n-type first drift layer 4 at 55 Ω-cm and about 55 μm is epitaxially grown on an n-type bulk wafer 49 (FIG. 5A) having a specific resistance of 0.02 Ω-cm or less (FIG. 5A). (B)). Then thickness 15μm or less (preferably 5 [mu] m), the n-type buffer layer 3 such that the maximum impurity concentration of 5 × 10 ¹⁴ cm ^-3 is formed by epitaxial growth (FIG. (C)). By setting the thickness and the maximum impurity concentration as described above, a decrease in breakdown voltage can be suppressed. Next, the n-type second drift layer 2 is similarly formed by epitaxial growth at 55 Ω-cm and about 60 μm ((d) in the figure). The surface of the semiconductor substrate thus formed is subjected to mirror treatment, etc., a thermal oxide film is formed, and after patterning, ion implantation (100 keV with an implantation amount of boron of 1 × 10 ¹³ cm ⁻² ) and thermal diffusion (at 1150 ° C.) 3 hours) to form a p-type anode layer 1 of about 5 μm. Thereafter, platinum is diffused at about 900 ° C., and then Al—Si is deposited and patterned by sputtering to form the anode electrode 6 (FIG. 5F). The surface of the n cathode layer 5 in contact with the cathode electrode 7 on the back surface is further formed with a shallow n-type impurity layer such as phosphorus or arsenic (about 0.5 μm) and a high concentration (surface concentration 10 ¹⁹ cm ⁻³ ). If so, good ohmic contact between the semiconductor substrate and the cathode electrode can be obtained. The epitaxial growth of (b) to (d) may be performed continuously, or a defect recovery process such as a surface cleaning process and a heat treatment may be performed between the epitaxial growth processes. In addition, by setting the second drift layer 2 to have a higher specific resistance (for example, 80 Ω-cm) than the first drift layer 4, the electric field strength at the pn junction of the anode layer can be relaxed, and a decrease in breakdown voltage can be suppressed. .
[0073]
FIGS. 37A to 37G are cross-sectional views showing the principal part manufacturing steps showing the method of manufacturing the semiconductor device according to the fifteenth embodiment of the present invention in the order of steps. In addition, (e) of the same figure is an impurity profile figure in sectional drawing of (d), (g) is an impurity profile figure in sectional drawing of (f).
First, an epitaxially grown crystal 48 serving as the n-type first drift layer 4 is epitaxially grown at 55 Ω-cm and 60 μm on an n-type bulk wafer 49 (FIG. 9A) having a specific resistance of 0.02 Ω-cm or less (FIG. (B)). Next, an n-type impurity such as phosphorus is ion-implanted into the epitaxially grown crystal 48 in the range of 1 × 10 ¹¹ cm ^{−2 to} 5 × 10 ¹¹ cm ⁻² ((c) in the figure). Thereafter, heat treatment is performed at 800 ° C. or higher in order to recover lattice defects generated during ion implantation. Thus, the n-type buffer layer 3 is formed. Note that, by setting the dose amount of ion implantation for forming the n-type buffer layer 3 to 5 × 10 ¹¹ cm ⁻² or less, it is possible to suppress a decrease in breakdown voltage. Next, surface cleaning is performed, and an n-type second drift layer 2 is similarly formed by epitaxial growth at 55 Ω-cm and 60 μm ((d) in the figure). The surface of the semiconductor substrate thus formed is subjected to mirror treatment, etc., a thermal oxide film is formed, and after patterning, ion implantation (100 keV with an implantation amount of boron of 1 × 10 ¹³ cm ⁻² ) and thermal diffusion (at 1150 ° C.) 3 hours) to form a p-type anode layer 1 of about 5 μm. Thereafter, platinum is diffused at about 900 ° C., and then Al—Si is deposited and patterned by sputtering to form the anode electrode 6 (FIG. 5F). The surface of the n cathode layer 5 in contact with the cathode electrode 7 on the back surface is further formed with a shallow n-type impurity layer such as phosphorus or arsenic (about 0.5 μm) and a high concentration (surface concentration 10 ¹⁹ cm ⁻³ ). If so, good ohmic contact between the semiconductor substrate and the cathode electrode can be obtained. In addition, by setting the second drift layer 2 to have a higher specific resistance (for example, 80 Ω-cm) than the first drift layer 4, the electric field strength at the pn junction of the anode layer can be relaxed, and a decrease in breakdown voltage can be suppressed. . 38 (a) to 38 (i) are cross-sectional views showing the principal part manufacturing steps showing the semiconductor device manufacturing method according to the sixteenth embodiment of the present invention in the order of steps. 2E is an impurity profile diagram in the sectional view of FIG. 3D, FIG. 2G is an impurity profile diagram in the sectional view of FIG. 1F, and FIG. 2I is a sectional view of FIG. It is an impurity profile figure.
[0074]
First, an epitaxially grown crystal 48 to be the n-type first drift layer 4 is formed on a bulk wafer 49 made of CZ or FZ of n-type and low specific resistance (0.02 Ω-cm), such as antimony (FIG. 5A), at 55 Ω-cm. And epitaxial growth at 120 μm ((b) in the figure). The concentration distribution at this time may be uniform as shown in (c). The surface of the semiconductor substrate thus formed is subjected to mirror surface treatment, a thermal oxide film is formed, and after patterning, ion implantation (boron is implanted at 100 keV with an implantation amount of 1 × 10 ¹³ cm ⁻² ) and thermal diffusion (1150 ° C., 3 hours) to form a p-type anode layer 1 of about 5 μm. Thereafter, Al—Si is formed by sputtering and patterned to form the anode electrode 6 (FIG. 4D). Next, light ions 107 are irradiated from the anode side. As light ions, helium ions, protons, deuterons, and the like are used. Here, helium ions were irradiated at 1 × 10 ¹² cm ⁻² and 24 MeV. By this light ion irradiation, a defect 108 is locally generated at a position of a desired depth ((f) in the figure). Thereafter, by performing heat treatment at 400 ° C. for 1 hour, not only the defects are recovered, but also the donor concentration in the region where the defects are localized increases, so-called light ion donor formation occurs, and the n-type buffer layer 3 is formed ((h) in the figure). In this manufacturing method, since the n-type buffer layer 3 can be formed in a step after the surface formation process of (d), it is possible to reduce costs by reducing the number of steps. 39 (a) to 39 (k) are cross-sectional views showing the principal part manufacturing steps showing the semiconductor device manufacturing method according to the seventeenth embodiment of the present invention in the order of steps. 2E is an impurity profile diagram in the sectional view of FIG. 3D, FIG. 2G is an impurity profile diagram in the sectional view of FIG. 1F, and FIG. 2I is a sectional view of FIG. It is an impurity profile figure, (k) is an impurity profile figure in sectional drawing of (j).
[0075]
First, an n-type high resistivity FZ bulk wafer 48a (FIG. 5A) such as phosphorus is used. The surface of the semiconductor substrate is mirror-finished, a thermal oxide film is formed, and after patterning, ion implantation (100 keV with boron implantation amount of 1 × 10 ¹³ cm ⁻² ) and thermal diffusion (1150 ° C., 3 hours) To form a p-type anode layer 1 of about 5 μm. Thereafter, Al—Si is deposited and patterned by sputtering to form the anode electrode 6 (FIG. 5B). Next, light ions 107 are irradiated from the anode side. As light ions, helium ions, protons, deuterons, and the like are used. Here, helium ions were irradiated at 1 × 10 ¹² cm ⁻² and 24 MeV. By this light ion irradiation, a defect 108 is locally generated at a position of a desired depth ((d) in the figure). Next, the cathode of the semiconductor substrate is back-ground so that the total thickness becomes about 120 μm ((f) in the figure). Further, ion implantation 109 of n-type impurity 110 such as phosphorus is performed ((h) in the figure). Thereafter, by performing heat treatment at 400 ° C. for 1 hour, a high concentration n-type cathode layer 49a is formed and not only the defects are recovered, but also the donor concentration in the region where the defects are localized increases. A so-called light ion donor is formed, and the n-type buffer layer 3 is formed ((j) in the figure). In this manufacturing method, since the n-type buffer layer 3 can be formed in a step after the surface formation process of (d), it is possible to reduce costs by reducing the number of steps.
[0076]
【The invention's effect】
According to the present invention, by forming an n-type buffer layer having a predetermined thickness at a predetermined position in the n-type drift layer, even if the n-type drift layer is thinned, soft recovery can be achieved, and withstand voltage can be reduced. While ensuring, the trade-off between high speed / low loss and soft recovery can be improved.
[0077]
In addition, by achieving soft recovery, a semiconductor device that hardly generates radiated electromagnetic noise can be obtained.
Furthermore, a low-cost semiconductor device can be manufactured by using a bulk wafer (for example, FZ wafer) and setting the number of times of epitaxial growth to one.
Reference [1] BJBaliga, "The Pinch Rectifier," IEEE Electron. Dev. Lett., ED-5, pp194, 1984. [2] M. Mori, et. Al., "A Novel Soft and Fast Recovery Diode ( SFD) with Thin P-layer Formed by Al-Si Electrode, "Proceedings of ISPSD'91, pp113-117, 1991. [3] M. Nemoto, et. Al.," An Advanced FWD Design Concept with Superior Soft Reverse Recovery Characteristics, "Proceedings of ISPSD2000, pp119-122, 2000. [4] BJBaliga," Power Semiconductor Devices, "PWS Publishing Company, 1996.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of an essential part of a semiconductor device according to a first embodiment of the present invention. FIG. 2 is a reverse recovery at room temperature between a pin diode of the present invention (product of the present invention) and a conventional pin diode (conventional product). FIG. 3 is a waveform diagram showing the change in carrier concentration during reverse recovery of the product of the present invention in the reverse recovery operation of FIG. 2, calculated by device simulation, where (a) is the electron concentration and (b) is the hole. FIG. 4 is a diagram showing the concentration of the carrier in reverse recovery in the conventional product of 115 μm (B) calculated by device simulation in the reverse recovery operation of FIG. 2, where (a) shows the electron concentration, FIG. 5B shows the hole concentration. FIG. 5 shows reverse recovery using the shortest distance X1 from the pn junction of the p-type anode layer and the n-type drift layer to the n-type buffer layer as a parameter in the product (A) of the present invention. Voltage / current wave Comparison diagram of FIG. 6]
Fig. 7 shows the change in the degree of soft recovery when the shortest distance X1 from the pn junction to the n-type buffer layer is changed with the distance index L as a reference.
FIG. 8 is a diagram showing the relationship between the value of Y1 / W and the element breakdown voltage BV.
FIG. 9 is a diagram showing the impurity profile of FIG. 1 when a reverse bias voltage is applied between the product of the present invention (Y1 / W = 1) having the same Y1 / W and the conventional product. FIG. 11 is a sectional view of the principal part of the semiconductor device according to the second embodiment of the present invention. FIG. 11 is a sectional view of the semiconductor device according to the third embodiment of the present invention. FIG. 13 shows a semiconductor device according to a fourth embodiment of the present invention, in which (a) is a cross-sectional view of an essential part and (b) is an impurity profile diagram. FIG. 13 is a perspective view of the semiconductor device illustrating the shape of the n-type buffer layer of FIG. 14A is a dot (island) case, and FIG. 14B is a stripe case. FIG. 14 shows a fifth embodiment of the present invention, in which the drift layer of the diode of the MPS structure is applied to the first embodiment. It is a principal part perspective view of the semiconductor device to which an n-type buffer layer is applied, (a) is M When the S structure is a dot, FIG. 15B is a diagram in the case where the MPS structure is a stripe. FIG. 15 shows a sixth embodiment of the present invention in which the dot-like n-type of the second embodiment is formed on the drift layer of the MPS structure diode. FIGS. 16A and 16B are perspective views of a main part of a semiconductor device to which a buffer layer is applied, in which FIG. 16A shows a case where the MPS structure is a dot, and FIG. 16B shows a case where the MPS structure is a stripe. FIG. 17 is a perspective view of a principal part of a semiconductor device in which the stripe-shaped n-type buffer layer of the second embodiment is applied to the drift layer of the diode having the MPS structure, and FIG. 17 is a diagram in the case where the MPS structure is a dot. FIG. 7 is a perspective view of a principal part of a semiconductor device in which the stripe-shaped n-type buffer layer of the second embodiment is applied to the drift layer of the MPS structure diode in the seventh embodiment, where the stripe of the n-type buffer layer and the stripe of the MPS structure are flat FIG. 18 is a perspective view of a main part of a semiconductor device according to a seventh embodiment of the present invention, in which the stripe-shaped n-type buffer layer of the second embodiment is applied to the drift layer of the diode having the MPS structure; FIG. 19 shows a case where the stripe of the n-type buffer layer and the stripe of the MPS structure are orthogonal to each other. FIG. 19 shows the eighth embodiment of the present invention, in which the n-type buffer layer of the first embodiment is applied to the drift layer of the SFD structure diode. FIGS. 20A and 20B are perspective views of a main part of a semiconductor device, in which FIG. 20A shows a case where the SFD structure is a dot, and FIG. 20B shows a case where the SFD structure is a stripe. 4A and 4B are perspective views of the main part of the semiconductor device in which the dot-shaped n-type buffer layer of the second embodiment is applied to the drift layer of FIG. 5A, where the SFD structure is a dot, and FIG. Figure [Fig. 2 1 is a perspective view of a principal part of a semiconductor device according to a tenth embodiment of the present invention in which a stripe n-type buffer layer of the second embodiment is applied to a drift layer of a diode having an SFD structure, where the SFD structure is a dot. FIG. 22 is a perspective view of a principal part of a semiconductor device according to a tenth embodiment of the present invention, in which the stripe-shaped n-type buffer layer of the second embodiment is applied to the drift layer of a diode having an SFD structure. FIG. 23 shows the case where the stripe of the buffer layer and the stripe of the SFD structure are parallel to each other. FIG. 23 shows the tenth embodiment of the present invention, in which the stripe-shaped n-type buffer layer of the second embodiment is applied to the drift layer of the SFD structure diode. FIG. 24 is a perspective view of the principal part of the semiconductor device in which the stripe of the n-type buffer layer and the stripe of the SFD structure are orthogonal to each other. FIG. 24 shows an n-type buffer layer according to the eleventh embodiment of the present invention. FIG. 25 shows a semiconductor device formed at the bottom of a wrench groove, where (a) shows a case where a trench is formed on the anode side, and (b) shows a case where a trench is formed on the cathode side. FIG. 26 is a sectional view of the principal part of the semiconductor device according to the twelfth embodiment of the present invention. FIG. 27 is a sectional view of the essential part of the semiconductor device according to the thirteenth embodiment of the present invention. FIG. 29 is a cross-sectional view showing a main part manufacturing process of a semiconductor device according to a thirteenth embodiment of the present invention, continued from FIG. 29; 30 is a cross-sectional view of the main part manufacturing process of the semiconductor device according to the thirteenth embodiment of the present invention, following FIG. 29. FIG. 31 is the main part manufacturing process of the semiconductor device according to the thirteenth embodiment of the present invention, following FIG. Sectional view [FIG. 32] The present invention continued from FIG. FIG. 33 is a cross-sectional view of the principal part manufacturing process of the semiconductor device according to the thirteenth embodiment. FIG. 33 is a cross-sectional view of the main part manufacturing process of the semiconductor device according to the thirteenth embodiment of the invention. FIG. 35 is a cross-sectional view of the main part manufacturing process of the semiconductor device according to the thirteenth embodiment of the present invention. FIG. 35 is a cross-sectional view of main part manufacturing process of the semiconductor device according to the thirteenth embodiment of the present invention. It is a figure which shows the principal part manufacturing process of the semiconductor device which becomes 14th Example of this invention, (a)-(d), (f) is sectional drawing of each process, (e) is (d). FIG. 37 is an impurity profile diagram in a sectional view, and FIG. 37 (g) is a diagram showing a main part manufacturing process of a semiconductor device according to a fifteenth embodiment of the present invention. , (A) to (d), (f) are sectional views in each step, and (e) is a sectional view of (d). FIG. 38 is an impurity profile diagram, and FIG. 38 (g) is a diagram showing an essential part manufacturing process of a semiconductor device according to a sixteenth embodiment of the present invention; , (B), (d), (f), (h) are cross-sectional views in each step, (c) is an impurity profile diagram in the cross-sectional view of (b), and (e) is (d ) Is an impurity profile diagram in the sectional view of FIG. 39, (g) is an impurity profile diagram in the sectional view of (f), and (i) is an impurity profile diagram in the sectional view of (h). It is a figure which shows the principal part manufacturing process of the semiconductor device which becomes 17th Example of invention, (a), (b), (d), (f), (h), (j) is a cross section in each process (C) is an impurity profile diagram in the sectional view of (b), (e) is an impurity profile diagram in the sectional view of (d), g) is an impurity profile diagram in the sectional view of (f), (i) is an impurity profile diagram in the sectional view of (h), and (k) is an impurity profile diagram in the sectional view of (j). [Explanation of symbols]
1 p-type anode layer
1a p-type anode layer (dot)
1b p-type anode layer (stripe)
1c p-type anode layer (thin layer)
2 First n-type drift layer
3 n-type buffer layer
3a n-type buffer layer (dot)
3b n-type buffer layer (stripe)
4 Second n-type drift layer
5 n-type cathode layer
6 Anode electrode
7 Cathode electrode
8 n-type drift layer
9 Trench 31 n-type buffer layer (high concentration)
32 n-type buffer layer (low concentration)
48 Epitaxial growth crystal 49 Bulk wafer 100 Semiconductor substrate 101, 104, 109 Ion implantation 102, 105, 110 N-type impurity 103 Back grind 107 Light ion 108 Defect
Shortest distance from X1 pn junction to n-type buffer layer
Width of Y1 n-type buffer layer
A Anode terminal
K cathode terminal

Claims

A step of ion-implanting a first conductivity type impurity into one main surface of a bulk wafer to be a first conductivity type first drift layer to form a buffer layer having a higher concentration than the first drift layer; Forming a first conductivity type second drift layer having a lower concentration than the buffer layer by epitaxial growth; and implanting a second conductivity type impurity into the second drift layer to form an anode layer. Forming an anode electrode on the anode layer; back-grinding the other main surface of the bulk wafer; removing the bulk wafer having a predetermined depth from the surface; and the back-grinded bulk wafer. Forming a cathode layer by ion-implanting a first conductivity type impurity ion having a concentration higher than that of the first drift layer on the surface of the first drift layer; and a cathode electrode on the cathode layer The method of manufacturing a semiconductor device which comprises the step of forming.

The ion implantation amount of ion implantation for forming the buffer layer is 5 × 10 ¹¹¹¹ cm ^-2-2 The method for manufacturing a semiconductor device according to claim 1, wherein: