KR102561794B1

KR102561794B1 - Printed circuit board and method of manufacturing the same

Info

Publication number: KR102561794B1
Application number: KR1020220179405A
Authority: KR
Inventors: 김영헌; 정율교; 김병문; 조형진
Original assignee: 주식회사 코리아써키트
Priority date: 2022-01-12
Filing date: 2022-12-20
Publication date: 2023-08-01
Also published as: KR20230109087A

Abstract

실시 예에 따른 인쇄회로기판은 제1 빌드업 절연층; 상기 제1 빌드업 절연층 상에 배치된 제1 배선층; 및 상기 제1 빌드업 절연층을 관통하며, 상기 제1 배선층과 연결된 비아층을 포함하고, 상기 제1 빌드업 절연층은 레진 및 상기 레진 내에 배치된 복수의 필러들을 포함하고, 상기 제1 배선층은 상기 복수의 필러들과 접촉하지 않고, 상기 비아층은 상기 복수의 필러들 중 적어도 하나의 필러와 접촉한다.A printed circuit board according to an embodiment includes a first build-up insulating layer; a first wiring layer disposed on the first build-up insulating layer; and a via layer penetrating the first buildup insulating layer and connected to the first wiring layer, wherein the first buildup insulating layer includes a resin and a plurality of pillars disposed in the resin, and the first wiring layer does not contact the plurality of pillars, and the via layer contacts at least one of the plurality of pillars.

Description

Printed circuit board and its manufacturing method {PRINTED CIRCUIT BOARD AND METHOD OF MANUFACTURING THE SAME}

실시 예는 인쇄회로기판 및 이의 제조 방법에 관한 것이다.The embodiment relates to a printed circuit board and a manufacturing method thereof.

인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로 라인 패턴을 형성한 것이다. 인쇄회로기판은 반도체 소자가 실장되기 이전의 기판을 의미한다. A printed circuit board (PCB) is one in which circuit line patterns are formed on an electrically insulating substrate with a conductive material such as copper. The printed circuit board refers to a board before a semiconductor device is mounted thereon.

한편, 최근의 인쇄회로기판은 전자기기의 발전과 복잡한 기능의 요구에 따라 고밀도화, 고기능화, 소형화 및 박막화 등이 요구된다. 이러한 이유로 다층 인쇄회로기판이 각광받고 있다.On the other hand, recent printed circuit boards are required to have high density, high functionality, miniaturization and thinning according to the development of electronic devices and the demand for complex functions. For this reason, multilayer printed circuit boards are in the limelight.

다층 인쇄회로기판은 절연층을 순차적으로 적층하면서 절연층의 표면에 에스에이피(SAP; semi-additive process) 공법 또는 앰에스에이피(MSAP; modified semi-additive process) 공법 등을 적용하여 회로 패턴을 형성하여 제조된다. 이때, 회로 패턴의 선폭을 미세화하기 위해 SAP 공법이 주로 사용되고 있다. 상기 SAP 공법은 절연층의 표면에 시드층을 형성하고 상기 시드층을 토대로 전해도금을 진행하여 회로 패턴을 형성하는 공법을 의미한다.The multi-layer printed circuit board forms a circuit pattern by sequentially stacking insulating layers and applying a semi-additive process (SAP) method or a modified semi-additive process (MSAP) method to the surface of the insulating layer. It is manufactured by At this time, the SAP method is mainly used to refine the line width of the circuit pattern. The SAP method refers to a method of forming a circuit pattern by forming a seed layer on the surface of an insulating layer and proceeding with electroplating based on the seed layer.

이때, 다층 기판을 제조하는 공정에서 절연층 상에 미세 패턴을 형성하기 위해서는 상기 절연층과 상기 회로 패턴(보다 명확하게는, 시드층) 사이의 밀착력이 중요하다. 따라서, 선행 특허문헌 1과 같은 종래 기술에서는 상기 시드층을 형성하기 이전에 디스미어 공정을 진행하여 상기 절연층의 표면에 일정 수준의 표면 조도를 부여하고 있다.At this time, in order to form a fine pattern on the insulating layer in the process of manufacturing the multi-layer board, adhesion between the insulating layer and the circuit pattern (more specifically, the seed layer) is important. Therefore, in the prior art such as Prior Patent Document 1, a desmear process is performed before forming the seed layer to impart a certain level of surface roughness to the surface of the insulating layer.

그러나 최근의 상기 절연층은 두께가 얇아지면서 이의 내부에 배치된 필러의 함량이 높아지고 있으며, 상기 디스미어 공정으로는 상기 절연층의 표면에 균일한 표면 조도를 부여하기 어려울 수 있다. 이에 따라, 상기 절연층과 상기 회로 패턴 사이의 밀착력이 저하될 수 있고, 이에 의해 상기 회로 패턴이 상기 절연층으로부터 박리되는 기계적 신뢰성 및/또는 전기적 신뢰성 문제가 발생하고 있다. However, recently, as the thickness of the insulating layer becomes thinner, the content of the filler disposed therein increases, and it may be difficult to impart a uniform surface roughness to the surface of the insulating layer by the desmear process. Accordingly, adhesion between the insulating layer and the circuit pattern may deteriorate, and as a result, mechanical reliability and/or electrical reliability problems arise in that the circuit pattern is separated from the insulating layer.

이에 따라, 절연층의 표면에 균일한 표면 조도를 부여할 수 있는 새로운 공법이 요구되고 있다.Accordingly, a new method capable of imparting a uniform surface roughness to the surface of the insulating layer is required.

(특허문헌 1) KR 10-2010-0010169 A (Patent Document 1) KR 10-2010-0010169 A

실시 예에서는 절연층의 상면에 균일한 표면 조도를 부여할 수 있는 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.In an embodiment, a printed circuit board capable of imparting a uniform surface roughness to an upper surface of an insulating layer and a manufacturing method thereof are provided.

또한, 실시 예에서는 절연층과 배선층 간의 밀착력을 향상시킬 수 있는 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.In addition, in the embodiment, a printed circuit board capable of improving adhesion between an insulating layer and a wiring layer and a manufacturing method thereof are provided.

또한, 실시 예는 고주파수 대역을 사용하는 통신 시스템에 적용 가능한 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.In addition, the embodiment is to provide a printed circuit board applicable to a communication system using a high frequency band and a manufacturing method thereof.

또한, 상기 제1 빌드업 절연층의 상면에는 복수의 제1 리세스가 형성된다.In addition, a plurality of first recesses are formed on an upper surface of the first build-up insulating layer.

또한, 상기 제1 배선층은 상기 복수의 제1 리세스 내에 배치된 복수의 제1 돌기를 포함하며, 상기 복수의 제1 돌기의 폭, 두께 및 간격 각각은 상기 복수의 제1 리세스의 폭, 깊이, 및 간격 각각에 대응한다.In addition, the first wiring layer includes a plurality of first protrusions disposed in the plurality of first recesses, and each of a width, a thickness, and an interval of the plurality of first protrusions is a width of the plurality of first recesses; Corresponds to depth and spacing, respectively.

또한, 상기 인쇄회로기판은 상기 제1 빌드업 절연층 상에 배치된 제2 빌드업 절연층을 더 포함하고, 상기 복수의 제1 리세스의 일부에는 상기 제1 배선층의 상기 제1 돌기가 배치되고, 상기 제2 빌드업 절연층은 상기 복수의 제1 리세스의 나머지 일부 내에 배치된 제2 돌기를 포함한다.The printed circuit board further includes a second build-up insulating layer disposed on the first build-up insulating layer, and the first protrusion of the first wiring layer is disposed in a portion of the plurality of first recesses. and the second build-up insulating layer includes second protrusions disposed in remaining portions of the plurality of first recesses.

또한, 상기 복수의 제1 리세스 각각의 깊이, 상기 복수의 제1 돌기 각각의 두께 및 상기 복수의 제2 돌기 각각의 두께는 0.05㎛ 내지 0.5㎛의 범위를 만족한다.In addition, the depth of each of the plurality of first recesses, the thickness of each of the plurality of first projections, and the thickness of each of the plurality of second projections satisfy a range of 0.05 μm to 0.5 μm.

또한, 상기 복수의 제1 리세스, 상기 복수의 제1 돌기 및 상기 복수의 제2 돌기 각각의 폭은, 0.05㎛ 내지 0.5㎛의 범위를 만족한다.In addition, a width of each of the plurality of first recesses, the plurality of first protrusions, and the plurality of second protrusions satisfies a range of 0.05 μm to 0.5 μm.

또한, 상기 복수의 제1 리세스, 상기 복수의 제1 돌기 및 상기 복수의 제2 돌기 각각의 간격은, 0.05㎛ 내지 0.5㎛의 범위를 만족한다.In addition, a distance between each of the plurality of first recesses, the plurality of first protrusions, and the plurality of second protrusions satisfies a range of 0.05 μm to 0.5 μm.

또한, 상기 비아층의 측면의 표면 조도는, 상기 제1 배선층의 하면의 표면 조도와 다르다.In addition, the surface roughness of the side surface of the via layer is different from the surface roughness of the lower surface of the first wiring layer.

또한, 상기 인쇄회로기판은 상기 제1 빌드업 절연층의 하면에 배치된 제2 배선층을 더 포함하고, 상기 제2 배선층은 상기 비아층과 수직으로 중첩된 제2 리세스를 포함하고, 상기 비아층은 상기 제2 리세스 내에 배치되고, 폭이 증가하는 확장부를 포함한다.In addition, the printed circuit board further includes a second wiring layer disposed on a lower surface of the first build-up insulating layer, the second wiring layer includes a second recess vertically overlapping the via layer, and the via A layer is disposed within the second recess and includes an extension of increasing width.

한편, 실시 예에 따른 인쇄회로기판의 제조 방법은 제1 절연층 상에 제1 빌드업 절연층을 적층하는 단계; 상기 제1 빌드업 절연층 상에 돌기부를 포함하는 전사층을 위치시키는 단계; 상기 전사층을 상기 제1 빌드업 절연층의 상면에 부착하는 단계; 및 상기 전사층을 에칭으로 제거하여 상기 전사층의 상기 돌기부에 대응하는 복수의 제1 리세스를 상기 제1 빌드업 절연층의 상면에 형성하는 단계;를 포함한다.Meanwhile, a method of manufacturing a printed circuit board according to an embodiment includes laminating a first build-up insulating layer on a first insulating layer; positioning a transfer layer including protrusions on the first build-up insulating layer; attaching the transfer layer to an upper surface of the first build-up insulating layer; and forming a plurality of first recesses corresponding to the protrusions of the transfer layer on an upper surface of the first build-up insulating layer by removing the transfer layer by etching.

또한, 상기 복수의 제1 리세스 각각의 깊이는 0.05㎛ 내지 0.5㎛의 범위를 만족한다.In addition, a depth of each of the plurality of first recesses satisfies a range of 0.05 μm to 0.5 μm.

또한, 상기 인쇄회로기판의 제조 방법은 상기 전사층을 에칭으로 제거하기 전에 상기 전사층 및 상기 제1 빌드업 절연층을 관통하는 비아 홀을 형성하는 단계; 상기 전사층을 제거한 후에 상기 제1 빌드업 절연층의 상면과 상기 비아 홀의 내벽에 도금 시드층을 형성하는 단계; 상기 도금 시드층 상에 개구부를 포함하는 드라이 필름을 형성하는 단계; 상기 드라이 필름의 개구부와 상기 비아 홀을 채우는 전해 도금층을 형성하는 단계; 상기 드라이 필름을 제거하는 단계; 및 상기 전해 도금층과 수직으로 중첩되지 않는 상기 도금 시드층의 일부를 제거하여 상기 비아 홀 내에 배치된 비아층 및 상기 제1 빌드업 절연층 상에 배치된 제1 배선층을 형성하는 단계;를 더 포함한다.In addition, the manufacturing method of the printed circuit board may include forming a via hole penetrating the transfer layer and the first build-up insulating layer before removing the transfer layer by etching; forming a plating seed layer on an upper surface of the first build-up insulating layer and an inner wall of the via hole after removing the transfer layer; forming a dry film including an opening on the plating seed layer; forming an electrolytic plating layer filling the opening of the dry film and the via hole; removing the dry film; and forming a via layer disposed in the via hole and a first wiring layer disposed on the first buildup insulating layer by removing a portion of the plating seed layer that does not vertically overlap the electrolytic plating layer. do.

또한, 상기 도금 시드층은 상기 제1 빌드업 절연층의 상면에 구비된 상기 복수의 제1 리세스의 프로파일을 따라 형성되며, 상기 제1 배선층은 상기 복수의 제1 리세스에 대응하는 복수의 제1 돌기를 포함한다.In addition, the plating seed layer is formed along the profile of the plurality of first recesses provided on the upper surface of the first build-up insulating layer, and the first wiring layer has a plurality of recesses corresponding to the plurality of first recesses. It includes a first protrusion.

또한, 상기 인쇄회로기판의 제조 방법은 상기 제1 빌드업 절연층을 적층하기 전에 상기 제1 절연층 상에 제2 배선층을 형성하는 단계를 더 포함하고, 상기 제2 배선층의 상면에는 상기 전사층의 제거 시에 제2 리세스가 형성되고, 상기 비아층은 상기 제2 배선층의 상기 제2 리세스 내에 배치된 확장부를 포함한다.In addition, the method of manufacturing the printed circuit board further includes forming a second wiring layer on the first insulating layer before laminating the first build-up insulating layer, and the transfer layer is formed on an upper surface of the second wiring layer. A second recess is formed upon removal of the via layer, and the via layer includes an extension disposed in the second recess of the second wiring layer.

또한, 상기 인쇄회로기판의 제조 방법은 상기 제1 빌드업 절연층 및 상기 제1 배선층 상에 제2 빌드업 절연층을 적층하는 단계를 더 포함하고, 상기 제2 빌드업 절연층은 상기 제1 빌드업 절연층의 상면과 접촉하며 상기 제1 빌드업 절연층의 상기 제1 리세스에 대응하는 복수의 제2 돌기를 포함한다.The method of manufacturing the printed circuit board may further include stacking a second buildup insulating layer on the first buildup insulating layer and the first wiring layer, wherein the second buildup insulating layer comprises the first buildup insulating layer. and a plurality of second protrusions contacting an upper surface of the build-up insulating layer and corresponding to the first recess of the first build-up insulating layer.

또한, 상기 제1 빌드업 절연층은 레진 및 상기 레진 내에 배치된 복수의 필러를 포함하고, 상기 제1 배선층은 상기 복수의 필러들과 접촉하지 않고, 상기 비아층은 상기 복수의 필러들 중 적어도 하나의 필러와 접촉한다.In addition, the first build-up insulating layer includes a resin and a plurality of pillars disposed in the resin, the first wiring layer does not contact the plurality of pillars, and the via layer has at least one of the plurality of pillars. Contact with one filler.

실시 예는 제1 빌드업 절연층의 상면에 균일한 폭, 간격 및 깊이를 가진 복수의 제1 리세스가 형성된다. 상기 복수의 제1 리세스는 상기 제1 빌드업 절연층의 상면에 구비되고, 이에 따라 제1 배선층의 하면 및 제2 빌드업 절연층의 하면과 각각 접촉한다.In the embodiment, a plurality of first recesses having uniform widths, intervals, and depths are formed on the upper surface of the first build-up insulating layer. The plurality of first recesses are provided on an upper surface of the first build-up insulating layer, and thus contact a lower surface of the first wiring layer and a lower surface of the second build-up insulating layer, respectively.

이에 따라, 상기 제1 배선층의 하면에는 상기 제1 리세스에 대응하는 제1 돌기가 형성된다. 또한, 상기 제2 빌드업 절연층의 하면에는 상기 제1 리세스에 대응하는 제2 돌기가 형성된다.Accordingly, a first protrusion corresponding to the first recess is formed on a lower surface of the first wiring layer. In addition, a second protrusion corresponding to the first recess is formed on a lower surface of the second build-up insulating layer.

이때, 상기 복수의 제1 리세스들은 상기 제1 빌드업 절연층의 상면에 균일하게 형성된다. 따라서, 상기 제1 돌기는 상기 제1 배선층의 하면에 균일하게 형성된다. 또한, 상기 제2 돌기는 상기 제2 빌드업 절연층의 하면에 균일하게 형성된다.In this case, the plurality of first recesses are uniformly formed on the upper surface of the first build-up insulating layer. Thus, the first protrusions are uniformly formed on the lower surface of the first wiring layer. In addition, the second protrusion is uniformly formed on the lower surface of the second build-up insulating layer.

따라서, 실시 예는 상기 제1 빌드업 절연층과 상기 제2 빌드업 절연층 사이의 밀착력을 향상시킬 수 있다.Accordingly, the embodiment may improve adhesion between the first build-up insulating layer and the second build-up insulating layer.

또한, 실시 예는 상기 제1 빌드업 절연층과 상기 제1 배선층 사이의 밀착력을 향상시킬 수 있다. 따라서, 실시 예는 상기 제1 배선층 및 상기 제2 빌드업 절연층이 상기 제1 빌드업 절연층으로부터 박리되는 문제를 해결할 수 있다. 이를 통해 실시 예는 인쇄회로기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.In addition, the embodiment may improve adhesion between the first build-up insulating layer and the first wiring layer. Therefore, the embodiment can solve the problem that the first wiring layer and the second buildup insulating layer are separated from the first buildup insulating layer. Through this, the embodiment can improve physical reliability and electrical reliability of the printed circuit board.

또한, 실시 예는 상기 제1 빌드업 절연층의 상면에 균일한 제1 리세스들이 형성되도록 하며, 이에 따라 상기 제1 빌드업 절연층의 상면에 형성되는 도금 시드층의 두께를 균일하게 할 수 있다.In addition, the embodiment allows uniform first recesses to be formed on the upper surface of the first build-up insulating layer, and accordingly, the thickness of the plating seed layer formed on the upper surface of the first build-up insulating layer can be made uniform. there is.

따라서, 실시 예는 상기 도금 시드층 상에 형성되는 전해 도금층의 도금 편차를 최소화할 수 있고, 이를 통해 복수의 배선층들이 서로 동일한 두께를 가지도록 할 수 있다. 따라서, 실시 예는 인쇄회로기판의 전기적 특성을 향상시킬 수 있다.Therefore, according to the embodiment, it is possible to minimize the plating deviation of the electrolytic plating layer formed on the plating seed layer, and through this, a plurality of wiring layers can have the same thickness as each other. Therefore, the embodiment can improve the electrical characteristics of the printed circuit board.

또한, 상기 제1 리세스의 깊이, 상기 제1 돌기의 두께 및 상기 제2 돌기의 두께 각각은, 0.05㎛ 내지 0.5㎛의 범위를 가진다. 이에 따라, 실시 예는 상기 제1 리세스를 형성하기 위해 사용한 전사층의 일부가 제거되지 않는 문제를 해결할 수 있고, 이를 통해 전기적 쇼트와 같은 전기적 신뢰성을 향상시킬 수 있다.In addition, each of the depth of the first recess, the thickness of the first protrusion and the thickness of the second protrusion has a range of 0.05 μm to 0.5 μm. Accordingly, the embodiment can solve the problem that a part of the transfer layer used to form the first recess is not removed, and through this, electrical reliability such as an electrical short circuit can be improved.

또한, 실시 예는 상기 제1 돌기의 두께에 대응하게 상기 제1 배선층의 표면 조도를 낮출 수 있고, 이를 통해 상기 제1 배선층을 통해 전달되는 신호의 전송 손실을 최소화할 수 있다.In addition, according to the embodiment, surface roughness of the first wiring layer may be lowered to correspond to the thickness of the first protrusion, thereby minimizing transmission loss of a signal transmitted through the first wiring layer.

또한, 실시 예는 상기 전사층의 에칭 시에 상기 제2 배선층 상에 일정 깊이의 제2 리세스가 형성되도록 할 수 있다. 이를 통해, 실시 예는 상기 제1 빌드업 절연층을 관통하는 비아층의 일부가 상기 제2 리세스 내에 배치되도록 할 수 있고, 이를 통해 상기 비아층과 상기 제1 빌드업 절연층 사이의 밀착력을 향상시킬 수 있다. Also, according to the embodiment, a second recess having a predetermined depth may be formed on the second wiring layer during etching of the transfer layer. Through this, in the embodiment, a portion of the via layer penetrating the first build-up insulating layer may be disposed in the second recess, thereby increasing the adhesion between the via layer and the first build-up insulating layer. can improve

도 1은 비교 예의 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 단면도이다.
도 2는 도 1의 빌드-업 절연층의 표면 조도를 설명하기 위한 도면이다.
도 3은 실시 예에 따른 인쇄회로기판을 나타낸 단면도이다.
도 4는 도 3의 일부 영역을 확대한 확대도이다.
도 5는 제1 실시 예에 따른 제1 계면 및 제2 계면을 나타낸 도면이다.
도 6은 제2 실시 예에 따른 제1 계면 및 제2 계면을 나타낸 도면이다.
도 7은 제3 실시 예에 따른 제1 계면 및 제2 계면을 나타낸 도면이다.
도 8 내지 21은 실시 예에 따른 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.1 is a cross-sectional view showing a manufacturing method of a printed circuit board of a comparative example in the order of steps.
FIG. 2 is a view for explaining the surface roughness of the build-up insulating layer of FIG. 1 .
3 is a cross-sectional view showing a printed circuit board according to an embodiment.
FIG. 4 is an enlarged view in which a partial area of FIG. 3 is enlarged.
5 is a view showing a first interface and a second interface according to the first embodiment.
6 is a view showing a first interface and a second interface according to a second embodiment.
7 is a view showing a first interface and a second interface according to a third embodiment.
8 to 21 are diagrams showing a manufacturing method of a printed circuit board according to an embodiment in process order.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여, 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings. Prior to this, the terms or words used in this specification and claims should not be construed as being limited to the usual or dictionary meaning, and the inventor appropriately uses the concept of the term in order to explain his/her invention in the best way. Based on the principle that it can be defined, it should be interpreted as meaning and concept consistent with the technical spirit of the present invention.

따라서 본 명세서에 기재된 실시 예와 도면에 도시된 구성은 본 발명의 가장 바람직한 실시 예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원 시점에서 이들은 대체할 수 있는 균등한 변형 예들이 있을 수 있음을 이해하여야 한다.Therefore, the embodiments described in this specification and the configurations shown in the drawings are only the most preferred embodiments of the present invention, and do not represent all of the technical spirit of the present invention, so at the time of the present application, they are equivalent modifications that can be replaced. It should be understood that there may be examples.

본 실시 예를 설명하기 이전에 비교 예의 인쇄회로기판의 제조 방법에 대해 설명하기로 한다.Before describing the present embodiment, a method of manufacturing a printed circuit board of a comparative example will be described.

도 1은 비교 예의 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 단면도이고, 도 2는 도 1의 빌드-업 절연층의 표면 조도를 설명하기 위한 도면이다.1 is a cross-sectional view showing a manufacturing method of a printed circuit board of a comparative example in process order, and FIG. 2 is a view for explaining the surface roughness of the build-up insulating layer of FIG. 1 .

도 1의 (a)를 참조하면, 비교 예의 인쇄회로기판은 코어 타입의 코어 기판이다. 이에 따라, 비교 예는 코어 기판의 내층을 제조하는 공정을 진행한다. 구체적으로, 비교 예는 코어층(10)을 준비하는 공정, 상기 코어층(10)을 관통하는 관통 홀을 형성하는 공정, 상기 관통 홀의 내벽에 비아층(30)을 형성하는 공정, 플러깅 잉크를 이용하여 상기 비아층(30)과 접촉하면서 상기 관통 홀을 충진하는 충진제(40)를 형성하는 공정, 및 상기 비아층(30)을 통해 서로 전기적으로 연결된 배선층(20)을 상기 코어층(10)의 상면 및 하면에 각각 형성하는 공정을 진행한다.Referring to (a) of FIG. 1 , the printed circuit board of the comparative example is a core type core board. Accordingly, the comparative example proceeds with a process of manufacturing the inner layer of the core substrate. Specifically, the comparative example includes a process of preparing the core layer 10, a process of forming a through hole penetrating the core layer 10, a process of forming a via layer 30 on the inner wall of the through hole, and a plugging ink A process of forming a filler 40 that fills the through hole while in contact with the via layer 30 using the via layer 30, and wiring layers 20 electrically connected to each other through the via layer 30 to form the core layer 10 The process of forming on the upper and lower surfaces of the

또한, 도 1의 (b)를 참조하면, 상기 내층의 제조가 완료되면, 비교 예는 상기 코어층(10)의 상하 각각에 빌드업 절연층(50)을 적층하는 공정을 진행한다.In addition, referring to FIG. 1(b) , when the manufacture of the inner layer is completed, in the comparative example, a process of stacking build-up insulating layers 50 on top and bottom of the core layer 10 is performed.

또한, 도 1의 (c)를 참조하면, 상기 빌드업 절연층(50)이 적층되면, 비교 예는 디스미어 공정을 진행하여 상기 빌드업 절연층(50)의 표면(50S)에 일정 수준의 표면 조도를 부여하는 공정을 진행한다. 상기 표면 조도를 부여하는 공정은 상기 빌드업 절연층(50)과 시드 금속층 사이의 밀착력 향상시키기 위해 진행된다.In addition, referring to (c) of FIG. 1 , when the build-up insulating layer 50 is laminated, the comparative example proceeds with a desmear process to form a certain level on the surface 50S of the build-up insulating layer 50. A process of imparting surface roughness is performed. The process of imparting the surface roughness is performed to improve adhesion between the build-up insulating layer 50 and the seed metal layer.

상기 디스미어 공정은 상기 빌드업 절연층(50)의 과 경화(over cure) 상태 또는 예비 경화(pre cure) 상태에서 진행될 수 있다. The desmear process may be performed in an over-cured state or a pre-cured state of the build-up insulating layer 50 .

이때, 상기 빌드업 절연층(50)의 과 경화 상태에서 상기 디스미어 공정이 진행되는 경우, 상기 디스미어 공정에서의 상기 빌드업 절연층(50)의 에칭량이 감소하고, 이에 의해, 상기 빌드업 절연층(50)의 표면에 목표 범위보다 낮은 표면 조도가 부여될 수 있다. 이로 인해, 상기 빌드업 절연층(50)과 상기 시드 금속층 사이의 밀착력이 저하될 수 있고, 상기 시드 금속층을 포함하는 배선층이 상기 빌드업 절연층(50)으로부터 박리되는 문제가 발생할 수 있다.At this time, when the desmear process proceeds in an overhardened state of the build-up insulating layer 50, the amount of etching of the build-up insulating layer 50 in the desmear process is reduced, whereby the build-up A surface roughness lower than a target range may be imparted to the surface of the insulating layer 50 . As a result, adhesion between the buildup insulating layer 50 and the seed metal layer may decrease, and a problem in that the wiring layer including the seed metal layer may be separated from the buildup insulating layer 50 may occur.

또한, 상기 빌드업 절연층(50)의 예비 경화 상태에서 상기 디스미어 공정이 진행되는 경우, 상기 디스미어 공정에서의 상기 빌드업 절연층(50)의 에칭량이 증가하고 이로 인해 상기 빌드업 절연층(50)의 표면에 목표 범위를 초과한 표면 조도가 부여될 수 있다.In addition, when the desmear process proceeds in the pre-curing state of the build-up insulating layer 50, the etching amount of the build-up insulating layer 50 increases in the desmear process, thereby increasing the build-up insulating layer A surface roughness exceeding a target range may be imparted to the surface of (50).

예를 들어, 상기 예비 경화 상태에서 상기 빌드업 절연층(50)의 표면에 부여되는 표면 조도(Ra)는 2㎛ 내지 5㎛ 수준이다. 이때, 상기 빌드업 절연층(50)의 표면에 부여되는 표면 조도(Ra)가 2㎛를 초과하는 경우, 상기 빌드업 절연층(50)의 표면의 전체 영역에 균일한 두께의 시드 금속층이 형성되지 못하고, 이에 따라 상기 시드 금속층 상에 형성되는 드라이 필름과 상기 시드 금속층 사이의 밀착력이 저하될 수 있다. 또한, 상기 드라이 필름과 상기 시드 금속층 사이의 밀착력이 저하될 경우, 상기 드라이 필름의 박리 문제로 인해 상기 빌드업 절연층(50) 상에 형성되는 배선층을 미세화하는데 한계가 있다. For example, the surface roughness (Ra) given to the surface of the build-up insulating layer 50 in the pre-cured state is about 2 μm to 5 μm. At this time, when the surface roughness (Ra) given to the surface of the build-up insulating layer 50 exceeds 2 μm, a seed metal layer having a uniform thickness is formed over the entire surface of the build-up insulating layer 50. Accordingly, adhesion between the dry film formed on the seed metal layer and the seed metal layer may decrease. In addition, when the adhesion between the dry film and the seed metal layer is reduced, there is a limit to miniaturization of the wiring layer formed on the build-up insulating layer 50 due to a peeling problem of the dry film.

또한, 상기 빌드업 절연층(50)의 표면에 부여되는 표면 조도(Ra)가 2㎛를 초과하는 경우, 고주파수 대역을 사용하는 제품에 적용하기 어려울 수 있다. 즉, 고주파수 대역으로 갈수록 배선층의 표면을 따라 전류가 흐르는 표피 효과(skin effect) 현상이 발생한다. 이때, 표면 조도가 커질수록 상기 표면을 따라 흐르는 신호의 전송 거리가 증가하고, 상기 신호의 전송 거리가 증가함에 따라 신호 전송 손실이 증가하는 문제가 있다. In addition, when the surface roughness (Ra) given to the surface of the build-up insulating layer 50 exceeds 2 μm, it may be difficult to apply it to a product using a high frequency band. That is, a skin effect phenomenon in which current flows along the surface of the wiring layer occurs in a higher frequency band. At this time, as the surface roughness increases, the transmission distance of a signal flowing along the surface increases, and as the transmission distance of the signal increases, there is a problem in that signal transmission loss increases.

한편, 도 2의 (a) 및 (b)를 참조하면, 비교 예의 상기 빌드업 절연층(50)에는 인쇄회로기판의 워페이지(warpage) 특성을 향상시키기 위한 보강재인 필러(50F)가 구비된다. 이때, 상기 빌드업 절연층(50)에는 상기 필러(50F)에 의해 균일한 표면 조도가 부여되기 어려울 수 있다. 도 2의 (a)는 비교 예의 빌드업 절연층(50)의 표면에 부여되는 표면 조도를 나타낸 단면도이고, 도 2의 (b)는 비교 예의 빌드업 절연층을 전자 현미경(SEM: Scanning Electron Microscope)으로 촬영한 평면도이다.Meanwhile, referring to (a) and (b) of FIG. 2 , the build-up insulating layer 50 of the comparative example is provided with a filler 50F, which is a reinforcing material for improving warpage characteristics of a printed circuit board. . At this time, it may be difficult to impart a uniform surface roughness to the build-up insulating layer 50 by the filler 50F. Figure 2 (a) is a cross-sectional view showing the surface roughness given to the surface of the build-up insulating layer 50 of the comparative example, Figure 2 (b) is an electron microscope (SEM: Scanning Electron Microscope) of the build-up insulating layer of the comparative example ) is a plan view taken with

구체적으로, 상기 빌드업 절연층(50)의 디스미어 공정은 상기 빌드업 절연층(50)의 레진만을 선택적으로 에칭할 수 있는 에칭액을 이용하여 진행된다. 이때, 상기 빌드업 절연층(50) 내에 구비된 필러(50F)는 상기 에칭액에 의해 에칭되지 않는다. 따라서, 상기 빌드업 절연층(50) 내에서의 필러(50F)의 위치에 따라 상기 빌드업 절연층(50)의 표면에 불균일한 표면 조도가 부여될 수 있다.Specifically, the desmear process of the build-up insulating layer 50 is performed using an etchant capable of selectively etching only the resin of the build-up insulating layer 50 . At this time, the filler 50F provided in the build-up insulating layer 50 is not etched by the etchant. Accordingly, non-uniform surface roughness may be imparted to the surface of the build-up insulating layer 50 according to the position of the filler 50F in the build-up insulating layer 50 .

예를 들어, 상기 디스미어 공정 후의 빌드업 절연층(50)의 표면은 상기 빌드업 절연층(50)의 레진으로 이루어진 제1 부분(50S1), 상기 빌드업 절연층(50) 내에 구비된 필러(50F)가 노출된 제2 부분(50S2)을 포함한다. 또한, 상기 빌드업 절연층(50)의 표면은 상기 디스미어 공정에 의해 상기 빌드업 절연층(50) 내에 구비된 필러(50F)가 빠져나간 공간에 대응하는 제3 부분(50S3)을 포함한다.For example, the surface of the build-up insulating layer 50 after the desmear process is a first portion 50S1 made of resin of the build-up insulating layer 50, a filler provided in the build-up insulating layer 50 50F includes an exposed second portion 50S2. In addition, the surface of the build-up insulating layer 50 includes a third portion 50S3 corresponding to a space where the filler 50F provided in the build-up insulating layer 50 escapes by the desmear process. .

이때, 상기 빌드업 절연층(50)의 상기 제1 부분(50S1), 제2 부분(50S2) 및 제3 부분(50S3)에는 서로 다른 표면 조도가 부여된다. 따라서, 비교 예에서는 상기 필러(50F)에 의해 상기 빌드업 절연층(50)의 표면에 불균일한 표면 조도가 부여되며, 이에 따라 상기 배선층과 상기 빌드업 절연층(50) 사이의 밀착력이 저하되는 문제가 있다.In this case, different surface roughnesses are applied to the first portion 50S1 , the second portion 50S2 , and the third portion 50S3 of the build-up insulating layer 50 . Therefore, in the comparative example, uneven surface roughness is imparted to the surface of the build-up insulating layer 50 by the filler 50F, and thus the adhesion between the wiring layer and the build-up insulating layer 50 is reduced. there is a problem.

또한, 상기 빌드업 절연층(50)의 상기 제2 부분(50S2) 상에 배치되는 배선층은 상기 빌드업 절연층(50)의 내에 구비된 필러(50F)와 접촉한다. 이때, 상기 배선층과 상기 필러(50F) 사이의 밀착력은 상기 배선층과 상기 빌드업 절연층(50)의 레진 사이의 밀착력보다 낮으며, 이에 따라 상대적으로 미세 패턴인 상기 배선층이 상기 빌드업 절연층(50)으로부터 박리되는 문제가 발생할 수 있다. In addition, the wiring layer disposed on the second part 50S2 of the build-up insulating layer 50 contacts the pillar 50F provided in the build-up insulating layer 50 . At this time, the adhesion between the wiring layer and the filler 50F is lower than the adhesion between the wiring layer and the resin of the build-up insulating layer 50, and accordingly, the wiring layer having a relatively fine pattern is the build-up insulating layer ( 50) may cause a problem of peeling off.

따라서, 실시 예에서는 빌드업 절연층의 표면에 균일한 표면 조도를 부여하여 빌드업 절연층과 배선층 사이의 밀착력을 향상시킬 수 있도록 한다. 나아가, 실시 예는 상기 빌드업 절연층의 표면에 목표 범위의 균일한 표면 조도를 부여하여 상기 배선층의 선폭 및 간격을 미세화할 수 있도록 한다. 더 나아가, 실시 예는 고주파수 대역을 사용하는 제품에 적용 가능할 수 있도록 한다.Therefore, in the embodiment, uniform surface roughness is provided to the surface of the build-up insulating layer to improve adhesion between the build-up insulating layer and the wiring layer. Furthermore, the embodiment provides a uniform surface roughness within a target range to the surface of the build-up insulating layer so that the line width and spacing of the wiring layer can be refined. Furthermore, the embodiment makes it applicable to products using a high frequency band.

이하에서는, 첨부된 도면을 참조하여 실시 예의 인쇄회로기판 및 이의 제조 방법에 대해 구체적으로 설명하기로 한다.Hereinafter, a printed circuit board and a manufacturing method thereof according to an embodiment will be described in detail with reference to the accompanying drawings.

도 3은 실시 예에 따른 인쇄회로기판을 나타낸 단면도이다.3 is a cross-sectional view showing a printed circuit board according to an embodiment.

도 3을 참조하면, 인쇄회로기판은 다층 구조를 가진다. 이에 따라, 인쇄회로기판은 복수의 절연층, 상기 복수의 절연층의 각각의 표면에 배치된 복수의 배선층, 상기 복수의 절연층 각각을 관통하는 복수의 비아층을 포함한다. 또한, 인쇄회로기판은 최상측 및 최하측에 배치된 패시베이션층을 포함한다.Referring to FIG. 3 , the printed circuit board has a multilayer structure. Accordingly, the printed circuit board includes a plurality of insulating layers, a plurality of wiring layers disposed on respective surfaces of the plurality of insulating layers, and a plurality of via layers penetrating each of the plurality of insulating layers. In addition, the printed circuit board includes a passivation layer disposed on the uppermost side and the lowermost side.

구체적으로, 인쇄회로기판은 제1 절연층(110)을 포함한다. 이때, 실시 예의 인쇄회로기판은 코어 기판일 수 있다. 이에 따라, 상기 제1 절연층(110)은 코어층을 의미할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 실시 예의 인쇄회로기판은 코어리스 기판일 수 있다.Specifically, the printed circuit board includes the first insulating layer 110 . At this time, the printed circuit board of the embodiment may be a core board. Accordingly, the first insulating layer 110 may mean a core layer, but is not limited thereto. For example, the printed circuit board of the embodiment may be a coreless board.

또한, 인쇄회로기판은 빌드업 절연층을 포함한다. 빌드업 절연층은 상기 제1 절연층(110)의 상하에 각각 빌드업된 절연층을 의미할 수 있다. In addition, the printed circuit board includes a build-up insulating layer. The build-up insulating layer may refer to insulating layers respectively built up on and under the first insulating layer 110 .

상기 빌드업 절연층은 상기 제1 절연층(110)의 상측에 배치된 제2 절연층(120) 및 상기 제1 절연층(110)의 하측에 배치된 제3 절연층(130)을 포함한다.The build-up insulating layer includes a second insulating layer 120 disposed above the first insulating layer 110 and a third insulating layer 130 disposed below the first insulating layer 110. .

상기 제2 절연층(120) 및 제3 절연층(130) 각각은 복수의 층수를 가질 수 있다. 또한, 상기 제2 절연층(120) 및 제3 절연층(130)은 서로 동일한 층수를 가질 수 있고, 이에 따라 상기 제1 절연층(110)을 기준으로 대칭 구조를 가질 수 있다.Each of the second insulating layer 120 and the third insulating layer 130 may have a plurality of layers. In addition, the second insulating layer 120 and the third insulating layer 130 may have the same number of layers, and thus may have a symmetrical structure with respect to the first insulating layer 110 .

다만, 상기 제2 절연층(120) 및 제3 절연층(130)의 층수에 대해 특별히 한정하는 것은 아니며, 상기 제2 절연층(120) 및 제3 절연층(130) 각각은 1층으로 제공될 수 있고, 3층 이상으로 제공될 수 있다. 또한, 상기 제2 절연층(120) 및 제3 절연층(130)의 층수는 서로 다를 수 있고, 이에 따라 제1 절연층(110)을 기준으로 비대칭 구조를 가질 수 있다.However, the number of layers of the second insulating layer 120 and the third insulating layer 130 is not particularly limited, and each of the second insulating layer 120 and the third insulating layer 130 is provided as one layer. It can be, and can be provided in three or more layers. In addition, the number of layers of the second insulating layer 120 and the third insulating layer 130 may be different from each other, and thus may have an asymmetric structure with respect to the first insulating layer 110 .

상기 제1 절연층(110)은 동박적층판(CCL: Copper Clad Laminate)의 절연재가 이용될 수 있다. 예를 들어, 상기 제1 절연층(110)은 상기 제2 절연층(120) 및 제3 절연층(130)의 각각의 두께보다 큰 두께를 가진 코어층이 이용될 수 있다.For the first insulating layer 110, an insulating material of copper clad laminate (CCL) may be used. For example, the first insulating layer 110 may be a core layer having a thickness greater than each of the second insulating layer 120 and the third insulating layer 130 .

상기 제2 절연층(120) 및 상기 제3 절연층(130) 각각은 에폭시(Epoxy), 페놀(Phenol), BCB(Benzocyclobutene), PBO(Polybenzoxazole), SFR, LCP, PTFE 중 어느 하나의 재질로 이루어질 수 있다. Each of the second insulating layer 120 and the third insulating layer 130 is made of any one of epoxy, phenol, BCB (benzocyclobutene), PBO (polybenzoxazole), SFR, LCP, and PTFE. It can be done.

일 실시 예에서, 상기 제2 절연층(120) 및 제3 절연층(130) 각각은 레진 및 상기 레진 내에 구비된 유리 섬유 및 필러를 포함할 수 있다. 예를 들어, 상기 제2 절연층(120) 및 제3 절연층(130) 각각은 프리프레그를 포함할 수 있다.In one embodiment, each of the second insulating layer 120 and the third insulating layer 130 may include a resin, and glass fibers and fillers provided in the resin. For example, each of the second insulating layer 120 and the third insulating layer 130 may include prepreg.

다른 실시 예에서, 상기 제2 절연층(120) 및 제3 절연층(130) 각각은 레진 및 상기 레진 내에 구비된 필러를 포함할 수 있다. 즉, 상기 제2 절연층(120) 및 제3 절연층(130) 각각은 유리 섬유를 포함하지 않을 수 있다. 이에 따라, 상기 제2 절연층(120) 및 제3 절연층(130) 각각의 두께를 얇게 하는 것이 가능하고, 상기 제2 절연층(120) 및 제3 절연층(130) 각각의 표면에 형성되는 배선층의 선폭 및 간격을 미세화하는 것이 가능하다. 예를 들어, 상기 제2 절연층(120) 및 제3 절연층(130) 각각은 ABF(Ajinomoto Build-up Film)일 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제2 절연층(120) 및 제3 절연층(130) 각각은 감광성 물질인 PID(Photo Image-able Dielectric)를 포함할 수도 있다.In another embodiment, each of the second insulating layer 120 and the third insulating layer 130 may include a resin and a filler included in the resin. That is, each of the second insulating layer 120 and the third insulating layer 130 may not include glass fibers. Accordingly, it is possible to reduce the thickness of each of the second insulating layer 120 and the third insulating layer 130, and formed on the surface of each of the second insulating layer 120 and the third insulating layer 130. It is possible to miniaturize the line width and spacing of the wiring layer. For example, each of the second insulating layer 120 and the third insulating layer 130 may be ABF (Ajinomoto Build-up Film). However, the embodiment is not limited thereto, and each of the second insulating layer 120 and the third insulating layer 130 may include a photo-imageable dielectric (PID) that is a photosensitive material.

또한, 인쇄회로기판은 배선층(140)을 포함한다. 상기 배선층(140)은 상기 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130)의 표면에 각각 배치된다.In addition, the printed circuit board includes a wiring layer 140 . The wiring layer 140 is disposed on surfaces of the first insulating layer 110 , the second insulating layer 120 , and the third insulating layer 130 , respectively.

예를 들어, 상기 배선층(140)은 상기 제1 절연층(110)의 상면, 상기 제1 절연층(110)의 하면, 상기 복수의 제2 절연층(120)의 각각의 상면, 및 상기 복수의 제3 절연층(130)의 각각의 하면에 배치된 제1 내지 제6 배선(141, 142, 143, 144, 145, 146)들을 포함한다.For example, the wiring layer 140 may include an upper surface of the first insulating layer 110, a lower surface of the first insulating layer 110, an upper surface of each of the plurality of second insulating layers 120, and the plurality of second insulating layers 120. The first to sixth wires 141 , 142 , 143 , 144 , 145 , and 146 are disposed on each lower surface of the third insulating layer 130 of the second insulating layer 130 .

상기 배선층(140)은 금속 물질로 형성될 수 있고, 상기 금속 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 이용할 수 있다. 상기 배선층(140)은 설계 디자인에 따라 신호 전달 기능, 전력 전달 기능, 그라운드 기능, 및 방열 기능 중 적어도 하나의 기능을 할 수 있다. The wiring layer 140 may be formed of a metal material, and examples of the metal material include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and lead. (Pb), titanium (Ti), or an alloy thereof or the like can be used. The wiring layer 140 may perform at least one of a signal transfer function, a power transfer function, a ground function, and a heat dissipation function according to a design design.

또한, 인쇄회로기판은 비아층(150)을 포함한다. 상기 비아층(150)은 상기 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130) 각각을 관통한다. 상기 비아층(150)은 상기 제1 절연층(110), 제2 절연층(120) 및 제3 절연층(130) 각각을 관통하는 복수의 제1 내지 제5 비아(151, 152, 153, 154, 155)를 포함할 수 있다.In addition, the printed circuit board includes a via layer 150 . The via layer 150 penetrates each of the first insulating layer 110 , the second insulating layer 120 , and the third insulating layer 130 . The via layer 150 includes a plurality of first to fifth vias 151 , 152 , 153 , penetrating each of the first insulating layer 110 , the second insulating layer 120 , and the third insulating layer 130 . 154, 155) may be included.

또한, 상기 비아층(150)은 금속 물질로 형성될 수 있고, 상기 금속 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 이용할 수 있다. 또한, 상기 비아층(150)은 연결된 배선층(140)의 기능에 따라 신호 전달 기능, 전력 전달 기능, 그라운드 기능, 및 방열 기능 중 적어도 하나의 기능을 할 수 있다. In addition, the via layer 150 may be formed of a metal material, such as copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), or nickel (Ni). ), lead (Pb), titanium (Ti), or alloys thereof. In addition, the via layer 150 may perform at least one of a signal transmission function, a power transmission function, a ground function, and a heat dissipation function according to the function of the connected wiring layer 140 .

이때, 상기 제1 절연층(110)을 관통하는 제1 비아(151)는 상대적으로 두꺼운 제1 절연층(110)을 관통하며 배치되며, 이에 따라 상기 제1 절연층(110)에는 상기 제1 비아(151)의 내측에서 상기 관통 홀의 일부를 채우는 충진 부재(160)를 포함할 수 있다. 상기 충진 부재(160)는 플러깅 잉크(plugging ink)를 포함할 수 있으나, 이에 한정되는 것은 아니다.At this time, the first via 151 penetrating the first insulating layer 110 is disposed penetrating the relatively thick first insulating layer 110, and accordingly, the first insulating layer 110 has the first A filling member 160 may be included inside the via 151 to partially fill the through hole. The filling member 160 may include plugging ink, but is not limited thereto.

한편, 인쇄회로기판은 제2 절연층(120) 상에 배치된 제1 패시베이션층(170)을 포함한다. 상기 제1 패시베이션층(170)은 상기 제2 절연층(120) 상에 배치되어, 상기 제2 절연층(120)의 상면을 덮는다. 또한, 상기 제1 패시베이션층(170)은 상기 제2 절연층(120) 상에 배치된 제4 배선(144)의 상면의 적어도 일부를 덮는다. 상기 제1 패시베이션층(170)은 상기 제4 배선(144)의 표면을 보호할 수 있다. 또한, 인쇄회로기판은 상기 제3 절연층(130) 아래에 배치된 제2 패시베이션층(180)을 포함한다. 상기 제2 패시베이션층(180)은 상기 제3 절연층(130)의 하면 아래에 배치되어 상기 제3 절연층(130)의 하면을 덮는다. 또한, 상기 제2 패시베이션층(180)은 상기 제3 절연층(130)의 하면에 배치된 제6 배선(146)의 하면의 적어도 일부를 덮는다. 상기 제2 패시베이션층(180)은 상기 제6 배선(146)의 표면을 보호할 수 있다.Meanwhile, the printed circuit board includes a first passivation layer 170 disposed on the second insulating layer 120 . The first passivation layer 170 is disposed on the second insulating layer 120 and covers an upper surface of the second insulating layer 120 . In addition, the first passivation layer 170 covers at least a portion of the upper surface of the fourth wiring 144 disposed on the second insulating layer 120 . The first passivation layer 170 may protect the surface of the fourth wire 144 . In addition, the printed circuit board includes a second passivation layer 180 disposed under the third insulating layer 130 . The second passivation layer 180 is disposed below the lower surface of the third insulating layer 130 and covers the lower surface of the third insulating layer 130 . In addition, the second passivation layer 180 covers at least a portion of the lower surface of the sixth wiring 146 disposed on the lower surface of the third insulating layer 130 . The second passivation layer 180 may protect the surface of the sixth wire 146 .

상기 제1 패시베이션층(170) 및 제2 패시베이션층(180)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기 필러와 혼합된 절연 재료를 포함할 수 있다. 일 예로, 상기 제1 패시베이션층(170) 및 제2 패시베이션층(180) 각각은 상기 제2 절연층(120) 및 제3 절연층(130)과 동일한 절연 재료인 ABF가 사용될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 패시베이션층(170) 및 제2 패시베이션층(180)으로 솔더 레지스트(SR: Solder Resist)가 사용될 수 있을 것이다.The first passivation layer 170 and the second passivation layer 180 may include a thermosetting resin such as epoxy resin, a thermoplastic resin such as polyimide, or an insulating material in which these resins are mixed with an inorganic filler. For example, each of the first passivation layer 170 and the second passivation layer 180 may use ABF, which is the same insulating material as the second insulating layer 120 and the third insulating layer 130 . However, the embodiment is not limited thereto, and solder resist (SR) may be used as the first passivation layer 170 and the second passivation layer 180 .

이하에서는 실시 예의 인쇄회로기판의 빌드업 절연층의 표면에 부여된 표면 조도, 상기 빌드업 절연층의 표면에 배치된 배선층, 및 상기 빌드업 절연층을 관통하는 비아층에 대해 설명하기로 한다. Hereinafter, the surface roughness applied to the surface of the buildup insulating layer of the printed circuit board according to the embodiment, the wiring layer disposed on the surface of the buildup insulating layer, and the via layer penetrating the buildup insulating layer will be described.

도 4는 도 3의 일부 영역을 확대한 확대도이다.FIG. 4 is an enlarged view in which a partial area of FIG. 3 is enlarged.

도 4를 참조하면, 인쇄회로기판은 제1 빌드업 절연층(210), 제2 빌드업 절연층(220), 제1 배선층(230), 비아층(240) 및 제2 배선층(250)을 포함한다.Referring to FIG. 4 , the printed circuit board includes a first build-up insulating layer 210, a second build-up insulating layer 220, a first wiring layer 230, a via layer 240, and a second wiring layer 250. include

일 실시 예에서, 상기 제1 빌드업 절연층(210) 및 상기 제2 빌드업 절연층(220)은 도 3의 제1 절연층(110) 위에 순차적으로 배치된 2층의 제2 절연층(120)을 의미할 수 있고, 상기 제1 배선층(230)은 도 3의 상기 2층의 제2 절연층(120) 사이에 배치된 제3 배선(143)을 의미할 수 있으며, 상기 비아층(240)은 도 3의 상기 제2 절연층(120)의 일층을 관통하며 배치된 제2 비아(152)를 의미할 수 있고, 상기 제2 배선층(250)은 도 3의 제1 절연층(110)의 상면에 배치된 제1 배선(141)을 의미할 수 있다. In one embodiment, the first build-up insulating layer 210 and the second build-up insulating layer 220 are two layers of second insulating layers sequentially disposed on the first insulating layer 110 of FIG. 3 ( 120), the first wiring layer 230 may mean the third wiring 143 disposed between the second insulating layer 120 of the second layer of FIG. 3, and the via layer ( 240) may mean a second via 152 disposed penetrating through one layer of the second insulating layer 120 of FIG. 3, and the second wiring layer 250 is the first insulating layer 110 of FIG. ) may refer to the first wiring 141 disposed on the upper surface.

다른 실시 예에서, 상기 제1 빌드업 절연층(210) 및 상기 제2 빌드업 절연층(220)은 도 3의 제1 절연층(110) 아래에 순차적으로 배치된 2층의 제3 절연층(130)을 의미할 수 있고, 상기 제1 배선층(230)은 도 3의 상기 제2층의 제3 절연층(130) 사이에 배치된 제5 배선(145)을 의미할 수 있고, 상기 비아층(240)은 도 3의 제3 절연층(130)의 일층을 관통하며 배치된 제4 비아(154)를 의미할 수 있으며, 상기 제2 배선층(250)은 도 3의 제1 절연층(110)의 하면에 배치된 제2 배선(142)을 의미할 수 있다.In another embodiment, the first build-up insulating layer 210 and the second build-up insulating layer 220 are two third insulating layers sequentially disposed under the first insulating layer 110 of FIG. 3 . 130, the first wiring layer 230 may mean the fifth wiring 145 disposed between the third insulating layer 130 of the second layer of FIG. 3, and the via The layer 240 may mean a fourth via 154 disposed penetrating one layer of the third insulating layer 130 of FIG. 3 , and the second wiring layer 250 may be the first insulating layer of FIG. 3 ( 110) may refer to the second wiring 142 disposed on the lower surface.

상기 제1 빌드업 절연층(210) 및 제2 빌드업 절연층(220)은 서로 동일한 절연 물질을 포함한다. 상기 제1 빌드업 절연층(210)은 레진 및 상기 레진 내에 구비된 복수의 제1 필러(210F)를 포함한다. 또한, 상기 제2 빌드업 절연층(220)은 레진 및 상기 레진 내에 구비된 복수의 제2 필러(220F)를 포함한다.The first build-up insulating layer 210 and the second build-up insulating layer 220 include the same insulating material. The first build-up insulating layer 210 includes a resin and a plurality of first fillers 210F provided in the resin. In addition, the second build-up insulating layer 220 includes resin and a plurality of second fillers 220F provided in the resin.

상기 제1 배선층(230)은 상기 제1 빌드업 절연층(210) 상에 부분적으로 배치된다. 상기 제2 빌드업 절연층(220)은 상기 제1 배선층(230) 상에 배치된다. 또한, 상기 제2 빌드업 절연층(220)은 상기 제1 빌드업 절연층(210) 상에 배치된다.The first wiring layer 230 is partially disposed on the first build-up insulating layer 210 . The second build-up insulating layer 220 is disposed on the first wiring layer 230 . In addition, the second build-up insulating layer 220 is disposed on the first build-up insulating layer 210 .

따라서, 상기 제1 빌드업 절연층(210), 상기 제2 빌드업 절연층(220) 및 상기 제1 배선층(230) 사이에는 복수의 계면이 구비된다. 상기 계면은 상기 제1 빌드업 절연층(210)과 상기 제1 배선층(230)이 서로 접촉하는 표면을 의미한다. 또한, 상기 계면은 상기 제1 빌드업 절연층(210)과 상기 제2 빌드업 절연층(220)이 서로 접촉하는 표면을 의미한다.Accordingly, a plurality of interfaces are provided between the first build-up insulating layer 210 , the second build-up insulating layer 220 and the first wiring layer 230 . The interface means a surface where the first build-up insulating layer 210 and the first wiring layer 230 contact each other. Also, the interface means a surface where the first buildup insulating layer 210 and the second buildup insulating layer 220 contact each other.

예를 들어, 상기 계면은 상기 제1 빌드업 절연층(210)의 상면과 상기 제1 배선층(230)의 하면이 서로 접촉하는 제1 계면(IS1)을 포함한다. 또한, 상기 계면은 상기 제1 빌드업 절연층(210)의 상면과 상기 제2 빌드업 절연층(220)의 하면이 서로 접촉하는 제2 계면(IS2)을 포함한다. 상기 제1 계면(IS1)은 상기 제1 빌드업 절연층(210)의 상면의 일부 및 제1 배선층(230)의 하면을 의미한다. 상기 제2 계면(IS2)은 상기 제1 빌드업 절연층(220)의 상면의 나머지 일부 및 상기 제2 빌드업 절연층(220)의 하면을 의미한다.For example, the interface includes a first interface IS1 in which an upper surface of the first build-up insulating layer 210 and a lower surface of the first wiring layer 230 contact each other. In addition, the interface includes a second interface IS2 in which an upper surface of the first build-up insulating layer 210 and a lower surface of the second build-up insulating layer 220 contact each other. The first interface IS1 means a part of the upper surface of the first build-up insulating layer 210 and the lower surface of the first wiring layer 230 . The second interface IS2 means the remaining part of the upper surface of the first build-up insulating layer 220 and the lower surface of the second build-up insulating layer 220 .

상기 제1 계면(IS1)과 상기 제2 계면(IS2)은 서로 동일한 형상을 가진다. 예를 들어, 인쇄회로기판의 수직 단면에서의 상기 제1 계면(IS1)과 상기 제2 계면(IS2)은 하측 방향을 향하여 오목 또는 볼록한 형상을 가질 수 있다. The first interface IS1 and the second interface IS2 have the same shape as each other. For example, the first interface IS1 and the second interface IS2 in the vertical cross section of the printed circuit board may have concave or convex shapes toward the bottom.

즉, 상기 제1 계면(IS1)과 상기 제2 계면(IS2)은 상기 제1 빌드업 절연층(210), 제2 빌드업 절연층(220) 및 상기 제1 배선층(230) 사이에 서로 동일한 간격, 형상 및 사이즈를 가지는 오목부 또는 볼록부를 포함한다. 예를 들어, 상기 제1 계면(IS1) 및 상기 제2 계면(IS2)은 상기 제1 빌드업 절연층(210)의 하면을 기준으로 오목한 형상일 수 있다. 또한, 상기 제1 계면(IS1) 및 상기 제2 계면(IS2)은 상기 제2 빌드업 절연층(220) 및 상기 제1 배선층(230)의 각각의 하면을 기준으로 볼록한 형상일 수 있다.That is, the first interface IS1 and the second interface IS2 are the same between the first build-up insulating layer 210, the second build-up insulating layer 220, and the first wiring layer 230. It includes concave or convex portions having a spacing, shape, and size. For example, the first interface IS1 and the second interface IS2 may have a concave shape based on the lower surface of the first build-up insulating layer 210 . Also, the first interface IS1 and the second interface IS2 may have a convex shape based on the lower surfaces of the second build-up insulating layer 220 and the first wiring layer 230 , respectively.

상기 제1 계면(IS1) 및 상기 제2 계면(IS2)은 상기 제1 빌드업 절연층(210)에 구비된 복수의 제1 필러(210F)와 접촉하지 않는다. 예를 들어, 상기 제1 계면(IS1)의 최하단은 상기 제1 빌드업 절연층(210)에 구비된 복수의 제1 필러(210F) 중 최상측에 배치된 제1 필러보다 높게 위치할 수 있다. 또한, 상기 제2 계면(IS2)의 최하단은 상기 제1 빌드업 절연층(210)에 구비된 복수의 제1 필러(210F)와 접촉하지 않는다. 즉, 상기 제2 계면(IS2)의 최하단은 상기 제1 빌드업 절연층(210)에 구비된 복수의 제1 필러(210F) 중 최상측에 배치된 제1 필러보다 높게 위치할 수 있다. The first interface IS1 and the second interface IS2 do not contact the plurality of first pillars 210F provided on the first build-up insulating layer 210 . For example, the lowermost end of the first interface IS1 may be located higher than the first pillar disposed on the uppermost side among the plurality of first pillars 210F provided in the first build-up insulating layer 210. . In addition, the lowermost end of the second interface IS2 does not contact the plurality of first pillars 210F provided in the first build-up insulating layer 210 . That is, the lowermost end of the second interface IS2 may be located higher than the first pillar disposed on the uppermost side among the plurality of first pillars 210F included in the first build-up insulating layer 210 .

이에 따라, 상기 제1 배선층(230)은 상기 제1 빌드업 절연층(210)에 구비된 복수의 제1 필러(210F)와 접촉하지 않는다. 또한, 상기 제2 빌드업 절연층(220)은 상기 제1 빌드업 절연층(210)에 구비된 복수의 제1 필러(210F)와 접촉하지 않는다.Accordingly, the first wiring layer 230 does not contact the plurality of first pillars 210F provided on the first build-up insulating layer 210 . Also, the second build-up insulating layer 220 does not contact the plurality of first pillars 210F provided on the first build-up insulating layer 210 .

한편, 상기 비아층(240)은 상기 제1 빌드업 절연층(210)을 관통하며 배치된다. 상기 비아층(240)은 상기 제1 빌드업 절연층(210) 상에 배치된 제1 배선층(230)과 전기적으로 연결될 수 있다. 또한, 상기 비아층(240)은 상기 제2 빌드업 절연층(220) 아래에 배치된 제2 배선층(250)과 전기적으로 연결될 수 있다. 즉, 상기 비아층(240)의 상면은 상기 제1 배선층(230)의 하면과 전기적으로 연결되고, 상기 비아층(240)의 하면은 상기 제2 배선층(250)의 상면과 전기적으로 연결된다. Meanwhile, the via layer 240 is disposed penetrating the first build-up insulating layer 210 . The via layer 240 may be electrically connected to the first wiring layer 230 disposed on the first build-up insulating layer 210 . In addition, the via layer 240 may be electrically connected to the second wiring layer 250 disposed under the second build-up insulating layer 220 . That is, the upper surface of the via layer 240 is electrically connected to the lower surface of the first wiring layer 230, and the lower surface of the via layer 240 is electrically connected to the upper surface of the second wiring layer 250.

상기 비아층(240)은 상기 제1 빌드업 절연층(210)의 두께 방향으로 테이퍼 형상을 가진다. 예를 들어, 상기 비아층(240)은 상면의 폭이 하면의 폭보다 큰 형상을 가진다. 따라서, 상기 비아층(240)의 측면은 상기 제1 빌드업 절연층(210)의 상면 및 하면 사이에서 일정 경사각을 가지고 기울어질 수 있다. The via layer 240 has a tapered shape in the thickness direction of the first build-up insulating layer 210 . For example, the via layer 240 has a shape in which the width of the upper surface is greater than the width of the lower surface. Accordingly, the side surface of the via layer 240 may be inclined with a predetermined inclination angle between the upper and lower surfaces of the first build-up insulating layer 210 .

상기 비아층(240)의 측면은 접촉 물질에 따라 복수 개의 측면으로 구분된다. 상기 비아층(240)은 제1 측면(240S1) 및 제2 측면(240S2)을 포함한다. The side surface of the via layer 240 is divided into a plurality of side surfaces according to contact materials. The via layer 240 includes a first side surface 240S1 and a second side surface 240S2.

상기 비아층(240)의 제1 측면(240S1)은 상기 제1 빌드업 절연층(210)의 레진과 접촉한다. 상기 비아층(240)의 제2 측면(IS2)은 상기 제1 빌드업 절연층(210)의 상기 제1 필러(210F)와 접촉한다.The first side surface 240S1 of the via layer 240 contacts the resin of the first build-up insulating layer 210 . The second side surface IS2 of the via layer 240 contacts the first pillar 210F of the first build-up insulating layer 210 .

즉, 상기 제1 빌드업 절연층(210)은 상기 제1 빌드업 절연층(210)의 상면 및 하면을 관통하는 관통 홀을 구비한다. 그리고, 상기 비아층(240)은 상기 제1 빌드업 절연층(210)의 상기 관통 홀 내에 배치된다.That is, the first build-up insulating layer 210 includes through-holes penetrating upper and lower surfaces of the first build-up insulating layer 210 . And, the via layer 240 is disposed in the through hole of the first build-up insulating layer 210 .

이때, 실시 예는 상기 제1 빌드업 절연층(210)의 상면과 상기 관통 홀의 내벽에 서로 다른 방식을 적용하여 표면 조도를 부여한다.At this time, the embodiment applies different methods to the upper surface of the first build-up insulating layer 210 and the inner wall of the through hole to impart surface roughness.

예를 들어, 상기 제1 빌드업 절연층(210)의 상면에는 전사층(추후 설명)에 구비된 복수의 돌기들에 대응하는 복수의 제1 리세스들이 형성되며, 이에 따라 상기 제1 빌드업 절연층(210)의 상면은 상기 복수의 제1 리세스들의 깊이에 대응하는 표면 조도가 부여된다.For example, a plurality of first recesses corresponding to a plurality of protrusions provided in a transfer layer (to be described later) are formed on the upper surface of the first build-up insulating layer 210, and thus the first build-up insulating layer 210 is formed. The upper surface of the insulating layer 210 is given a surface roughness corresponding to the depth of the plurality of first recesses.

또한, 실시 예는 상기 제1 빌드업 절연층(210)에 관통 홀이 형성된 이후에 상기 관통 홀의 내벽에 대한 디스미어 공정을 진행한다. 따라서, 상기 제1 빌드업 절연층(210)의 상기 관통 홀의 내벽에는 상기 디스미어 공정에 의한 표면 조도가 부여된다. In addition, in the embodiment, after the through hole is formed in the first build-up insulating layer 210, a desmear process is performed on the inner wall of the through hole. Accordingly, surface roughness is imparted to the inner wall of the through hole of the first build-up insulating layer 210 by the desmear process.

따라서, 상기 제1 빌드업 절연층(210)의 상면의 표면 조도는 상기 제1 빌드업 절연층(210)의 관통 홀의 내벽의 표면 조도와 다를 수 있다. 예를 들어, 상기 관통 홀의 내벽에는 디스미어 공정에 의해 표면 조도가 부여되며, 이에 따라 상기 제1 빌드업 절연층(210)의 상면에 부여된 표면 조도보다 클 수 있다. 이에 따라, 상기 제1 배선층(230)의 하면의 표면 조도와 상기 비아층(240)의 측면의 표면 조도는 서로 다를 수 있다. 예를 들어, 상기 비아층(240)의 측면의 표면 조도는 상기 제1 배선층(230)의 하면의 표면 조도보다 클 수 있다.Therefore, the surface roughness of the upper surface of the first build-up insulating layer 210 may be different from the surface roughness of the inner wall of the through hole of the first build-up insulating layer 210 . For example, a surface roughness is imparted to the inner wall of the through hole by a desmear process, and thus the surface roughness may be greater than that applied to the upper surface of the first build-up insulating layer 210 . Accordingly, the surface roughness of the lower surface of the first wiring layer 230 and the surface roughness of the side surface of the via layer 240 may be different from each other. For example, the surface roughness of the side surface of the via layer 240 may be greater than the surface roughness of the lower surface of the first wiring layer 230 .

한편, 상기 비아층(240)은 확장부(240E)를 포함한다. 상기 비아층(240)의 확장부(240E)는 상기 제1 빌드업 절연층(210)의 하면에 배치된 제2 배선층(250) 상에 배치된다. Meanwhile, the via layer 240 includes an extension portion 240E. The extension portion 240E of the via layer 240 is disposed on the second wiring layer 250 disposed on the lower surface of the first build-up insulating layer 210 .

바람직하게, 상기 제2 배선층(250)의 상면에는 상기 제2 배선층(250)의 하면을 향하여 오목한 제2 리세스(250R)가 구비된다. 상기 제2 배선층(250)의 상기 제2 리세스(250R)는 상기 제1 빌드업 절연층(210)의 상면에 균일한 표면 조도를 부여하기 위해 사용된 전사층을 제거하는 공정에서 형성될 수 있다. 즉, 실시 예는 상기 전사층을 제거하는 공정에서 함께 상기 관통 홀을 통해 노출된 상기 제2 배선층(250)의 적어도 일부도 함께 제거한다. 이를 통해, 상기 제2 배선층(250)의 상면에는 하면을 향하여 오목한 제2 리세스(250R)가 형성될 수 있다.Preferably, the upper surface of the second wiring layer 250 is provided with a second recess 250R concave toward the lower surface of the second wiring layer 250 . The second recess 250R of the second wiring layer 250 may be formed in a process of removing a transfer layer used to impart a uniform surface roughness to the upper surface of the first build-up insulating layer 210. there is. That is, in the process of removing the transfer layer, at least a portion of the second wiring layer 250 exposed through the through hole is also removed in the embodiment. Through this, a second recess 250R concave toward the lower surface may be formed on the upper surface of the second wiring layer 250 .

상기 제2 리세스(250R)의 깊이(H1)는, 상기 제1 빌드업 절연층(210)의 상면에 구비된 복수의 제1 리세스들(210R, 도 5 참조)의 각각의 깊이(H2)보다 크다. 상기 제2 리세스(250R)의 깊이(H1)는 2㎛ 내지 4.5㎛일 수 있다. 바람직하게, 상기 제2 리세스(250R)의 깊이(H1)는 2.5㎛ 내지 4.3㎛일 수 있다. 더욱 바람직하게, 상기 제2 리세스(250R)의 깊이(H1)는 3.0㎛ 내지 4.0㎛일 수 있다. The depth H1 of the second recess 250R is the depth H2 of each of the plurality of first recesses 210R (refer to FIG. 5 ) provided on the upper surface of the first build-up insulating layer 210 . ) is greater than A depth H1 of the second recess 250R may be 2 μm to 4.5 μm. Preferably, the depth H1 of the second recess 250R may be 2.5 μm to 4.3 μm. More preferably, the depth H1 of the second recess 250R may be 3.0 μm to 4.0 μm.

상기 제2 리세스(250R)의 깊이(H1)가 2.0㎛ 미만이면, 상기 비아층(240)의 상기 확장부(240E)에 의해 나타나는 상기 비아층(240)과 제1 빌드업 절연층(210) 사이의 밀착력 향상 효과가 미비할 수 있다.When the depth H1 of the second recess 250R is less than 2.0 μm, the via layer 240 and the first build-up insulating layer 210 represented by the expansion portion 240E of the via layer 240 ), the effect of improving the adhesion between them may be insignificant.

상기 제2 리세스(250R)의 깊이(H1)가 2.0㎛ 미만이면, 상기 전사층을 에칭하는 공정에서 상기 제1 빌드업 절연층(210)의 상면에 상기 전사층의 일부가 잔존할 수 있다. 그리고, 상기 전사층의 일부가 잔존하는 경우, 상기 제1 빌드업 절연층(210)의 상면에 균일한 표면 조도가 부여되지 못할 수 있다. 상기 균일한 표면 조도가 부여되지 못한다는 것은 상기 제1 빌드업 절연층(210)의 상면에 형성된 복수의 제1 리세스(210R)들의 크기 및 간격이 불균일하다는 것을 의미할 수 있다. 또한, 상기 전사층의 일부가 잔존하는 경우, 상기 잔존하는 전사층에 의해 상기 제1 빌드업 절연층(210) 상에 배치된 복수의 제1 배선층(230)들 사이가 전기적으로 연결되는 회로 쇼트 문제가 발생할 수 있다.When the depth H1 of the second recess 250R is less than 2.0 μm, a portion of the transfer layer may remain on the upper surface of the first build-up insulating layer 210 in the process of etching the transfer layer. . In addition, when a portion of the transfer layer remains, uniform surface roughness may not be imparted to the upper surface of the first build-up insulating layer 210 . Failure to impart the uniform surface roughness may mean that the sizes and intervals of the plurality of first recesses 210R formed on the upper surface of the first build-up insulating layer 210 are non-uniform. In addition, when a part of the transfer layer remains, a circuit short in which the plurality of first wiring layers 230 disposed on the first build-up insulating layer 210 are electrically connected by the remaining transfer layer Problems can arise.

상기 제2 리세스(250R)의 깊이(H1)가 4.5㎛를 초과하면, 상기 제2 리세스(250R)가 형성된 영역에서의 상기 제2 배선층(250)의 두께가 너무 얇아질 수 있고, 이에 따라 상기 제2 배선층(250)의 전기적 특성이 저하될 수 있다. 예를 들어, 상기 제2 배선층(250)을 통해 전달할 수 있는 신호의 허용 전류가 낮아질 수 있다. 또한, 상기 제2 리세스(250R)의 깊이(H1)가 4.5㎛를 초과하면, 이에 대응하게 상기 전사층의 두께가 크다는 것을 의미하며, 이에 따라 상기 제1 빌드업 절연층(210)의 상면에 상기 전사층의 일부가 잔존하는 문제가 발생할 수 있다.When the depth H1 of the second recess 250R exceeds 4.5 μm, the thickness of the second wiring layer 250 in the region where the second recess 250R is formed may become too thin. Accordingly, electrical characteristics of the second wiring layer 250 may be deteriorated. For example, allowable current of a signal that can be transmitted through the second wiring layer 250 may be lowered. In addition, when the depth H1 of the second recess 250R exceeds 4.5 μm, it means that the thickness of the transfer layer is correspondingly large, and accordingly, the top surface of the first build-up insulating layer 210 A problem in which a part of the transfer layer remains may occur.

따라서, 상기 비아층(240)은 상기 제2 배선층(250)의 제2 리세스(250R)를 채우는 확장부(240E)를 포함할 수 있다. 이를 통해, 상기 비아층(240)은 상기 비아층(240)의 상면에서 하면을 향하여 폭이 감소하다가 상기 확장부(240E)에서 폭이 증가할 수 있다.Accordingly, the via layer 240 may include an extension 240E filling the second recess 250R of the second wiring layer 250 . Through this, the via layer 240 may decrease in width from the upper surface to the lower surface of the via layer 240 and increase in width in the expansion portion 240E.

상기 비아층(240)의 상기 확장부(240E)는 상기 제1 빌드업 절연층(210)과 상기 비아층(240) 사이의 밀착력을 향상시키는 앵커 기능을 할 수 있다. 즉, 인쇄회로기판의 소형화에 따라 상기 비아층(240)의 폭도 점점 감소하고 있다. 이에 따라, 상기 비아층(240)과 상기 제1 빌드업 절연층(210) 사이의 밀착력이 저하되는 문제가 발생할 수 있다. 이때, 실시 예는 상기 비아층(240)이 상기 확장부(240E)를 포함하도록 한다. 상기 비아층(240)의 확장부(240E)는 상기 비아층(240)과 상기 제1 빌드업 절연층(210) 사이의 접촉 면적을 증가시켜 상기 비아층(240)과 상기 제1 빌드업 절연층(210) 사이의 결합 강도를 향상시키는 기능을 할 수 있다. 따라서, 실시 예는 인쇄회로기판의 물리적 신뢰성 및 전기적 신뢰성을 더욱 향상시킬 수 있다. The expansion portion 240E of the via layer 240 may function as an anchor to improve adhesion between the first build-up insulating layer 210 and the via layer 240 . That is, the width of the via layer 240 gradually decreases with the miniaturization of the printed circuit board. Accordingly, a problem in that adhesion between the via layer 240 and the first build-up insulating layer 210 may decrease may occur. At this time, the embodiment allows the via layer 240 to include the expansion portion 240E. The expansion portion 240E of the via layer 240 increases the contact area between the via layer 240 and the first build-up insulation layer 210, thereby increasing the contact area between the via layer 240 and the first build-up insulation layer 210. It can function to improve the bonding strength between the layers 210. Therefore, the embodiment can further improve physical reliability and electrical reliability of the printed circuit board.

이하에서는 상기 제1 계면(IS1) 및 상기 제2 계면(IS2)의 상세 구조에 대해 설명하기로 한다. Hereinafter, detailed structures of the first interface IS1 and the second interface IS2 will be described.

도 5는 제1 실시 예에 따른 제1 계면 및 제2 계면을 나타낸 도면이고, 도 6은 제2 실시 예에 따른 제1 계면 및 제2 계면을 나타낸 도면이며, 도 7은 제3 실시 예에 따른 제1 계면 및 제2 계면을 나타낸 도면이다.5 is a view showing a first interface and a second interface according to a first embodiment, FIG. 6 is a view showing a first interface and a second interface according to a second embodiment, and FIG. 7 is a view showing a third embodiment. It is a view showing the first interface and the second interface according to the

도 5의 (a)를 참조하면, 상기 제1 빌드업 절연층(210)의 상면에는 상기 제1 빌드업 절연층(210)의 하면을 향하여 오목한 복수의 제1 리세스(210R)들이 구비된다. 상기 복수의 제1 리세스(210R)들은 서로 균일한 크기를 가진다. 즉, 상기 복수의 제1 리세스(210R)들의 각각의 깊이(H2), 폭(W1) 및 간격(W2)이 서로 동일한 범위를 가진다. 제1 실시 예에서의 상기 복수의 제1 리세스(210R)의 수직 단면 형상은 원형일 수 있다. 이에 따라, 상기 제1 리세스(210R)의 폭(W1)은 상기 제1 리세스(210R)의 직경을 의미할 수 있다.Referring to (a) of FIG. 5 , a plurality of first recesses 210R concave toward the lower surface of the first build-up insulating layer 210 are provided on the upper surface of the first build-up insulating layer 210 . . The plurality of first recesses 210R have a uniform size. That is, the depth H2, width W1, and spacing W2 of each of the plurality of first recesses 210R have the same range. In the first embodiment, a vertical cross-sectional shape of the plurality of first recesses 210R may be circular. Accordingly, the width W1 of the first recess 210R may mean the diameter of the first recess 210R.

한편, 상기 복수의 제1 리세스(210R)의 깊이(H2)는 상기 제1 빌드업 절연층(210)의 상면에 부여되는 표면 조도에 대응할 수 있다. Meanwhile, the depth H2 of the plurality of first recesses 210R may correspond to the surface roughness applied to the upper surface of the first build-up insulating layer 210 .

상기 복수의 제1 리세스(210R)들은 서로 동일한 범위의 깊이(H2)를 가진다. 예를 들어, 상기 복수의 제1 리세스(210R)는 상기 제1 계면(IS1)에 대응하면서 상기 제1 배선층(230)과 접촉하는 제1 그룹과, 상기 제2 계면(IS2)에 대응하면서 상기 제2 빌드업 절연층(220)과 접촉하는 제2 그룹을 포함한다. 그리고, 상기 제1 그룹의 복수의 제1 리세스들과 상기 제2 그룹의 제1 리세스들은 동일한 범위의 깊이(H2)를 가진다. 나아가, 실시 예의 상기 제1 그룹의 복수의 제1 리세스들과 제2 그룹의 제1 리세스들은 서로 동일한 깊이(H2)를 가질 수 있다.The plurality of first recesses 210R have depths H2 in the same range as each other. For example, the plurality of first recesses 210R correspond to a first group contacting the first wiring layer 230 while corresponding to the first interface IS1 and to correspond to the second interface IS2. A second group contacting the second build-up insulating layer 220 is included. Also, the plurality of first recesses of the first group and the first recesses of the second group have a depth H2 in the same range. Furthermore, the plurality of first recesses of the first group and the first recesses of the second group according to the embodiment may have the same depth H2 as each other.

상기 복수의 제1 리세스(210R)들의 깊이(H2)는 0.05㎛ 내지 0.5㎛의 범위를 가질 수 있다. 바람직하게, 상기 복수의 제1 리세스(210R)들의 깊이(H2)는 0.05㎛ 내지 0.45㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 복수의 제1 리세스(210R)들의 깊이(H2)는 0.05㎛ 내지 0.4㎛의 범위를 가질 수 있다.A depth H2 of the plurality of first recesses 210R may range from 0.05 μm to 0.5 μm. Preferably, the depth H2 of the plurality of first recesses 210R may range from 0.05 μm to 0.45 μm. More preferably, the depth H2 of the plurality of first recesses 210R may have a range of 0.05 μm to 0.4 μm.

상기 복수의 제1 리세스(210R)들의 깊이(H2)가 0.05㎛ 미만이면, 상기 제1 빌드업 절연층(210)의 상면에 너무 낮은 표면 조도가 부여될 수 있고, 이에 따라 상기 제1 빌드업 절연층(210)과 상기 제1 배선층(230) 사이의 밀착력 및 상기 제1 빌드업 절연층(210)과 상기 제2 빌드업 절연층(220) 사이의 밀착력이 저하될 수 있다. 이에 따라 상기 제2 빌드업 절연층(220) 또는 상기 제1 배선층(230)이 상기 제1 빌드업 절연층(210)으로부터 박리되는 문제가 발생할 수 있다. When the depth H2 of the plurality of first recesses 210R is less than 0.05 μm, an excessively low surface roughness may be imparted to the top surface of the first build-up insulating layer 210, and thus the first build-up insulating layer 210 may have a low surface roughness. Adhesion between the build-up insulating layer 210 and the first wiring layer 230 and between the first build-up insulating layer 210 and the second build-up insulating layer 220 may decrease. Accordingly, a problem in which the second buildup insulating layer 220 or the first wiring layer 230 is separated from the first buildup insulating layer 210 may occur.

상기 복수의 제1 리세스(210R)들의 깊이(H2)가 0.5㎛를 초과하면, 상기 제1 빌드업 절연층(210) 상에 배치된 상기 제1 배선층(230)의 시드 금속층이 균일한 두께를 가지지 못할 수 있고, 이에 의해 상기 시드 금속층이 시드층으로의 기능을 하지 못할 수 있다. 또한, 상기 복수의 제1 리세스(210R)들의 깊이(H2)가 0.5㎛를 초과하면, 상기 제1 배선층(230)의 하면의 표면 조도가 증가할 수 있고, 이에 따라 스킨 이펙트에 의한 신호 전송 손실이 증가할 수 있다.When the depth H2 of the plurality of first recesses 210R exceeds 0.5 μm, the seed metal layer of the first wiring layer 230 disposed on the first build-up insulating layer 210 has a uniform thickness. may not have, whereby the seed metal layer may not function as a seed layer. In addition, when the depth H2 of the plurality of first recesses 210R exceeds 0.5 μm, the surface roughness of the lower surface of the first wiring layer 230 may increase, and thus signal transmission by skin effect. losses may increase.

또한, 상기 복수의 제1 리세스(210R)들의 깊이(H2)가 0.5㎛를 초과하면, 상기 복수의 제1 리세스(210R)들을 형성하기 위해 사용한 전사층의 일부가 상기 제1 리세스(210R) 내에 잔존할 수 있고, 이에 따른 회로 쇼트 문제가 발생할 수 있다. 또한, 상기 복수의 제1 리세스(210R)의 깊이(H2)가 0.5㎛를 초과하면, 상기 제1 리세스(210R)를 형성하는 공정에서, 상기 제1 빌드업 절연층(210) 내에 배치된 제1 필러(210F)의 적어도 일부가 상기 제1 리세스(210R)를 통해 노출될 수 있다. 그리고, 상기 제1 필러(210F)가 노출되는 경우, 상기 제1 빌드업 절연층(210)의 상면에 균일한 제1 리세스(210R)를 형성하기 어려울 수 있고, 나아가 상기 제1 빌드업 절연층(210)과 상기 제2 빌드업 절연층(220) 또는 제1 배선층(230) 사이의 밀착력이 저하될 수 있다.In addition, when the depth H2 of the plurality of first recesses 210R exceeds 0.5 μm, a portion of the transfer layer used to form the plurality of first recesses 210R may be part of the first recess ( 210R), and thus a circuit short problem may occur. In addition, when the depth H2 of the plurality of first recesses 210R exceeds 0.5 μm, in the process of forming the first recesses 210R, the first build-up insulating layer 210 is disposed. At least a portion of the first pillar 210F may be exposed through the first recess 210R. In addition, when the first pillar 210F is exposed, it may be difficult to form a uniform first recess 210R on the top surface of the first build-up insulating layer 210, and furthermore, the first build-up insulating layer 210 may be difficult to form. Adhesion between the layer 210 and the second build-up insulating layer 220 or the first wiring layer 230 may decrease.

상기 복수의 제1 리세스(210R)들의 폭(W1)은 0.05㎛ 내지 0.5㎛의 범위를 가질 수 있다. 바람직하게, 상기 복수의 제1 리세스(210R)들의 폭(W1)은 0.05㎛ 내지 0.45㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 복수의 제1 리세스(210R)들의 폭(W1)은 0.05㎛ 내지 0.4㎛의 범위를 가질 수 있다.A width W1 of the plurality of first recesses 210R may range from 0.05 μm to 0.5 μm. Preferably, the width W1 of the plurality of first recesses 210R may range from 0.05 μm to 0.45 μm. More preferably, the width W1 of the plurality of first recesses 210R may range from 0.05 μm to 0.4 μm.

상기 복수의 제1 리세스(210R)들의 폭(W1)이 0.05㎛ 미만이면, 상기 시드층의 두께가 균일하지 못할 수 있다. 예를 들어, 상기 복수의 제1 리세스(210R)들의 폭(W1)이 0.05㎛ 미만이면, 상기 복수의 제1 리세스(210R)들의 내측면(210RS) 중 일부에 상기 시드 금속층이 도금되지 못하는 문제가 발생할 수 있다.When the width W1 of the plurality of first recesses 210R is less than 0.05 μm, the thickness of the seed layer may not be uniform. For example, when the width W1 of the plurality of first recesses 210R is less than 0.05 μm, the seed metal layer is not plated on some of the inner surfaces 210RS of the plurality of first recesses 210R. problems may arise.

상기 복수의 제1 리세스(210R)들의 폭(W1)이 0.5㎛를 초과하면, 상기 제1 빌드업 절연층(210)과 상기 제2 빌드업 절연층(220) 또는 상기 제1 배선층(230) 사이의 접촉 면적이 감소할 수 있고, 이에 따른 밀착력 저하 문제가 발생할 수 있다. 예를 들어, 상기 복수의 제1 리세스(210R)들의 폭(W1)이 0.5㎛를 초과하면, 상기 제1 빌드업 절연층(210)의 상면에 형성되는 복수의 제1 리세스(210R)들의 밀집도가 저하될 수 있다.When the width W1 of the plurality of first recesses 210R exceeds 0.5 μm, the first build-up insulating layer 210 and the second build-up insulating layer 220 or the first wiring layer 230 ), the contact area between them may be reduced, and thus a problem of deterioration in adhesion may occur. For example, when the width W1 of the plurality of first recesses 210R exceeds 0.5 μm, the plurality of first recesses 210R formed on the upper surface of the first build-up insulating layer 210 Their density may be reduced.

한편, 상기 복수의 제1 리세스(210R)들 사이의 간격(W2)은 0.05㎛ 내지 0.5㎛의 범위를 가질 수 있다. 바람직하게, 상기 복수의 제1 리세스(210R)들 사이의 간격(W2)은 0.05㎛ 내지 0.45㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 복수의 제1 리세스(210R)들 사이의 간격(W2)은 0.05㎛ 내지 0.4㎛의 범위를 가질 수 있다.Meanwhile, the distance W2 between the plurality of first recesses 210R may range from 0.05 μm to 0.5 μm. Preferably, the distance W2 between the plurality of first recesses 210R may range from 0.05 μm to 0.45 μm. More preferably, the distance W2 between the plurality of first recesses 210R may range from 0.05 μm to 0.4 μm.

상기 복수의 제1 리세스(210R)들 사이의 간격(W2)이 0.05㎛ 미만이면, 상기 제1 빌드업 절연층(210)에서 복수의 제1 리세스들이 서로 중첩되는 영역이 증가할 수 있고, 이에 따라 상기 복수의 제1 리세스(210R)들이 상기 범위의 깊이(H2) 및 간격(W2)을 가지지 못할 수 있다. 또한, 상기 복수의 제1 리세스(210R)들 사이의 간격(W2)이 0.5㎛를 초과하면, 상기 제1 빌드업 절연층(210)의 상면에 형성되는 복수의 제1 리세스(210R)들의 밀집도가 저하될 수 있고, 이에 따라 상기 제1 빌드업 절연층(210)과 상기 제2 빌드업 절연층(220) 또는 상기 제1 배선층(230) 사이의 밀착력이 저하될 수 있다.When the distance W2 between the plurality of first recesses 210R is less than 0.05 μm, an area where the plurality of first recesses overlap each other in the first build-up insulating layer 210 may increase. , Accordingly, the plurality of first recesses 210R may not have a depth H2 and an interval W2 within the range. In addition, when the distance W2 between the plurality of first recesses 210R exceeds 0.5 μm, the plurality of first recesses 210R formed on the upper surface of the first build-up insulating layer 210 Density of them may decrease, and thus, adhesion between the first build-up insulating layer 210 and the second build-up insulating layer 220 or the first wiring layer 230 may decrease.

한편, 상기 복수의 제1 리세스(210R)들은 상기 제1 빌드업 절연층(210)의 상면에서 하면을 향하여 폭이 변화할 수 있다. 예를 들어, 상기 복수의 제1 리세스(210R)들은 상기 제1 빌드업 절연층(210)의 상면에서의 폭(W3)은 상기 제1 리세스(210R)의 폭(W1, 예를 들어, 최대 폭)보다 작을 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 빌드업 절연층(210)의 상면에서의 상기 제1 리세스(210)의 폭(W3)은 상기 최대 폭(W1)과 동일할 수 있다.Meanwhile, a width of the plurality of first recesses 210R may change from an upper surface to a lower surface of the first build-up insulating layer 210 . For example, in the plurality of first recesses 210R, the width W3 of the upper surface of the first build-up insulating layer 210 is the width W1 of the first recess 210R, for example , the maximum width). However, the embodiment is not limited thereto, and the width W3 of the first recess 210 on the upper surface of the first build-up insulating layer 210 may be equal to the maximum width W1.

또한, 상기 제1 빌드업 절연층(210)의 상면과 상기 제1 리세스(210R)의 내측면(210RS) 사이의 내각(θ)은 90보다 작을 수 있다. 예를 들어, 상기 제1 빌드업 절연층(210)의 상면과 상기 제1 리세스(210R)의 내측면(210RS) 사이의 내각(θ)은 예각일 수 있다. 이를 통해, 실시 예는 상기 제1 리세스(210R)에 의한 상기 제1 빌드업 절연층(210)과 상기 제1 배선층(230) 사이의 밀착력 향상 및 상기 제1 빌드업 절연층(210)과 상기 제2 빌드업 절연층(220) 사이의 밀착력 향상을 극대화할 수 있다. 예를 들어, 상기 내각(θ)이 90도보다 작은 예각일 경우, 상기 제1 리세스(210R)에 의한 앵커링 효과를 극대화할 수 있다.Also, an interior angle θ between the top surface of the first build-up insulating layer 210 and the inner surface 210RS of the first recess 210R may be less than 90 degrees. For example, an interior angle θ between the top surface of the first build-up insulating layer 210 and the inner surface 210RS of the first recess 210R may be an acute angle. Through this, the embodiment improves the adhesion between the first build-up insulating layer 210 and the first wiring layer 230 by the first recess 210R, and the first build-up insulating layer 210 and Improvement of adhesion between the second build-up insulating layers 220 may be maximized. For example, when the interior angle θ is an acute angle smaller than 90 degrees, an anchoring effect by the first recess 210R may be maximized.

한편, 도 5의 (b)를 참조하면, 상기 제1 배선층(230)의 하면에는 상기 제1 계면(IS1)에서의 제1 빌드업 절연층(210)의 제1 리세스(210R)에 대응하는 제1 돌기(230P)가 구비된다. 이때, 상기 제1 배선층(230)의 하면에는 상기 복수의 제1 리세스(210R)들에 대응하게 일정한 폭, 두께 및 간격을 가지고 복수의 제1 돌기(230P)들이 형성될 수 있다. 이때, 상기 복수의 제1 돌기(230P)의 폭은 상기 제1 리세스(210R)의 폭(W1)에 대응할 수 있다. 또한, 상기 복수의 제1 돌기(230P)의 두께는 상기 제1 리세스(210R)의 깊이(H2)에 대응할 수 있다. 또한, 상기 복수의 제1 돌기(230P) 사이의 간격은 상기 제1 리세스(210R)들 사이의 간격(W2)에 대응할 수 있다. Meanwhile, referring to (b) of FIG. 5 , the lower surface of the first wiring layer 230 corresponds to the first recess 210R of the first build-up insulating layer 210 at the first interface IS1. A first protrusion 230P is provided. At this time, a plurality of first protrusions 230P may be formed on the lower surface of the first wiring layer 230 to correspond to the plurality of first recesses 210R and have a predetermined width, thickness, and spacing. In this case, the width of the plurality of first protrusions 230P may correspond to the width W1 of the first recess 210R. Also, the thickness of the plurality of first protrusions 230P may correspond to the depth H2 of the first recess 210R. In addition, the distance between the plurality of first protrusions 230P may correspond to the distance W2 between the first recesses 210R.

한편, 도 5의 (c)를 참조하면, 상기 제2 빌드업 절연층(220)의 하면에는 상기 제2 계면(IS2)에서의 제1 빌드업 절연층(210)의 제1 리세스(210R)에 대응하는 제2 돌기(220P)가 구비된다. 이때, 상기 제2 빌드업 절연층(220)의 하면에는 상기 복수의 제1 리세스(210R)들에 대응하게 일정한 폭, 두께 및 간격을 가지고 복수의 제2 돌기(220P)들이 형성될 수 있다. 이때, 상기 복수의 제2 돌기(220P)의 폭은 상기 제1 리세스(210R)의 폭(W1)에 대응할 수 있다. 또한, 상기 복수의 제2 돌기(220P)의 두께는 상기 제1 리세스(210R)의 깊이(H2)에 대응할 수 있다. 또한, 상기 복수의 제2 돌기(220P) 사이의 간격은 상기 제1 리세스(210R)들 사이의 간격(W2)에 대응할 수 있다. Meanwhile, referring to (c) of FIG. 5 , the lower surface of the second build-up insulating layer 220 has a first recess 210R of the first build-up insulating layer 210 at the second interface IS2. ) A second protrusion 220P corresponding to is provided. At this time, a plurality of second protrusions 220P may be formed on the lower surface of the second build-up insulating layer 220 to correspond to the plurality of first recesses 210R with a predetermined width, thickness, and spacing. . In this case, the width of the plurality of second protrusions 220P may correspond to the width W1 of the first recess 210R. Also, the thickness of the plurality of second protrusions 220P may correspond to the depth H2 of the first recess 210R. In addition, the distance between the plurality of second protrusions 220P may correspond to the distance W2 between the first recesses 210R.

한편, 상기 제1 빌드업 절연층(210)의 상면에 형성되는 제1 리세스(210R), 상기 제1 배선층(230)의 하면에 형성되는 제1 돌기(230P) 및 상기 제2 빌드업 절연층(220)의 하면에 형성되는 제2 돌기(220P)는 도 5와 다른 형상을 가질 수도 있다. 예를 들어, 도 5에서는 상기 제1 리세스(210R), 제1 돌기(230P) 및 상기 제2 돌기(220P)가 원형 형상을 가지는 것으로 도시하였으나, 이에 한정되는 것은 아니다.Meanwhile, the first recess 210R formed on the upper surface of the first build-up insulating layer 210, the first protrusion 230P formed on the lower surface of the first wiring layer 230, and the second build-up insulation The second protrusion 220P formed on the lower surface of the layer 220 may have a shape different from that of FIG. 5 . For example, in FIG. 5 , the first recess 210R, the first protrusion 230P, and the second protrusion 220P are illustrated as having a circular shape, but are not limited thereto.

예를 들어, 도 6을 참조하면, 상기 제1 리세스(210R), 상기 제1 돌기(230P) 및 상기 제2 돌기(220P) 각각의 수직 단면 형상은 사다리꼴 형상을 가질 수 있다.For example, referring to FIG. 6 , a vertical cross-sectional shape of each of the first recess 210R, the first protrusion 230P, and the second protrusion 220P may have a trapezoidal shape.

또한, 도 7을 참조하면, 상기 제1 리세스(210R), 상기 제1 돌기(230P) 및 상기 제2 돌기(220P) 각각의 수직 단면 형상은 평행 사변형 형상을 가질 수 있다. Also, referring to FIG. 7 , a vertical cross-sectional shape of each of the first recess 210R, the first protrusion 230P, and the second protrusion 220P may have a parallelogram shape.

다만, 상기 제1 리세스(210R), 제1 돌기(230P), 제2 돌기(220P)는 도면에 도시된 원형, 사다리꼴 형상 및 평행 사변형 형상 이외의 다른 형상을 가질 수도 있을 것이다.However, the first recess 210R, the first protrusion 230P, and the second protrusion 220P may have shapes other than circular, trapezoidal, and parallelogram shapes shown in the drawings.

한편, 도면에 도시하지 않았지만, 상기 제2 빌드업 절연층(220)의 상면에도 상기 제1 빌드업 절연층(210)의 상면에 형성된 복수의 제1 리세스(210R)이 형성될 수 있다. 또한, 상기 제2 빌드업 절연층(220)의 상면에 형성된 복수의 제1 리세스들 중 일부는 상기 제2 빌드업 절연층(220)의 상면에 형성된 배선층(230)과 접촉할 수 있고, 나머지 일부는 상기 제2 빌드업 절연층(220)의 상면에 형성되는 제3 빌드업 절연층 또는 제1 패시베이션층(170)과 접촉할 수 있다.Meanwhile, although not shown in the drawings, a plurality of first recesses 210R formed on the upper surface of the first build-up insulating layer 210 may also be formed on the upper surface of the second build-up insulating layer 220 . In addition, some of the plurality of first recesses formed on the upper surface of the second build-up insulating layer 220 may contact the wiring layer 230 formed on the upper surface of the second build-up insulating layer 220, The remaining part may contact the third build-up insulating layer or the first passivation layer 170 formed on the upper surface of the second build-up insulating layer 220 .

상기와 같이, 실시 예는 제1 빌드업 절연층(210)을 적층한 상태에서 전사층을 상기 제1 빌드업 절연층(210)에 부착하는 공정을 진행하여 상기 제1 빌드업 절연층(210)의 상면에 균일한 크기의 제1 리세스(210R)를 형성한다. 이를 통해, 실시 예는 상기 제1 빌드업 절연층(210)의 상면에 균일한 표면 조도를 부여하는 것이 가능하다. 즉, 실시 예에서는 상기 제1 빌드업 절연층(210) 내에 구비된 제1 필러(210F)가 노출되지 않고, 또한 상기 제1 필러(210F)가 외부로 빠져나가지 않으면서 상기 제1 빌드업 절연층(210)의 상면에 0.05㎛ 내지 0.5㎛에서 균일한 깊이(H2)를 가진 상기 제1 리세스(210R)를 형성할 수 있다. As described above, in the embodiment, a process of attaching a transfer layer to the first build-up insulating layer 210 is performed in a state in which the first build-up insulating layer 210 is stacked, so that the first build-up insulating layer 210 A first recess 210R having a uniform size is formed on the upper surface of ). Through this, in the embodiment, it is possible to impart a uniform surface roughness to the upper surface of the first build-up insulating layer 210 . That is, in the embodiment, the first build-up insulation 210F provided in the first build-up insulation layer 210 is not exposed and the first pillar 210F does not escape to the outside. The first recess 210R having a uniform depth H2 of 0.05 μm to 0.5 μm may be formed on the upper surface of the layer 210 .

한편, RCC(Resin Coated Copper) 타입으로 제공되는 절연층 및 동박층을 빌드업 절연층으로 이용하면서 상기 RCC 타입에서의 동박층을 이용하여 상기 절연층의 상면에 제1 리세스를 형성할 수도 있을 것이다. 그러나, RCC 타입의 동박층을 이용하여 상기 제1 빌드업 절연층(210)에 제1 리세스 형성 및 표면 조도를 부여할 경우, 이건 출원의 실시 예에서 사용하는 전사층을 이용한 방법에 대비하여 1) 이건 출원에서 목표로 하는 범위의 표면 조도를 부여하지 못하는 문제, 2) 빌드업 재료의 적층 과정에서 가스 배출 문제에 따른 층간 기포가 존재하는 문제, 3) 제조 공정이 복잡해지는 문제, 4) 빌드업 절연층의 표면에 동박 표면의 코팅층이 전사되거나 잔존하는 문제, 5) 동박층이 두껍고 동박 표면 코팅층 영역에 의한 제거 시간이 증가하는 문제, 6) 동박 두께 및 코팅층 영향에 의한 레이저 가공 시 비아 홀 사이즈의 균일성이 저하되는 문제, 및 7) 제2 배선층의 상면에 형성되는 리세스의 깊이가 커지는 문제 등이 발생할 수 있다.Meanwhile, a first recess may be formed on the upper surface of the insulating layer using the copper foil layer of the RCC type while using the insulating layer and the copper foil layer provided in the RCC (Resin Coated Copper) type as a build-up insulating layer. will be. However, when forming a first recess and providing surface roughness to the first build-up insulating layer 210 using an RCC type copper foil layer, this is in preparation for the method using the transfer layer used in the embodiment of the application. 1) This is the problem of not giving the surface roughness within the target range of the application, 2) the problem of the existence of air bubbles between layers due to the gas discharge problem during the lamination process of the build-up material, 3) the problem of complicating the manufacturing process, 4) Problems in which the coating layer on the surface of the copper foil is transferred or remains on the surface of the build-up insulation layer, 5) Problems in which the copper foil layer is thick and the removal time increases due to the area of the copper foil surface coating layer, 6) Vias during laser processing due to the influence of copper foil thickness and coating layer Problems such as a decrease in the uniformity of hole size and 7) a problem in that the depth of a recess formed on the upper surface of the second wiring layer increases may occur.

구체적으로, RCC 타입의 절연층 상에 배치된 동박층은 실시 예에서 사용하는 전사층과는 다르게 다음과 같은 특징을 가진다. 이하에서는 동박층과 전사층으로 하여 이를 구분하여 설명한다.Specifically, the copper foil layer disposed on the RCC type insulating layer has the following characteristics different from the transfer layer used in the embodiment. Hereinafter, the copper foil layer and the transfer layer will be described separately.

상기 동박층은 순수한 동박 두께와 표면 조도를 부여하기 위한 층으로 구성되어 있으며, 표면 조도를 구성하는 층의 최외곽 표면은 합금층으로 이루어진다. 예를 들어, 상기 합금층은 니켈, 아연 및 크롬을 포함한다. 또한, 상기 동박층은 통상 표면 조도를 부여하는 층을 포함하여 2.5㎛ 이상의 두께를 가진다. 상기 동박층에 형성되는 돌기는 상대적으로 크기가 크다.The copper foil layer is composed of a layer for imparting a pure copper foil thickness and surface roughness, and the outermost surface of the layer constituting the surface roughness is made of an alloy layer. For example, the alloy layer includes nickel, zinc and chromium. In addition, the copper foil layer usually has a thickness of 2.5 μm or more including a layer providing surface roughness. The protrusions formed on the copper foil layer are relatively large in size.

따라서, 상기 RCC 타입을 사용할 경우, 빌드업 절연층을 관통하는 레이저 비아 패드에 형성되는 리세스의 깊이도 동박층 에칭 공정에 의해 최소 2㎛ 이상이며, 상기 리세스의 깊이에 대응하는 상기 빌드업 절연층의 표면 조도(Ra)도 통상 1㎛ 이상이다. 따라서, RCC 타입의 동박층을 사용할 경우, 상기 표면 조도가 증가함에 따라 고주파수 대역을 사용하는 제품에 적용이 어려울 수 있다. Therefore, when the RCC type is used, the depth of the recess formed in the laser via pad penetrating the build-up insulating layer is at least 2 μm or more by the copper foil etching process, and the build-up corresponding to the depth of the recess The surface roughness (Ra) of the insulating layer is also usually 1 μm or more. Therefore, when using the RCC type copper foil layer, it may be difficult to apply to products using a high frequency band as the surface roughness increases.

또한, 상기 동박층의 두께는 2㎛를 초과한다. 따라서, 상기 동박층을 제거하기 위한 에칭 공정에서의 에칭량이 증가할 수 있다. 이때, 상기 동박층을 제거하는 공정에서 비아 홀을 통해 노출된 배선층도 함께 제거된다. 이에 따라, 상기 배선층에 형성되는 리세스의 깊이도 커진다. 상기 리세스의 깊이가 커지는 경우, 상기 리세스를 포함하는 배선층이 정상적인 회로 배선 역할을 하지 못할 수 있다. 그리고, 상기 리세스의 깊이를 반영하여 상기 리세스를 포함하는 배선층의 두께를 증가시켜야 하며, 이에 따른 제조 비용이 증가하는 문제가 있다.In addition, the thickness of the copper foil layer exceeds 2 μm. Accordingly, an etching amount in an etching process for removing the copper foil layer may be increased. At this time, in the process of removing the copper foil layer, the wiring layer exposed through the via hole is also removed. Accordingly, the depth of the recess formed in the wiring layer also increases. When the depth of the recess is increased, the wiring layer including the recess may not function as a normal circuit wiring. In addition, the thickness of the wiring layer including the recess must be increased by reflecting the depth of the recess, which increases manufacturing cost.

또한, 상기 동박층은 구리 이외의 니켈 및 크롬을 더 포함한다. 상기 니켈 및 크롬의 에칭 레이트는 상기 구리의 에칭 레이트와 다르다. 따라서, 상기 동박층을 에칭하여 제거할 경우, 상대적으로 큰 에칭 레이트의 금속 물질을 기준으로 에칭 조건이 결정되어야 하며, 이에 따라 에칭 시간이 증가할 수 있다. 나아가, 상기 에칭 시간이 증가함에 따라 상기 배선층에 형성되는 리세스의 깊이가 증가하거나, 상기 배선층의 두께를 증가시켜야만 한다.In addition, the copper foil layer further includes nickel and chromium other than copper. The etch rate of the nickel and chromium is different from the etch rate of the copper. Therefore, when removing the copper foil layer by etching, etching conditions should be determined based on a metal material having a relatively high etching rate, and accordingly, an etching time may increase. Furthermore, as the etching time increases, the depth of the recess formed in the wiring layer must be increased or the thickness of the wiring layer must be increased.

또한, 상기 동박층에 포함된 니켈 및 크롬은 상기 구리보다 에칭이 잘 되지 않으며, 상기 동박층을 제거하는 공정에서 일부가 상기 빌드업 절연층에 잔존할 수 있다. 따라서, 상기 빌드업 절연층의 표면에는 니켈 원소 또는 크롬 원소가 존재할 수 있다. 그리고, 상기 빌드업 절연층에 상기 동박층의 일부가 잔존하는 경우, 이에 따른 균일한 두께의 시드 금속층을 형성하기 어려울 수 있다. 또한, 상기 빌드업 절연층에 상기 동박층의 일부가 잔존하는 경우, 상기 동박층으로 인해 서로 전기적으로 분리되어야 할 복수의 배선층이 서로 연결되는 회로 쇼트 문제가 발생할 수 있다.In addition, nickel and chromium included in the copper foil layer are less etched than the copper, and some may remain in the build-up insulating layer in the process of removing the copper foil layer. Therefore, a nickel element or a chromium element may be present on the surface of the build-up insulating layer. And, when a part of the copper foil layer remains in the build-up insulating layer, it may be difficult to form a seed metal layer having a uniform thickness accordingly. In addition, when a portion of the copper foil layer remains in the build-up insulating layer, a circuit short circuit problem may occur in which a plurality of wiring layers to be electrically separated from each other are connected to each other due to the copper foil layer.

또한, 상기 RCC 타입은 빌드업 절연층 상에 상기 동박층이 배치된 상태로 적층 공정이 이루어진다. 이때, 상기 빌드업 절연층을 경화하는 공정에서, 절연층 내부에서 가스가 발생할 수 있다. 그러나, 상기 RCC 타입의 경우, 상기 빌드업 절연층 상에는 이미 동박층이 배치된 상태이며, 이에 따라 상기 가스가 외측으로 배출되지 못할 수 있다. 또한, 상기 가스가 배출되지 못하는 경우, 상기 가스로 인해 보이드가 발생하거나 빌드업 절연층과 배선층 사이의 밀착력이 저하될 수 있다.In addition, in the RCC type, a lamination process is performed in a state in which the copper foil layer is disposed on the build-up insulating layer. At this time, in the process of curing the build-up insulating layer, gas may be generated inside the insulating layer. However, in the case of the RCC type, the copper foil layer is already disposed on the build-up insulating layer, and thus the gas may not be discharged to the outside. Also, when the gas is not discharged, voids may be generated due to the gas or adhesion between the build-up insulating layer and the wiring layer may be deteriorated.

이에 반하여, 실시 예는 순수 구리를 포함하는 전사층을 이용하여 빌드업 절연층의 상면에 제1 리세스 형성 및 표면 조도 부여 공정을 진행한다. 이에 따라, 실시 예는 상기 RCC 타입으로 표면 조도를 부여하는 공정에서 발생하는 문제를 해결할 수 있다.In contrast, in the embodiment, a process of forming a first recess and imparting surface roughness to the upper surface of the build-up insulating layer is performed using a transfer layer containing pure copper. Accordingly, the embodiment can solve problems occurring in the process of providing surface roughness in the RCC type.

이하에서는 실시 예에 따른 인쇄회로기판의 제조 방법에 대해 설명하기로 한다.Hereinafter, a method of manufacturing a printed circuit board according to an embodiment will be described.

실시 예의 인쇄회로기판의 제조 방법의 특징은 빌드업 절연층의 적층 공정에 있으며, 이에 따라 이하에서는 상기 빌드업 절연층의 적층 공정을 중심으로 설명하기로 한다.A feature of the manufacturing method of the printed circuit board of the embodiment lies in the lamination process of the build-up insulating layer, and accordingly, hereinafter, the lamination process of the build-up insulating layer will be mainly described.

도 8 내지 21은 실시 예에 따른 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.8 to 21 are diagrams showing a manufacturing method of a printed circuit board according to an embodiment in process order.

도 8을 참조하면, 실시 예는 제1 절연층 또는 코어층(260)을 준비한다. 상기 제1 절연층 또는 코어층(260)은 CCL(Copper Clad Laminate)를 이용할 수 있다. 이후, 실시 예는 상기 제1 절연층 또는 코어층(260) 상에 제2 배선층(250)을 형성하는 공정을 진행한다.Referring to FIG. 8 , the embodiment prepares a first insulating layer or core layer 260 . The first insulating layer or core layer 260 may use CCL (Copper Clad Laminate). Thereafter, in the embodiment, a process of forming the second wiring layer 250 on the first insulating layer or core layer 260 is performed.

도 9를 참조하면, 실시 예는 상기 제1 절연층 또는 코어층(260) 상에 상기 제1 빌드업 절연층(210)을 적층하는 공정을 진행한다. 이때, 상기 제1 빌드업 절연층(210)의 상면에는 보호 필름(PF)이 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 보호 필름(PF)은 PET(polyethylene terephthalate)일 수 있으나, 이에 한정되지는 않는다.Referring to FIG. 9 , in the embodiment, a process of stacking the first build-up insulating layer 210 on the first insulating layer or core layer 260 is performed. At this time, a protective film PF may be formed on the upper surface of the first build-up insulating layer 210, but is not limited thereto. The protective film PF may be polyethylene terephthalate (PET), but is not limited thereto.

도 10을 참조하면, 실시 예는 상기 제1 빌드업 절연층(210)의 상면에 배치된 보호 필름(PF)을 제거하는 공정을 진행한다. 이때, 상기 제1 빌드업 절연층(210)의 상면에 보호 필름(PF)이 배치되지 않은 상태로 적층된 경우, 도 10의 공정은 생략될 수 있다.Referring to FIG. 10 , in the embodiment, a process of removing the protective film PF disposed on the upper surface of the first build-up insulating layer 210 is performed. In this case, when the protective film PF is stacked on the upper surface of the first build-up insulating layer 210 without being disposed, the process of FIG. 10 may be omitted.

도 11을 참조하면, 실시 예는 상기 제1 빌드업 절연층(210)의 상에 전사층(300)을 위치시키는 공정을 진행한다. 이때, 상기 전사층(300)에는 돌기부(310)가 형성된다. 이때, 상기 전사층(300)의 하면에 형성된 돌기부(310)는 도 5를 참조하여 설명한 제1 리세스(210R), 제1 돌기(230P) 및 제2 돌기(220P)와 실질적으로 동일한 형상을 가지며, 이에 따라 이에 대한 상세한 설명은 생략한다.Referring to FIG. 11 , in the embodiment, a process of placing a transfer layer 300 on the first build-up insulating layer 210 is performed. At this time, a protrusion 310 is formed on the transfer layer 300 . At this time, the protrusion 310 formed on the lower surface of the transfer layer 300 has substantially the same shape as the first recess 210R, the first protrusion 230P, and the second protrusion 220P described with reference to FIG. 5 . and, therefore, a detailed description thereof will be omitted.

이때, 상기 전사층(300)의 두께(H3)는 돌기부(130)를 포함하여 1.2㎛ 내지 1.8㎛의 범위를 가질 수 있다. 상기 전사층(300)의 두께(H3)는 상기 제1 리세스(210R)의 깊이(H2)에 대응하는 상기 전사층(300)의 돌기부(310)의 두께를 포함한 전체 두께를 의미한다.At this time, the thickness H3 of the transfer layer 300 may have a range of 1.2 μm to 1.8 μm including the protrusion 130 . The thickness H3 of the transfer layer 300 means the total thickness including the thickness of the protrusions 310 of the transfer layer 300 corresponding to the depth H2 of the first recess 210R.

상기 전사층(300)의 두께(H3)가 1.8㎛를 초과하면, 상기 전사층(300)을 에칭하는 공정의 공정 시간이 증가할 수 있고, 상기 전사층(300)을 완전히 제거하는 과정에서 비아 패드의 에칭량이 늘어나면서 과도한 리세스가 형성되거나 상기 비아 패드의 바닥이 소실되는 불량이 발생될 수 있을 뿐 아니라, 합금층이 절연층에 잔존할 수 있고, 이에 따른 전기적 신뢰성 및/또는 물리적 신뢰성 문제가 발생할 수 있다.When the thickness H3 of the transfer layer 300 exceeds 1.8 μm, the process time of the process of etching the transfer layer 300 may increase, and in the process of completely removing the transfer layer 300, the via As the etching amount of the pad increases, excessive recesses may be formed or defects such as loss of the bottom of the via pad may occur, and the alloy layer may remain on the insulating layer, resulting in electrical reliability and / or physical reliability problems may occur.

도 12를 참조하면, 실시 예는 상기 전사층(300)을 상기 제1 빌드업 절연층(210)의 상면에 부착하는 공정을 진행한다. 상기 전사층(300)을 부착하는 공정은 상기 제1 빌드업 절연층(210)에 열을 가하면서 압착하는 핫 프레스 또는 진공 압착 방식으로 진행될 수 있다. 이때, 상기 열을 받은 제1 빌드업 절연층(210)은 용융될 수 있고, 상기 용융된 제1 빌드업 절연층(210)의 상면에 상기 전사층(300)이 부착될 수 있다. 이때, 실시 예는 상기 용융된 상기 제1 빌드업 절연층(210)이 냉각되어 완전히 경화되기 전에 상기 전사층(300)을 부착하는 공정을 진행한다. 더욱 바람직하게, 실시 예는 진공 라미네이션 공정을 진행하여 상기 제1 빌드업 절연층(210)과 상기 전사층(300) 사이의 기포를 제거하고, 등방압 프레스 또는 진공 라미네이션을 통해 온도와 압력을 인가하여 상기 전사층(300)을 부착하는 공정을 진행할 수 있다.Referring to FIG. 12 , in the embodiment, a process of attaching the transfer layer 300 to the upper surface of the first build-up insulating layer 210 is performed. The process of attaching the transfer layer 300 may be performed by a hot press method or a vacuum compression method in which heat is applied to the first build-up insulating layer 210 and compressed. At this time, the first build-up insulating layer 210 that has received the heat may be melted, and the transfer layer 300 may be attached to an upper surface of the melted first build-up insulating layer 210 . At this time, in the embodiment, a process of attaching the transfer layer 300 is performed before the melted first build-up insulating layer 210 is cooled and completely hardened. More preferably, the embodiment proceeds with a vacuum lamination process to remove air bubbles between the first build-up insulating layer 210 and the transfer layer 300, and applies temperature and pressure through an isostatic press or vacuum lamination. Thus, a process of attaching the transfer layer 300 may be performed.

도 13을 참조하면, 실시 예는 상기 부착된 전사층(300) 및 상기 제1 빌드업 절연층(210)을 관통하는 비아 홀(VH)을 형성하는 공정을 진행한다. 상기 비아 홀(VH)을 형성하는 공정은 레이저 공정을 통해 이루어질 수 있으나, 이에 한정되는 것은 아니다.Referring to FIG. 13 , in the embodiment, a process of forming a via hole VH penetrating the attached transfer layer 300 and the first build-up insulating layer 210 is performed. The process of forming the via hole VH may be performed through a laser process, but is not limited thereto.

도 14를 참조하면, 실시 예는 상기 형성된 비아 홀(VH)의 내벽(VHS)을 디스미어 하는 공정을 진행할 수 있다. 상기 디스미어 공정은 플라즈마를 이용한 건식 방식 또는 화학 약품을 이용한 습식 방식으로 진행될 수 있다. 이때, 상기 디스미어 공정은 상기 비아 홀(VH)의 내벽(VHS) 및 상기 비아 홀(VH)의 바닥면에서 진행될 수 있다. 이때, 상기 제1 빌드업 절연층(210)의 상면에는 상기 전사층(300)이 배치된 상태이며, 이에 따라 상기 제1 빌드업 절연층(210)의 상면은 디스미어가 이루어지지 않는다. Referring to FIG. 14 , in the embodiment, a process of desmearing the inner wall VHS of the formed via hole VH may be performed. The desmear process may be performed in a dry method using plasma or a wet method using chemicals. In this case, the desmear process may be performed on the inner wall VHS of the via hole VH and the bottom surface of the via hole VH. At this time, the transfer layer 300 is disposed on the upper surface of the first build-up insulating layer 210, and accordingly, the upper surface of the first build-up insulating layer 210 is not desmeared.

도 15를 참조하면, 실시 예는 상기 전사층(300)을 에칭하는 공정을 진행한다. 상기 전사층(300)의 에칭 공정은 상기 전사층(300)의 두께(H3)보다 큰 에칭량의 에칭 조건을 가지고 진행될 수 있다. 이에 따라, 상기 제1 빌드업 절연층(210)의 상면에 배치된 전사층(300)은 전체적으로 완전히 제거될 수 있다. 이때, 실시 예는 상기 전사층(300)의 에칭 공정에서, 상기 비아 홀(VH)을 통해 노출된 상기 제2 배선층(250)도 함께 에칭될 수 있다. 따라서, 상기 제2 배선층(250)의 상면에는 제2 리세스(250R)가 형성될 수 있다. 또한, 상기 제1 빌드업 절연층(210)의 상면에는 상기 전사층(300)의 에칭에 따라 상기 전사층(300)의 돌기부(310)에 대응하는 제1 리세스(210R)가 형성된다. Referring to FIG. 15 , in the embodiment, a process of etching the transfer layer 300 is performed. The etching process of the transfer layer 300 may be performed under an etching condition of an etching amount greater than the thickness H3 of the transfer layer 300 . Accordingly, the transfer layer 300 disposed on the upper surface of the first build-up insulating layer 210 may be completely removed as a whole. In this case, in the etching process of the transfer layer 300, the second wiring layer 250 exposed through the via hole VH may also be etched. Accordingly, a second recess 250R may be formed on an upper surface of the second wiring layer 250 . In addition, a first recess 210R corresponding to the protrusion 310 of the transfer layer 300 is formed on the upper surface of the first build-up insulating layer 210 by etching the transfer layer 300 .

도 16을 참조하면, 실시 예는 도금 시드층(M1)을 형성하는 공정을 진행한다. 상기 도금 시드층(M1)은 화학동도금 공정을 통해 진행될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 도금 시드층(M1)은 스퍼터링 공정을 통해 진행될 수도 있다. 상기 도금 시드층(M1)은 상기 제1 리세스(210R)의 내측면, 상기 비아 홀(VH)의 내벽(VHS) 및 상기 제2 리세스(250R)의 내측면에 형성될 수 있다. 구체적으로, 상기 도금 시드층(M1)은 상기 제1 빌드업 절연층(210)의 상면의 프로파일을 따라 형성될 수 있다. 즉, 상기 도금 시드층(M1)은 상기 제1 빌드업 절연층(210)의 상면에 형성된 제1 리세스(210R)의 프로파일을 따라 형성될 수 있다.Referring to FIG. 16 , in the embodiment, a process of forming a plating seed layer M1 is performed. The plating seed layer M1 may be formed through a chemical copper plating process, but is not limited thereto. For example, the plating seed layer M1 may be formed through a sputtering process. The plating seed layer M1 may be formed on an inner surface of the first recess 210R, an inner wall VHS of the via hole VH, and an inner surface of the second recess 250R. Specifically, the plating seed layer M1 may be formed along the profile of the upper surface of the first build-up insulating layer 210 . That is, the plating seed layer M1 may be formed along the profile of the first recess 210R formed on the upper surface of the first build-up insulating layer 210 .

도 17을 참조하면, 실시 예는 상기 도금 시드층(M1) 상에 드라이필름(DF)을 형성하는 공정을 진행한다. 상기 드라이필름(DF)은 개구부를 포함한다. 상기 드라이필름(DF)은 상기 제1 배선층(230)이 형성될 영역 및 상기 비아 홀(VH)을 노출하는 개구부를 포함한다.Referring to FIG. 17 , in the embodiment, a process of forming a dry film DF on the plating seed layer M1 is performed. The dry film DF includes an opening. The dry film DF includes a region where the first wiring layer 230 is to be formed and an opening exposing the via hole VH.

도 18을 참조하면, 실시 예는 상기 도금 시드층(M1)을 시드층으로 전해 도금을 진행하여 전해 도금층(M2)을 형성한다. 상기 전해 도금층(M2)은 상기 제1 리세스(210R), 상기 제2 리세스(250R), 상기 비아 홀(VH) 및 상기 드라이필름(DF)의 개구부를 채우며 형성된다.Referring to FIG. 18 , in the embodiment, an electrolytic plating layer M2 is formed by electroplating the plating seed layer M1 as a seed layer. The electrolytic plating layer M2 is formed to fill openings of the first recess 210R, the second recess 250R, the via hole VH, and the dry film DF.

도 19를 참조하면, 실시 예는 상기 드라이필름(DF)을 제거하는 공정을 진행한다.Referring to FIG. 19 , in the embodiment, a process of removing the dry film DF is performed.

도 20을 참조하면, 실시 예는 상기 도금 시드층(M1)의 일부를 에칭하여 제거하는 공정을 진행한다. 즉, 상기 도금 시드층(M1)은 상기 전해 도금층(M2)과 수직 방향으로 중첩되는 제1 영역 및 상기 전해 도금층(M2)과 수직 방향으로 중첩되지 않는 제2 영역을 포함한다. 그리고, 실시 예는 상기 도금 시드층(M1)의 상기 제2 영역을 에칭으로 제거하는 공정을 진행한다. 이에 따라, 상기 제1 빌드업 절연층(210)의 상면에 형성된 제1 리세스들(210R) 중 상기 전해 도금층(M2)과 수직으로 중첩되지 않는 제1 리세스들은 외부로 노출된다.Referring to FIG. 20 , in the embodiment, a process of etching and removing a portion of the plating seed layer M1 is performed. That is, the plating seed layer M1 includes a first region overlapping the electrolytic plating layer M2 in a vertical direction and a second region not overlapping the electroplating layer M2 in a vertical direction. And, in the embodiment, a process of removing the second region of the plating seed layer M1 by etching is performed. Accordingly, among the first recesses 210R formed on the upper surface of the first build-up insulating layer 210, first recesses that do not vertically overlap the electrolytic plating layer M2 are exposed to the outside.

이에 따라, 실시 예는 상기 도금 시드층(M1)과 상기 전해 도금층(M2)을 각각 포함하는 제1 배선층(230), 비아층(240) 및 상기 비아층(240)의 확장부(240E)를 형성할 수 있다. 이를 통해, 상기 제1 배선층(230)은 상기 제1 빌드업 절연층(210)의 상면에 구비된 제1 리세스(210R)에 대응하는 제1 돌기(230P)를 포함할 수 있다.Accordingly, in the embodiment, the first wiring layer 230 including the plating seed layer M1 and the electrolytic plating layer M2, the via layer 240, and the expansion portion 240E of the via layer 240 are formed. can form Through this, the first wiring layer 230 may include a first protrusion 230P corresponding to the first recess 210R provided on the upper surface of the first build-up insulating layer 210 .

도 21을 참조하면, 실시 예는 상기 제1 빌드업 절연층(210) 상에 제2 빌드업 절연층(220)을 형성한다. 이때, 상기 제2 빌드업 절연층(220)은 상기 제1 빌드업 절연층(210)의 상면에 배치된 제1 리세스(210R)의 적어도 일부를 채우며 구비될 수 있다. 이에 따라, 상기 제2 빌드업 절연층(220)은 상기 제1 빌드업 절연층(210)의 상면에 구비된 제1 리세스(210R)에 대응하는 제2 돌기(220P)를 포함할 수 있다.Referring to FIG. 21 , in the embodiment, a second build-up insulating layer 220 is formed on the first build-up insulating layer 210 . In this case, the second build-up insulating layer 220 may be provided while filling at least a portion of the first recess 210R disposed on the upper surface of the first build-up insulating layer 210 . Accordingly, the second build-up insulating layer 220 may include a second protrusion 220P corresponding to the first recess 210R provided on the upper surface of the first build-up insulating layer 210 . .

또한, 실시 예는 상기 전사층의 에칭 시에 상기 제2 배선층 상에 일정 깊이의 제2 리세스가 형성되도록 할 수 있다. 이를 통해, 실시 예는 상기 제1 빌드업 절연층을 관통하는 비아층의 일부가 상기 제2 리세스 내에 배치되도록 할 수 있고, 이를 통해 상기 비아층과 상기 제1 빌드업 절연층 사이의 밀착력을 향상시킬 수 있다.Also, according to the embodiment, a second recess having a predetermined depth may be formed on the second wiring layer during etching of the transfer layer. Through this, in the embodiment, a portion of the via layer penetrating the first build-up insulating layer may be disposed in the second recess, thereby increasing the adhesion between the via layer and the first build-up insulating layer. can improve

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is only exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

Claims

a first build-up insulating layer having a plurality of first recesses formed on an upper surface thereof;
a first wiring layer disposed on the first build-up insulating layer; and
A via layer penetrating the first build-up insulating layer and electrically connected to the first wiring layer;
The first build-up insulating layer includes a resin and a plurality of fillers disposed in the resin,
The first wiring layer does not contact the plurality of pillars, and the via layer contacts at least one of the plurality of pillars;
A surface roughness of a side surface of the via layer in contact with the filler is greater than a surface roughness of a lower surface of the first wiring layer not in contact with the filler;
The first wiring layer includes a plurality of first protrusions disposed in the plurality of first recesses;
The printed circuit board, characterized in that the width and thickness of each of the plurality of first projections corresponding to the width and depth of each of the plurality of first recesses ranges from 0.05 μm to 0.5 μm.

According to claim 1,
An interior angle between an upper surface of the first build-up insulating layer and an inner surface of the first recess forms an acute angle.
printed circuit board.

delete

According to claim 2,
The width and depth of each of the plurality of first recesses range from 0.05 μm to 0.5 μm,
A second build-up insulating layer disposed on the first build-up insulating layer;
The first projections of the first wiring layer are disposed in some of the plurality of first recesses;
The printed circuit board of claim 1 , wherein the second build-up insulating layer includes second protrusions disposed within remaining portions of the plurality of first recesses.

delete

According to claim 1,
Further comprising a second wiring layer disposed on the lower surface of the first build-up insulating layer,
The second wiring layer includes a second recess vertically overlapping the via layer;
The printed circuit board of claim 1 , wherein the via layer includes an extension portion disposed within the second recess and increasing in width.

stacking a first build-up insulating layer on the first insulating layer including a plurality of fillers;
positioning a transfer layer including protrusions on the first build-up insulating layer;
attaching the transfer layer to an upper surface of the first build-up insulating layer; and
forming a via hole penetrating the transfer layer and the first build-up insulating layer;
forming a plurality of first recesses corresponding to the protrusions of the transfer layer on an upper surface of the first build-up insulating layer by removing the transfer layer by etching;
forming a plating seed layer on an upper surface of the first build-up insulating layer and an inner wall of the via hole after removing the transfer layer;
forming a dry film including an opening on the plating seed layer;
forming an electrolytic plating layer filling the opening of the dry film and the via hole;
removing the dry film; and
Forming a via layer disposed in the via hole and a first wiring layer disposed on the first buildup insulating layer by removing a portion of the plating seed layer that does not vertically overlap the electrolytic plating layer;
The transfer layer is composed of pure copper,
The first wiring layer does not contact the plurality of pillars, and the via layer contacts at least one of the plurality of pillars;
A surface roughness of a side surface of the via layer in contact with the filler is greater than a surface roughness of a lower surface of the first wiring layer not in contact with the filler;
The first wiring layer includes a plurality of first protrusions disposed in the plurality of first recesses;
The method of manufacturing a printed circuit board, characterized in that the width and thickness of each of the plurality of first projections corresponding to the width and depth of each of the plurality of first recesses range from 0.05 μm to 0.5 μm.

According to claim 10,
The method of manufacturing a printed circuit board, wherein the depth of each of the plurality of first recesses satisfies a range of 0.05 μm to 0.5 μm.

delete

According to claim 10,
Forming a second wiring layer on the first insulating layer before stacking the first build-up insulating layer;
A second recess is formed on an upper surface of the second wiring layer when the transfer layer is removed;
The method of claim 1 , wherein the via layer includes an extension portion disposed in the second recess of the second wiring layer.

According to claim 10,
The plating seed layer is formed along the profile of the plurality of first recesses provided on the upper surface of the first build-up insulating layer,
The width and depth of each of the plurality of first recesses range from 0.05 μm to 0.5 μm,
Further comprising laminating a second buildup insulating layer on the first buildup insulating layer and the first wiring layer,
The second build-up insulating layer is in contact with the upper surface of the first build-up insulating layer and includes a plurality of second protrusions corresponding to the first recesses of the first build-up insulating layer. .

According to claim 10,
The plating seed layer is formed along the profile of the plurality of first recesses provided on the upper surface of the first build-up insulating layer,
The width and depth of each of the plurality of first recesses range from 0.05 μm to 0.5 μm,
An interior angle between an upper surface of the first build-up insulating layer and an inner surface of the first recess forms an acute angle.
A method for manufacturing a printed circuit board.