KR102552887B1 - 투명 디스플레이 장치 - Google Patents

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Abstract

실시예는 투명 디스플레이 장치의 투과부에 TFT를 제거함으로써, TFT에 의해 잔상이 보이는 것을 방지할 수 있다.
이를 위해 실시예에 따른 투명 디스플레이 장치는 제1 게이트 라인과 제1 데이터 라인이 교차되는 영역에 배치되어 영상을 표시하는 화소부와, 광이 투과되는 2 화소 영역 이상 크기를 가지며 내부에 박막 트랜지스터가 제거된 투과부로 이루어진 표시패널과, 상기 표시 패널의 배면에 배치되어 광을 선택적으로 투과 및 차단시키는 차단판을 포함할 수 있다.
실시예는 투과부의 TFT를 제거함으로써, 투과부를 통해 보이는 물체의 시인성을 향상시킬 수 있는 효과가 있다.

Description

투명 디스플레이 장치{TRANSPARENT DISPLAY DEVICE}
실시예는 투명 디스플레이에 관한 것이다.
CRT(Cathode Ray Tube, 음극선관 표시 장치)를 대신하여 액정표시장치(Liquid Crystal Display, LCD), PDP(Plasma Display Panel, 플라즈마 표시 장치), OLED(Organic Light Emitting Diodes, 유기 다이오드 표시 장치) 등의 평판 표시 장치가 빠르게 발전하고 있다. 그 중에서, 액정표시장치는 다른 디스플레이 장치에 비해 얇고 가벼우며 낮은 소비 전력 및 낮은 구동 전압을 갖추고 있어서 다양한 장치에 광범위하게 사용되고 있다.
OLED는 서로 다른 색상의 광을 방출하는 특성이 있기 때문에 별도의 컬러필터 및 광원을 필요로 하지 않으며, LCD에 비해 소형화, 박형화 및 경량화에 유리하며, 시야각이 넓고 반응속도가 빨라 잔상이 적은 장점이 있다.
최근에는 OLED를 이용하여 차세대 디스플레이 장치로서 투명 디스플레이(Transparent Display)가 주목받고 있다. 투명 디스플레이 장치는 투과도를 가지는 패널을 이용하여 투명한 유리처럼 보이는 디스플레이에 다양한 정보를 나타낼 수 있다. 이러한 투명 디스플레이 장치는 쇼 윈도우, 냉장고 도어, 광고판, 공공 디스플레이 등 다양한 분야에서 활용이 가능하다.
하지만, 박물관이나 미술관, 보석상 및 명품관과 같이 전시물이 돋보여야할 전시 환경에서는 투명 디스플레이 동작 시 발광하지 않는 화소 영역의 박막 트랜지스터에 의해 잔상이 보이거나, 격자가 겹칠 때 빛의 간섭으로 인지되는 모아레 현상에 의해 전시물이 시인성이 떨어지는 문제점이 발생된다.
상기와 같은 문제점을 해결하기 위해, 실시예는 물체의 시인성을 향상시키기 위한 투명 디스플레이 장치를 제공하는 것을 그 목적으로 한다.
상기와 같은 문제점을 해결하기 위해, 실시예는 투명 디스플레이 장치의 투과부에 TFT를 제거함으로써, TFT에 의해 잔상이 보이는 것을 방지할 수 있다.
이를 위해 실시예에 따른 투명 디스플레이 장치는 제1 게이트 라인과 제1 데이터 라인이 교차되는 영역에 배치되어 영상을 표시하는 화소부와, 광이 투과되는 2 화소 영역 이상 크기를 가지며 내부에 박막 트랜지스터가 제거된 투과부로 이루어진 표시패널과, 상기 표시 패널의 배면에 배치되어 광을 선택적으로 투과 및 차단시키는 차단판을 포함할 수 있다.
실시예는 투과부의 TFT를 제거함으로써, 투과부를 통해 보이는 물체의 시인성을 향상시킬 수 있는 효과가 있다.
또한, 실시예는 투과부의 중심 영역에 신호 라인들을 형성하지 않도록 구성함으로써, 투과부(P2)를 통해 보이는 물체의 시인성을 보다 향상시킬 수 있는 효과가 있다.
또한, 실시예는 쌍을 이루는 게이트 라인들 인접하게 배치시킴으로써, 게이트 라인을 분리하지 않는 선에서 투과부의 크기를 더욱 크게 형성할 수 있다.
도 1은 제1 실시예에 따른 투명 디스플레이 장치를 나타낸 구성도이다.
도 2는 제1 실시예에 따른 투명 디스플레이 장치의 회로도이다.
도 3은 제1 실시예에 따른 투명 디스플레이 장치의 일부 구성을 나타낸 단면도이다.
도 4는 제2 실시예에 따른 투명 디스플레이 장치의 회로도이다.
도 5는 제3 실시예에 따른 투명 디스플레이 장치의 회로도이다.
도 6은 제4 실시예에 따른 투명 디스플레이 장치의 회로도이다.
도 7은 제5 실시예에 따른 투명 디스플레이 장치의 회로도이다.
도 8은 제6 실시예에 따른 투명 디스플레이 장치의 회로도이다.
도 9는 제7 실시예에 따른 투명 디스플레이 장치의 회로도이다.
이하, 도면을 참조하여 실시예를 상세히 설명하기로 한다.
도 1은 제1 실시예에 따른 투명 디스플레이 장치를 나타낸 구성도이고, 도 2는 제1 실시예에 따른 투명 디스플레이 장치의 회로도이고, 도 3은 제1 실시예에 따른 투명 디스플레이 장치의 일부 구성을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 투명 디스플레이 장치는 표시 패널(100)과, 게이트 드라이버(200)와, 데이터 드라이버(300)와, 타이밍 컨트롤러(400)와, 차광판(500)과, 차광판 구동부(600)를 포함할 수 있다.
표시 패널(100)은 서로 교차하는 다수의 제1 게이트 라인(GL1)과 다수의 제1 데이터 라인(DL1)을 구비하고, 이들의 교차 영역에는 다수의 화소부(P)와 투과부들이 구비될 수 있다.
게이트 드라이버(200)는 GIP(gate in panel)형 게이트 드라이버로서 표시 패널(100)의 비표시 영역에 형성될 수 있으며, 집적 회로로 구성되어 PCB나 회로 필름 상에 실장될 수 있다. 이러한 게이트 드라이버(200)는 타이밍 컨트롤러(400)로부터 제공된 다수의 게이트 제어 신호(GCS)에 따라 다수의 제1 게이트 라인(GL1)에 스캔 펄스(Vout)를 공급하는 게이트 쉬프트 레지스터를 구비할 수 있다.
데이터 드라이버(300)는 타이밍 컨트롤러(400)로부터 제공된 다수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트롤러(400)로부터 입력되는 디지털 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 전압으로 변환한다. 그리고 데이터 드라이버(300)는 변환된 데이터 전압을 다수의 제1 데이터 라인(DL1)에 공급한다. 이를 위해, 데이터 드라이버(300)는 샘플링 신호를 출력하는 데이터 쉬프트 레지스터와, 영상 데이터를 래치하는 래치와, 디지털-아날로그 컨버터 등을 구비할 수 있다.
타이밍 컨트롤러(400)는 외부로부터 입력되는 영상 데이터(RGB)를 표시 패널(100)의 크기 및 해상도에 알맞게 정렬하여 데이터 드라이버(300)에 공급할 수 있다. 타이밍 컨트롤러(400)는 외부로부터 입력되는 동기 신호들, 예를 들어 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync)를 이용해 다수의 게이트 및 데이터 제어신호(GCS, DCS)를 생성하여 게이트 드라이버(200) 및 데이터 드라이버(300)에 각각 공급할 수 있다.
차광판(500)은 표시 패널(100)의 배면에 배치된다. 차광판(500)은 광을 선택적으로 투과 또는 광을 선택적으로 차단시키는 역할을 한다. 차광판(500)의 구성은 다양하게 형성될 수 있으나, 그 일예로 차광판(500)은 광을 차단하는 차광부와, 광이 투과되는 투과부를 구비한다. 차광부는 블랙 매트릭스와 동일한 재질로 형성될 수 있으며, 유리 기판 상에 티타늄(Ti)과 같은 불투명한 금속을 패터닝하여 형성될 수 있다. 이러한 차광판(500)은 차광판 구동부(600)에 의해 쉬프트되어 표시 패널(100)의 투과부(P2)를 선택적으로 차단할 수 있다.
차광판 구동부(600)는 차광판(500)의 적어도 일측에 구비되어 차광판(500)을 쉬프트 구동한다. 이러한 차광판 구동부(600)는 외부로부터 입력되는 투명 모드 신호 또는 불투명 모드 신호에 기인하여 차광판(500)을 쉬프트 구동할 수 있다.
차광판 구동부(600)는 다양한 구조로 이루어질 수 있으나, 그 일예로서 차광판 구동부(600)는 차광판(500)의 끝단과 체결되는 톱니 바퀴로 구성될 수 있다. 이러한 차광판 구동부(600)는 전동 장치와 연결되어 전자식으로 구동될 수 있으며, 일부가 장치의 외부로 노출되어 사용자(US)가 수동 방식으로 구동할 수 있다.
화소부(P1)는 제1 게이트 라인(GL1)과 제1 데이터 라인(DL1)의 교차 영역에 배치될 수 있다. 화소부(P1)는 제1 게이트 라인(GL1)으로부터 공급되는 스캔 펄스(Vout)에 응답하여 제1 데이터 라인(DL1)으로부터 공급되는 영상 신호(데이터 전압)에 따른 영상을 표시할 수 있다.
투과부(P2)는 표시패널(100)의 중심 영역에 형성될 수 있다. 투과부(P2)는 2개 이상의 화소부(P1)의 크기에 대응되는 크기로 형성될 수 있다. 투과부(P2)는 필요에 따라 선택적으로 광을 투과 또는 차단시키도록 형성될 수 있다. 투과부(P2)의 크기 및 위치는 한정되지 않으며 다양한 크기 및 형상으로 형성될 수 있다.
도 2에 도시된 바와 같이, 화소부(P1)는 박막 트랜지스터(Thin Film Transistor, TFT, 111)와 OLED(112)를 포함할 수 있다. TFT(111)는 스캔 스위치, 구동 스위치, 센싱 스위치 및 스토리지 커패시터를 포함할 수 있다. OLED(112)는 R,W,B,G 화소를 포함할 수 있다. OLED(112)는 R,W,B,G 화소가 일렬로 배치되어 형성될 수 있다. 물론, R,W,B,G 화소의 배열 구조는 변경될 수 있다. W 화소의 크기는 다른 화소부(P1)들의 크기보다 크게 형성될 수 있다.
투과부(P2)는 4개의 화소부(P1)의 크기를 가지도록 형성될 수 있다. 투과부(P2)는 2×2 화소 크기로 형성될 수 있다. 투과부(P2)는 화소부(P1)에 형성된 제1 게이트 라인(GL1)과 연결되는 제2 게이트 라인(GL2)과, 상기 제1 데이터 라인(DL1)과 연결되는 제2 데이터 라인(DL2)을 포함할 수 있다. 여기서, 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)은 하나의 게이트 라인으로 형성되나, 설명의 편의상 나누어 설명하기로 한다. 투과부(P2)의 제2 게이트 라인(GL2)과 제2 데이터 라인(DL2)은 교차되어 배치될 수 있다.
투과부(P2)에는 제2 전원라인(VDD2)이 더 배치될 수 있다. 제2 전원라인(VDD2)은 화소부(P1)의 제1 전원라인(VDD1)에 연결되도록 형성될 수 있다. 제2 전원라인(VDD2)은 제2 데이터 라인(DL2)과 평행하게 배치될 수 있다. 이로부터 제2 전원라인(DL2)은 제2 게이트 라인(GL2)과 교차되어 배치될 수 있다.
도 3에 도시된 바와 같이, 화소부(P1)는 제1 기판(110)과, 상기 제1 기판(100) 상에 형성된 TFT(111)와, 상기 TFT(111) 상에 배치된 OLED(112)와, 상기 OLED(122) 상의 제2 기판(120)을 포함할 수 있다.
OLED(112)는 TFT(111) 상에 화소 영역별로 패터닝된 제1 전극층(미도시)과, 제1 전극층 상에 형성된 유기층(미도시)과, 상기 유기층 상에 형성된 제2 전극층(미도시)을 포함할 수 있다.
제1 전극층은 애노드 전극일 수 있고, 제2 전극층은 캐소드 전극일 수 있다. 또한, 제1 전극층이 캐소드 전극일 경우, 제2 전극층은 애노드 전극일 수 있다. 유기층은 정공 주입층(Hole Injection Layer, HIL)과, 정공 수송층(Hole Transport Layer, HTL)과, 발광층(Emission Layer, EL)과, 전자 수송층(Electron Transport Layer, ETL)과, 전자 주입층(Elctron Injection Layer, EIL)으로 이루어질 수 있다.
TFT(111)와 OLED(112)는 캡슐화층(113)에 의해 둘러싸일 수 있으며, 캡슐화층(113)의 상부에는 격벽(130)에 의해 TFT(111)와 OLED(112)의 네 측면에서 둘러싸이도록 배치될 수 있으며, 그 상측은 제2 기판(122)에 의해 봉지될 수 있다.
투과부(P2)는 제1 기판(110)과, 상기 제1 기판(110)과 대향 배치되는 제2 기판(120)과, 상기 제1 기판(110) 상에 형성된 제1 투명전극(114)과, 상기 제2 기판(120)의 아래에 형성된 제2 투명전극(122)과, 상기 제1 투명전극(114)과 제2 투명전극(122) 사이에 형성된 광 셔터층(140)을 포함할 수 있다.
제1 투명전극(114)과 제2 투명전극(122)으로는 산화인듐주석(Indium Tin Oxide, ITO) 또는 산화인듐아연(Indium Zinc Oxide, IZO)와 같은 투명한 전도성 물질을 포함할 수 있다. 광 셔터층(140)은 일렉트로크로믹(electrochromic) 물질이 적용되어 격벽(130) 사이에 배치될 수 있다. 광 셔터층(140)에 의해 광을 선택적으로 투과 및 차단시킬 수 있다. 하지만, 광을 차단시킬 필요가 없을 경우, 광 셔터층(140)은 제거될 수 있다.
상기에서는 투과부(P2)에 TFT(111), OLED(112)를 제거한 것으로 도시하였으나, TFT(112)만 제거할 수도 있다.
상기와 같이, 투과부(P2)는 TFT(11)가 제거되도록 구성되므로 투과부(P2)를 통해 보이는 물체를 보다 선명하게 인지할 수 있게 된다. 또한, 모아레 현상을 방지할 수 있는 효과가 있다.
도 4는 제2 실시예에 따른 투명 디스플레이 장치의 회로도이다.
도 4를 참조하면, 제2 실시예에 따른 투명 디스플레이 장치는 표시 패널(100)과, 게이트 드라이버(200)와, 데이터 드라이버(300)와, 타이밍 컨트롤러(400)와, 차광판(500)과, 차광판 구동부(600)를 포함할 수 있다. 여기서, 표시패널을 제외한 구성은 제1 실시예에 따른 투명 디스플레이 장치와 동일하므로 생략한다.
표시패널(100)은 화소부(P1)와, 상기 화소부(P1)의 2배 이상의 크기를 가지는 투과부(P2)를 포함할 수 있다. 투과부(P2)는 2×2 화소 크기로 형성될 수 있다.
투과부(P2)는 화소부(P1)에 형성된 제1 데이터 라인(DL1)과 연결되는 제2 데이터 라인(DL2)을 포함할 수 있다. 제2 데이터 라인(DL2)은 투과부(P2)의 가장자리 영역을 따라 형성될 수 있다. 제2 데이터 라인(DL2)은 투과부(P2)의 중심 영역에 형성되지 않도록 형성될 수 있다. 제2 데이터 라인(DL2)은 투과부(P2)의 가장 자리 영역에 대응되도록 절곡 형성될 수 있다.
투과부(P2)에는 별도의 게이트 라인이 형성되지 않는다. 이로 인해 투과부(P2)의 양측의 화소부(P1)에 형성된 제1 게이트 라인(P1)은 서로 연결되지 않게 된다. 따라서, 투과부(P2)의 양측에 형성된 화소부(P1)의 제1 게이트 라인(GL1)들은 각각 게이트 신호가 인가될 수 있다.
투과부(P2)에는 제2 전원라인(VDD2)이 더 배치될 수 있다. 제2 전원라인(VDD2)은 화소부(P1)의 제1 전원라인(VDD1)에 연결되도록 형성될 수 있다. 제2 전원라인(VDD2)은 투과부(P2)의 가장자리를 따라 배치될 수 있다. 제2 전원라인(VDD2)은 제2 데이터 라인(DL2)과 대향 배치되도록 형성될 수 있다. 제2 전원라인(VDD2)은 투과부(P2)의 중심 영역에 형성되지 않도록 형성될 수 있다. 제2 전원라인(VDD2)은 투과부(P2)의 가장 자리 영역에 대응되도록 절곡 형성될 수 있다.
제2 실시예에 따른 투명 디스플레이 장치는 제2 데이터 라인과 제2 전원라인을 투과부의 중심 영역에 형성되지 않도록 배치시킴으로써, 투과부(P2)를 통해 보이는 물체를 보다 선명하게 인지할 수 있게 된다.
도 5는 제3 실시예에 따른 투명 디스플레이 장치의 회로도이다.
도 5를 참조하면, 제3 실시예에 따른 투명 디스플레이 장치는 표시 패널(100)과, 게이트 드라이버(200)와, 데이터 드라이버(300)와, 타이밍 컨트롤러(400)와, 차광판(500)과, 차광판 구동부(600)를 포함할 수 있다. 여기서, 표시패널을 제외한 구성은 제1 실시예에 따른 투명 디스플레이 장치와 동일하므로 생략한다.
표시패널(100)은 화소부(P1)와, 상기 화소부(P1)의 2배 이상의 크기를 가지는 투과부(P2)를 포함할 수 있다. 투과부(P2)는 3×3 화소 크기로 형성될 수 있다.
투과부(P2)는 화소부(P1)에 형성된 일측의 제1 데이터 라인(DL1)과 연결되는 제2 데이터 라인(DL2)을 포함할 수 있다. 투과부(P2)는 화소부(P1)에 형성된 타측의 제1 데이터 라인(DL1)과 연결되는 제3 데이터 라인(DL3)을 포함할 수 있다.
제2 데이터 라인(DL2)은 투과부(P2)의 일측 가장자리 영역을 따라 형성될 수 있다. 제3 데이터 라인(DL3)은 투과부(P2)의 타측 가장자리 영역을 따라 형성될 수 있다. 제2 데이터 라인(DL2)과 제3 데이터 라인(DL3)은 대향 배치될 수 있다.
제2 데이터 라인(DL2)과 제3 데이터 라인은 투과부(P2)의 중심 영역에 형성되지 않도록 형성될 수 있다. 제2 데이터 라인(DL2)과 제3 데이터 라인은 투과부(P2)의 가장 자리 영역에 대응되도록 절곡 형성될 수 있다.
투과부(P2)에는 별도의 게이트 라인이 형성되지 않는다. 이로 인해 투과부(P2)의 양측의 화소부(P1)에 형성된 제1 게이트 라인(P1)은 서로 연결되지 않게 된다. 따라서, 투과부(P2)의 양측에 형성된 화소부(P1)의 제1 게이트 라인(GL1)들은 각각 게이트 신호가 인가될 수 있다.
투과부(P2)에는 제2 전원라인(VDD2)과 제3 전원라인(VDD3)이 더 배치될 수 있다. 제2 전원라인(VDD2)과 제3 전원라인(VDD3)은 화소부(P1)의 이격 배치된 제1 전원라인(VDD1)과 각각 연결되도록 형성될 수 있다. 제2 전원라인(VDD2) 및 제3 전원라인(VDD3)은 투과부(P2)의 가장자리를 따라 배치될 수 있다. 제2 전원라인(VDD2)은 제3 전원라인(VDD3)과 대향 배치되도록 형성될 수 있다. 제2 전원라인(VDD2)과 제3 전원라인(VDD3)은 투과부(P2)의 중심 영역에 형성되지 않도록 형성될 수 있다. 제2 전원라인(VDD2)과 제3 전원라인(VDD3)은 투과부(P2)의 가장 자리 영역에 대응되도록 절곡 형성될 수 있다.
제3 실시예에 따른 투명 디스플레이 장치는 투과부의 크기가 커지더라도 데이터 라인들과 전원라인들을 투과부의 중심 영역에 형성되지 않도록 배치시킬 수 있으며, 이로 인해 투과부(P2)를 통해 보이는 물체를 보다 선명하게 인지할 수 있게 된다.
도 6은 제4 실시예에 따른 투명 디스플레이 장치의 회로도이다.
도 6을 참조하면, 제4 실시예에 따른 투명 디스플레이 장치는 표시 패널(100)과, 게이트 드라이버(200)와, 데이터 드라이버(300)와, 타이밍 컨트롤러(400)와, 차광판(500)과, 차광판 구동부(600)를 포함할 수 있다. 여기서, 표시패널을 제외한 구성은 제1 실시예에 따른 투명 디스플레이 장치와 동일하므로 생략한다.
표시패널(100)은 다수의 제1 게이트 라인(GL1)과 다수의 제1 데이터 라인(DL1)이 교차되어 배치될 수 있다. 여기서, 제1 게이트 라인(GL1)은 쌍을 이루어 인접하게 배치될 수 있다. 제1 게이트 라인(GL1)은 2개가 하나의 쌍을 이룰 수 있다.
표시패널(100)은 화소부(P1)와, 상기 화소부(P1)의 2배 이상의 크기를 가지는 투과부(P2)를 포함할 수 있다. 투과부(P2)는 2×2 화소 크기로 형성될 수 있다.
투과부(P2)는 화소부(P1)에 형성된 제1 데이터 라인(DL1)과 연결되는 제2 데이터 라인(DL2)을 포함할 수 있다. 제2 데이터 라인(DL2)은 투과부(P2)의 상하부에 배치된 화소부(P1)의 제1 데이터 라인(이)과 연결될 수 있다. 제2 데이터 라인(DL2)은 제1 데이터 라인(DL1)과 동일 수직선 상에 배치될 수 있다.
투과부(P2)에는 제1 게이트 라인(GL1)이 쌍을 이루도록 배치되었기 때문에 별도의 게이트 라인이 형성되지 않는다. 이로 인해 투과부(P2)의 양측에 배치된 화소부(P1)의 제1 게이트 라인(GL1)을 분리하지 않고 투과부(P2)를 형성할 수 있게 된다.
투과부(P2)에는 제2 전원라인(VDD2)이 더 배치될 수 있다. 제2 전원라인(VDD2)은 화소부(P1)의 제1 전원라인(VDD1)에 연결되도록 형성될 수 있다. 제2 전원라인(VDD2)은 제1 전원라인(VDD1)과 동일 수직선 상에 배치될 있다.
제4 실시예에 따른 투명 디스플레이 장치는 게이트 라인을 분리하지 않는 선에서 투과부의 크기를 더욱 크게 형성할 수 있다.
도 7은 제5 실시예에 따른 투명 디스플레이 장치의 회로도이다.
도 7을 참조하면, 제5 실시예에 따른 투명 디스플레이 장치는 표시 패널(100)과, 게이트 드라이버(200)와, 데이터 드라이버(300)와, 타이밍 컨트롤러(400)와, 차광판(500)과, 차광판 구동부(600)를 포함할 수 있다. 여기서, 표시패널을 제외한 구성은 제1 실시예에 따른 투명 디스플레이 장치와 동일하므로 생략한다.
표시패널(100)은 다수의 제1 게이트 라인(GL1)과 다수의 제1 데이터 라인(DL1)이 교차되어 배치될 수 있다. 여기서, 제1 게이트 라인(GL1)은 쌍을 이루어 인접하게 배치될 수 있다. 제1 게이트 라인(GL1)은 2개가 하나의 쌍을 이룰 수 있다.
표시패널(100)은 화소부(P1)와, 상기 화소부(P1)의 2배 이상의 크기를 가지는 투과부(P2)를 포함할 수 있다. 투과부(P2)는 2×4 화소 크기로 형성될 수 있다.
투과부(P2)는 화소부(P1)에 형성된 제1 데이터 라인(DL1)과 연결되는 제2 데이터 라인(DL2)을 포함할 수 있다. 제2 데이터 라인(DL2)은 투과부(P2)의 상하부에 배치된 화소부(P1)의 제1 데이터 라인(DL1)과 연결될 수 있다. 제2 데이터 라인(DL2)은 제1 데이터 라인(DL1)과 동일 수직선 상에 배치될 수 있다.
투과부(P2)에는 별도의 게이트 라인이 형성되지 않는다. 이로 인해 투과부(P2)의 양측의 화소부(P1)에 쌍을 이루어 형성된 제1 게이트 라인(P1)은 서로 연결되지 않게 된다. 따라서, 투과부(P2)의 양측에 형성된 화소부(P1)의 쌍을 이루어 형성된 제1 게이트 라인(GL1)들은 각각 게이트 신호가 인가될 수 있다.
투과부(P2)에는 제2 전원라인(VDD2)이 더 배치될 수 있다. 제2 전원라인(VDD2)은 화소부(P1)의 제1 전원라인(VDD1)에 연결되도록 형성될 수 있다. 제2 전원라인(VDD2)은 제1 전원라인(VDD1)과 동일 수직선 상에 배치될 있다.
제5 실시예에 따른 투명 디스플레이 장치는 게이트 라인을 쌍을 이루어 인접하게 형성함으로써, 투과부를 세로 방향으로 길게 형성하더라도 게이트 라인을 분리하는 개수를 줄일 수 있는 효과가 있다.
도 8은 제6 실시예에 따른 투명 디스플레이 장치의 회로도이다.
도 8을 참조하면, 제6 실시예에 따른 투명 디스플레이 장치는 표시 패널(100)과, 게이트 드라이버(200)와, 데이터 드라이버(300)와, 타이밍 컨트롤러(400)와, 차광판(500)과, 차광판 구동부(600)를 포함할 수 있다. 여기서, 표시패널을 제외한 구성은 제1 실시예에 따른 투명 디스플레이 장치와 동일하므로 생략한다.
표시패널(100)은 다수의 제1 게이트 라인(GL1)과 다수의 제1 데이터 라인(DL1)이 교차되어 배치될 수 있다. 여기서, 제1 게이트 라인(GL1)은 쌍을 이루어 인접하게 배치될 수 있다. 제1 게이트 라인(GL1)은 2개가 하나의 쌍을 이룰 수 있다.
표시패널(100)은 화소부(P1)와, 상기 화소부(P1)의 2배 이상의 크기를 가지는 투과부(P2)를 포함할 수 있다. 투과부(P2)는 2×4 화소 크기로 형성될 수 있다.
투과부(P2)는 화소부(P1)에 형성된 제1 데이터 라인(DL1)과 연결되는 제2 데이터 라인(DL2)을 포함할 수 있다. 제2 데이터 라인(DL2)은 투과부(P2)의 상하부에 배치된 화소부(P1)의 제1 데이터 라인(DL1)과 연결될 수 있다.
제2 데이터 라인(DL2)은 투과부(P2)의 가장자리 영역을 따라 형성될 수 있다. 제2 데이터 라인(DL2)은 투과부(P2)의 중심 영역에 형성되지 않도록 형성될 수 있다. 제2 데이터 라인(DL2)은 투과부(P2)의 가장 자리 영역에 대응되도록 절곡 형성될 수 있다.
투과부(P2)에는 별도의 게이트 라인이 형성되지 않는다. 이로 인해 투과부(P2)의 양측의 화소부(P1)에 쌍을 이루어 형성된 제1 게이트 라인(P1)은 서로 연결되지 않게 된다. 따라서, 투과부(P2)의 양측에 형성된 화소부(P1)의 쌍을 이루어 형성된 제1 게이트 라인(GL1)들은 각각 게이트 신호가 인가될 수 있다.
투과부(P2)에는 제2 전원라인(VDD2)이 더 배치될 수 있다. 제2 전원라인(VDD2)은 화소부(P1)의 제1 전원라인(VDD1)에 연결되도록 형성될 수 있다.
제2 전원라인(VDD2)은 투과부(P2)의 가장자리 영역을 따라 형성될 수 있다. 제2 전원라인(VDD2)은 투과부(P2)의 중심 영역에 형성되지 않도록 형성될 수 있다. 제2 전원라인(VDD2)은 투과부(P2)의 가장 자리 영역에 대응되도록 절곡 형성될 수 있다.
제6 실시예에 따른 투명 디스플레이 장치는 게이트 라인을 쌍을 이루어 인접하게 형성함으로써, 투과부를 세로 방향으로 길게 형성하더라도 게이트 라인을 분리하는 개수를 줄일 수 있는 효과가 있다.
또한, 제2 데이터 라인과 제2 전원라인을 투과부의 중심 영역에 형성되지 않도록 배치시킴으로써, 투과부(P2)를 통해 보이는 물체를 보다 선명하게 인지할 수 있게 된다.
도 9는 제7 실시예에 따른 투명 디스플레이 장치의 회로도이다.
도 9를 참조하면, 제7 실시예에 따른 투명 디스플레이 장치는 표시 패널(100)과, 게이트 드라이버(200)와, 데이터 드라이버(300)와, 타이밍 컨트롤러(400)와, 차광판(500)과, 차광판 구동부(600)를 포함할 수 있다. 여기서, 표시패널을 제외한 구성은 제1 실시예에 따른 투명 디스플레이 장치와 동일하므로 생략한다.
표시패널(100)은 다수의 제1 게이트 라인(GL1)과 다수의 제1 데이터 라인(DL1)이 교차되어 배치될 수 있다. 여기서, 제1 게이트 라인(GL1)은 쌍을 이루어 인접하게 배치될 수 있다. 제1 게이트 라인(GL1)은 2개가 하나의 쌍을 이룰 수 있다.
표시패널(100)은 화소부(P1)와, 상기 화소부(P1)의 2배 이상의 크기를 가지는 투과부(P2)를 포함할 수 있다. 투과부(P2)는 2×4 화소 크기로 형성될 수 있다.
투과부(P2)는 별도의 데이터 라인이 형성되지 않는다. 이로 인해 투과부(P2)의 상하에 배치된 화소부(P1)의 제1 데이터 라인(DL1)은 서로 연결되지 않게 된다. 따라서, 투과부(P2)의 상하에 배치된 화소부(P1)의 제1 데이터 라인(DL1)들에 각각 데이터 신호가 인가될 수 있다.
투과부(P2)에는 별도의 게이트 라인이 형성되지 않는다. 이로 인해 투과부(P2)의 양측의 화소부(P1)에 쌍을 이루어 형성된 제1 게이트 라인(P1)은 서로 연결되지 않게 된다. 따라서, 투과부(P2)의 양측에 형성된 화소부(P1)의 쌍을 이루어 형성된 제1 게이트 라인(GL1)들은 각각 게이트 신호가 인가될 수 있다.
투과부(P2)에는 제2 전원라인(VDD2)이 더 배치될 수 있다. 제2 전원라인(VDD2)은 화소부(P1)의 제1 전원라인(VDD1)에 연결되도록 형성될 수 있다.
제2 전원라인(VDD2)은 투과부(P2)의 가장자리 영역을 따라 형성될 수 있다. 제2 전원라인(VDD2)은 투과부(P2)의 중심 영역에 형성되지 않도록 형성될 수 있다. 제2 전원라인(VDD2)은 투과부(P2)의 가장 자리 영역에 대응되도록 절곡 형성될 수 있다.
제7 실시예에 따른 투명 디스플레이 장치는 투과부에 게이트 라인 및 데이터 라인을 모두 제거하도록 구성함으로써, 물체의 시인성을 보다 극대화할 수 있는 효과가 있다.
상기에서는 도면 및 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 실시예의 기술적 사상으로부터 벗어나지 않는 범위 내에서 실시예는 다양하게 수정 및 변경시킬 수 있음은 이해할 수 있을 것이다.
100: 표시패널 200: 게이트 드라이버
300: 데이터 드라이버 400: 타이밍 컨트롤러
500: 차광판 600: 차광판 구동부

Claims (11)

  1. 다수의 제1 게이트 라인과 다수의 제1 데이터 라인이 교차되는 영역에 배치되어 영상을 표시하는 다수의 화소부와, 광이 투과되는 다수의 투과부로 이루어진 표시패널;
    상기 표시패널의 배면에 배치되어 광을 선택적으로 투과 및 차단시키는 차단판;을 포함하고,
    상기 투과부 각각의 크기는 상기 화소부 각각의 크기의 2배 이상이고, 상기 투과부는 광이 투과되도록 내부에 박막 트랜지스터가 제거된 영역이고,
    상기 투과부는 상기 제1 데이터 라인과 연결되는 제2 데이터 라인을 더 포함하고,
    상기 제2 데이터 라인의 적어도 일부는 상기 제1 게이트 라인과 평행하게 배치되고, 상기 제2 데이터 라인은 상기 투과부의 가장자리를 따라 배치되고,
    상기 제1 데이터 라인에 인접 배치되는 제1 전원라인을 더 포함하고, 상기 투과부는 제1 전원라인과 연결되는 제2 전원라인을 더 포함하고, 상기 제2 전원라인은 상기 제2 데이터 라인과 대향 배치되도록 상기 투과부의 가장자리를 따라 배치되는, 투명 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 투과부는 상기 제1 게이트 라인과 연결되는 제2 게이트 라인과, 상기 제1 데이터 라인과 연결되는 제2 데이터 라인을 포함하고, 상기 제2 게이트 라인과 제2 데이터 라인은 교차되는 투명 디스플레이 장치.
  3. 삭제
  4. 삭제
  5. 다수의 제1 게이트 라인과 다수의 제1 데이터 라인이 교차되는 영역에 배치되어 영상을 표시하는 다수의 화소부와, 광이 투과되는 다수의 투과부로 이루어진 표시패널;
    상기 표시패널의 배면에 배치되어 광을 선택적으로 투과 및 차단시키는 차단판;을 포함하고,
    상기 투과부 각각의 크기는 상기 화소부 각각의 크기의 2배 이상이고, 상기 투과부는 광이 투과되도록 내부에 박막 트랜지스터가 제거된 영역이고,
    상기 투과부는 상기 제1 데이터 라인과 연결되는 제2 데이터 라인을 더 포함하고,
    상기 제2 데이터 라인의 적어도 일부는 상기 제1 게이트 라인과 평행하게 배치되고, 상기 제2 데이터 라인은 상기 투과부의 가장자리를 따라 배치되고,
    상기 투과부는 제1 데이터 라인과 연결되는 제3 데이터 라인을 더 포함하고, 상기 제3 데이터 라인은 상기 제2 데이터 라인과 대향 배치되도록 상기 투과부의 가장자리를 따라 배치되는 투명 디스플레이 장치.
  6. 제 1 항, 제 2 항 및 제 5 항 중 어느 한 항에 있어서,
    상기 투과부의 양측의 동일 수평면 상에 배치된 상기 제1 게이트 라인은 서로 연결되지 않은 투명 디스플레이 장치.
  7. 제 1 항에 있어서,
    상기 제1 게이트 라인은 쌍을 이루어 인접하게 배치되고, 상기 제2 데이터 라인의 적어도 일부는 상기 제1 게이트 라인과 평행하게 배치되는 투명 디스플레이 장치.
  8. 다수의 제1 게이트 라인과 다수의 제1 데이터 라인이 교차되는 영역에 배치되어 영상을 표시하는 다수의 화소부와, 광이 투과되는 다수의 투과부로 이루어진 표시패널;
    상기 표시패널의 배면에 배치되어 광을 선택적으로 투과 및 차단시키는 차단판;을 포함하고,
    상기 투과부 각각의 크기는 상기 화소부 각각의 크기의 2배 이상이고, 상기 투과부는 광이 투과되도록 내부에 박막 트랜지스터가 제거된 영역이고,
    상기 제1 게이트 라인은 쌍을 이루어 인접하게 배치되고, 상기 투과부는 상기 제1 데이터 라인과 연결되는 제2 데이터 라인을 포함하고, 상기 제2 데이터 라인의 적어도 일부는 상기 제1 게이트 라인과 평행하게 배치되고,
    상기 투과부의 양측의 동일 수평면 상에 배치된 제1 게이트 라인은 서로 연결되지 않은 투명 디스플레이 장치.
  9. 제 8 항에 있어서,
    상기 제1 데이터 라인에 인접 배치되는 제1 전원라인을 더 포함하고, 상기 투과부는 제1 전원라인과 연결되는 제2 전원라인을 더 포함하고, 상기 제2 전원라인은 상기 제2 데이터 라인과 대향 배치되도록 상기 투과부의 가장자리를 따라 배치되는 투명 디스플레이 장치.
  10. 다수의 제1 게이트 라인과 다수의 제1 데이터 라인이 교차되는 영역에 배치되어 영상을 표시하는 다수의 화소부와, 광이 투과되는 다수의 투과부로 이루어진 표시패널;
    상기 표시패널의 배면에 배치되어 광을 선택적으로 투과 및 차단시키는 차단판;을 포함하고,
    상기 투과부 각각의 크기는 상기 화소부 각각의 크기의 2배 이상이고, 상기 투과부는 광이 투과되도록 내부에 박막 트랜지스터가 제거된 영역이고,
    상기 제1 게이트 라인은 쌍을 이루어 인접하게 배치되고, 상기 제1 데이터 라인에 인접 배치되는 제1 전원라인을 더 포함하며, 상기 투과부는 제1 전원라인과 연결되는 제2 전원라인을 더 포함하고, 상기 제2 전원라인은 상기 투과부의 가장자리를 따라 배치되는 투명 디스플레이 장치.
  11. 제 1 항에 있어서,
    상기 표시패널은 상기 투과부에 배치되는 광 셔터층을 더 포함하는 투명 디스플레이 장치.
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