KR102537351B1 - Inverter and display apparatus comprising the same - Google Patents

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Abstract

본 발명의 일 실시예는, 제1 액티브 층, 상기 제1 액티브층과 이격되어, 상기 제1 액티브층과 적어도 일부 중첩하는 제2 액티브 층, 상기 제1 액티브층 및 상기 제2 액티브층과 각각 이격되어 상기 제1 액티브층과 상기 제2 액티브층 사이에 배치된 제1 게이트 전극을 포함하는 인버터 및 상기 인버터를 포함하는 표시장치를 제공한다.In one embodiment of the present invention, a first active layer, a second active layer spaced apart from the first active layer and at least partially overlapping the first active layer, the first active layer and the second active layer, respectively An inverter including a first gate electrode spaced apart from each other and disposed between the first active layer and the second active layer and a display device including the inverter are provided.

Description

인버터 및 이를 포함하는 표시장치{INVERTER AND DISPLAY APPARATUS COMPRISING THE SAME}Inverter and display device including the same {INVERTER AND DISPLAY APPARATUS COMPRISING THE SAME}

본 발명은 인버터 및 이를 포함하는 표시장치에 대한 것으로, 보다 상세하게는, 게이트 전극을 사이에 두고 적층된 N형 산화물 반도체층 및 P형 산화물 반도체층을 포함하는 CMOS 인버터 및 이를 포함하는 표시장치에 대한 것이다.The present invention relates to an inverter and a display device including the same, and more particularly, to a CMOS inverter including an N-type oxide semiconductor layer and a P-type oxide semiconductor layer stacked with a gate electrode interposed therebetween, and a display device including the same. it is about

표시장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있으며, 최근, 액정표시장치, 플라즈마 표시장치, 유기발광 표시장치 등의 평판 표시장치가 상용화되고 있다.The importance of display devices is increasing with the development of multimedia, and recently, flat panel displays such as liquid crystal displays, plasma displays, and organic light emitting displays have been commercialized.

이러한 평판 표시장치는 복수의 화소에 스캔신호를 순차적으로 공급하기 위한 게이트 구동부를 포함한다. 게이트 구동부는 다수의 트랜지스터를 포함하는 복수의 스테이지를 포함하고, 스테이지들은 종속적(cascade)로 접속되어 스캔신호를 순차적으로 출력한다. 출력된 스캔신호는 게이트 라인을 통하여 복수의 화소로 전달된다.Such a flat panel display device includes a gate driver for sequentially supplying scan signals to a plurality of pixels. The gate driver includes a plurality of stages including a plurality of transistors, and the stages are cascade-connected to sequentially output scan signals. The output scan signal is transmitted to a plurality of pixels through the gate line.

또한, 표시장치는, 화소에 구비된 발광 제어 트랜지스터에 접속된 발광 제어 라인을 구동하는 발광 제어 회로를 포함할 수 있다. 발광 제어 회로는 스캔신호를 생성하는 스테이지와 연결될 수 있으며, 게이트 구동부에 배치될 수 있다.Also, the display device may include a light emission control circuit for driving light emission control lines connected to light emission control transistors included in pixels. The emission control circuit may be connected to a stage that generates a scan signal and may be disposed in a gate driver.

발광 제어 회로는 각 스테이지로부터 공급된 출력을 반전시켜 발광 제어 신호로 출력하는 인버터를 포함할 수 있다. 인버터는 내부 제어 노드의 논리 상태에 따라 입력 전압을 반전시켜 출력으로 발생시키는 기능을 할 수 있다. 발광 제어 회로는 인버터로 이루어질 수 있으며, 스테이지에 종속적으로 연결될 수 있다. The light emission control circuit may include an inverter for inverting an output supplied from each stage and outputting the light emission control signal. The inverter may invert the input voltage according to the logic state of the internal control node and generate it as an output. The light emission control circuit may include an inverter and may be dependently connected to a stage.

최근, 게이트 구동부를 박막 트랜지스터 형태로 표시 패널의 기판에 내장하는 GIP(gate in panel) 구조가 적용되고 있다. GIP 구조가 적용되는 경우, 표시장치의 슬림(Slim)화가 가능하고, 표시장치의 외적 미관이 향상될 수 있을 뿐만 아니라, 표시장치의 제조 비용이 절감될 수 있다. 따라서, GIP 방식의 게이트 구동부가 널리 사용되고 있다. Recently, a gate in panel (GIP) structure in which a gate driver is embedded in a substrate of a display panel in the form of a thin film transistor has been applied. When the GIP structure is applied, the display device can be made slim, the external aesthetics of the display device can be improved, and the manufacturing cost of the display device can be reduced. Therefore, the gate driver of the GIP method is widely used.

이러한 GIP 게이트 구동부는 기판의 비표시부에 배치되는데, 표시장치의 고해상도화를 위해 게이트 구동부의 성능이 향상되는 반면, 베젤 영역의 축소를 위해 게이트 구동부의 면적이 축소되는 것이 필요가 있다. 따라서, 고성능이면서 좁은 면적을 갖는 게이트 구동부가 요구되고 있다.The GIP gate driver is disposed on a non-display portion of the substrate, and while the performance of the gate driver is improved for high-resolution display devices, the area of the gate driver needs to be reduced to reduce the bezel area. Accordingly, there is a demand for a gate driver having a high performance and a small area.

본 발명의 일 실시예는, 좁은 면적의 게이트 구동부를 제공하고자 한다.One embodiment of the present invention is to provide a gate driver with a small area.

본 발명의 다른 일 실시예는, 게이트 구동부의 면적을 감소시킬 수 있는, 좁은 면적을 갖는 인버터를 제공하고자 한다.Another embodiment of the present invention is to provide an inverter having a small area, capable of reducing the area of the gate driver.

본 발명의 또 다른 일 실시예는 전압 반전 특성이 향상된 CMOS 구조의 인버터를 제공하고자 한다.Another embodiment of the present invention is to provide an inverter of a CMOS structure with improved voltage inversion characteristics.

본 발명의 또 다른 일 실시예는 좁은 면적을 갖는 CMOS 구조의 인버터를 제공하고자 한다.Another embodiment of the present invention is to provide a CMOS structure inverter having a small area.

본 발명의 또 다른 일 실시예는, CMOS 구조의 인버터로 이루어진 발광 제어 회로를 제공하고자 한다.Another embodiment of the present invention is to provide a light emission control circuit made of an inverter of a CMOS structure.

전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 제1 액티브 층, 상기 제1 액티브층과 이격된 제2 액티브 층, 상기 제1 액티브층 및 상기 제2 액티브층과 각각 이격되어, 상기 제1 액티브층과 상기 제2 액티브층 사이에 배치되며 상기 제1 액티브층 및 상기 제2 액티브층과 각각 적어도 일부 중첩하는 제1 게이트 전극, 상기 제1 액티브층과 연결되고, 상기 제2 액티브층과 이격된 제1 전극, 상기 제1 전극 및 상기 제1 액티브층과 이격되고, 상기 제2 액티브층과 연결된 제2 전극 및 상기 제1 전극 및 상기 제2 전극과 이격되고 상기 제1 액티브층 및 상기 제2 액티브층과 연결된 제3 전극을 포함하고, 상기 제1 액티브층은 N형 산화물 반도체층이고, 상기 제2 액티브층은 P형 산화물 반도체층인, 인버터를 제공한다.One embodiment of the present invention for achieving the above-described technical problem is a first active layer, a second active layer spaced apart from the first active layer, spaced apart from the first active layer and the second active layer, respectively, A first gate electrode disposed between the first active layer and the second active layer and at least partially overlapping each of the first active layer and the second active layer, connected to the first active layer, and the second active layer A first electrode spaced apart from the layer, a second electrode spaced apart from the first electrode and the first active layer and connected to the second active layer, and spaced apart from the first electrode and the second electrode and the first active layer and a third electrode connected to the second active layer, wherein the first active layer is an N-type oxide semiconductor layer and the second active layer is a P-type oxide semiconductor layer.

제1 액티브층의 하부면은 상기 제2 전극 및 상기 제3 전극의 상부면과 접촉한다.A lower surface of the first active layer contacts upper surfaces of the second electrode and the third electrode.

상기 제1 전극, 상기 제2 전극 및 상기 제3 전극 중 적어도 하나는, 제1 도전체층 및 상기 제1 도전체층 상의 제2 도전체층을 포함하고, 상기 제2 도전체층은 상기 제1 도전체층보다 큰 일함수를 갖는다. At least one of the first electrode, the second electrode, and the third electrode includes a first conductor layer and a second conductor layer on the first conductor layer, wherein the second conductor layer is larger than the first conductor layer. have a large work function.

상기 제1 액티브층은 상기 제1 도전체층과 연결된다. The first active layer is connected to the first conductor layer.

상기 제2 액티브층은 상기 제2 도전체층과 연결된다. The second active layer is connected to the second conductor layer.

상기 제1 도전체층은 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함한다. The first conductor layer includes at least one of titanium (Ti), molybdenum (Mo), copper (Cu), and aluminum (Al).

상기 제2 도전체층은 니켈(Ni), 백금(Pt) 및 팔라듐(Pd) 중에서 선택된 적어도 하나를 포함한다. The second conductor layer includes at least one selected from nickel (Ni), platinum (Pt), and palladium (Pd).

상기 제1 게이트 전극 및 제2 액티브층 사이의 제1 층간 절연막을 포함하며, 상기 제2 액티브층은 상기 제1 층간 절연막 상에 배치된다.and a first interlayer insulating layer between the first gate electrode and the second active layer, and the second active layer is disposed on the first interlayer insulating layer.

상기 제1 전극, 제2 전극 및 상기 제3 전극은 상기 제1 층간 절연막 상에 배치된다.The first electrode, the second electrode and the third electrode are disposed on the first interlayer insulating film.

상기 제1 전극은 상기 제1 층간 절연막에 형성된 콘택홀을 통하여 상기 제1 액티브층과 연결된다.,The first electrode is connected to the first active layer through a contact hole formed in the first interlayer insulating film.

상기 제2 액티브층은 상기 제1 층간 절연막 상에서 상기 제2 전극은 및 상기 제3 전극과 연결된다.The second active layer is connected to the second electrode and the third electrode on the first interlayer insulating layer.

상기 제3 전극은 상기 제1 층간 절연막에 형성된 콘택홀을 통하여 상기 제1 액티브층과 연결된다. The third electrode is connected to the first active layer through a contact hole formed in the first interlayer insulating layer.

상기 제1 층간 절연막의 적어도 일부는 상기 제1 게이트 전극과 중첩하는 평탄한(flat)한 표면을 가지며, 상기 제2 액티브층의 적어도 일부는 상기 제1 게이트 전극과 중첩하는 상기 제1 층간 절연막의 상기 평탄한(flat) 표면에 배치된다.상기 인버터는, 상기 제2 액티브층 상의 제2 게이트 전극을 더 포함하며, 상기 제2 액티브층은 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배치된다. At least a portion of the first interlayer insulating layer has a flat surface overlapping the first gate electrode, and at least a portion of the second active layer overlaps the first gate electrode. The inverter further includes a second gate electrode on the second active layer, and the second active layer is disposed between the first gate electrode and the second gate electrode.

상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 연결된다. The first gate electrode and the second gate electrode are connected to each other.

상기 제1 액티브층은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO (InGaZnO)계, IGZTO(InGaZnSnO)계, IGTO(InGaSnO)계, ITZO(InSnZnO)계, GZTO (GaZnSnO)계, GZO(GaZnO)계 및 GO(GaO)계 산화물 반도체 물질 중 적어도 하나를 포함한다. The first active layer is IZO (InZnO), IGO (InGaO), ITO (InSnO), IGZO (InGaZnO), IGZTO (InGaZnSnO), IGTO (InGaSnO), ITZO (InSnZnO), GZTO ( It includes at least one of GaZnSnO)-based, GZO (GaZnO)-based, and GO (GaO)-based oxide semiconductor materials.

상기 제1 액티브층은 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함한다. 여기서, 상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층보다 상기 제1 게이트 전극에 가까이 배치된다. 상기 제1 산화물 반도체층은 상기 제2 산화물 반도체층보다 높은 농도의 갈륨(Ga)을 포함할 수 있다. The first active layer includes a first oxide semiconductor layer and a second oxide semiconductor layer on the first oxide semiconductor layer. Here, the second oxide semiconductor layer is disposed closer to the first gate electrode than the first oxide semiconductor layer. The first oxide semiconductor layer may include a higher concentration of gallium (Ga) than the second oxide semiconductor layer.

상기 제2 액티브층은 SnO계, Cu2O계, CuO계, NiO계, CuAlO2계 산화물 반도체 물질 중 적어도 하나를 포함한다. The second active layer includes at least one of SnO-based, Cu 2 O-based, CuO-based, NiO-based, and CuAlO 2 -based oxide semiconductor materials.

상기 제2 액티브층은, 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함한다. 여기서, 상기 제1 산화물 반도체층은 Cu2O를 포함하고, 상기 제2 산화물 반도체층은 SnO를 포함한다.The second active layer includes a first oxide semiconductor layer and a second oxide semiconductor layer on the first oxide semiconductor layer. Here, the first oxide semiconductor layer includes Cu 2 O, and the second oxide semiconductor layer includes SnO.

본 발명의 다른 일 실시예는, 기판, 상기 기판 상의 게이트 구동부 및 상기 게이트 구동부와 연결된 화소를 포함하며, 상기 게이트 구동부는 인버터를 포함하며, 상기 인버터는 제1 액티브 층, 상기 제1 액티브층과 이격되어 상기 제1 액티브층과 적어도 일부 중첩하는 제2 액티브 층, 상기 제1 액티브층 및 상기 제2 액티브층과 각각 이격되어 상기 제1 액티브층과 상기 제2 액티브층 사이에 배치되며 상기 제1 액티브층 및 상기 제2 액티브층과 각각 적어도 일부 중첩하는 제1 게이트 전극, 상기 제1 액티브층과 연결되고 상기 제2 액티브층과 이격된 제1 전극, 상기 제1 전극 및 상기 제1 액티브층과 이격되고 상기 제2 액티브층과 연결된 제2 전극, 및 상기 제1 전극 및 상기 제2 전극과 이격되고, 상기 제1 액티브층 및 상기 제2 액티브층과 연결된 제3 전극을 포함하고, 상기 제1 액티브층은 N형 산화물 반도체층이고, 상기 제2 액티브층은 P형 산화물 반도체층인, 표시장치를 제공한다.Another embodiment of the present invention includes a substrate, a gate driver on the substrate, and a pixel connected to the gate driver, wherein the gate driver includes an inverter, wherein the inverter includes a first active layer, the first active layer, and a pixel. A second active layer spaced apart and overlapping at least partially with the first active layer, spaced apart from the first active layer and the second active layer, and disposed between the first active layer and the second active layer, and the first active layer A first gate electrode at least partially overlapping the active layer and the second active layer, a first electrode connected to the first active layer and spaced apart from the second active layer, the first electrode and the first active layer a second electrode spaced apart and connected to the second active layer, and a third electrode spaced apart from the first electrode and the second electrode and connected to the first active layer and the second active layer, The active layer is an N-type oxide semiconductor layer, and the second active layer is a P-type oxide semiconductor layer.

상기 인버터는 상기 화소의 발광을 제어하는 발광 제어 신호를 생성한다. The inverter generates a light emission control signal for controlling light emission of the pixel.

상기 게이트 구동부는 스캔 신호를 생성하는 스테이지를 포함한다. The gate driver includes a stage generating a scan signal.

상기 제1 전극, 상기 제2 전극 및 상기 제3 전극 중 적어도 하나는, 제1 도전체층 및 상기 제1 도전체층 상의 제2 도전체층을 포함하고, 상기 제2 도전체층은 상기 제1 도전체층보다 큰 일함수를 갖는다. At least one of the first electrode, the second electrode, and the third electrode includes a first conductor layer and a second conductor layer on the first conductor layer, wherein the second conductor layer is larger than the first conductor layer. have a large work function.

상기 제1 액티브층은 상기 제1 도전체층과 연결되고, 상기 제2 액티브층은 상기 제2 도전체층과 연결된다. The first active layer is connected to the first conductor layer, and the second active layer is connected to the second conductor layer.

상기 표시장치는, 상기 제2 액티브층 상의 제2 게이트 전극을 더 포함하며, 상기 제2 액티브층은 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배치된다.The display device further includes a second gate electrode on the second active layer, and the second active layer is disposed between the first gate electrode and the second gate electrode.

본 발명의 일 실시예에 따른 인버터는 제1 게이트 전극의 양쪽에 P형의 제1 액티브층 및 N형의 제2 액티브층이 적층된 갖는 CMOS구조를 가질 수 있으며, 제2 액티브층 상에 제2 게이트 전극이 추가로 적층된 구조를 가질 수 있다. 그 결과, 본 발명의 일 실시예에 따른 인버터는 좁은 면적을 가질 수 있다.An inverter according to an embodiment of the present invention may have a CMOS structure in which a P-type first active layer and an N-type second active layer are stacked on both sides of a first gate electrode, and a first active layer is formed on the second active layer. 2 gate electrodes may have an additionally stacked structure. As a result, the inverter according to an embodiment of the present invention may have a small area.

또한, 본 발명의 일 실시예에 따르면, P형의 제2 액티브층의 상하 양쪽에 게이트 전극이 배치될 수 있으며. 그에 따라, 인버터가 우수한 전압 반전 특성을 가질 수 있다.Also, according to an embodiment of the present invention, gate electrodes may be disposed on both upper and lower sides of the P-type second active layer. Accordingly, the inverter may have excellent voltage inversion characteristics.

본 발명의 일 실시예에 따른 인버터는 표시장치의 게이트 구동부에 배치되어 발광 제어 회로로 사용될 수 있다. 그 결과, 게이트 구동부의 면적이 감소될 수 있고, 표시장치의 베젤부의 면적이 감소될 수 있다. An inverter according to an embodiment of the present invention may be disposed in a gate driver of a display device and used as a light emission control circuit. As a result, the area of the gate driver may be reduced and the area of the bezel of the display device may be reduced.

위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.In addition to the effects mentioned above, other features and advantages of the present invention will be described below, or will be clearly understood by those skilled in the art from such description and description.

도 1은 본 발명의 일 실시예에 따른 표시장치의 개략도이다.
도 2는 게이트 구동부에 대한 개략도이다.
도 3은 도 2의 게이트 구동부에 구비된 스테이지에 대한 회로도이다.
도 4는 관련기술에 따른 발광 제어 회로에 대한 회로도이다.
도 5는 본 발명의 일 실시예에 따른 인버터에 대한 회로도이다.
도 6은 도 5의 인버터에 대한 평면도이다.
도 7은 도 6의 I-I'를 따라 자른 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 인버터에 대한 단면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 인버터에 대한 단면도이다.
도 10는 본 발명의 일 실시예에 따른 게이트 구동부에 대한 개략도이다.
도 11은 본 발명의 실시예들에 따른 인버터의 전기적 특성에 대한 그래프이다.
도 12는 본 발명의 일 실시예에 따른 표시장치의 화소에 대한 회로도이다.
도 13은 본 발명의 일 실시예에 따른 표시장치의 화소에 대한 다른 회로도이다.1 is a schematic diagram of a display device according to an exemplary embodiment of the present invention.
2 is a schematic diagram of a gate driver.
FIG. 3 is a circuit diagram of a stage included in the gate driver of FIG. 2 .
4 is a circuit diagram of a light emission control circuit according to the related art.
5 is a circuit diagram of an inverter according to an embodiment of the present invention.
6 is a plan view of the inverter of FIG. 5;
FIG. 7 is a cross-sectional view taken along line II′ of FIG. 6 .
8 is a cross-sectional view of an inverter according to another embodiment of the present invention.
9 is a cross-sectional view of an inverter according to another embodiment of the present invention.
10 is a schematic diagram of a gate driver according to an embodiment of the present invention.
11 is a graph of electrical characteristics of an inverter according to embodiments of the present invention.
12 is a circuit diagram of a pixel of a display device according to an exemplary embodiment of the present invention.
13 is another circuit diagram of a pixel of a display device according to an exemplary embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention, and methods of achieving them, will become clear with reference to the detailed description of the following embodiments taken in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and will be implemented in various forms different from each other, only these embodiments make the disclosure of the present invention complete, and common knowledge in the art to which the present invention pertains. It is provided to inform those who have the scope of the invention. The invention is only defined by the scope of the claims.

본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다. Since the shape, size, ratio, angle, number, etc. disclosed in the drawings for explaining the embodiments of the present invention are exemplary, the present invention is not limited to those shown in the drawings. Like elements may be referred to by like reference numerals throughout the specification. In addition, in describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present invention, the detailed description will be omitted.

본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다. When 'includes', 'has', 'consists of', etc. mentioned in this specification is used, other parts may be added unless the expression 'only' is used. When a component is expressed in the singular, the plural is included unless specifically stated otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, even if there is no separate explicit description, it is interpreted as including the error range.

예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.For example, when the positional relationship of two parts is described as 'on ~', 'upon ~', 'on ~ below', 'beside ~', etc., the expression 'immediately' or 'directly' is used. Unless otherwise specified, one or more other parts may be located between the two parts.

공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.The spatially relative terms "below, beneath", "lower", "above", "upper", etc., refer to one element or component as shown in the drawing. It can be used to easily describe the correlation between and other elements or components. Spatially relative terms should be understood as terms that include different orientations of elements in use or operation in addition to the directions shown in the figures. For example, when flipping elements shown in the figures, elements described as “below” or “beneath” other elements may be placed “above” the other elements. Thus, the exemplary term “below” may include directions of both below and above. Likewise, the exemplary terms "above" or "above" can include both directions of up and down.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, 'immediately' or 'directly' when a temporal precedence relationship is described in terms of 'after', 'following', 'next to', 'before', etc. Unless the expression is used, non-continuous cases may also be included.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are only used to distinguish one component from another. Therefore, the first component mentioned below may also be the second component within the technical spirit of the present invention.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다. The term “at least one” should be understood to include all possible combinations from one or more related items. For example, "at least one of the first item, the second item, and the third item" means not only the first item, the second item, or the third item, respectively, but also two of the first item, the second item, and the third item. It may mean a combination of all items that can be presented from one or more.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.Each feature of the various embodiments of the present invention can be partially or entirely combined or combined with each other, technically various interlocking and driving are possible, and each embodiment can be implemented independently of each other or can be implemented together in a related relationship. may be

본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.In adding reference numerals to components of each drawing describing the embodiments of the present invention, the same components may have the same numerals as much as possible even though they are displayed on different drawings.

본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.In the embodiments of the present invention, the source electrode and the drain electrode are only distinguished for convenience of description, and the source electrode and the drain electrode may be interchanged. The source electrode may serve as the drain electrode, and the drain electrode may serve as the source electrode. Also, a source electrode of one embodiment may be a drain electrode in another embodiment, and a drain electrode of one embodiment may be a source electrode in another embodiment.

본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.In some embodiments of the present invention, a source region and a source electrode are distinguished and a drain region and a drain electrode are distinguished for convenience of explanation, but the embodiments of the present invention are not limited thereto. The source region may serve as a source electrode, and the drain region may serve as a drain electrode. Also, the source region may serve as the drain electrode, and the drain region may serve as the source electrode.

도 1은 본 발명의 일 실시예에 따른 표시장치(100)의 개략도이다.1 is a schematic diagram of a display device 100 according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 표시장치(100)는, 도 1에 도시된 바와 같이, 기판(110), 기판(110) 상의 게이트 구동부(120) 및 게이트 구동부(120)와 연결된 화소(P)를 포함한다. 또한, 표시장치(100)는 데이터 구동부(130) 및 제어부(140)를 포함한다.As shown in FIG. 1 , the display device 100 according to an exemplary embodiment of the present invention includes a substrate 110, a gate driver 120 on the substrate 110, and a pixel P connected to the gate driver 120. includes In addition, the display device 100 includes a data driver 130 and a controller 140 .

도 1을 참조하면, 기판(110) 상에 게이트 라인(GL)들 및 데이터 라인(DL)들이 배치되며, 게이트 라인(GL)들과 데이터 라인(DL)들의 교차영역에 화소(P)가 배치된다. 또한, 기판(110) 상에는, 화소(P)의 발광을 제어하는 발광 제어 라인(EL)이 배치될 수 있다.Referring to FIG. 1 , gate lines GL and data lines DL are disposed on a substrate 110, and pixels P are disposed at intersections of the gate lines GL and data lines DL. do. Also, on the substrate 110, an emission control line EL for controlling emission of the pixel P may be disposed.

게이트 구동부(120)는 게이트 라인(GL)들에 순차적으로 스캔 펄스를 공급한다. 데이터 구동부(130)는 데이터 라인(DL)들로 데이터 전압을 공급한다. 제어부(140)는 게이트 구동부(120)와 데이터 구동부(130)를 제어한다. The gate driver 120 sequentially supplies scan pulses to the gate lines GL. The data driver 130 supplies data voltages to the data lines DL. The controller 140 controls the gate driver 120 and the data driver 130 .

화소(P)은, 표시 소자 및 표시 소자를 구동하기 위한 적어도 하나의 박막 트랜지스터를 포함한다. 화소(P)의 구동에 의해 기판(110) 상에 영상이 표시된다.The pixel P includes a display element and at least one thin film transistor for driving the display element. An image is displayed on the substrate 110 by driving the pixel P.

제어부(140)는 외부 시스템(미도시)으로부터 공급되는 수직/수평 동기신호(V, H)와 클럭신호(CLK)를 이용하여 게이트 구동부(120)를 제어하기 위한 게이트 제어신호(GCS)와 데이터 구동부(130)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. The controller 140 uses a gate control signal (GCS) and data for controlling the gate driver 120 using vertical/horizontal synchronization signals (V, H) and a clock signal (CLK) supplied from an external system (not shown). A data control signal DCS for controlling the driver 130 is output.

게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. The gate control signal GCS includes a gate start pulse GSP, a gate shift clock GSC, a gate output enable signal GOE, a start signal Vst, and a gate clock GCLK.

데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다. The data control signal DCS includes a source start pulse SSP, a source shift clock signal SSC, a source output enable signal SOE, and a polarity control signal POL.

데이터 구동부(130)는 제어부(140)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 게이트 라인(GL)에 게이트 펄스가 공급되는 1수평기간마다 1수평라인분의 데이터 전압을 데이터 라인(DL)들에 공급한다. The data driver 130 converts the image data RGB input from the control unit 140 into an analog data voltage, and converts the data voltage for one horizontal line into data voltage for each horizontal period when a gate pulse is supplied to the gate line GL. supplied to the lines DL.

본 발명의 일 실시예에 따르면, 게이트 구동부(120)는 기판(110)에 실장되어 있다. 이와 같이, 게이트 구동부(120)가 기판(110)에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다. 이 경우, 게이트 구동부(120)를 제어하기 위한 게이트 제어신호(GCS)에는 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등이 포함될 수 있다. According to one embodiment of the present invention, the gate driver 120 is mounted on the substrate 110 . As such, a structure in which the gate driver 120 is directly mounted on the substrate 110 is referred to as a Gate In Panel (GIP) structure. In this case, the gate control signal GCS for controlling the gate driver 120 may include a start signal Vst and a gate clock GCLK.

게이트 구동부(120)는, 제어부(140)로부터 입력되는 게이트 제어신호(GCS)에 응답하여, 기판(110)의 게이트 라인(GL)들에 게이트 펄스(GP)를 순차적으로 공급한다. 이에 따라, 게이트 펄스(GP)가 입력되는 해당 게이트 라인(GL)의 각각의 화소(P)에 형성되어 있는 박막 트랜지스터들이 턴온되어, 각 화소(P)로 영상이 출력될 수 있다.The gate driver 120 sequentially supplies gate pulses GP to the gate lines GL of the substrate 110 in response to the gate control signal GCS input from the controller 140 . Accordingly, the thin film transistors formed in each pixel P of the corresponding gate line GL to which the gate pulse GP is input are turned on, and an image can be output to each pixel P.

구체적으로, 게이트 구동부(120)는 제어부(140)로부터 전송된 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스(GP)를 순차적으로 공급한다. 여기서, 1 프레임이란, 기판(110)을 통해 하나의 이미지가 출력되는 기간을 말한다. 게이트 펄스(GP)는, 화소(P)에 형성되어 있는 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다. Specifically, the gate driver 120 sequentially applies gate pulses GP to the gate lines GL for one frame using the start signal Vst and the gate clock GCLK transmitted from the controller 140. supply Here, one frame refers to a period during which one image is output through the substrate 110 . The gate pulse GP has a turn-on voltage capable of turning on a switching element (thin film transistor) formed in the pixel P.

또한, 게이트 구동부(120)는, 1 프레임 중, 게이트 펄스(GP)가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호(Goff)를 공급한다. 이하, 게이트 펄스(GP)와 게이트 오프 신호(Goff)를 총칭하여 스캔신호(SS)라 한다.In addition, the gate driver 120 supplies a gate off signal Goff to turn off the switching element to the gate line GL during the remaining period in which the gate pulse GP is not supplied during one frame. . Hereinafter, the gate pulse GP and the gate off signal Goff are generically referred to as the scan signal SS.

도 2는 게이트 구동부(120)에 대한 개략도이다.2 is a schematic diagram of the gate driver 120 .

게이트 구동부(120)는, 예를 들어, 도 2에 도시된 바와 같이 g개의 스테이지들(ST1 내지 STg)을 포함한다. 또한, 게이트 구동부(120)는 g개의 스테이지들(ST1 내지 STg)에 각각 종속적으로 연결된 g개의 발광 제어 회로(EMC1 내지 EMCg)를 포함한다.The gate driver 120 includes, for example, g stages ST1 to STg as shown in FIG. 2 . In addition, the gate driver 120 includes g light emission control circuits EMC1 to EMCg that are each dependently connected to the g stages ST1 to STg.

게이트 구동부(120)는, 하나의 게이트 라인(GL)을 통해, 하나의 스캔신호(SS)를 하나의 게이트 라인(GL)과 연결되어 있는 화소(P)들로 전송한다. 스테이지(ST) 각각은 하나의 게이트 라인(GL)과 연결되어 있다. 기판(110) 상에 g개의 게이트 라인(GL)들이 형성되어 있는 경우, 게이트 구동부(120)는 g개의 스테이지들(ST1 내지 STg)을 포함하며, g개의 스캔신호(SS1 내지 SSg)를 생성한다.The gate driver 120 transmits one scan signal SS to the pixels P connected to the one gate line GL through one gate line GL. Each stage ST is connected to one gate line GL. When g number of gate lines GL are formed on the substrate 110, the gate driver 120 includes g number of stages ST1 to STg and generates g number of scan signals SS1 to SSg. .

스캔신호(SS)는 게이트 펄스(GP)와 게이트 오프 신호(Goff)를 포함한다.The scan signal SS includes a gate pulse GP and a gate off signal Goff.

도 2를 참조하면, 화소에 발광 제어 신호(EM)를 공급하는 발광 제어 회로(EMC)가 스캔신호(SS)를 생성하는 스테이지(ST)와 연결될 수 있다.Referring to FIG. 2 , the emission control circuit EMC for supplying the emission control signal EM to the pixel may be connected to the stage ST for generating the scan signal SS.

발광 제어 회로(EMC)는 발광 제어 라인(EL)을 통하여 발광 제어 트랜지스터와 연결된다. 발광 제어 회로(EMC)는 각 스테이지(ST)로부터 공급된 출력인 스캔신호(SS)을 반전시켜 발광 제어 신호(EM)를 출력한다. 발광 제어 회로(EMC)는 전압 반전 특성을 가지기 때문에 인버터라고도 한다. g개의 발광 제어 회로(EMC1 내지 EMCg)를 포함하는 게이트 구동부(120)는 g개의 발광 제어 신호(EM1 내지 EMg)를 생성한다.The emission control circuit EMC is connected to the emission control transistor through the emission control line EL. The emission control circuit EMC outputs the emission control signal EM by inverting the scan signal SS, which is an output supplied from each stage ST. Since the emission control circuit (EMC) has a voltage inversion characteristic, it is also called an inverter. The gate driver 120 including g light emission control circuits EMC1 to EMCg generates g light emission control signals EM1 to EMg.

도 3은 도 2의 게이트 구동부(120)에 구비된 스테이지(ST)에 대한 회로도이다.FIG. 3 is a circuit diagram of a stage ST included in the gate driver 120 of FIG. 2 .

각 스테이지(ST)는, 1 프레임 중 게이트 펄스(GP)를 한번 출력하며, 게이트 펄스(GP)는 각 스테이지(ST)에서 순차적으로 출력된다.Each stage ST outputs the gate pulse GP once in one frame, and the gate pulse GP is sequentially output in each stage ST.

게이트 펄스(GP)를 순차적으로 출력하는 스테이지(ST)는, 도 3에 도시된 바와 같이, 풀업 트랜지스터(Tu), 풀다운 트랜지스터(Td), 스타트 트랜지스터(Tst), 리셋 트랜지스터(Trs) 및 노드 전압 제어 회로(I)를 포함한다.As shown in FIG. 3 , the stage ST that sequentially outputs the gate pulse GP includes a pull-up transistor Tu, a pull-down transistor Td, a start transistor Tst, a reset transistor Trs, and a node voltage. It includes a control circuit (I).

풀업 트랜지스터(Tu)는 Q노드의 논리상태에 따라 턴온 또는 턴오프되며, 턴온시 클럭신호(CLK)을 공급받아 게이트 펄스(GP)를 출력한다. The pull-up transistor Tu is turned on or off according to the logic state of the Q node, and when turned on, receives the clock signal CLK and outputs a gate pulse GP.

풀다운 트랜지스터(Td)는 풀업 트랜지스터(Tu)와 턴오프 전압인 저전위 전압(VL) 사이에 연결되어 있으며, 풀업 트랜지스터(Tu)가 턴온될 때 턴오프되고, 풀업 트랜지스터(Tu)가 턴오프될 때 턴온되어 게이트 오프 신호(Goff)를 출력한다. The pull-down transistor Td is connected between the pull-up transistor Tu and the low potential voltage VL, which is a turn-off voltage, and is turned off when the pull-up transistor Tu is turned on, and the pull-up transistor Tu is turned off. is turned on at this time to output a gate off signal (Goff).

스타트 트랜지스터(Tst)는 이전 스테이지로부터의 전단 출력(PRE)에 응답하여 고전위 전압(VH)으로 Q노드를 충전시킨다. 해당 스테이지(ST)가 제1 스테이지(ST1)일 때, 전단 출력(PRE) 대신 스타트 펄스(Vst)가 공급된다.The start transistor Tst charges the Q node with a high potential voltage VH in response to the previous stage output PRE from the previous stage. When the corresponding stage ST is the first stage ST1, the start pulse Vst is supplied instead of the previous stage output PRE.

리셋 트랜지스터(Trs)는 다음 스테이지로부터의 후단 출력(NXT)에 응답하여 리셋용 전압인 저전위 전압(VL)으로 Q노드를 방전시킨다. 해당 스테이지(ST)가 마지막 스테이지(STg)일 때, 후단 출력(NXT) 대신 리셋 펄스(Rest)가 공급된다.The reset transistor Trs discharges the Q node with a low potential voltage VL as a reset voltage in response to the post output NXT from the next stage. When the corresponding stage ST is the last stage STg, the reset pulse Rest is supplied instead of the next stage output NXT.

리셋 트랜지스터(Trs)의 게이트 단자로 입력되는 제어신호는, 일반적으로, Q노드가 하이일 때, 로우 상태를 유지한다.A control signal input to the gate terminal of the reset transistor Trs is generally maintained at a low state when the Q node is high.

Q노드에 하이 레벨의 신호가 입력되면, 풀업 트랜지스터(Tu)가 턴온되어, 게이트 펄스(GP)가 출력된다. 이 때, 리셋 트랜지스터(Trs)가 턴오프되어야, 저전위 전압(VL)이 리셋 트랜지스터(Trs)로 공급되지 않는다.When a high level signal is input to the Q node, the pull-up transistor Tu is turned on and a gate pulse GP is output. At this time, when the reset transistor Trs is turned off, the low potential voltage VL is not supplied to the reset transistor Trs.

게이트 펄스(GP)가 출력되면, 리셋 트랜지스터(Trs)의 게이트 단자로 하이 레벨의 제어신호가 입력되어, 리셋 트랜지스터(Trs)가 턴온되고, 풀업 트랜지스터(Tu)가 턴오프된다. 그 결과, 풀업 트랜지스터(Tu)를 통해, 게이트 펄스(GP)가 출력되지 않는다.When the gate pulse GP is output, a high level control signal is input to the gate terminal of the reset transistor Trs, the reset transistor Trs is turned on, and the pull-up transistor Tu is turned off. As a result, the gate pulse GP is not output through the pull-up transistor Tu.

노드 전압 제어 회로(I)는, 게이트 펄스(GP)가 발생되지 않을 때, 게이트 오프 신호(Goff)를 발생시키기 위한 Qb노드 제어신호를 Qb노드를 통해 풀다운 트랜지스터(Td)로 전송하는 기능을 수행한다. 노드 전압 제어 회로(I)는 인버터와 같은 기능을 한다.The node voltage control circuit (I) performs a function of transmitting the Qb node control signal for generating the gate off signal (Goff) to the pull-down transistor (Td) through the Qb node when the gate pulse (GP) is not generated. do. The node voltage control circuit (I) functions like an inverter.

도 4는 관련기술에 따른 발광 제어 회로(EMC)에 대한 회로도이다.4 is a circuit diagram of an emission control circuit (EMC) according to the related art.

도 4의 발광 제어 회로(EMC)는 내부 제어 노드의 논리 상태에 따라 입력 전압을 반전시켜 출력으로 발생시키는 기능을 할 수 있다. 따라서, 도 4의 발광 제어 회로(EMC)를 인버터(inverter)라고도 한다.The emission control circuit EMC of FIG. 4 may invert an input voltage according to a logic state of an internal control node and generate an output voltage. Therefore, the emission control circuit EMC of FIG. 4 is also referred to as an inverter.

도 4에 도시된 발광 제어 회로(EMC)는 풀-업 트랜지스터(TE5), 풀-다운 트랜지스터(TE6), 제1 제어부(CU1) 및 제2 제어부(CU2)를 포함한다.The emission control circuit EMC shown in FIG. 4 includes a pull-up transistor TE5, a pull-down transistor TE6, a first control unit CU1 and a second control unit CU2.

풀-업 트랜지스터(TE5)는 Q 노드의 논리 상태에 따라 하이 논리의 고전위 전압(VH)을 출력(Vout)으로 발생시킨다. 구체적으로, 풀-업 트랜지스터(TE5)는 Q 노드의 하이 논리에 의해 턴-온되어 고전위 전압(VH)을 출력(Vout)으로 공급한다.The pull-up transistor TE5 generates a high logic high potential voltage VH as an output Vout according to the logic state of the Q node. Specifically, the pull-up transistor TE5 is turned on by the high logic of the Q node to supply the high potential voltage VH to the output Vout.

풀-다운 트랜지스터(TE6)는 입력 신호(Vin)의 논리 상태에 따라 로우 논리의 저전위 전압(VL)을 출력(Vout)으로 발생시킨다. 구체적으로, 풀-다운 트랜지스터(TE6)는 입력 신호(Vin)의 하이 논리에 의해 턴-온되어 저전위 전압(VL)을 출력(Vout)으로 공급한다.The pull-down transistor TE6 generates the low potential voltage VL of low logic as an output Vout according to the logic state of the input signal Vin. Specifically, the pull-down transistor TE6 is turned on by the high logic of the input signal Vin to supply the low potential voltage VL to the output Vout.

제1 제어부(d)는 입력 신호(Vin)의 논리 상태에 따라 Q 노드를 로우 논리로 방전한다. 구체적으로, 제1 제어부(CU1)는 입력 신호(Vin)의 하이 논리에 응답하여 Q 노드를 로우 논리의 저전위 전압(VL)으로 방전하고, 입력 신호(Vin)의 로우 논리에 응답하여 저전위 전압(VL)을 차단한다. The first control unit d discharges the Q node to a low logic level according to the logic state of the input signal Vin. Specifically, the first control unit CU1 discharges the Q node to the low potential voltage VL of the low logic in response to the high logic of the input signal Vin, and discharges the low potential in response to the low logic of the input signal Vin. Cut off the voltage (VL).

제1 제어부(CU1)는 제1, 제2 및 제3 박막 트랜지스터(TE1, TE2, TE3)를 포함한다. 제1 및 제2 박막 트랜지스터(TE1, TE2)는 Q 노드와 저전위 전압(VL)의 공급 단자 사이에 직렬 연결되고, 입력 신호(Vin)의 논리 상태에 응답하여 Q 노드와 저전위 전압(VL)의 공급 단자를 연결한다. 제3 박막 트랜지스터(T3)는 게이트의 논리 상태에 응답하여 옵셋 전압을 제1 및 제2 박막 트랜지스터(TE1, TE2)의 연결 노드(C)에 공급한다. 옵셋 전압으로 고전위 전압(VH)이 공급될 수 있다.The first controller CU1 includes first, second, and third thin film transistors TE1, TE2, and TE3. The first and second thin film transistors TE1 and TE2 are connected in series between the Q node and the supply terminal of the low potential voltage VL, and in response to the logic state of the input signal Vin, the Q node and the low potential voltage VL ) to the supply terminal. The third thin film transistor T3 supplies an offset voltage to the connection node C of the first and second thin film transistors TE1 and TE2 in response to the logic state of the gate. A high potential voltage (VH) may be supplied as the offset voltage.

제2 제어부(CU2)는 제어 신호(CON)의 논리 상태에 따라 Q 노드를 하이 논리로 충전한다. 구체적으로, 제2 제어부(CU2)는 제어 신호(CON)의 하이 논리에 응답하여 Q 노드를 하이 논리의 고전위 전압(VH)으로 충전한다. The second control unit CU2 charges the Q node with a high logic level according to the logic state of the control signal CON. Specifically, the second control unit CU2 charges the Q node with the high potential voltage VH of the high logic in response to the high logic of the control signal CON.

제2 제어부(CU2)는 제어 신호(CON)의 하이 논리에 응답하여 Q 노드를 고전위 전압(VH)으로 충전하는 충전 트랜지스터(TE4)를 포함한다. 제2 제어부(CU2)의 충전 트랜지스터(TE4)는 Q 노드에서 제1 박막 트랜지스터(TE1)의 드레인 및 제3 박막 트랜지스터(TE3)의 게이트와 직접 연결된다. The second control unit CU2 includes a charging transistor TE4 for charging the Q node to the high potential voltage VH in response to the high logic of the control signal CON. The charging transistor TE4 of the second controller CU2 is directly connected to the drain of the first thin film transistor TE1 and the gate of the third thin film transistor TE3 at the Q node.

입력 신호(Vin)와 제어 신호(CON)는 서로 오버랩되지 않는 펄스 형태를 가지며, 제어 신호(CON)로는 클럭이 이용될 수 있다.The input signal Vin and the control signal CON have pulse shapes that do not overlap each other, and a clock may be used as the control signal CON.

발광 제어 회로(EMC)는 Q 노드의 논리 상태에 따라 입력 신호(Vin)를 반전시켜 출력(Vout)으로 발생시킨다. 일반적으로, 발광 제어 회로(EMC)는 Q 노드가 하이 논리이고 입력 신호(Vin)가 로우 논리일 때 풀-업 트랜지스터(TE5)를 통해 하이 논리의 출력(Vout)을 발생시키고, Q 노드가 로우 논리이고 입력 신호(Vin)가 하이 논리일 때 풀-다운 트랜지스터(TE6)를 통해 로우 논리의 출력(Vout)을 발생시킨다.The emission control circuit (EMC) inverts the input signal (Vin) according to the logic state of the Q node and generates it as an output (Vout). In general, the emission control circuit EMC generates a high logic output Vout through a pull-up transistor TE5 when the Q node is a high logic and the input signal Vin is a low logic, and the Q node is a low logic. logic, and when the input signal Vin is high logic, a low logic output Vout is generated through the pull-down transistor TE6.

제어 신호(CON)는 발광 제어 회로(EMC)가 입력 신호(Vin)에 대한 반전 논리의 출력(Vout)이 발생되는 시점을 제어한다. 특히, 입력 신호(Vin)가 하이 논리에서 로우 논리로 바뀌면 출력(Vout)은 로우 논리에서 하이 논리로 바뀌어야 하지만, 출력(Vout)이 로우 논리에서 하이 논리로 바뀌는 시점을 제어 신호(CON)가 조절할 수 있다. 입력 신호(Vin)가 하이 논리에서 로우 논리로 바뀌더라도 제어 신호(CON)가 로우 논리이면 출력(Vout)은 이전 논리 상태를 유지하고, 제어 신호(CON)가 하이 논리가 되면 출력(Vout)이 하이 논리로 바뀌게 된다.The control signal CON controls the timing at which the output Vout of the inversion logic for the input signal Vin is generated by the emission control circuit EMC. In particular, when the input signal Vin changes from the high logic to the low logic, the output Vout should change from the low logic to the high logic, but the control signal CON controls the timing at which the output Vout changes from the low logic to the high logic. can Even if the input signal Vin changes from a high logic to a low logic, if the control signal CON is a low logic, the output Vout maintains the previous logic state, and when the control signal CON becomes a high logic, the output Vout It will change to high logic.

또한, 발광 제어 회로(EMC)는 풀-업 트랜지스터(TE5)의 게이트-소스간에 연결되어 출력(Vout) 노드로 공급되는 하이 논리를 따라 Q 노드를 부트스트랩핑시키는 제1 커패시터(CE1)와, 출력(Vout) 노드와 저전위 전압(VL)의 공급 단자 사이에 연결되어 출력(Vout) 노드의 전압을 안정적으로 유지시키는 제2 커패시터(CE2)를 v포함한다. 제1 커패시터(CE1)의 부트스트랩핑에 의해 Q 노드의 전압이 상승함으로써 출력(Vout) 노드의 전압도 높아질 수 있다.In addition, the emission control circuit EMC includes a first capacitor CE1 connected between the gate and source of the pull-up transistor TE5 and bootstrapping the Q node along the high logic supplied to the output node Vout; A second capacitor CE2 is connected between the output node Vout and a supply terminal of the low potential voltage VL to stably maintain the voltage of the output node Vout. As the voltage of the Q node increases due to bootstrapping of the first capacitor CE1, the voltage of the output node Vout may also increase.

도 4에 도시된 바와 같은 발광 제어 회로(EMC)는 많은 수의 박막 트랜지스터 및 커패시터를 포함하기 때문에 큰 면적을 차지한다. The emission control circuit EMC as shown in FIG. 4 occupies a large area because it includes a large number of thin film transistors and capacitors.

게이트 구동부(120)가 화소(P)와 동일한 기판(110)에 배치되는 GIP 구조에 있어서, 게이트 구동부(120)가 가능한 작은 면적을 가질 것이 요구된다. 따라서, 게이트 구동부(120)에 포함되는 발광 제어 회로(EMC)와 같은 인버터가 작은 면적을 가지는 것이 바람직하다.In the GIP structure in which the gate driver 120 is disposed on the same substrate 110 as the pixel P, it is required that the gate driver 120 have an area as small as possible. Therefore, it is preferable that an inverter such as an emission control circuit (EMC) included in the gate driver 120 has a small area.

이를 위해, 본 발명의 일 실시예는 적은 수의 트랜지스터를 포함하고 작은 면적을 갖는 인버터(200)를 제공한다. 본 발명이 일 실시예에 따른 인버터(200)는 발광 제어 회로(EMC)로 사용될 수 있다.To this end, an embodiment of the present invention provides an inverter 200 including a small number of transistors and having a small area. The inverter 200 according to an embodiment of the present invention may be used as an emission control circuit (EMC).

이하, 도 5, 도 6 및 도 7을 참조하여, 본 발명의 일 실시예에 따른 인버터(200)를 상세히 설명한다.Hereinafter, the inverter 200 according to an embodiment of the present invention will be described in detail with reference to FIGS. 5, 6 and 7.

도 5는 본 발명의 일 실시예에 따른 인버터(200)에 대한 회로도이고, 도 6은 도 5의 인버터(200)에 대한 평면도이고, 도 7은 도 6의 I-I'를 따라 자른 단면도이다.5 is a circuit diagram of an inverter 200 according to an embodiment of the present invention, FIG. 6 is a plan view of the inverter 200 of FIG. 5, and FIG. 7 is a cross-sectional view taken along line II′ of FIG. .

도 5의 인버터(200)는 N형의 제1 트랜지스터(T1) 및 P형의 제2 트랜지스터(T2)를 포함하는 CMOS(complementary metal-oxide semiconductor) 타입이다. 본 발명이 일 실시예에 따르면, 인버터(200)를 구성하는 N형의 제1 트랜지스터(T1) 및 P형의 제2 트랜지스터(T2)가 모두 산화물 박막 트랜지스터이다. The inverter 200 of FIG. 5 is a complementary metal-oxide semiconductor (CMOS) type including an N-type first transistor T1 and a P-type second transistor T2. According to an embodiment of the present invention, both the N-type first transistor T1 and the P-type second transistor T2 constituting the inverter 200 are oxide thin film transistors.

본 발명의 일 실시예에 따른 인버터(200)는 제1 액티브 층(240), 제2 액티브 층(250), 제1 게이트 전극(261), 제1 전극(270), 제2 전극(280) 및 제3 전극(290)을 포함한다. 제1 액티브 층(240), 제1 게이트 전극(261), 제1 전극(270) 및 제3 전극(290)은 제1 트랜지스터(T1)를 구성한다. 제2 액티브 층(250), 제1 게이트 전극(261), 제2 전극(280) 및 제3 전극(290)은 제2 트랜지스터(T2)를 구성한다.The inverter 200 according to an embodiment of the present invention includes a first active layer 240, a second active layer 250, a first gate electrode 261, a first electrode 270, and a second electrode 280. and a third electrode 290 . The first active layer 240, the first gate electrode 261, the first electrode 270, and the third electrode 290 constitute a first transistor T1. The second active layer 250, the first gate electrode 261, the second electrode 280, and the third electrode 290 constitute the second transistor T2.

도 7을 참조하면, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 기판(110) 상에 배치된다.Referring to FIG. 7 , the first transistor T1 and the second transistor T2 are disposed on the substrate 110 .

기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로, 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.Glass or plastic may be used as the substrate 110 . As the plastic, a transparent plastic having a flexible property, such as polyimide, can be used. When polyimide is used as the substrate 110, considering that a high-temperature deposition process is performed on the substrate 110, heat-resistant polyimide that can withstand high temperatures may be used.

제1 액티브 층(240)은 기판(110) 상에 배치된다. The first active layer 240 is disposed on the substrate 110 .

본 발명의 다른 일 실시예에 따르면, 제1 액티브 층(240)은 N형 산화물 반도체 물질을 포함한다. 제1 액티브 층(240)을 N형 산화물 반도체층이라고 할 수 있다. According to another embodiment of the present invention, the first active layer 240 includes an N-type oxide semiconductor material. The first active layer 240 may be referred to as an N-type oxide semiconductor layer.

예를 들어, 제1 액티브 층(240)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, IGTO(InGaSnO)계, ITZO(InSnZnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 GO(GaO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 N형 산화물 반도체 물질에 의해 제1 액티브 층(240)이 만들어질 수도 있다. For example, the first active layer 240 may include IZO (InZnO), IGO (InGaO), ITO (InSnO), IGZO (InGaZnO), IGZTO (InGaZnSnO), IGTO (InGaSnO), ITZO ( It may include at least one of InSnZnO)-based, GZTO (GaZnSnO)-based, GZO (GaZnO)-based, and GO (GaO)-based oxide semiconductor materials. However, one embodiment of the present invention is not limited thereto, and the first active layer 240 may be made of another N-type oxide semiconductor material known in the art.

제1 액티브 층(240)의 일부는 도체화될 수 있다. 예를 들어, 제1 액티브 층(240) 중 제1 게이트 전극(261)과 중첩하지 않는 영역이 도체화될 수 있다. 이 경우, 도체화되지 않은 영역은 채널 영역이 되고, 도체화된 영역은 도체화 영역이 된다. 채널 영역을 중심으로 서로 이격된 도체화 영역들은 각각 소스 영역 및 드레인 영역이 될 수 있다. 도 7을 참조하면, 제1 액티브층(240)은 제1 게이트 전극(261)과 중첩하는 채널 영역(240a), 채널 영역(240a)의 양쪽에 서로 이격되어 배치된 소스 영역(240b) 및 드레인 영역(240c)을 포함한다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 소스 영역(240b)과 드레인 영역(240c)의 위치는 서로 바뀔 수 있다. 또한, 본 발명의 다른 일 실시예에 따르면, 소스 영역(240b)이 소스 전극 역할을 하고, 드레인 영역(240c)이 드레인 전극 역할을 할 수도 있다. A portion of the first active layer 240 may be conductive. For example, a region of the first active layer 240 that does not overlap with the first gate electrode 261 may be conductive. In this case, the non-conductive area becomes a channel area, and the conductive area becomes a conductive area. The conductive regions spaced apart from each other around the channel region may be a source region and a drain region, respectively. Referring to FIG. 7 , the first active layer 240 includes a channel region 240a overlapping the first gate electrode 261, a source region 240b and a drain spaced apart from each other on both sides of the channel region 240a. region 240c. However, an embodiment of the present invention is not limited thereto, and positions of the source region 240b and the drain region 240c may be interchanged. Also, according to another embodiment of the present invention, the source region 240b may serve as a source electrode and the drain region 240c may serve as a drain electrode.

도 7을 참조하면, 제1 액티브 층(240) 상에 게이트 절연막(220)이 배치된다. 게이트 절연막(220)은 실리콘 산화물, 실리콘 질화물 및 금속계 산화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(220)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다. 게이트 절연막(220)은 제1 액티브 층(240)을 보호한다.Referring to FIG. 7 , a gate insulating layer 220 is disposed on the first active layer 240 . The gate insulating layer 220 may include at least one of silicon oxide, silicon nitride, and metal-based oxide. The gate insulating film 220 may have a single film structure or a multi-layer structure. The gate insulating layer 220 protects the first active layer 240 .

제1 게이트 전극(261)은 게이트 절연막(220) 상에 배치된다. 제1 게이트 전극(261)은 적어도 제1 액티브 층(240)의 일부와 중첩한다. 제1 게이트 전극(261)과 중첩하는 제1 액티브 층(240)의 일부는 채널 영역(240a)이 된다.The first gate electrode 261 is disposed on the gate insulating layer 220 . The first gate electrode 261 overlaps at least a portion of the first active layer 240 . A portion of the first active layer 240 overlapping the first gate electrode 261 becomes the channel region 240a.

제1 게이트 전극(261)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(261)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.The first gate electrode 261 is made of an aluminum-based metal such as aluminum (Al) or an aluminum alloy, a silver-based metal such as silver (Ag) or a silver alloy, a copper-based metal such as copper (Cu) or a copper alloy, It may include at least one of a molybdenum-based metal such as molybdenum (Mo) or a molybdenum alloy, chromium (Cr), tantalum (Ta), neodymium (Nd), and titanium (Ti). The first gate electrode 261 may have a multilayer structure including at least two conductive layers having different physical properties.

제1 게이트 전극(261) 상에 제1 층간 절연막(231)이 배치된다. 제1 층간 절연막(231)은 절연물질로 이루어진다. 제1 층간 절연막(231)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다. 제1 층간 절연막(231)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 제1 층간 절연막(231)은 제1 액티브층(240)을 보호하며, 제1 게이트 전극(261)과 제2 액티브층(250)의 사이에서 게이트 절연막 역할을 한다.A first interlayer insulating layer 231 is disposed on the first gate electrode 261 . The first interlayer insulating layer 231 is made of an insulating material. The first interlayer insulating film 231 may be made of an organic material, an inorganic material, or a laminate of an organic material layer and an inorganic material layer. The first interlayer insulating layer 231 may include silicon oxide (SiO x ) or silicon nitride (SiN x ). The first interlayer insulating layer 231 protects the first active layer 240 and serves as a gate insulating layer between the first gate electrode 261 and the second active layer 250 .

도 7을 참조하면, 제2 액티브층(250)은 제1 층간 절연막(231) 상에 배치된다. 여기서, 제1 층간 절연막(231)이 제2 액티브층(250)에 대한 게이트 절연막이 된다. 제1 층간 절연막(231)의 적어도 일부는 제1 게이트 전극(261)과 중첩하는 평탄한(flat)한 표면을 가지며, 제2 액티브층(250)의 적어도 일부는 제1 게이트 전극(261)과 중첩하는 제1 층간 절연막(231)의 평탄한(flat) 표면에 배치된다. 그에 따라, 제2 액티브층(250)은 제1 층간 절연막(231) 상에서 평탄한 표면을 가질 수 있다.Referring to FIG. 7 , the second active layer 250 is disposed on the first interlayer insulating layer 231 . Here, the first interlayer insulating film 231 becomes a gate insulating film for the second active layer 250 . At least a portion of the first interlayer insulating layer 231 has a flat surface overlapping the first gate electrode 261, and at least a portion of the second active layer 250 overlaps the first gate electrode 261. is disposed on a flat surface of the first interlayer insulating film 231. Accordingly, the second active layer 250 may have a flat surface on the first interlayer insulating layer 231 .

제2 액티브 층(250)은 제1 액티브층(240)과 이격되어 배치된다. 제2 액티브 층(250)은 제1 액티브층(240)과 다른 층에 배치되며, 제2 액티브 층(250)의 적어도 일부는 제1 액티브층(240)과 중첩할 수 있다. The second active layer 250 is spaced apart from the first active layer 240 . The second active layer 250 is disposed on a different layer from the first active layer 240 , and at least a portion of the second active layer 250 may overlap the first active layer 240 .

본 발명의 의 일 실시예에 따르면, 제1 게이트 전극(261)은 제1 액티브 층(240)과 제2 액티브 층(250) 사이에 배치된다. 구체적으로, 제1 게이트 전극(261)은 제1 액티브층(240) 및 제2 액티브층(250)과 각각 이격되어, 제1 액티브층(240)과 상기 제2 액티브층(250) 사이에 배치된다. 또한, 제1 게이트 전극(261)은 제1 액티브층(240) 및 제2 액티브층(250)과 각각 적어도 일부 중첩된다.According to one embodiment of the present invention, the first gate electrode 261 is disposed between the first active layer 240 and the second active layer 250 . Specifically, the first gate electrode 261 is spaced apart from the first active layer 240 and the second active layer 250 and disposed between the first active layer 240 and the second active layer 250. do. In addition, the first gate electrode 261 overlaps at least a portion of the first active layer 240 and the second active layer 250 , respectively.

본 발명이 일 실시예에 따르면, 제1 게이트 전극(261)은 제1 액티브층(240)에 대하여 게이트 역할을 하고, 제2 액티브층(250)에 대해서도 게이트 역할을 한다.According to an embodiment of the present invention, the first gate electrode 261 serves as a gate for the first active layer 240 and also serves as a gate for the second active layer 250 .

본 발명의 일 실시예에 따르면, 제2 액티브층(250)은 P형 산화물 반도체 물질을 포함한다. 제2 액티브층(250)을 P형 산화물 반도체층이라고 할 수 있다. According to one embodiment of the present invention, the second active layer 250 includes a p-type oxide semiconductor material. The second active layer 250 may be referred to as a P-type oxide semiconductor layer.

예를 들어, 제2 액티브층(250)은 SnO계, Cu2O계, CuO계, NiO계, CuAlO2계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 P형 산화물 반도체 물질에 의해 제2 액티브 층(250)이 만들어질 수도 있다.For example, the second active layer 250 may include at least one of SnO-based, Cu 2 O-based, CuO-based, NiO-based, and CuAlO 2 -based oxide semiconductor materials. However, one embodiment of the present invention is not limited thereto, and the second active layer 250 may be made of other p-type oxide semiconductor materials known in the art.

제2 액티브 층(250)의 일부는 도체화될 수 있다. 예를 들어, 제2 액티브 층(250) 중 제1 게이트 전극(261)과 중첩하지 않는 영역이 도체화될 수 있다. 이 경우, 도체화되지 않은 영역은 채널 영역이 되고, 도체화된 영역은 도체화 영역이 된다. 채널 영역을 중심으로 서로 이격된 도체화 영역은 각각 소스 영역 및 드레인 영역이 될 수 있다. 도 7을 참조하면, 제2 액티브층(250)은 제1 게이트 전극(261)과 중첩하는 채널 영역(250a), 채널 영역(250a)의 양쪽에 서로 이격되어 배치된 소스 영역(250b) 및 드레인 영역(250c)을 포함한다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 소스 영역(250b)과 드레인 영역(250c)의 위치는 서로 바뀔 수 있다. 또한, 본 발명의 다른 일 실시예에 따르면, 소스 영역(250b)이 소스 전극 역할을 하고, 드레인 영역(250c)이 드레인 전극 역할을 할 수도 있다.A portion of the second active layer 250 may be conductive. For example, a region of the second active layer 250 that does not overlap with the first gate electrode 261 may be conductive. In this case, the non-conductive area becomes a channel area, and the conductive area becomes a conductive area. Conductive regions spaced apart from each other around the channel region may be a source region and a drain region, respectively. Referring to FIG. 7 , the second active layer 250 includes a channel region 250a overlapping the first gate electrode 261, a source region 250b and a drain spaced apart from each other on both sides of the channel region 250a. region 250c. However, an embodiment of the present invention is not limited thereto, and positions of the source region 250b and the drain region 250c may be interchanged. Also, according to another embodiment of the present invention, the source region 250b may serve as a source electrode and the drain region 250c may serve as a drain electrode.

본 발명의 일 실시예에 따르면, 제1 액티브층(240) 및 제2 액티브층(250)이 모두 산화물 반도체층으로 이루어진다.According to an embodiment of the present invention, both the first active layer 240 and the second active layer 250 are made of an oxide semiconductor layer.

산화물 반도체 물질은 우수한 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 가진다. 따라서, 산화물 반도체 물질을 이용하여 원하는 물성을 용이하게 얻을 수 있다. 또한, 산화물 반도체 물질을 이용하여 박막 트랜지스터를 제조하는 과정에서, 비교적 낮은 온도에서 액티브층을 구성하는 산화물 반도체 물질이 성막될 수 있기 때문에 제조비용이 저렴하다. 또한, 산화물 반도체 물질이 사용되는 경우, 다결정 실리콘 반도체 물질이 사용되는 경우와 비교하여, 결정화 공정이 필요하지 않기 때문에, 대면적에 걸쳐 균일한 반도체층을 형성할 수 있다.The oxide semiconductor material has excellent mobility and has a large resistance change according to the content of oxygen. Accordingly, desired physical properties can be easily obtained using the oxide semiconductor material. In addition, in the process of manufacturing a thin film transistor using an oxide semiconductor material, the manufacturing cost is low because the oxide semiconductor material constituting the active layer can be formed at a relatively low temperature. Also, when an oxide semiconductor material is used, compared to a case where a polycrystalline silicon semiconductor material is used, since a crystallization process is not required, a uniform semiconductor layer can be formed over a large area.

따라서, 본 발명의 다른 일 실시예에 따라, 산화물 반도체층으로 이루어진 제1 액티브층(240) 및 제2 액티브층(250)을 포함하는 인버터(200)는 대면적 표시장치에 유용하게 사용될 수 있다.Therefore, according to another embodiment of the present invention, the inverter 200 including the first active layer 240 and the second active layer 250 made of an oxide semiconductor layer can be usefully used in a large area display device. .

도 7을 참조하면, 제1 전극(270), 제2 전극(280) 및 제3 전극(290)은 제1 층간 절연막(231) 상에 배치된다. Referring to FIG. 7 , the first electrode 270 , the second electrode 280 , and the third electrode 290 are disposed on the first interlayer insulating layer 231 .

본 발명의 일 실시예에 따르면, 제1 전극(270), 제2 전극(280) 및 제3 전극(290)은 서로 이격되어 각각 제1 액티브층(240) 또는 제2 액티브층(250)과 연결된다.According to an embodiment of the present invention, the first electrode 270, the second electrode 280, and the third electrode 290 are spaced apart from each other to form the first active layer 240 or the second active layer 250, respectively. Connected.

제1 전극(270)은 제1 액티브층(240)과 연결되고, 제2 액티브층(250)과 이격된다. 도 7을 참조하면, 제1 전극(270)은 제1 층간 절연막(231) 상에 배치되며, 제1 층간 절연막(231)에 형성된 제1 콘택홀(CH1)을 통하여 제1 액티브층(240)과 연결된다. 보다 구체적으로, 제1 전극(270)은 제1 층간 절연막(231)에 형성된 제1 콘택홀(CH1)을 통하여 제1 액티브층(240)의 소스 영역(240a)과 접촉함으로써, 제1 액티브층(240)과 연결될 수 있다. 제1 전극(270)은 제1 액티브층(240)의 상부면과 접촉한다.The first electrode 270 is connected to the first active layer 240 and spaced apart from the second active layer 250 . Referring to FIG. 7 , the first electrode 270 is disposed on the first interlayer insulating film 231, and the first active layer 240 is formed through the first contact hole CH1 formed in the first interlayer insulating film 231. connected with More specifically, the first electrode 270 contacts the source region 240a of the first active layer 240 through the first contact hole CH1 formed in the first interlayer insulating layer 231, (240) can be connected. The first electrode 270 contacts the top surface of the first active layer 240 .

제2 전극(280)은 제2 액티브층(250)과 연결되고, 제1 전극(270) 및 제1 액티브층(240)과 이격된다. 도 7을 참조하면, 제2 전극(280)은 제1 층간 절연막(231) 상에 배치되어, 제1 층간 절연막(231) 상의 제2 액티브층(250)과 연결된다. 보다 구체적으로, 제2 전극(280)은 제1 층간 절연막(231) 상에서 제2 액티브층(250)의 소스 영역(250b)과 접촉함으로써 제2 액티브층(250)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 따르면, 제1 층간 절연막(231) 상에서 제2 전극(280)의 상부면 및 일 측면이 제2 액티브층(250)의 하부면과 접촉한다.The second electrode 280 is connected to the second active layer 250 and spaced apart from the first electrode 270 and the first active layer 240 . Referring to FIG. 7 , the second electrode 280 is disposed on the first insulating interlayer 231 and connected to the second active layer 250 on the first insulating interlayer 231 . More specifically, the second electrode 280 may be electrically connected to the second active layer 250 by contacting the source region 250b of the second active layer 250 on the first interlayer insulating layer 231 . According to an embodiment of the present invention, the upper surface and one side surface of the second electrode 280 on the first interlayer insulating film 231 contact the lower surface of the second active layer 250 .

제3 전극(290)은 제1 액티브층(240) 및 제2 액티브층(250)과 연결되고, 제1 전극(270) 및 제2 전극(280)과 이격된다. The third electrode 290 is connected to the first active layer 240 and the second active layer 250 and is spaced apart from the first electrode 270 and the second electrode 280 .

도 7을 참조하면, 제3 전극(290)은 제1 층간 절연막(231) 상에 배치되며, 제1 층간 절연막(231)에 형성된 제2 콘택홀(CH2)을 통하여 제1 액티브층(240)과 연결된다. 보다 구체적으로, 제3 전극(290)은 제1 층간 절연막(231)에 형성된 제2 콘택홀(CH2)을 통하여 제1 액티브층(240)의 드레인 영역(240b)과 접촉함으로써, 제1 액티브층(240)과 전기적으로 연결될 수 있다. Referring to FIG. 7 , the third electrode 290 is disposed on the first interlayer insulating film 231, and the first active layer 240 passes through the second contact hole CH2 formed in the first interlayer insulating film 231. connected with More specifically, the third electrode 290 contacts the drain region 240b of the first active layer 240 through the second contact hole CH2 formed in the first interlayer insulating layer 231, thereby contacting the first active layer 240b. (240) and can be electrically connected.

또한, 제3 전극(290)은 제1 층간 절연막(231) 상에서 제2 액티브층(250)의 드레인 영역(250c)과 접촉함으로써 제2 액티브층(250)과 전기적으로 연결될 수 있다. 도 7을 참조하면, 제1 층간 절연막(231) 상에서 제3 전극(290)의 상부면 및 일 측면이 제2 액티브층(250)의 하부면과 접촉한다.Also, the third electrode 290 may be electrically connected to the second active layer 250 by contacting the drain region 250c of the second active layer 250 on the first interlayer insulating layer 231 . Referring to FIG. 7 , the upper surface and one side surface of the third electrode 290 on the first interlayer insulating film 231 contact the lower surface of the second active layer 250 .

제1 전극(270), 제2 전극(280) 및 제3 전극(290)은, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 백금(Pt), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 제1 전극(270), 제2 전극(280) 및 제3 전극(290)은 각각 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.The first electrode 270, the second electrode 280, and the third electrode 290 are molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni) ), neodymium (Nd), platinum (Pt), copper (Cu), and at least one of alloys thereof. Each of the first electrode 270, the second electrode 280, and the third electrode 290 may be formed of a single layer made of a metal or a metal alloy, or may be formed of multiple layers of two or more layers.

도 6 및 도 7을 참조하면, 제1 전극(270) 및 제3 전극(290)은 서로 이격되어 각각 제1 액티브층(240)과 연결된다. 도 7을 참조하면, 제1 층간 절연막(231)에 형성된 제1 콘택홀(CH1)을 통하여 제1 전극(270)은 제1 액티브층(240)과 연결되고, 제3 전극(290)은 제1 층간 절연막(231)에 형성된 제2 콘택홀(CH2)을 통하여 각각 제1 액티브층(240)과 연결된다. Referring to FIGS. 6 and 7 , the first electrode 270 and the third electrode 290 are spaced apart from each other and connected to the first active layer 240 , respectively. Referring to FIG. 7 , the first electrode 270 is connected to the first active layer 240 through the first contact hole CH1 formed in the first interlayer insulating layer 231, and the third electrode 290 is Each is connected to the first active layer 240 through second contact holes CH2 formed in the first interlayer insulating layer 231 .

제2 전극(280) 및 제3 전극(290)은 서로 이격되어 각각 제2 액티브층(250)과 연결된다. 제2 액티브층(250)은 제1 층간 절연막(231) 상에서, 제2 전극(280)의 일 측면 및 상부면과 연결되고, 제3 전극(290)의 일 측면 및 상부면과 연결된다. The second electrode 280 and the third electrode 290 are spaced apart from each other and connected to the second active layer 250 , respectively. The second active layer 250 is connected to one side surface and top surface of the second electrode 280 and connected to one side surface and top surface of the third electrode 290 on the first interlayer insulating film 231 .

구체적으로, 제2 액티브층(250)은 제2 전극(280)과 제3 전극(290) 사이의 영역에 배치될 뿐 아니라, 제2 전극(280) 및 제3 전극(290) 각각의 일 측면 및 상부면까지 연장되어 배치된다. 도 7을 참조하면, 제2 액티브층(250)의 하부면은, 제2 전극(280)의 일 측면 및 상부면과 접촉하고, 제3 전극(290)의 일 측면 및 상부면과 접촉한다. 본 발명의 일 실시예에 따른 어느 한 구성요소에 있어서, 도면상 아래쪽의 표면을 하부면이라고 하고, 위쪽의 표면을 상부면이라고 하고, 하부면과 상부면을 연결하는 표면을 측면이라고 한다.Specifically, the second active layer 250 is not only disposed in a region between the second electrode 280 and the third electrode 290, but also on one side of each of the second electrode 280 and the third electrode 290. And it is disposed extending to the upper surface. Referring to FIG. 7 , a lower surface of the second active layer 250 contacts one side surface and an upper surface of the second electrode 280 and contacts one side surface and an upper surface of the third electrode 290 . In any one component according to an embodiment of the present invention, the lower surface in the drawing is referred to as a lower surface, the upper surface is referred to as an upper surface, and the surface connecting the lower surface and the upper surface is referred to as a side surface.

도 7을 참조하면, 제2 액티브층(250), 제1 전극(270), 제2 전극(280) 및 제3 전극(290) 상에 제2 층간 절연막(232)가 배치된다. 제2 층간 절연막(232)은 절연 물질로 이루어져, 제2 액티브층(250), 제1 전극(270), 제2 전극(280) 및 제3 전극(290)을 보호한다.Referring to FIG. 7 , a second interlayer insulating layer 232 is disposed on the second active layer 250 , the first electrode 270 , the second electrode 280 , and the third electrode 290 . The second interlayer insulating layer 232 is made of an insulating material and protects the second active layer 250 , the first electrode 270 , the second electrode 280 and the third electrode 290 .

본 발명의 일 실시예에 따르면, 제1 액티브층(240), 제1 게이트 전극(261), 제1 전극(270) 및 제3 전극(290)은 제1 트랜지스터(T1)을 형성한다. 제1 트랜지스터(T1)는 N형 트랜지스터이다.According to an embodiment of the present invention, the first active layer 240, the first gate electrode 261, the first electrode 270, and the third electrode 290 form a first transistor T1. The first transistor T1 is an N-type transistor.

본 발명의 일 실시예에 따르면, 제2 액티브층(250), 제1 게이트 전극(261), 제2 전극(280) 및 제3 전극(290)은 제2 트랜지스터(T2)을 형성한다. 제2 트랜지스터(T2)는 P형 트랜지스터이다.According to an embodiment of the present invention, the second active layer 250, the first gate electrode 261, the second electrode 280, and the third electrode 290 form the second transistor T2. The second transistor T2 is a P-type transistor.

도 5 및 도 7을 참조하면, 제1 게이트 전극(261)으로 입력 신호(Vin)가 입력되고, 제3 전극(290)을 통하여 출력(Vout)이 발생된다. 제1 게이트 전극(261)을 입력 단자, 제3 전극(290)을 출력 단자라고 할 수 있다.Referring to FIGS. 5 and 7 , the input signal Vin is input to the first gate electrode 261 and the output Vout is generated through the third electrode 290 . The first gate electrode 261 may be referred to as an input terminal, and the third electrode 290 may be referred to as an output terminal.

저전위 전압(VL)은 제1 전극(270)으로 입력된다. 저전위 전압(VL)이 인가되는 제1 전극(270)은 제1 트랜지스터(T1)의 소스 전극이 될 수 있다.The low potential voltage VL is input to the first electrode 270 . The first electrode 270 to which the low potential voltage VL is applied may be a source electrode of the first transistor T1.

고전위 전압(VH)은 제2 전극(280)으로 입력된다. 고전위 전압(VH)이 인가되는 제2 전극(280)은 제2 트랜지스터(T2)의 소스 전극이 될 수 있다.The high potential voltage VH is input to the second electrode 280 . The second electrode 280 to which the high potential voltage VH is applied may be a source electrode of the second transistor T2.

출력(Vout)이 발생되는 제3 전극(290)은 제1 트랜지스터(T1)의 드레인 전극이 될 수 있고, 제2 트랜지스터(T2)의 드레인 전극이 될 수 있다.The third electrode 290 generating the output Vout may be the drain electrode of the first transistor T1 and the drain electrode of the second transistor T2.

제1 게이트 전극(261)으로 저전압의 입력 신호(Vin)가 인가되는 경우, N형 트랜지스터인 제1 트랜지스터(T1)는 오프(OFF)되고, P형 트랜지스터인 제2 트랜지스터(T2)가 온(ON)된다. 그 결과, 제3 전극(290)을 통하여 고전위 전압(VH)이 출력된다(Vout). When the low-voltage input signal Vin is applied to the first gate electrode 261, the first transistor T1, which is an N-type transistor, is turned off, and the second transistor T2, which is a P-type transistor, is turned on ( ON). As a result, a high potential voltage VH is output through the third electrode 290 (Vout).

제1 게이트 전극(261)으로 고전압의 입력 신호(Vin)가 인가되는 경우, P형 트랜지스터인 제2 트랜지스터(T2)는 오프(OFF)되고, N형 트랜지스터인 제1 트랜지스터(T1)가 온(ON)된다. 그 결과, 제3 전극(290)을 통하여 저전위 전압(VL)이 출력된다(Vout). When a high voltage input signal Vin is applied to the first gate electrode 261, the second transistor T2, which is a P-type transistor, is turned off, and the first transistor T1, which is an N-type transistor, is turned on ( ON). As a result, the low potential voltage VL is output through the third electrode 290 (Vout).

이와 같이, 본 발명의 다른 일 실시예에 따른 인버터(200)에 저전압이 인가되면 고전위 전압(VH)이 출력되고, 고전압이 인가되면 저전위 전압(VL)이 출력되어, 전압 반전이 이루어질 수 있다. As such, when a low voltage is applied to the inverter 200 according to another embodiment of the present invention, a high potential voltage (VH) is output, and when a high voltage is applied, a low potential voltage (VL) is output, so that voltage inversion can be achieved. there is.

도 8은 본 발명의 또 다른 일 실시예에 따른 인버터(300)에 대한 단면도이다. 이하, 중복 설명을 피하기 위해, 이미 설명된 구성요소에 대한 설명은 생략된다.8 is a cross-sectional view of an inverter 300 according to another embodiment of the present invention. Hereinafter, in order to avoid redundant description, descriptions of components already described are omitted.

도 8을 참조하면, 본 발명의 또 다른 일 실시예에 따른 인버터(300)는 기판(110) 상의 광차단층(180)을 포함한다. 광차단층(180)은 제1 액티브 층(240)과 중첩하여 배치되며, 제1 액티브 층(240)으로 입사되는 광을 차단하여, 제1 액티브 층(240)을 보호한다. Referring to FIG. 8 , an inverter 300 according to another embodiment of the present invention includes a light blocking layer 180 on a substrate 110 . The light blocking layer 180 overlaps the first active layer 240 and blocks light incident on the first active layer 240 to protect the first active layer 240 .

광차단층(180) 상에 버퍼층(181)이 배치된다. 버퍼층(181)은 제1 액티브 층(240)을 보호하며, 기판(110)의 상부를 평탄화할 수 있다. 또한, 버퍼층(181)은 광차단층(180)과 제1 액티브 층(240)을 서로 절연시킨다. A buffer layer 181 is disposed on the light blocking layer 180 . The buffer layer 181 may protect the first active layer 240 and planarize an upper portion of the substrate 110 . In addition, the buffer layer 181 insulates the light blocking layer 180 and the first active layer 240 from each other.

본 발명이 또 다른 일 실시예에 따르면, 제1 전극(270), 제2 전극(280) 및 제3 전극(290) 중 적어도 하나는, 제1 도전체층(271, 281, 291) 및 제1 도전체층(271, 281, 291) 상의 제2 도전체층(272, 282, 292)을 포함할 수 있다.According to another embodiment of the present invention, at least one of the first electrode 270, the second electrode 280, and the third electrode 290 includes the first conductor layers 271, 281, and 291 and the first Second conductor layers 272 , 282 , and 292 may be included on the conductor layers 271 , 281 , and 291 .

도 8을 참조하면, 제1 전극(270)은 제1 도전체층(271) 및 제1 도전체층(271) 상의 제2 도전체층(272)을 포함한다. 제2 전극(280)은 제1 도전체층(281) 및 제1 도전체층(281) 상의 제2 도전체층(282)을 포함한다. 제3 전극(290)은 제1 도전체층(291) 및 제1 도전체층(291) 상의 제2 도전체층(292)을 포함한다.Referring to FIG. 8 , the first electrode 270 includes a first conductor layer 271 and a second conductor layer 272 on the first conductor layer 271 . The second electrode 280 includes a first conductor layer 281 and a second conductor layer 282 on the first conductor layer 281 . The third electrode 290 includes a first conductor layer 291 and a second conductor layer 292 on the first conductor layer 291 .

제2 도전체층(272, 282, 292)은 제1 도전체층(271, 281, 291)보다 큰 일함수를 갖는다.The second conductor layers 272 , 282 , and 292 have a higher work function than the first conductor layers 271 , 281 , and 291 .

본 발명의 또 다른 일 실시예에 따르면, 제1 도전체층(271, 281, 291)은 4.6 eV 이하의 일함수(work function)을 가질 수 있다. 구체적으로, 제1 도전체층(271, 281, 291)은 3.6 eV 내지 4.6 eV의 일함수(work function)을 가질 수 있다.According to another embodiment of the present invention, the first conductor layers 271, 281, and 291 may have a work function of 4.6 eV or less. Specifically, the first conductor layers 271, 281, and 291 may have a work function of 3.6 eV to 4.6 eV.

제1 도전체층(271, 281, 291)은 4.6 eV 이하의 일함수를 갖는 금속 물질을 포함할 수 있다. 예를 들어, 제1 도전체층(271, 281, 291)은 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.The first conductor layers 271, 281, and 291 may include a metal material having a work function of 4.6 eV or less. For example, the first conductor layers 271, 281, and 291 may include at least one of titanium (Ti), molybdenum (Mo), copper (Cu), and aluminum (Al).

제2 도전체층(272, 282, 292)은 5.3 eV 이상의 일함수(work function)을 가질 수 있다. 구체적으로, 제2 도전체층(272, 282, 292)은 5.3 eV 내지 6.3 eV의 일함수(work function)을 가질 수 있다.The second conductor layers 272, 282, and 292 may have a work function of 5.3 eV or more. Specifically, the second conductor layers 272, 282, and 292 may have a work function of 5.3 eV to 6.3 eV.

제2 도전체층(272, 282, 292)은 5.3 eV 이상의 일함수를 갖는 금속 물질을 포함할 수 있다. 예를 들어, 제2 도전체층(272, 282, 292)은 니켈(Ni), 백금(Pt) 및 팔라듐(Pd) 중에서 선택된 적어도 하나를 포함할 수 있다. The second conductor layers 272 , 282 , and 292 may include a metal material having a work function of 5.3 eV or more. For example, the second conductor layers 272, 282, and 292 may include at least one selected from nickel (Ni), platinum (Pt), and palladium (Pd).

도 8을 참조하면, 제1 도전체층(271, 281, 291)은 제2 도전체층(272, 282, 292)보다 제1 게이트 전극(261)에 가까이 배치된다. Referring to FIG. 8 , the first conductor layers 271 , 281 , and 291 are disposed closer to the first gate electrode 261 than the second conductor layers 272 , 282 , and 292 .

본 발명의 또 다른 일 실시예에 따르면, 제1 액티브층(240)은 제1 도전체층(271, 291)과 연결된다. 구체적으로, 제1 액티브층(240)은 제1 전극(270)의 제1 도전체층(271) 및 제3 전극(290)의 제1 도전체층(291)과 연결된다. 예를 들어, 제1 액티브층(240)의 소스 영역(240b)은 제1 전극(270)의 제1 도전체층(271)과 연결되고, 제1 액티브층(240)의 드레인 영역(240c)은 제3 전극(290)의 제1 도전체층(291)과 연결된다.According to another embodiment of the present invention, the first active layer 240 is connected to the first conductor layers 271 and 291 . Specifically, the first active layer 240 is connected to the first conductor layer 271 of the first electrode 270 and the first conductor layer 291 of the third electrode 290 . For example, the source region 240b of the first active layer 240 is connected to the first conductor layer 271 of the first electrode 270, and the drain region 240c of the first active layer 240 is The third electrode 290 is connected to the first conductor layer 291 .

일반적으로, N형 반도체 물질은 낮은 일함수를 갖는 도전체와 연결될 때, 전기적 장벽 없이 전류를 용이하게 흐르게 할 수 있다. 본 발명의 또 다른 일 실시예에 따르면, 제1 액티브층(240)이 낮은 일함수를 갖는 제1 전극(270)의 제1 도전체층(271) 및 제3 전극(290)의 제1 도전체층(291)과 접촉하기 때문에, 제1 액티브층(240)의 전기적 특성이 향상될 수 있다.In general, when an N-type semiconductor material is connected to a conductor having a low work function, current can easily flow without an electrical barrier. According to another embodiment of the present invention, the first conductive layer 271 of the first electrode 270 and the first conductor layer of the third electrode 290 have a low work function in the first active layer 240 Since it contacts 291, electrical characteristics of the first active layer 240 may be improved.

본 발명의 또 다른 일 실시예에 따르면, 제2 액티브층(250)은 제2 도전체층(282, 292)과 연결된다. 구체적으로, 제2 액티브층(250)은 제2 전극(280)의 제2 도전체층(282) 및 제3 전극(290)의 제2 도전체층(292)과 연결된다. 예를 들어, 제2 액티브층(250)의 소스 영역(250b)은 제2 전극(280)의 제2 도전체층(282)과 연결되고, 제2 액티브층(250)의 드레인 영역(250c)은 제3 전극(290)의 제2 도전체층(292)과 연결된다.According to another embodiment of the present invention, the second active layer 250 is connected to the second conductor layers 282 and 292 . Specifically, the second active layer 250 is connected to the second conductor layer 282 of the second electrode 280 and the second conductor layer 292 of the third electrode 290 . For example, the source region 250b of the second active layer 250 is connected to the second conductor layer 282 of the second electrode 280, and the drain region 250c of the second active layer 250 is The third electrode 290 is connected to the second conductor layer 292 .

일반적으로, P형 반도체 물질은 높은 일함수를 갖는 도전체와 연결될 때, 전기적 저항 없이 전류를 용이하게 흐르게 할 수 있다. 본 발명의 또 다른 일 실시예에 따르면, 제2 액티브층(250)은 제2 전극(280)의 제2 도전체층(282) 및 제3 전극(290)의 제2 도전체층(292)과 접촉하기 때문에, 제2 액티브층(250)의 전기적 특성이 향상될 수 있다.In general, when a P-type semiconductor material is connected to a conductor having a high work function, current can easily flow without electrical resistance. According to another embodiment of the present invention, the second active layer 250 contacts the second conductor layer 282 of the second electrode 280 and the second conductor layer 292 of the third electrode 290. Therefore, electrical characteristics of the second active layer 250 may be improved.

도 8을 참조하면, 본 발명의 또 다른 일 실시예에 따른 인버터(300)는 제2 액티브층(250) 상의 제2 게이트 전극(262)을 더 포함할 수 있다. 구체적으로, 제2 액티브층(250) 상에 제2 층간 절연막(232)이 배치되고, 제2 층간 절연막(232) 상에 제2 게이트 전극(262)이 배치된다. 제2 게이트 전극(262)의 적어도 일부는 제2 액티브층(250)과 중첩한다. 제2 게이트 전극(262)은 적어도 제2 액티브층(250)의 채널 영역(250a)과 중첩한다. 제2 액티브층(250)은 제1 게이트 전극(261) 및 제2 게이트 전극(262) 사이에 배치된다, Referring to FIG. 8 , the inverter 300 according to another embodiment of the present invention may further include a second gate electrode 262 on the second active layer 250 . Specifically, the second interlayer insulating layer 232 is disposed on the second active layer 250 , and the second gate electrode 262 is disposed on the second interlayer insulating layer 232 . At least a portion of the second gate electrode 262 overlaps the second active layer 250 . The second gate electrode 262 overlaps at least the channel region 250a of the second active layer 250 . The second active layer 250 is disposed between the first gate electrode 261 and the second gate electrode 262.

제2 게이트 전극(262) 상에 패시베이션층(233)이 배치되어, 제2 게이트 전극(262)을 보호한다.A passivation layer 233 is disposed on the second gate electrode 262 to protect the second gate electrode 262 .

본 발명의 또 다른 일 실시예에 따르면, 제1 게이트 전극(261)과 상기 제2 게이트 전극(262)은 서로 연결된다. 도 5, 도 6 및 도 8을 참조하면, 제1 게이트 전극(261) 및 제2 게이트 전극(262)으로 입력 신호(Vin)가 입력된다. 따라서, 제1 게이트 전극(261)과 제2 게이트 전극(262)에 동일한 전압이 인가될 수 있다. According to another embodiment of the present invention, the first gate electrode 261 and the second gate electrode 262 are connected to each other. Referring to FIGS. 5, 6, and 8 , an input signal Vin is input to the first gate electrode 261 and the second gate electrode 262 . Accordingly, the same voltage may be applied to the first gate electrode 261 and the second gate electrode 262 .

제1 게이트 전극(261)과 제2 게이트 전극(262)은 입력 신호(Vin)를 인버터(200, 300, 400)로 인가하는 입력단자 역할을 할 수 있다.The first gate electrode 261 and the second gate electrode 262 may serve as input terminals for applying the input signal Vin to the inverters 200 , 300 , and 400 .

P형 반도체는 정공이 캐리어 역할을 한다. 산화물 반도체는 자유전자를 갖는 금속의 산화물을 포함하기 때문에, 산화물 반도체의 장점에도 불구하고, 산화물 반도체로 이루어진 P형 반도체는 그 용도에 제한이 있었다. 이러한 이유로, P형 트랜지스터 형성을 위해 다결정 실리콘 박막 트랜지스터가 주로 사용되었다. In a P-type semiconductor, holes act as carriers. Since the oxide semiconductor includes an oxide of a metal having free electrons, despite the advantages of the oxide semiconductor, the use of a P-type semiconductor made of the oxide semiconductor has been limited. For this reason, polycrystalline silicon thin film transistors have been mainly used for forming P-type transistors.

또한, 산화물 반도체층으로 이루어진 P형 트랜지스터는 전기적 특성이 우수하지 못하기 때문에, 트랜지스터에서 필요로 하는 전류량을 확보하기 위해, 일반적으로 산화물 반도체층이 넓은 면적으로 형성되어야 했다. 그 결과, 박막 트랜지스터가 차지하는 면적이 넓어졌다.In addition, since a P-type transistor made of an oxide semiconductor layer has poor electrical characteristics, the oxide semiconductor layer has to be formed in a large area in order to secure the amount of current required by the transistor. As a result, the area occupied by the thin film transistor is widened.

그러나, 본 발명의 다른 일 실시예들에서는 P형 반도체층인 제2 액티브층(250)과 연결된 전극들 및 제2 액티브층(250)의 구동에 관여하는 게이트 전극의 구성을 최적화함으로써, 제2 액티브층(250)의 전기적 특성을 향상시킨다. However, in other embodiments of the present invention, by optimizing the configuration of the electrodes connected to the second active layer 250, which is a P-type semiconductor layer, and the gate electrode involved in driving the second active layer 250, Electrical characteristics of the active layer 250 are improved.

본 발명의 또 다른 일 실시예 따르면, P형 반도체층인 제2 액티브층(250)이 높은 일함수를 갖는 도전체로 이루어진 제2 도전체층(282, 292)와 접촉되도록 함으로써, 제2 액티브층(250)의 전기적 특성이 향상되도록 한다.According to another embodiment of the present invention, the second active layer 250, which is a P-type semiconductor layer, is brought into contact with the second conductor layers 282 and 292 made of a conductor having a high work function, so that the second active layer ( 250) to improve the electrical characteristics.

또한, 본 발명의 또 다른 일 실시예에 따르면, 제2 액티브층(250) 상에 제2 게이트 전극(262)이 배치된다. 그 결과, 제2 액티브층(250) 상에 제2 게이트 전극(262)이 배치되지 않은 경우와 비교하여, 제2 액티브층(250)의 전류량이 약 3배 정도 증가할 수 있다. 그 결과, 제2 액티브층(250)의 면적을 1/3로 줄여도, 제2 트랜지스트(T2)에서 요구되는 전기적 특성이 얻어질 수 있다.Also, according to another embodiment of the present invention, a second gate electrode 262 is disposed on the second active layer 250 . As a result, compared to the case where the second gate electrode 262 is not disposed on the second active layer 250, the amount of current of the second active layer 250 may increase by about three times. As a result, even if the area of the second active layer 250 is reduced to 1/3, electrical characteristics required for the second transistor T2 can be obtained.

따라서, 본 발명의 또 다른 일 실시예에 따른 인버터(300)는 좁은 면적에 형성될 수 있다.Therefore, the inverter 300 according to another embodiment of the present invention can be formed in a small area.

도 9 본 발명의 또 다른 일 실시예에 따른 인버터(400)에 대한 단면도이다.9 is a cross-sectional view of an inverter 400 according to another embodiment of the present invention.

도 9를 참조하면, 제1 액티브층(240)은 N형 제1 산화물 반도체층(241) 및 N형 제1 산화물 반도체층(241) 상의 N형 제2 산화물 반도체층(242)을 포함한다.Referring to FIG. 9 , the first active layer 240 includes an N-type first oxide semiconductor layer 241 and an N-type second oxide semiconductor layer 242 on the N-type first oxide semiconductor layer 241 .

N형 제2 산화물 반도체층(242)은 N형 제1 산화물 반도체층(241)보다 제1 게이트 전극(261)에 가까이 배치된다. The N-type second oxide semiconductor layer 242 is disposed closer to the first gate electrode 261 than the N-type first oxide semiconductor layer 241 .

본 발명의 일 실시예에 따르면, N형 제1 산화물 반도체층(241)은 N형 제2 산화물 반도체층(242)을 지지하는 지지층 역할을 하고, N형 제2 산화물 반도체층(242)은 채널층 역할을 한다. 제1 액티브층(240)의 채널은 주로 N형 제2 산화물 반도체층(242)에 형성된다.According to an embodiment of the present invention, the N-type first oxide semiconductor layer 241 serves as a support layer supporting the N-type second oxide semiconductor layer 242, and the N-type second oxide semiconductor layer 242 is a channel serves as a layer. A channel of the first active layer 240 is mainly formed in the N-type second oxide semiconductor layer 242 .

지지층 역할을 하는 N형 제1 산화물 반도체층(241)은 우수한 막 안정성 및 기계적 특성을 갖는다. 막 안정성을 위해 N형 제1 산화물 반도체층(241)은 갈륨(Ga)를 포함할 수 있다. 갈륨(Ga)은 산소와 안정적인 결합을 형성하며, 갈륨 산화물은 우수한 막 안정성을 갖는다. The N-type first oxide semiconductor layer 241 serving as a support layer has excellent film stability and mechanical properties. For film stability, the N-type first oxide semiconductor layer 241 may include gallium (Ga). Gallium (Ga) forms a stable bond with oxygen, and gallium oxide has excellent film stability.

본 발명의 또 다른 일 실시예에 따르면, N형 제1 산화물 반도체층(241)은 N형 제2 산화물 반도체층(242)보다 높은 농도의 갈륨(Ga)을 포함한다. 따라서, N형 제1 산화물 반도체층(241)은 N형 제2 산화물 반도체층(242)보다 우수한 막 안정성을 가질 수 있다. According to another embodiment of the present invention, the N-type first oxide semiconductor layer 241 includes a higher concentration of gallium (Ga) than the N-type second oxide semiconductor layer 242 . Accordingly, the N-type first oxide semiconductor layer 241 may have better film stability than the N-type second oxide semiconductor layer 242 .

N형 제1 산화물 반도체층(241)은, 예를 들어, IGZO (InGaZnO)계, IGO(InGaO)계, IGTO(InGaSnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 GO(GaO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. The N-type first oxide semiconductor layer 241 is, for example, IGZO (InGaZnO)-based, IGO (InGaO)-based, IGTO (InGaSnO)-based, IGZTO (InGaZnSnO)-based, GZTO (GaZnSnO)-based, or GZO (GaZnO)-based It may include at least one of a GO (GaO)-based oxide semiconductor material.

본 발명의 또 다른 일 실시예에 따르면, 제1 트랜지스터(T1)의 채널은 N형 제2 산화물 반도체층(242)에 형성된다. 따라서, N형 제2 산화물 반도체층(242)을 채널층이라고 한다. N형 제2 산화물 반도체층(242)은, 예를 들어, IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, ITZO (InSnZnO)계 등의 산화물 반도체 물질에 의해 만들어질 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제2 산화물 반도체층(242)이 만들어질 수도 있다.According to another embodiment of the present invention, the channel of the first transistor T1 is formed in the N-type second oxide semiconductor layer 242 . Therefore, the N-type second oxide semiconductor layer 242 is referred to as a channel layer. The N-type second oxide semiconductor layer 242 is, for example, IZO (InZnO)-based, IGO (InGaO)-based, ITO (InSnO)-based, IGZO (InGaZnO)-based, IGZTO (InGaZnSnO)-based, or GZTO (GaZnSnO)-based It can be made of an oxide semiconductor material such as an ITZO (InSnZnO)-based semiconductor. However, one embodiment of the present invention is not limited thereto, and the second oxide semiconductor layer 242 may be made of other oxide semiconductor materials known in the art.

인듐(In)은 산화물 반도체층의 캐리어 농도 및 전류 특성을 향상시킨다. 본 발명의 일 실시예에 따르면, N형 제2 산화물 반도체층(242)의 인듐(In)의 농도는 N형 제1 산화물 반도체층(241)의 인듐(In)의 농도보다 높다. 따라서, N형 제2 산화물 반도체층(242)은 N형 제1 산화물 반도체층(241)보다 우수한 전기적 특성을 가질 수 있다.Indium (In) improves the carrier concentration and current characteristics of the oxide semiconductor layer. According to one embodiment of the present invention, the concentration of indium (In) in the N-type second oxide semiconductor layer 242 is higher than the concentration of indium (In) in the N-type first oxide semiconductor layer 241 . Accordingly, the N-type second oxide semiconductor layer 242 may have better electrical characteristics than the N-type first oxide semiconductor layer 241 .

제2 액티브층(250)은 P형 제1 산화물 반도체층(251) 및 P형 제1 산화물 반도체층(251) 상의 P형 제2 산화물 반도체층(252)을 포함할 수 있다.The second active layer 250 may include a P-type first oxide semiconductor layer 251 and a P-type second oxide semiconductor layer 252 on the P-type first oxide semiconductor layer 251 .

P형 제1 산화물 반도체층(251)은 P형 제2 산화물 반도체층(252)보다 높은 캐리어 농도 및 이동도를 가질 수 있다. P형 제1 산화물 반도체층(251)은 Cu2O를 포함하고, P형 제2 산화물 반도체층(252)은 SnO를 포함할 수 있다.The P-type first oxide semiconductor layer 251 may have higher carrier concentration and mobility than the P-type second oxide semiconductor layer 252 . The P-type first oxide semiconductor layer 251 may include Cu 2 O, and the P-type second oxide semiconductor layer 252 may include SnO.

도 10는 본 발명의 일 실시예에 따른 게이트 구동부(120)에 대한 개략도이다.10 is a schematic diagram of a gate driver 120 according to an embodiment of the present invention.

도 10을 참조하면, 본 발명의 일 실시예에 따른 게이트 구동부(120)는 스캔신호(SS)를 생성하는 스테이지(ST) 및 발광 제어 신호(EM)를 생성하는 발광 제어 회로(EMC)를 포함한다. 여기서, 본 발명의 실시예들에 따른 인버터들(200, 300, 400, 500)가 발광 제어 회로(EMC)로 사용될 수 있다. Referring to FIG. 10 , the gate driver 120 according to an embodiment of the present invention includes a stage ST for generating a scan signal SS and an emission control circuit EMC for generating an emission control signal EM. do. Here, the inverters 200, 300, 400, and 500 according to embodiments of the present invention may be used as the emission control circuit EMC.

도 10을 참조하면, 인버터(200, 300, 400)로 이루어진 발광 제어 회로(EMC)는 스테이지(ST)의 측면에 배치된다. 스테이지(ST)에서 발생된 스캔신호(SS)가 인버터(200, 300, 400)의 입력 신호(Vin)가 된다. 입력 신호(Vin)는 인버터(200, 300, 400)의 입력단자 역할을 하는 제1 게이트 전극(261)과 제2 게이트 전극(262)을 통하여 인버터(200, 300, 400)로 입력될 수 있다.Referring to FIG. 10 , an emission control circuit (EMC) composed of inverters 200, 300, and 400 is disposed on the side of the stage ST. The scan signal SS generated in the stage ST becomes the input signal Vin of the inverters 200, 300, and 400. The input signal Vin may be input to the inverters 200, 300, and 400 through the first gate electrode 261 and the second gate electrode 262 serving as input terminals of the inverters 200, 300, and 400. .

본 발명의 실시예들에 따른 인버터들(200, 300, 400)은 적은 수의 트랜지스터를 포함하며, 트랜지스터를 구성하는 제1 액티브층(240)과 제2 액티브층(250)이 적층되어 배치되기 때문에, 적은 면적을 차지한다. 그에 따라, 본 발명의 실시예들에 따른 인버터들(200, 300, 400)이 발광 제어 회로(EMC)로 사용되는 경우, 좁은 면적에 발광 제어 회로(EMC)가 형성될 수 있으며, 그에 따라 게이트 구동부(120)가 좁은 면적에 형성될 수 있다. 이와 같이, 좁은 면적을 갖는 게이트 구동부(120)가 사용되는 경우, 표시장치(100)의 베젤의 면적이 감소될 수 있다.The inverters 200, 300, and 400 according to embodiments of the present invention include a small number of transistors, and the first active layer 240 and the second active layer 250 constituting the transistors are stacked and disposed. Because of this, it occupies a small area. Accordingly, when the inverters 200, 300, and 400 according to the embodiments of the present invention are used as the emission control circuit (EMC), the emission control circuit (EMC) may be formed in a small area, and accordingly, the gate The driving unit 120 may be formed in a small area. As such, when the gate driver 120 having a narrow area is used, the area of the bezel of the display device 100 may be reduced.

도 11은 본 발명의 실시예들에 따른 인버터의 전기적 특성에 대한 그래프이다. 도 11의 Vo1은 도 7의 인버터(200)에 대한 전기적 특성을 나타내고, Vo2는 도 8의 인버터(300)에 대한 전기적 특성을 나타낸다.11 is a graph of electrical characteristics of an inverter according to embodiments of the present invention. Vo1 of FIG. 11 represents electrical characteristics of the inverter 200 of FIG. 7 , and Vo2 represents electrical characteristics of the inverter 300 of FIG. 8 .

도 11의 Vo1을 참조하면, 도 7의 인버터(200)에 입력 신호(Vin)로 고전압(OV 초과 전압)이 인가되는 경우 저전압이 출력(Vout)되고, 저전압(0V 이하)이 인가되는 경우 고전압이 출력(Vout)되는 것을 확인할 수 있다.Referring to Vo1 of FIG. 11 , when a high voltage (voltage exceeding OV) is applied to the inverter 200 of FIG. 7 as an input signal Vin, a low voltage is output (Vout), and when a low voltage (0V or less) is applied, a high voltage is applied. It can be confirmed that this output (Vout) is output.

도 11의 Vo2를 참조하면, 도 8의 인버터(300)는 입력 신호(Vin) 0V를 기준으로 우수한 전압 반전 특성을 갖는다는 것을 확인할 수 있다. 도 8에 도시된 바와 같이, 두 개의 게이트 전극(161, 162)을 가지며, 제1 전극(270), 제2 전극(280) 및 제3 전극(290)이 제1 도전체층(271, 281, 291) 및 제1 도전체층(271, 281, 291)을 가지는 경우, 인버터(300)가 우수한 전압 반전 특성 및 스위칭 특성을 갖는다는 것을 확인할 수 있다.Referring to Vo2 of FIG. 11 , it can be confirmed that the inverter 300 of FIG. 8 has excellent voltage inversion characteristics based on the input signal Vin of 0V. As shown in FIG. 8, it has two gate electrodes 161 and 162, and the first electrode 270, the second electrode 280, and the third electrode 290 are the first conductor layers 271, 281, 291) and the first conductor layers 271, 281, and 291, it can be seen that the inverter 300 has excellent voltage inversion characteristics and switching characteristics.

도 12는 본 발명의 일 실시예에 따른 표시장치(100)의 화소(P)에 대한 회로도이다.12 is a circuit diagram of a pixel P of the display device 100 according to an embodiment of the present invention.

도 12에 도시된 표시장치(100)의 화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다. 표시 소자(710)로 유기발광 다이오드(OLED)가 사용될 수 있다.A pixel P of the display device 100 shown in FIG. 12 includes a display element 710 and a pixel driver PDC that drives the display element 710 . The display element 710 is connected to the pixel driver (PDC). An organic light emitting diode (OLED) may be used as the display device 710 .

화소 구동부 (PDC)는 박막 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다. The pixel driver PDC includes thin film transistors TR1 , TR2 , TR3 , and TR4 .

화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, SCL, RL)이 배치되어 있다. In the pixel P, signal lines DL, EL, GL, PL, SCL, and RL for supplying driving signals to the pixel driver PDC are disposed.

도 12의 화소(P)는 발광 제어 라인(EL)을 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다. 발광 제어 라인(EL)의 게이트 구동부(120)의 발광 제어 회로(EMC)와 연결된다.The pixel P of FIG. 12 includes an emission control line EL. The emission control signal EM is supplied to the emission control line EL. The emission control line EL is connected to the emission control circuit EMC of the gate driver 120 .

발광 제어 라인(EL)은 발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)에 발광 제어 신호(EM)를 공급한다. The light emitting control line EL supplies the light emitting control signal EM to the fourth thin film transistor TR4 that is the light emitting control transistor.

발광 제어 트랜지스터인 제4 박막 트랜지스터(TR4)는 발광 제어 라인(EL)로부터 공급된 발광 제어 신호(EM)에 따라, 제2 박막 트랜지스터(TR2)의 발광 시점을 제어한다. The fourth thin film transistor TR4 as an emission control transistor controls the emission timing of the second thin film transistor TR2 according to the emission control signal EM supplied from the emission control line EL.

도 12을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 센싱 제어 라인(SCL) 역할을 한다.Referring to FIG. 12 , when the gate line of the n-th pixel P is “GL n ”, the gate line of the n-1-th pixel P adjacent to it is “GL n-1 ”, and the n-1 The gate line “GL n−1 ” of the pixel P serves as the sensing control line SCL of the n-th pixel P.

제2 박막 트랜지스터(TR2)의 게이트 전극(G2)과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 또한, 제4 박막 트랜지스터(TR4)의 단자들 중 구동 전압(Vdd)이 공급되는 단자와, 표시 소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다. A first capacitor C1 is positioned between the gate electrode G2 of the second thin film transistor TR2 and the display element 710 . In addition, the second capacitor C2 is positioned between the terminal to which the driving voltage Vdd is supplied among the terminals of the fourth thin film transistor TR4 and one electrode of the display element 710 .

제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제2 박막 트랜지스터(TR2)의 게이트 전극(G2)으로 전송한다. The first thin film transistor TR1 is turned on by the scan signal SS supplied to the gate line GL and applies the data voltage Vdata supplied to the data line DL to the gate electrode of the second thin film transistor TR2. Transfer to (G2).

제3 박막 트랜지스터(TR3)는 레퍼런스 라인(RL)에 연결되어, 센싱 제어 신호(SCS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제2 박막 트랜지스터(TR2)의 특성을 감지한다. The third thin film transistor TR3 is connected to the reference line RL, turned on or off by the sensing control signal SCS, and detects the characteristics of the second thin film transistor TR2 as a driving transistor during a sensing period.

제4 박막 트랜지스터(TR4)는 발광 제어 신호(EM)에 따라, 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)로 전달하거나, 구동 전압(Vdd)을 차단한다. 제4 박막 트랜지스터(TR4)가 턴온될 때, 제2 박막 트랜지스터(TR2)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다. The fourth thin film transistor TR4 transmits the driving voltage Vdd to the second thin film transistor TR2 or blocks the driving voltage Vdd according to the emission control signal EM. When the fourth thin film transistor TR4 is turned on, current is supplied to the second thin film transistor TR2 and light is output from the display element 710 .

도 13은 본 발명의 일 실시예에 따른 표시장치(100)의 화소(P)에 대한 다른 회로도이다.13 is another circuit diagram of a pixel P of the display device 100 according to an embodiment of the present invention.

도 13의 화소(P)는 화소 구동부(PDC) 및 표시 소자(710)를 포함한다.The pixel P of FIG. 13 includes a pixel driver PDC and a display element 710 .

표시 소자(710)로 유기발광 다이오드(OLED)가 사용될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 양자점 발광 소자, 무기 발광 소자, 마이크로 발광 다이오드 소자 등이 표시 소자(710)로 사용될 수 있다. An organic light emitting diode (OLED) may be used as the display device 710 . However, an embodiment of the present invention is not limited thereto, and a quantum dot light emitting device, an inorganic light emitting device, a micro light emitting diode device, and the like may be used as the display device 710 .

화소 구동부(PDC)는 게이트 라인(GL), 발광 제어 라인(EL), 초기화 제어 라인(ICL), 샘플링 제어 라인(SCL), 데이터 라인(DL), 화소 구동 전압 라인(PL), 초기화 전압 라인(IL), 및 레퍼런스 전압 라인(RL)과 연결되고, 데이터 라인(DL)에 공급되는 데이터 전압(Vdata)과 대응되는 전류를 표시 소자(710)에 공급한다.The pixel driver PDC includes a gate line GL, an emission control line EL, an initialization control line ICL, a sampling control line SCL, a data line DL, a pixel driving voltage line PL, and an initialization voltage line. A current corresponding to the data voltage Vdata connected to IL and the reference voltage line RL and supplied to the data line DL is supplied to the display element 710 .

도 13을 참조하면, 화소 구동부(PDC)는 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 제3 박막 트랜지스터(TR3), 제4 박막 트랜지스터(TR4), 제5 박막 트랜지스터(TR5), 제1 캐패시터(C1) 및 제2 커패시터(C2)를 포함한다.Referring to FIG. 13 , the pixel driver PDC includes a first thin film transistor TR1 , a second thin film transistor TR2 , a third thin film transistor TR3 , a fourth thin film transistor TR4 , and a fifth thin film transistor TR5 . ), a first capacitor C1 and a second capacitor C2.

제1 박막 트랜지스터(TR1)는 스위칭 트랜지스터이고, 제2 박막 트랜지스터(TR2)는 구동 트랜지스터이고, 제3 박막 트랜지스터(TR3)는 초기화 트랜지스터이고, 제4 박막 트랜지스터(TR4)는 발광 제어 트랜지스터이고, 제5 박막 트랜지스터(TR5)는 스위칭 트랜지스터로서 레퍼런스 트랜지스터라고 할 수 있다. 제1 커패시터(C1)는 스토리지 커패시터이고, 제2 커패시터(C2)는 화소 구동 전압 라인(PL)과 중첩하여 발생되는 커패시터이다.The first thin film transistor TR1 is a switching transistor, the second thin film transistor TR2 is a driving transistor, the third thin film transistor TR3 is an initialization transistor, the fourth thin film transistor TR4 is an emission control transistor, The 5 thin film transistor TR5 is a switching transistor and can be referred to as a reference transistor. The first capacitor C1 is a storage capacitor, and the second capacitor C2 is a capacitor generated by overlapping the pixel driving voltage line PL.

제2 박막 트랜지스터(TR2)는 화소 구동 전압 라인(PL)과 표시 소자(710) 사이에 연결되고, 제1 커패시터(C1)의 전압에 따라 스위칭됨으로써 화소 구동 전압 라인(PL)으로부터 표시 소자(710)에 흐르는 전류를 제어한다. 제2 박막 트랜지스터(TR2)는 제2 노드(n2)와 연결된다.The second thin film transistor TR2 is connected between the pixel driving voltage line PL and the display element 710, and is switched according to the voltage of the first capacitor C1 so that the pixel driving voltage line PL is transferred to the display element 710. ) to control the current flowing through it. The second thin film transistor TR2 is connected to the second node n2.

제3 박막 트랜지스터(TR3)는 초기화 제어 신호(ICS)에 응답하여, 제2 박막 트랜지스터(TR2)와 연결된 제1 노드(n1)에 초기화 전압 라인(IL)으로부터 공급되는 초기화 전압(Vini)을 공급한다. 제3 박막 트랜지스터(TR3)는 초기화 제어 신호(ICS)에 따라 초기화 구간에서만 턴-온될 수 있다.The third thin film transistor TR3 supplies the initialization voltage Vini supplied from the initialization voltage line IL to the first node n1 connected to the second thin film transistor TR2 in response to the initialization control signal ICS. do. The third thin film transistor TR3 may be turned on only in the initialization period according to the initialization control signal ICS.

제4 박막 트랜지스터(TR4)는 발광 제어 신호(EM)에 응답하여, 제2 박막 트랜지스터(TR2)에 화소 구동 전압 라인(PL)으로부터 공급되는 화소 구동 전압(Vdd)을 공급한다. 제4 박막 트랜지스터(TR4)는 초기화 구간 및 데이터 라이팅 구간에 공급되는 게이트 오프 전압 레벨의 발광 제어 신호(EM)에 의해 턴-오프되어 제2 박막 트랜지스터(TR2)로 공급되는 화소 구동 전압(Vdd)을 차단하고, 샘플링 구간과 오프셋 전압 형성 구간 및 발광 구간에 공급되는 게이트 온 전압 레벨의 발광 제어 신호(EM)에 의해 턴-온되어 화소 구동 전압(Vdd)을 제2 박막 트랜지스터(TR2)에 공급할 수 있다.The fourth thin film transistor TR4 supplies the pixel driving voltage Vdd supplied from the pixel driving voltage line PL to the second thin film transistor TR2 in response to the emission control signal EM. The fourth thin film transistor TR4 is turned off by the emission control signal EM having a gate-off voltage level supplied to the initialization period and the data writing period, and the pixel driving voltage Vdd supplied to the second thin film transistor TR2 is turned on by the emission control signal EM of the gate-on voltage level supplied to the sampling period, the offset voltage formation period, and the emission period to supply the pixel driving voltage Vdd to the second thin film transistor TR2. can

제4 박막 트랜지스터(TR4)는 발광 제어 신호(EM)에 따라 초기화 구간과 데이터 라이팅 구간에서 턴-오프되며, 샘플링 구간과 오프셋 전압 형성 구간 및 발광 구간에서 턴-온될 수 있다.The fourth thin film transistor TR4 is turned off in an initialization period and a data writing period according to the emission control signal EM, and can be turned on in a sampling period, an offset voltage forming period, and an emission period.

제5 박막 트랜지스터(TR5)는 초기화 구간과 샘플링 구간에 레퍼런스 전압(Vref)을 제2 노드(n2)에 공급하고, 제1 박막 트랜지스터(TR1)는 데이터 라이팅 구간에 데이터 전압(Vdata)을 제2 노드(n2)에 공급한다. The fifth thin film transistor TR5 supplies the reference voltage Vref to the second node n2 during the initialization period and the sampling period, and the first thin film transistor TR1 supplies the data voltage Vdata to the second node n2 during the data writing period. supplied to node n2.

제1 박막 트랜지스터(TR1)는 스캔신호(SS)에 응답하여 제2 노드(n2)에 데이터 라인(DL)으로부터 공급되는 데이터 전압(Vdata)을 공급한다. 구체적으로, 제1 박막 트랜지스터(TR1)는 데이터 라이팅 구간에 공급되는 게이트 온 전압 레벨의 스캔신호(SS)에 의해 턴-온되어 데이터 전압(Vdata)을 제2 노드(n2)에 공급한다. 제1 박막 트랜지스터(TR1)는 스캔신호(SS)에 따라 데이터 라이팅 구간에서만 턴-온될 수 있다.The first thin film transistor TR1 supplies the data voltage Vdata supplied from the data line DL to the second node n2 in response to the scan signal SS. Specifically, the first thin film transistor TR1 is turned on by the scan signal SS of the gate-on voltage level supplied to the data writing period and supplies the data voltage Vdata to the second node n2. The first thin film transistor TR1 may be turned on only in the data writing period according to the scan signal SS.

제5 박막 트랜지스터(TR5)는 샘플링 제어 신호(SCS)에 응답하여 제2 노드(n2)에 레퍼런스 전압 라인(RL)으로부터 공급되는 레퍼런스 전압(Vref)을 공급한다. 구체적으로, 제5 박막 트랜지스터(TR5)는 초기화 구간과 샘플링 구간에 공급되는 게이트 온 전압 레벨의 샘플링 제어 신호(SCS)에 의해 턴-온되어 레퍼런스 전압(Vref)을 제2 노드(n2)에 공급한다. 제5 박막 트랜지스터(TR5)는 샘플링 제어 신호(SCS)에 따라 초기화 구간과 샘플링 구간에서만 턴-온될 수 있다.The fifth thin film transistor TR5 supplies the reference voltage Vref supplied from the reference voltage line RL to the second node n2 in response to the sampling control signal SCS. Specifically, the fifth thin film transistor TR5 is turned on by the sampling control signal SCS of the gate-on voltage level supplied to the initialization period and the sampling period and supplies the reference voltage Vref to the second node n2. do. The fifth thin film transistor TR5 may be turned on only in the initialization period and the sampling period according to the sampling control signal SCS.

제1 커패시터(C1)는 제2 노드(n2)와 제1 노드(n1) 사이에 연결된다. 제1 커패시터(C1)는 화소(P)의 동작 타이밍에 따라 변화되는 제2 노드(n2)의 전압과 제1 노드(n1)의 전압 간의 차 전압을 저장하되, 최종적으로 레퍼런스 전압(Vref)과 데이터 오프셋 전압(Voffset)을 차감한 데이터 전압(Vdata-Vref-Voffset)을 저장하고, 저장된 전압으로 제2 박막 트랜지스터(TR2)를 스위칭시킨다. The first capacitor C1 is connected between the second node n2 and the first node n1. The first capacitor C1 stores the difference voltage between the voltage of the second node n2 and the voltage of the first node n1, which changes according to the operation timing of the pixel P, and finally the reference voltage Vref and The data voltage (Vdata-Vref-Voffset) obtained by subtracting the data offset voltage (Voffset) is stored, and the second thin film transistor TR2 is switched with the stored voltage.

본 발명의 실시예들에 따른 화소 구동부(PDC)는 이상에서 설명된 구조 이외의 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 3개 이하의 박막 트랜지스터를 포함할 수도 있고, 6개 이상의 박막 트랜지스터를 포함할 수도 있다.The pixel driver PDC according to example embodiments of the inventive concepts may be formed in various structures other than those described above. The pixel driver PDC may include, for example, 3 or less thin film transistors or 6 or more thin film transistors.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The present invention described above is not limited by the above-described embodiments and the accompanying drawings, and it is in the technical field to which the present invention belongs that various substitutions, modifications, and changes are possible within the scope without departing from the technical details of the present invention. It will be clear to those skilled in the art. Therefore, the scope of the present invention is indicated by the claims to be described later, and all changes or modifications derived from the meaning, scope and equivalent concepts of the claims should be construed as being included in the scope of the present invention.

100: 표시장치 110: 기판
120: 게이트 구동부 130: 데이터 구동부
140: 제어부 180: 광차단층
220: 게이트 절연막 231 제1 층간 절연막
232: 제2 층간 절연막 233: 패시베이션층
240: 제1 액티브층 250: 제2 액티브층
261: 제1 게이트 전극 262: 제2 게이트 전극
270: 제1 전극 280: 제2 전극
290: 제3 전극 710: 표시 소자100: display device 110: substrate
120: gate driver 130: data driver
140: control unit 180: light blocking layer
220: gate insulating film 231 first interlayer insulating film
232: second interlayer insulating film 233: passivation layer
240: first active layer 250: second active layer
261: first gate electrode 262: second gate electrode
270: first electrode 280: second electrode
290: third electrode 710: display element

Claims (27)

기판 상의 제1 액티브 층;
상기 제1 액티브층 상의 제2 액티브 층;
상기 제1 액티브층 및 상기 제2 액티브층과 각각 이격되어, 상기 제1 액티브층과 상기 제2 액티브층 사이에 배치되며, 상기 제1 액티브층 및 상기 제2 액티브층과 각각 적어도 일부 중첩하는 제1 게이트 전극;
상기 제1 게이트 전극 상의 제1 층간 절연막;
상기 제1 층간 절연막 상에 배치되며, 상기 제1 액티브층과 연결되고, 상기 제2 액티브층과 이격된 제1 전극;
상기 제1 층간 절연막 상에 배치되며, 상기 제1 전극 및 상기 제1 액티브층과 이격되고, 상기 제2 액티브층과 연결된 제2 전극; 및
상기 제1 층간 절연막 상에 배치되며, 상기 제1 전극 및 상기 제2 전극과 이격되고, 상기 제1 액티브층 및 상기 제2 액티브층과 연결된 제3 전극;을 포함하고,
상기 제1 액티브층은 상기 기판과 상기 제1 게이트 전극 사이에 배치되고, 상기 게이트 전극은 상기 기판과 상기 제2 액티브층 사이에 배치되며,
상기 제1 액티브층은 N형 산화물 반도체층이고,
상기 제2 액티브층은 P형 산화물 반도체층인, 인버터.a first active layer on the substrate;
a second active layer on the first active layer;
spaced apart from the first active layer and the second active layer, disposed between the first active layer and the second active layer, and at least partially overlapping the first active layer and the second active layer; 1 gate electrode;
a first interlayer insulating film on the first gate electrode;
a first electrode disposed on the first interlayer insulating layer, connected to the first active layer, and spaced apart from the second active layer;
a second electrode disposed on the first interlayer insulating film, spaced apart from the first electrode and the first active layer, and connected to the second active layer; and
A third electrode disposed on the first interlayer insulating film, spaced apart from the first electrode and the second electrode, and connected to the first active layer and the second active layer;
The first active layer is disposed between the substrate and the first gate electrode, and the gate electrode is disposed between the substrate and the second active layer;
The first active layer is an N-type oxide semiconductor layer,
The second active layer is a p-type oxide semiconductor layer, the inverter. 제1항에 있어서,
상기 제2 액티브층의 하부면은 상기 제2 전극 및 상기 제3 전극의 상부면과 접촉하는, 인버터.According to claim 1,
A lower surface of the second active layer contacts upper surfaces of the second electrode and the third electrode. 제1항에 있어서,
상기 제1 전극, 상기 제2 전극 및 상기 제3 전극 중 적어도 하나는,
제1 도전체층; 및
상기 제1 도전체층 상의 제2 도전체층;을 포함하고,
상기 제2 도전체층은 상기 제1 도전체층보다 큰 일함수를 갖는, 인버터.According to claim 1,
At least one of the first electrode, the second electrode, and the third electrode,
a first conductor layer; and
A second conductor layer on the first conductor layer; includes,
The inverter, wherein the second conductor layer has a work function greater than that of the first conductor layer. 제3항에 있어서,
상기 제1 액티브층은 상기 제1 도전체층과 연결된, 인버터.According to claim 3,
The first active layer is connected to the first conductor layer, the inverter. 제3항에 있어서,
상기 제2 액티브층은 상기 제2 도전체층과 연결된, 인버터.According to claim 3,
The second active layer is connected to the second conductor layer, the inverter. 제3항에 있어서,
상기 제1 도전체층은 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함하는, 인버터.According to claim 3,
The inverter, wherein the first conductor layer includes at least one of titanium (Ti), molybdenum (Mo), copper (Cu), and aluminum (Al). 제3항에 있어서,
상기 제2 도전체층은 니켈(Ni), 백금(Pt) 및 팔라듐(Pd) 중에서 선택된 적어도 하나를 포함하는, 인버터.According to claim 3,
The second conductor layer includes at least one selected from nickel (Ni), platinum (Pt), and palladium (Pd). 제1항에 있어서,
상기 제2 액티브층은 상기 제1 층간 절연막 상에 배치된, 인버터.According to claim 1,
The second active layer is disposed on the first interlayer insulating film, the inverter. 삭제delete 제1항에 있어서,
상기 제1 전극은 상기 제1 층간 절연막에 형성된 콘택홀을 통하여 상기 제1 액티브층과 연결된, 인버터.According to claim 1,
The first electrode is connected to the first active layer through a contact hole formed in the first interlayer insulating film. 제1항에 있어서,
상기 제2 액티브층은 상기 제1 층간 절연막 상에서 상기 제2 전극 및 상기 제3 전극과 연결된, 인버터.According to claim 1,
The second active layer is connected to the second electrode and the third electrode on the first interlayer insulating film, the inverter. 제1항에 있어서,
상기 제3 전극은 상기 제1 층간 절연막에 형성된 콘택홀을 통하여 상기 제1 액티브층과 연결된, 인버터.According to claim 1,
The third electrode is connected to the first active layer through a contact hole formed in the first interlayer insulating film. 제1항에 있어서,
상기 제1 층간 절연막의 적어도 일부는 상기 제1 게이트 전극과 중첩하는 평탄한(flat) 표면을 가지며,
상기 제2 액티브층의 적어도 일부는 상기 제1 게이트 전극과 중첩하는 상기 제1 층간 절연막의 상기 평탄한(flat) 표면에 배치된, 인버터.According to claim 1,
At least a portion of the first interlayer insulating film has a flat surface overlapping the first gate electrode,
wherein at least a portion of the second active layer is disposed on the flat surface of the first interlayer insulating film overlapping the first gate electrode. 제1항에 있어서,
상기 제2 액티브층 상의 제2 게이트 전극을 더 포함하며,
상기 제2 액티브층은 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배치된, 인버터.According to claim 1,
Further comprising a second gate electrode on the second active layer,
The second active layer is disposed between the first gate electrode and the second gate electrode, the inverter. 제14항에 있어서,
상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 연결된, 인버터.According to claim 14,
The first gate electrode and the second gate electrode are connected to each other, the inverter. 제1항에 있어서,
상기 제1 액티브층은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO (InGaZnO)계, IGZTO(InGaZnSnO)계, IGTO(InGaSnO)계, ITZO(InSnZnO)계, GZTO (GaZnSnO)계, GZO(GaZnO)계 및 GO(GaO)계 산화물 반도체 물질 중 적어도 하나를 포함하는, 인버터.According to claim 1,
The first active layer is IZO (InZnO), IGO (InGaO), ITO (InSnO), IGZO (InGaZnO), IGZTO (InGaZnSnO), IGTO (InGaSnO), ITZO (InSnZnO), GZTO ( An inverter comprising at least one of GaZnSnO)-based, GZO (GaZnO)-based, and GO (GaO)-based oxide semiconductor materials. 제1항에 있어서,
상기 제1 액티브층은
N형 제1 산화물 반도체층; 및
상기 N형 제1 산화물 반도체층 상의 N형 제2 산화물 반도체층;
을 포함하는, 인버터.According to claim 1,
The first active layer is
an N-type first oxide semiconductor layer; and
an N-type second oxide semiconductor layer on the N-type first oxide semiconductor layer;
Including, an inverter. 제17항에 있어서,
상기 N형 제2 산화물 반도체층은 상기 N형 제1 산화물 반도체층보다 상기 제1 게이트 전극에 가까이 배치되며,
상기 N형 제1 산화물 반도체층은 상기 N형 제2 산화물 반도체층보다 높은 농도의 갈륨(Ga)을 포함하는, 인버터.According to claim 17,
The N-type second oxide semiconductor layer is disposed closer to the first gate electrode than the N-type first oxide semiconductor layer,
The N-type first oxide semiconductor layer includes gallium (Ga) at a higher concentration than the N-type second oxide semiconductor layer. 제1항에 있어서,
상기 제2 액티브층은 SnO계, Cu2O계, CuO계, NiO계, CuAlO2계 산화물 반도체 물질 중 적어도 하나를 포함하는, 인버터.According to claim 1,
The second active layer includes at least one of SnO-based, Cu 2 O-based, CuO-based, NiO-based, and CuAlO 2 -based oxide semiconductor materials. 제1항에 있어서,
상기 제2 액티브층은,
P형 제1 산화물 반도체층; 및
상기 P형 제1 산화물 반도체층 상의 P형 제2 산화물 반도체층;
을 포함하는, 인버터.According to claim 1,
The second active layer,
a p-type first oxide semiconductor layer; and
a p-type second oxide semiconductor layer on the p-type first oxide semiconductor layer;
Including, an inverter. 제20항에 있어서,
상기 P형 제1 산화물 반도체층은 Cu2O를 포함하고,
상기 P형 제2 산화물 반도체층은 SnO를 포함하는, 인버터.According to claim 20,
The P-type first oxide semiconductor layer includes Cu 2 O,
The inverter, wherein the P-type second oxide semiconductor layer includes SnO. 기판;
상기 기판 상의 게이트 구동부; 및
상기 게이트 구동부와 연결된 화소;를 포함하며,
상기 게이트 구동부는 인버터를 포함하며,
상기 인버터는,
상기 기판 상의 제1 액티브 층;
상기 제1 액티브층 상에 배치되며, 상기 제1 액티브층과 적어도 일부 중첩하는 제2 액티브 층;
상기 제1 액티브층 및 상기 제2 액티브층과 각각 이격되어, 상기 제1 액티브층과 상기 제2 액티브층 사이에 배치되며, 상기 제1 액티브층 및 상기 제2 액티브층과 각각 적어도 일부 중첩하는 제1 게이트 전극;
상기 제1 게이트 전극 상의 제1 층간 절연막;
상기 제1 층간 절연막 상에 배치되며, 상기 제1 액티브층과 연결되고, 상기 제2 액티브층과 이격된 제1 전극;
상기 제1 층간 절연막 상에 배치되며, 상기 제1 전극 및 상기 제1 액티브층과 이격되고, 상기 제2 액티브층과 연결된 제2 전극; 및
상기 제1 층간 절연막 상에 배치되며, 상기 제1 전극 및 상기 제2 전극과 이격되고, 상기 제1 액티브층 및 상기 제2 액티브층과 연결된 제3 전극;을 포함하고,
상기 제1 액티브층은 상기 기판과 상기 제1 게이트 전극 사이에 배치되고, 상기 게이트 전극은 상기 기판과 상기 제2 액티브층 사이에 배치되며,
상기 제1 액티브층은 N형 산화물 반도체층이고,
상기 제2 액티브층은 P형 산화물 반도체층인, 표시장치.Board;
a gate driver on the substrate; and
A pixel connected to the gate driver; includes,
The gate driver includes an inverter,
The inverter,
a first active layer on the substrate;
a second active layer disposed on the first active layer and at least partially overlapping the first active layer;
spaced apart from the first active layer and the second active layer, disposed between the first active layer and the second active layer, and at least partially overlapping the first active layer and the second active layer; 1 gate electrode;
a first interlayer insulating film on the first gate electrode;
a first electrode disposed on the first interlayer insulating layer, connected to the first active layer, and spaced apart from the second active layer;
a second electrode disposed on the first interlayer insulating film, spaced apart from the first electrode and the first active layer, and connected to the second active layer; and
A third electrode disposed on the first interlayer insulating film, spaced apart from the first electrode and the second electrode, and connected to the first active layer and the second active layer;
The first active layer is disposed between the substrate and the first gate electrode, and the gate electrode is disposed between the substrate and the second active layer;
The first active layer is an N-type oxide semiconductor layer,
The second active layer is a p-type oxide semiconductor layer, the display device. 제22항에 있어서,
상기 인버터는, 상기 화소의 발광을 제어하는 발광 제어 신호를 생성하는, 표시장치.The method of claim 22,
wherein the inverter generates an emission control signal for controlling emission of the pixel. 제22항에 있어서,
상기 게이트 구동부는 스캔 신호를 생성하는 스테이지를 포함하며,
상기 인버터의 스테이지와 연결된, 표시장치.The method of claim 22,
The gate driver includes a stage generating a scan signal,
A display device connected to the stage of the inverter. 제22항에 있어서,
상기 제1 전극, 상기 제2 전극 및 상기 제3 전극 중 적어도 하나는,
제1 도전체층; 및
상기 제1 도전체층 상의 제2 도전체층;을 포함하고,
상기 제2 도전체층은 상기 제1 도전체층보다 큰 일함수를 갖는, 표시장치.The method of claim 22,
At least one of the first electrode, the second electrode, and the third electrode,
a first conductor layer; and
A second conductor layer on the first conductor layer; includes,
The second conductor layer has a work function greater than that of the first conductor layer. 제25항에 있어서,
상기 제1 액티브층은 상기 제1 도전체층과 연결되고,
상기 제2 액티브층은 상기 제2 도전체층과 연결된, 표시장치.According to claim 25,
The first active layer is connected to the first conductor layer,
The second active layer is connected to the second conductor layer, the display device. 제22항에 있어서,
상기 제2 액티브층 상의 제2 게이트 전극을 더 포함하며,
상기 제2 액티브층은 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배치된, 표시장치.The method of claim 22,
Further comprising a second gate electrode on the second active layer,
The second active layer is disposed between the first gate electrode and the second gate electrode.
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